JP5606388B2 - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP5606388B2
JP5606388B2 JP2011108532A JP2011108532A JP5606388B2 JP 5606388 B2 JP5606388 B2 JP 5606388B2 JP 2011108532 A JP2011108532 A JP 2011108532A JP 2011108532 A JP2011108532 A JP 2011108532A JP 5606388 B2 JP5606388 B2 JP 5606388B2
Authority
JP
Japan
Prior art keywords
film
core material
pattern
mask
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011108532A
Other languages
English (en)
Other versions
JP2012238815A (ja
Inventor
誠二 梶原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011108532A priority Critical patent/JP5606388B2/ja
Priority to US13/364,624 priority patent/US8551875B2/en
Publication of JP2012238815A publication Critical patent/JP2012238815A/ja
Priority to US14/013,996 priority patent/US8822321B2/en
Application granted granted Critical
Publication of JP5606388B2 publication Critical patent/JP5606388B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、パターン形成方法に関する。
半導体装置の微細化によって、リソグラフィの解像限界を下回る幅を有するラインアンドスペースパターンの形成が困難となってきており、これに対処するために、側壁転写プロセスが提案されている。
従来では、側壁転写プロセスを用いて、たとえば以下に示すような方法でＮＡＮＤ型フラッシュメモリを製造していた。まず、半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、電極間絶縁膜およびコントロールゲート電極膜が積層された被加工膜上に、マスク膜とハードマスク膜とを積層する。ついで、通常のフォトリソグラフィ技術を用いて、ハードマスク膜上に、選択ゲート線や周辺回路を形成するためのレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってレジストパターンをマスクとして、ハードマスク膜をエッチングし、ハードマスクパターンを形成する。その後、ワード線形成領域上において、通常のフォトリソグラフィ技術を用いて、マスク膜上に第１のピッチのラインアンドスペース状のレジストパターンを形成する。レジストパターンをスリミングした後、このレジストパターンとハードマスクパターンとをマスクとしてマスク膜をＲＩＥ法によってエッチングして、マスクパターンを形成する。ついで、マスクパターンを形成した被加工膜上に側壁膜をコンフォーマルに形成し、エッチバックした後、ワード線形成領域上のマスクパターンを除去して、閉ループ状の側壁パターンを形成する。そして、ワード線形成領域上では、閉ループ状の側壁パターンを用いて被加工膜を加工し、その他の領域ではマスクパターンを用いて被加工膜を加工する。以上によって、ＮＡＮＤ型フラッシュメモリのワード線や選択ゲート線、周辺回路が形成される。
このように、従来のフォトリソグラフィ技術では、微細なパターンと比較的サイズの大きいパターンとを同時に露光することができないので、半導体装置上で最もサイズの小さいワード線を形成するためのラインアンドスペース状のパターンと、それよりも比較的サイズの大きい選択ゲート線や周辺回路のパターンと、を異なる露光工程で形成していた。
特開２００６−３０３０２２号公報
ところで、上記のようにフォトリソグラフィ技術を用いてマスクを形成し、ＲＩＥ法によってマスクを用いて被加工膜を加工する場合には、一般的にマスクの寸法に比して加工されたパターンの寸法の方が大きくなる変換差が生じてしまい、より精度の高いパターン形成の障害になっているという問題点があった。
本発明の一つの実施形態は、微細なパターンと比較的サイズが大きめのパターンとを有するパターン形成方法で、サイズが大きめのパターンを従来に比して精度よく形成することができるパターン形成方法を提供することを目的とする。
本発明の一つの実施形態によれば、芯材膜形成工程と、開口パターン形成工程と、第１マスク膜形成工程と、第１エッチバック工程と、第１芯材パターン形成工程と、第１側壁膜形成工程と、第２エッチバック工程と、第１側壁パターン形成工程と、パターニング工程と、を含むパターン形成方法が提供される。まず、前記芯材膜形成工程で、被処理体上に第１芯材膜を形成し、前記開口パターン形成工程で、前記第１芯材膜の所定の領域に開口パターンを形成し、前記第１マスク膜形成工程で、前記開口パターンが形成された前記被処理体上に前記第１芯材膜とは異なる材質からなる第１マスク膜をコンフォーマルに形成する。ついで、前記第１エッチバック工程で、前記第１芯材膜の上面が露出するように前記第１マスク膜をエッチバックし、前記第１芯材膜の側面に第１の幅の前記第１マスク膜を残す。その後、第１芯材パターン形成工程で、フォトリソグラフィ技術によって前記開口パターンの形成領域以外の領域に、前記第１芯材膜からなり前記第１の幅よりも小さい第２の幅のラインアンドスペース状の第１芯材パターンを形成する。ついで、前記第１側壁膜形成工程で、前記第１マスク膜と前記第１芯材パターンが形成された前記被処理体上に、前記第１芯材膜とは異なる材質からなる第１側壁膜をコンフォーマルに形成する。続いて、前記第２エッチバック工程で、前記第１芯材パターンの上面が露出するように前記第１側壁膜をエッチバックし、前記第１側壁パターン形成工程で、前記第１芯材パターンを除去して、前記被処理体上に第１側壁膜からなる第１側壁パターンを形成する。そして、前記パターニング工程で、前記第１マスク膜と前記第１側壁パターンとを用いて前記被処理体をパターニングする。
図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。 図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。 図３は、図２のＡ−Ａ断面図である。 図４−１は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その１）。 図４−２は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その２）。 図４−３は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その３）。 図４−４は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その４）。 図４−５は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その５）。 図４−６は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その６）。 図４−７は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その７）。 図４−８は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その８）。 図４−９は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その９）。 図４−１０は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その１０）。 図４−１１は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その１１）。 図４−１２は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その１２）。 図４−１３は、第１の実施形態によるパターン形成方法の一例を模式的に示す図である（その１３）。 図５−１は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１）。 図５−２は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その２）。 図５−３は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その３）。 図５−４は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その４）。 図５−５は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その５）。 図５−６は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その６）。 図５−７は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その７）。 図５−８は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その８）。 図５−９は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その９）。 図５−１０は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１０）。 図５−１１は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１１）。 図５−１２は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１２）。 図５−１３は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１３）。 図５−１４は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１４）。 図５−１５は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１５）。 図５−１６は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１６）。 図５−１７は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１７）。 図５−１８は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１８）。 図５−１９は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その１９）。 図５−２０は、第２の実施形態によるパターン形成方法の一例を模式的に示す図である（その２０）。 図６−１は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１）。 図６−２は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その２）。 図６−３は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その３）。 図６−４は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その４）。 図６−５は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その５）。 図６−６は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その６）。 図６−７は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その７）。 図６−８は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その８）。 図６−９は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その９）。 図６−１０は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１０）。 図６−１１は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１１）。 図６−１２は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１２）。 図６−１３は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１３）。 図６−１４は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１４）。 図６−１５は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１５）。 図６−１６は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１６）。 図６−１７は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１７）。 図６−１８は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１８）。 図６−１９は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その１９）。 図６−２０は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その２０）。 図６−２１は、第３の実施形態によるパターン形成方法の一例を模式的に示す図である（その２１）。
以下に添付図面を参照して、実施形態にかかるパターン形成方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
（第１の実施形態）
以下では、ＮＡＮＤ型フラッシュメモリ装置に実施形態を適用した場合について説明する。ＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタ（以下、メモリセルともいう）が多数マトリクス状に配置されるメモリセル領域と、メモリセルを駆動するための周辺回路トランジスタを含む周辺回路領域と、を有する。
図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＳＴ１，ＳＴ２と、これらの選択ゲートトランジスタＳＴ１，ＳＴ２間に複数個（たとえば、２n乗個（ｎは正の整数））のメモリセルＭＣが直列接続されたメモリセル列とからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に配置されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルＭＣは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルＭＣは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＳＴ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＳＴ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの一方の端は、図１中のＸ方向に直交するＹ方向（ビット線方向、ゲート長方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板１に、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域３が図２中のＸ方向に分離された状態となっている。活性領域３と直交する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルＭＣのワード線ＷＬが形成されている。
また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。隣接する２本の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。この例ではビット線コンタクトＣＢは、隣接する活性領域３にＹ方向の位置を交互に変えて配置されている。すなわち、２本の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置されるビット線コンタクトＣＢと、他方の選択ゲート線ＳＧＬ１側に寄せて配置されたビット線コンタクトＣＢとが、交互に配置された、いわゆる千鳥状に配置された状態である。
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳが配置されている。
ワード線ＷＬと交差する活性領域３上にはメモリセルＭＣの積層ゲート構造ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が形成されている。
図３は、図２のＡ−Ａ断面図である。すなわち、活性領域３における選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２と、２つの選択ゲートトランジスタＳＴ１，ＳＴ２間に配置されたメモリセルＭＣの積層ゲート構造ＭＧと、を示したものである。この図３において、シリコン基板などの半導体基板１上に形成されたメモリセルＭＣの積層ゲート構造ＭＧおよび選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２は、トンネル絶縁膜１１を介して浮遊ゲート電極膜１２と、電極間絶縁膜１３と、制御ゲート電極膜１４とが順次積層された構造を有する。なお、選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２の電極間絶縁膜１３には、浮遊ゲート電極膜１２と制御ゲート電極膜１４とを導通するための開口１３ａが形成され、この開口１３ａ内に制御ゲート電極膜１４が埋め込まれている。これによって、選択ゲートトランジスタＳＴ１，ＳＴ２では、浮遊ゲート電極膜１２と制御ゲート電極膜１４とでゲート電極が構成される。
トンネル絶縁膜１１としては、熱酸化膜や熱酸窒化膜、ＣＶＤ（Chemical Vapor Deposition）酸化膜やＣＶＤ酸窒化膜、あるいはＳｉを挟んだ絶縁膜やＳｉがドット状に埋め込まれた絶縁膜などを用いることができる。浮遊ゲート電極膜１２としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンや、Ｍｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または窒化膜などを用いることができる。電極間絶縁膜１３としては、シリコン酸化膜やシリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜、酸化アルミニウム膜や酸化ハフニウム膜などの高誘電率膜、またはシリコン酸化膜もしくはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造などを用いることができる。制御ゲート電極膜１４としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンやＭｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または多結晶シリコン膜と金属シリサイド膜との積層構造などを用いることができる。
積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間の半導体基板１の表面付近にはソース／ドレイン領域となる不純物拡散領域１５ａが形成されている。また、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の半導体基板１の表面付近には、不純物拡散領域１５ａと同じくソース／ドレイン領域となる不純物拡散領域１５ｂがそれぞれ形成されている。
隣接する一対の積層ゲート構造ＭＧ−ＭＧ間や、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の側壁面には、たとえばシリコン酸化膜からなる側壁絶縁膜１６が形成されている。ここでは、積層ゲート構造ＭＧ−ＭＧ間と積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間には、側壁絶縁膜１６が埋め込まれるように形成されているが、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間には、完全には側壁絶縁膜１６が埋め込まれておらず、対向する側壁面に側壁絶縁膜１６が設けられるように形成されている。
ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の対向する側壁絶縁膜１６間の半導体基板１の表面付近には、ビット線コンタクトＣＢおよびソース線コンタクトＣＳのコンタクト抵抗を下げるための不純物拡散領域１５ｃが形成されている。この不純物拡散領域１５ｃは、不純物拡散領域１５ｂよりも幅寸法が狭く、拡散深さ（ｐｎ接合の深さ）が深く形成されており、ＬＤＤ（Lightly Doped Drain）構造とされている。
また、側壁絶縁膜１６が形成された積層ゲート構造ＭＧ上とゲート構造ＳＧ１，ＳＧ２上には、層間絶縁膜１７が形成されている。メモリセルＭＣの列の一方の端部に配置される隣接するゲート構造ＳＧ１−ＳＧ１間には、層間絶縁膜１７の上面から半導体基板１の表面に達するビット線コンタクトＣＢが形成されている。前述のように、ビット線コンタクトＣＢは平面視上、千鳥状に交互に配置されており、図３の場合には右側に寄った位置に形成されている。また、メモリセルＭＣの列の他方の端部に配置される隣接するゲート構造ＳＧ２−ＳＧ２間には、層間絶縁膜１７の上面から半導体基板１の表面に達するソース線コンタクトＣＳが、ビット線ＢＬ間を横断するように形成される。
つぎに、パターン形成方法について不揮発性半導体記憶装置の製造を例に挙げて説明する。図４−１〜図４−１３は、第１の実施形態によるパターン形成方法の一例を模式的に示す図であり、（ａ）は一部断面図であり、（ｂ）は一部上面図である。なお、（ａ）は、（ｂ）のＢ−Ｂ断面図に相当している。また、ここでは、２つのメモリユニットＳｕがビット線方向に隣接して配置される部分を図示している。
まず、所定の導電型のシリコン基板などの半導体基板１上に、トンネル絶縁膜１１と浮遊ゲート電極膜１２とを形成し、フォトリソグラフィ技術とＲＩＥ法などのエッチング技術によって、半導体基板に至るトレンチを形成する。このトレンチは、Ｙ方向（ビット線方向）に延在し、Ｘ方向（ワード線方向）に所定の間隔で形成される。ついで、トレンチ内に、シリコン酸化膜などの絶縁膜を埋め込み、ＳＴＩ２を形成する。その後、半導体基板１上の全面に、電極間絶縁膜１３を形成し、フォトリソグラフィ技術とエッチング技術とを用いて、選択ゲート線ＳＧＬ１，ＳＧＬ２の形成領域に電極間絶縁膜１３を貫通する開口を形成する。そして、半導体基板１上の全面に、制御ゲート電極膜１４を形成する。なお、加工対象は、半導体基板１上に形成されたトンネル絶縁膜１１、浮遊ゲート電極膜１２、電極間絶縁膜１３および制御ゲート電極膜１４であるが、以下の図では、加工対象として最上層の制御ゲート電極膜１４のみを図示して説明を行う。また、制御ゲート電極膜１４として、Ｓｉが用いられるものとする。
ついで、図４−１に示されるように、加工対象（制御ゲート電極膜１４）上の全面に、芯材膜３１を形成する。芯材膜３１として、たとえば厚さ２００ｎｍのＴＥＯＳ（Tetraethoxysilane）膜を用いることができる。
その後、図４−２に示されるように、芯材膜３１上に図示しないレジストを塗布し、フォトリソグラフィ技術によって、隣接するメモリユニットＳｕ間の選択ゲートトランジスタＳＴ１，ＳＴ２の形成領域を含む領域Ｒが開口したレジストパターンを形成する。この開口３１ａは、Ｙ方向の幅が、一対の選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が含まれる幅とし、Ｘ方向の長さはワード線ＷＬと略同一の長さとする。ここでは、Ｙ方向の寸法を２００ｎｍとし、Ｘ方向の寸法を４０００ｎｍとする。そして、ＲＩＥ法によって、レジストパターンをマスクとして芯材膜３１をエッチングする。このとき、エッチングガスとして、たとえば制御ゲート電極膜１４のＳｉと選択比をとりやすいＣ4Ｆ8などを用いることができる。これによって、Ｘ方向に延在する開口３１ａが形成される。
ついで、図４−３に示されるように、選択ゲート線ＳＧＬ１，ＳＧＬ２をエッチングする際のマスク材となるマスク膜３２を、加工対象および芯材膜３１上に形成する。ここでは、開口３１ａにおける段差がコンフォーマルに被覆されるように、マスク膜３２を形成する。マスク膜３２として、たとえばＳｉＮ膜を用いることができる。マスク膜３２の幅（芯材膜３１の側面上の厚さ）として、図２の選択ゲート線ＳＧＬ１，ＳＧＬ２の幅から所望のワード線ＷＬの幅（この例では２本分）を引いた値にすることが望ましく、ここでは５０ｎｍ成膜するものとする。これは、後の工程でワード線ＷＬと幅の同じ側壁膜を形成するので、その分だけ予め小さく形成しておくものである。
続いて、図４−４に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜したマスク膜３２を、少なくとも芯材膜３１が露出するまでエッチバックする。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。これによって芯材膜３１の側面にマスク膜３２が選択的に残り、図２の選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する際のマスクが形成される。
その後、図４−５に示されるように、加工対象上にレジスト３３を塗布し、その上にマスク膜３４を形成する。さらにその上にフォトレジストを塗布し、リソグラフィ技術によってレジストパターン３５を形成する。レジストパターン３５として、芯材膜３１が形成された領域上における側壁転写プロセスの芯材形成用のレジストパターン３５ａと、領域Ｒを覆うレジストパターン３５ｂと、を形成する。なお、つぎのエッチング工程で、芯材膜３１に比して制御ゲート電極膜１４がエッチングされ難い条件でエッチングを行う場合には、レジストパターン３５ｂは不要である。ここでは、芯材形成用のレジストパターン３５ａの幅を５０ｎｍとし、芯材形成用のレジストパターン３５ａ間の距離も同じく５０ｎｍとする。また、ここでは、多層レジストプロセス構造となっている。この構造は、レジストパターン３５を一度マスク膜３４に転写し、さらにマスク膜３４をマスクにしてレジスト３３を加工することで、より厚い、パターニングされたレジストを形成するものであるが、必ずしもこの構造とする必要はない。
ついで、図４−６に示されるように、ＲＩＥ法を用いて、レジストパターン３５をマスクとして、芯材形成用のレジストパターン３５ａを芯材膜３１に転写する。このとき、加工対象の制御ゲート電極膜１４やマスク膜３２と選択比をとりやすいＣ4Ｆ8系のガスを用いることができる。その後、図４−７に示されるように、レジスト剥離技術によって、レジスト３３を除去する。たとえばＯ2を主体としたガスを用いて、芯材膜３１／マスク膜３２／加工対象（制御ゲート電極膜１４）と選択比を取り、レジスト３３のみを除去する。
ついで、図４−８に示されるように、等方性エッチングによって、芯材膜３１をほぼ半分の幅（ここでは、２５ｎｍ）となるまでスリミングする。等方性エッチングとして、たとえばフッ酸を用いたウエットエッチングを用いることができる。なお、図４−８において芯材膜３１をスリミングする代わりに、図４−５で形成したレジストパターン３５をスリミングした後にスリミングされたレジストパターン３５を芯材膜３１に転写してもよいし、レジストパターン３５を芯材膜３１に転写する際にレジストパターン３５と芯材膜３１の間に形成されたいずれかの膜についてスリミングが行われるか、または芯材膜３１自体のスリミングが進行するような条件でＲＩＥを行ってもよい。あるいは、芯材膜３１のスリミングとレジストパターン３５などとのスリミングを組み合わせて、芯材形成用のレジストパターン３５ａの幅のほぼ半分の幅の芯材膜３１が得られるようにしてもよい。
続いて、図４−９に示されるように、加工対象上の全面に側壁膜３６を形成する。側壁膜３６は、加工対象上に形成された芯材膜３１とマスク膜３２とをコンフォーマルに覆うように形成される。側壁膜３６として、たとえばＳｉＮ膜を用いることができ、膜厚として、芯材膜３１の幅とほぼ同じ２５ｎｍとすることができる。
ついで、図４−１０に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜した側壁膜３６を、芯材膜３１の上面が露出するまでエッチバックする。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。これによって、芯材膜３１の周囲にループ状の側壁膜３６が形成される。また、マスク膜３２の周囲にもループ状の側壁膜３６が形成され、両側に形成された側壁膜３６の厚さ（５０ｎｍ）だけマスク膜３２の寸法が大きくなる。なお、以下では、側壁膜３６が形成されたマスク膜３２をマスク膜３２１とする。
その後、図４−１１に示されるように、エッチング処理によって制御ゲート電極膜１４とマスク膜３２１と選択比を取り、芯材膜３１のみを除去する。エッチング処理として、フッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜３１の側壁に成膜された側壁膜３６が新たにラインパターンとして形成され、図２中のワード線ＷＬを形成するためのマスクが作成されたことになる。ここではワード線形成用のマスクの寸法と隣接するワード線形成用のマスク間の距離とがともに２５ｎｍとなり、選択ゲート線形成用のマスクの寸法は１００ｎｍとなる。
なお、このままでは、側壁膜３６およびマスク膜３２１は閉ループ構造を有しており、隣接する一対のワード線ＷＬおよび隣接する一対の選択ゲート線ＳＧＬ１，ＳＧＬ２のＸ方向の端部が接続された状態となっている。そこで、図４−１２に示されるように、半導体基板１上の全面にレジストを塗布し、リソグラフィ技術によって、ワード線形成用のマスク（側壁膜３６）と選択ゲート線形成用のマスク（マスク膜３２１）のＸ方向端部以外が覆われるようにレジストパターン３７を形成する。そして、図４−１３に示されるように、ＲＩＥ法などの異方性エッチング処理で、ワード線形成用のマスクと選択ゲート線形成用のマスクのＸ方向端部を除去する。これによって、ラインアンドスペース状に規則正しく配列したワード線形成用パターン３６ａと、ワード線形成用パターン３６ａに比して寸法の大きな選択ゲート線形成用パターン３２１ａとが形成される。
その後、このワード線形成用パターン３６ａと選択ゲート線形成用パターン３２１ａとをマスクとして、たとえばＲＩＥ法などの異方性エッチングによって、加工対象がエッチングされ、Ｘ方向に延在した一対の選択ゲート線ＳＧＬ１，ＳＧＬ２間に、Ｘ方向に延在し、Ｙ方向に所定の間隔で配列したワード線ＷＬが形成される。
第１の実施形態では、選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する領域が段差となるように開口３１ａを形成した芯材膜３１上に選択ゲート線形成用のマスクとなるマスク膜３２を形成した後に、加工対象上にレジストを塗布し、側壁転写プロセスの芯材形成用のレジストパターン３５ａを形成し、異方性エッチング処理によって芯材膜３１を加工した後、側壁転写プロセスによってワード線形成用のマスクを形成した。ここで、マスク膜３２のＹ方向の寸法は、マスク膜３２の形成時の厚さと側壁膜３６の厚さとによって決定され、マスク膜３２と側壁膜３６の膜厚は成膜技術で精密に所望の厚さに制御することができる。そのため、リソグラフィ技術とエッチング技術を用いてパターンを形成した場合の変換差が生じず、選択ゲート線形成用マスクの寸法制御を精密に行うことができる。
また、選択ゲート線形成用のマスクの寸法制御を精密に行うことができるので、フォトリソグラフィ技術とエッチング技術とを用いて膜を加工する従来の方法では余裕を見ていた変換差の分だけ、不揮発性半導体記憶装置の面積を小さくすることができるという効果も有する。さらに、従来の方法に比較して作業工程数をそれほど増加させずに、処理対象を加工することができる。
（第２の実施形態）
第１の実施形態では、最初に形成する芯材パターンのサイズ（幅）の１／２のサイズ（幅）のラインアンドスペース状のパターンを形成する場合を説明したが、第２の実施形態では、最初に形成する芯材膜のサイズの１／４のサイズのラインアンドスペース状のパターンを形成する場合を説明する。
図５−１〜図５−２０は、第２の実施形態によるパターン形成方法の一例を模式的に示す図であり、（ａ）は一部断面図であり、（ｂ）は一部上面図である。なお、（ａ）は、（ｂ）のＣ−Ｃ断面図に相当している。また、ここでは、２つのメモリユニットＳｕがビット線方向に隣接して配置される部分を図示している。さらに、この例でも、半導体基板１上に形成されたトンネル絶縁膜１１、浮遊ゲート電極膜１２、電極間絶縁膜１３および制御ゲート電極膜１４の積層膜を加工して、ワード線ＷＬおよび選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する場合について説明する。また、制御ゲート電極膜１４はＳｉで構成されるものとする。
まず、図５−１に示されるように、加工対象（制御ゲート電極膜１４）上の全面に、マスク膜５１、芯材膜５２および芯材膜５３を順に形成する。マスク膜５１および芯材膜５３として、たとえば厚さ２００ｎｍのＴＥＯＳ膜を用いることができる。また、芯材膜５２として、たとえば厚さ５０ｎｍのＳｉ膜を用いることができる。
その後、図５−２に示されるように、第１の実施形態の図４−２と同様に、フォトリソグラフィ技術とＲＩＥ技術とを用いて、隣接するメモリユニットＳｕ間の選択ゲートトランジスタＳＴ１，ＳＴ２の形成領域を含む領域Ｒの芯材膜５３に開口５３ａを形成する。この開口５３ａは、Ｙ方向の幅が、一対の選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が含まれる幅とし、Ｘ方向の長さはワード線ＷＬと略同一の長さとする。ここでは、Ｙ方向の寸法を２００ｎｍとし、Ｘ方向の寸法を４０００ｎｍとする。また、エッチングガスとして、たとえば芯材膜５２のＳｉと選択比をとりやすいＣ4Ｆ8などを用いることができる。
ついで、図５−３に示されるように、選択ゲート線ＳＧＬ１，ＳＧＬ２をエッチングする際のマスク材となるマスク膜５４を、芯材膜５２，５３上にコンフォーマルに形成する。マスク膜５４として、たとえばＳｉＮ膜を用いることができる。マスク膜５４の幅として、図２の選択ゲート線ＳＧＬ１，ＳＧＬ２の幅から所望のワード線ＷＬの幅を引いた値にすることが望ましく、ここでは５０ｎｍ成膜することにする。
続いて、図５−４に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜したマスク膜５４を、少なくとも芯材膜５３が露出するまでエッチバックする。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。これによって 図２の選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する際のマスクが形成される。
その後、図５−５に示されるように、加工対象上にレジスト５５を塗布し、その上にマスク膜５６を形成する。さらにその上にフォトレジストを塗布し、リソグラフィ技術によってレジストパターン５７を形成する。レジストパターン５７として、芯材膜５３が形成された領域上における側壁転写プロセスの芯材形成用のレジストパターン５７ａと、領域Ｒを覆うレジストパターン５７ｂと、を形成する。なお、つぎのエッチング工程で、芯材膜５３に比して芯材膜５２がエッチングされ難い条件でエッチングを行う場合には、レジストパターン５７ｂは不要である。ここでは、芯材形成用のレジストパターン５７ａの幅を５０ｎｍとし、芯材形成用のレジストパターン５７ａ間の距離も同じく５０ｎｍとする。
ついで、図５−６に示されるように、ＲＩＥ法を用いて、レジストパターン５７をマスクとして、芯材形成用のレジストパターン５７ａを芯材膜５３に転写する。このとき、芯材膜５２、マスク膜５４と選択比をとりやすいＣ4Ｆ8系のガスを用いることができる。その後、図５−７に示されるように、たとえばＯ2を主体としたガスを用いたレジスト剥離技術によってレジスト５５のみを除去する。
ついで、図５−８に示されるように、等方性エッチングによって、芯材膜５３をほぼ半分の幅となるまでスリミングする。等方性エッチングとして、たとえばフッ酸を用いたウエットエッチングを用いることができる。
続いて、図５−９に示されるように、加工対象上の全面に側壁膜５８を形成する。側壁膜５８は、芯材膜５２上に形成された芯材膜５３とマスク膜５４とをコンフォーマルに覆うように形成される。側壁膜５８として、たとえば芯材膜５３の幅とほぼ同じ２５ｎｍの厚さを有するＳｉＮ膜を用いることができる。
ついで、図５−１０に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜した側壁膜５８を、芯材膜５３の上面が露出するまでエッチバックし、芯材膜５３の周囲にループ状の側壁膜５８を形成する。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。以下では、側壁膜５８が形成されたマスク膜５４をマスク膜５４１とする。
その後、図５−１１に示されるように、エッチング処理によって芯材膜５３のみを除去する。エッチング処理として、フッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜５２に転写する芯材膜加工用パターンが形成される。ここでは、芯材膜加工用パターンの側壁膜５８のＹ方向の幅と、隣接する側壁膜５８間の距離は、ともに２５ｎｍとなる。
ついで、図５−１２に示されるように、芯材膜加工用パターンをマスクとして、ＲＩＥ法などのエッチング技術を用いて芯材膜５２をエッチングし、芯材膜加工用パターンを芯材膜５２に転写する。加工ガスとして、たとえばＣｌを含むガスなどを用いることができる。
続いて図５−１３に示されるように、エッチングによって、マスク膜５４１および側壁膜５８を除去する。芯材膜５２がＳｉからなり、マスク膜５４１および側壁膜５８がＳｉＮからなり、マスク膜５１がＴＥＯＳからなる場合には、芯材膜５２上のマスク膜５４１と側壁膜５８を芯材膜５２と選択比を取るように、燐酸を用いたウエットエッチングなどを用いることができる。
その後、図５−１４に示されるように、等方性エッチングによって、ワード線ＷＬの形成領域の芯材膜５２の幅がほぼ半分の幅となるまでスリミングする。等方性エッチングとして、ウエットエッチングやＣＤＥ（Chemical Dry Etching）を用いることができる。ここでは ワード線ＷＬの形成領域に形成されているパターンの幅が１２．５ｎｍとなるまでエッチングする。
続いて、図５−１５に示されるように、加工対象上の全面に側壁膜５９をコンフォーマルに形成する。側壁膜５９として、たとえば芯材膜５２の幅とほぼ同じ１２．５ｎｍの膜厚を有するＳｉＮ膜を用いることができる。その後、図５−１６に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜した側壁膜５９を、芯材膜５２の上面が露出するまでエッチバックする。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。これによって、芯材膜５２の周囲にループ状の側壁膜５９が形成される。
ついで、図５−１７に示されるように、図示しないフォトレジストを加工対象上の全面に塗布し、リソグラフィ技術で隣接するメモリユニットＳｕの対向する選択ゲート線ＳＧＬ１，ＳＧＬ２を含む領域を覆い隠すように、レジストパターン６０を形成する。
その後、図５−１８に示されるように、エッチング処理によってワード線ＷＬの形成領域の芯材膜５２のみを除去する。エッチング処理として、コリンを用いたウエットエッチングを用いることができる。これによって、芯材膜５２の側壁に成膜された側壁膜５９が新たにラインパターンとして形成され、図２中のワード線ＷＬを形成するためのマスクが作成されたことになる。ここではワード線形成用のマスクの寸法と隣接するワード線形成用のマスク間の距離がともに１２．５ｎｍとなる。
ついで、図５−１９に示されるように、たとえばＯ2を主体としたガスを用いたレジスト剥離技術によってレジストパターン６０のみを除去する。続いて、図５−２０に示されるように、ワード線ＷＬの形成領域では側壁膜５９をマスクとして、選択ゲート線ＳＧＬ１，ＳＧＬ２の形成領域では芯材膜５２と側壁膜５９とをマスクとして、ＲＩＥ法などの異方性エッチングでマスク膜５１をエッチングする。これによって、ワード線形成用マスクと選択ゲート線形成用のマスクとが得られる。加工ガスとして、Ｃ4Ｆ8などのガスを用いることができる。
その後、第１の実施形態の図４−１２〜図４−１３で示したように、フォトリソグラフィ技術とエッチング技術とを用いて、閉ループ構造となっているワード線形成用のマスクと選択ゲート線形成用のマスクのＸ方向端部を切断する。これによって、一対のライン状の選択ゲート線形成用パターンの間に、ラインアンドスペース状のワード線形成用パターンが形成される。そして、これらの選択ゲート線形成用パターンとワード線形成用パターンとを用いて、加工対象である制御ゲート電極膜１４からトンネル絶縁膜１１までをＲＩＥ法などの異方性エッチングによって加工することで、Ｘ方向に延在した一対の選択ゲート線ＳＧＬ１，ＳＧＬ２間に、Ｘ方向に延在し、Ｙ方向に所定の間隔で配列したワード線ＷＬが形成される。
第２の実施形態では、まず、加工対象上に芯材膜５２と芯材膜５３とを重ねて形成し、選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する領域の芯材膜５３を除去して開口５３ａを形成し、マスク膜５４をコンフォーマルに形成した後エッチバックして、選択ゲート線ＳＧＬ１，ＳＧＬ２形成時のマスクを形成する。ついで、ワード線ＷＬの形成領域上の芯材膜５３を、最終的なワード線の幅のほぼ４倍となる幅にフォトリソグラフィ技術とエッチング技術とを用いて加工した後、等方性エッチングによって幅がほぼ半分となるようにスリミングを行う。その後、側壁膜５８を形成し、エッチバックして芯材膜５３を除去して、芯材膜加工用パターンを形成した後、この芯材膜加工用パターンを芯材膜５２に転写し、さらに芯材膜加工用パターンの幅がほぼ半分となるようにスリミングする。その後、側壁膜５９を形成後、エッチバックしてワード線の形成領域の芯材膜５２を除去して、ワード線形成用のマスクと選択ゲート線形成用のマスクとを形成した。このように、選択ゲート線形成用のマスクの寸法が、マスク膜５４と側壁膜５８の膜厚、芯材膜５２のスリミング量、および側壁膜５９の膜厚によって制御されるので、リソグラフィ技術と異方性エッチング技術とを用いてパターンを形成する場合に比して、選択ゲート線形成用マスクの寸法制御を精密に行うことができる。また、従来の方法に比較して作業工程数をそれほど増加させずに、処理対象を加工することができる。
（第３の実施形態）
第３の実施形態では、最初に形成する芯材膜のサイズの１／４のサイズのラインアンドスペース状のパターンを形成する第２の実施形態とは異なる方法について説明する。
図６−１〜図６−２１は、第３の実施形態によるパターン形成方法の一例を模式的に示す図であり、（ａ）は一部断面図であり、（ｂ）は一部上面図である。なお、（ａ）は、（ｂ）のＤ−Ｄ断面図に相当している。また、ここでは、２つのメモリユニットＳｕがビット線方向に隣接して配置される部分を図示している。さらに、この例でも、半導体基板１上に形成されたトンネル絶縁膜１１、浮遊ゲート電極膜１２、電極間絶縁膜１３および制御ゲート電極膜１４の積層膜を加工して、ワード線ＷＬおよび選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する場合について説明する。また、制御ゲート電極膜１４が、Ｓｉで形成されるものとする。
まず、図６−１に示されるように、加工対象（制御ゲート電極膜１４）上の全面に、マスク膜７１を形成する。マスク膜７１として、たとえば厚さ２００ｎｍのＴＥＯＳ膜を用いることができる。
ついで、図６−２に示されるように、第１の実施形態の図４−２と同様に、フォトリソグラフィ技術とＲＩＥ技術とを用いて、隣接するメモリユニットＳｕ間の選択ゲートトランジスタＳＴ１，ＳＴ２の形成領域を含む領域Ｒのマスク膜７１に開口７１ａを形成する。この開口７１ａは、Ｙ方向の幅が、一対の選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が含まれる幅とし、Ｘ方向の長さはワード線ＷＬと略同一の長さとする。ここでは、Ｙ方向の寸法を２００ｎｍとし、Ｘ方向の寸法を４０００ｎｍとする。また、エッチングガスとして、たとえば制御ゲート電極膜１４のシリコンと選択比をとりやすいＣ4Ｆ8などを用いることができる。
その後、図６−３に示されるように、選択ゲート線ＳＧＬ１，ＳＧＬ２をエッチングする際のマスク材となるマスク膜７２を、制御ゲート電極膜１４上およびマスク膜７１上にコンフォーマルに形成する。マスク膜７２として、たとえばＳｉＮ膜を用いることができる。マスク膜７２の幅として、図２の選択ゲート線ＳＧＬ１，ＳＧＬ２の幅と同じ値にすることが望ましく、ここでは５０ｎｍ成膜することにする。
続いて、図６−４に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜したマスク膜７２を、少なくともマスク膜７１が露出するまでエッチバックする。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。これによって 図２の選択ゲート線ＳＧＬ１，ＳＧＬ２を形成する際のマスクが形成される。
その後、図６−５に示されるように、閉ループ状のマスク膜７２内を埋め込むように、半導体基板１上の全面にマスク膜７３を形成する。マスク膜７３として、たとえば厚さ２００ｎｍのＴＥＯＳ膜を用いることができる。なお、以下では同じ材質のマスク膜７１，７３をまとめてマスク膜７１１と表記する。
さらに、図６−６に示されるように、ＣＭＰ（Chemical Mechanical Polishing）法によって、マスク膜７１１の上面を平坦化する。このとき、マスク膜７２をストッパとして平坦化を行う。
その後、図６−７に示されるように、芯材膜７４を半導体基板１上の全面に形成する。芯材膜７４として、たとえば厚さ５０ｎｍのシリコンを用いることができる。さらに、図６−８に示されるように、芯材膜７４上に芯材膜７５を形成する。芯材膜７５として、たとえば厚さ２００ｎｍのＴＥＯＳ膜を用いることができる。
ついで、図６−９に示されるように、加工対象上にレジスト７６を塗布し、その上にマスク膜７７を形成する。さらにその上にフォトレジストを塗布し、リソグラフィ技術によってワード線ＷＬの形成領域上に側壁転写プロセスの芯材形成用のレジストパターン７８を形成する。ここでは、芯材形成用のレジストパターン７８の幅を５０ｎｍとし、芯材形成用のレジストパターン７８間の距離も同じく５０ｎｍとする。
その後、図６−１０に示されるように、ＲＩＥ法を用いて、レジストパターン７８を芯材膜７５に転写する。このとき、芯材膜７４，７５と選択比をとりやすい条件でエッチングを行う。ここでは、芯材膜７４がＳｉで構成され、芯材膜７５がＴＥＯＳで構成されているので、Ｓｉと選択比のとれるＣ4Ｆ8系のガスを用いることができる。その後、たとえばＯ2を主体としたガスを用いたレジスト剥離技術によってレジスト７６を除去する。
ついで、図６−１１に示されるように、等方性エッチングによって、芯材膜７５をほぼ半分の幅となるまでスリミングする。等方性エッチングとして、たとえばフッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜５３の幅は、２５ｎｍとなる。
続いて、図６−１２に示されるように、加工対象上の全面に側壁膜７９を形成する。側壁膜７９は、芯材膜７４上に形成された芯材膜７５をコンフォーマルに覆うように形成される。側壁膜７９として、たとえば芯材膜７５の幅とほぼ同じ２５ｎｍ厚さのＳｉＮ膜を用いることができる。
ついで、図６−１３に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜した側壁膜７９を、芯材膜７５の上面が露出するまでエッチバックし、芯材膜７５の周囲にループ状の側壁膜７９を形成する。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。
その後、図６−１４に示されるように、エッチング処理によって芯材膜７５のみを除去する。エッチング処理として、フッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜７４に転写する芯材膜加工用パターンが形成される。ここでは、芯材膜加工用パターンは、フォトリソグラフィ処理で形成された芯材形成用のレジストパターン７８の１／２の寸法を有し、芯材加工用パターンである側壁膜７９の幅と隣接する側壁膜７９間の距離が２５ｎｍとなる。
さらに、図６−１５に示されるように、ＲＩＥ法によって、側壁膜７９によって構成される芯材膜加工用パターンを、芯材膜７４に転写する。続いて、図６−１６に示されるように、芯材膜加工用パターンを構成する側壁膜７９をウエットエッチングによって除去する。このとき、側壁膜７９と、選択ゲート線形成用のマスクパターンとなるマスク膜７２とは同じ材料（ＳｉＮ）によって構成されているので、マスク膜７２が完全に除去されない程度にエッチング時間が調整される。ウエットエッチングとして、たとえば燐酸を含む溶液を用いたウエットエッチングを例示することができる。
その後、図６−１７に示されるように、等方性エッチングによって、ワード線ＷＬの形成領域の芯材膜７４の幅がほぼ半分の幅となるまでスリミングする。等方性エッチングとして、ウエットエッチングやＣＤＥを用いることができる。ここでは ワード線ＷＬの形成領域に形成されている芯材膜加工用パターンの幅が１２．５ｎｍとなるまでエッチングする。
続いて、図６−１８に示されるように、加工対象上の全面に側壁膜８０をコンフォーマルに形成する。側壁膜８０として、たとえば芯材膜７４の幅とほぼ同じ１２．５ｎｍ厚さのＳｉＮ膜を用いることができる。その後、図６−１９に示されるように、ＲＩＥ法などの異方性エッチングによって、成膜した側壁膜８０を、芯材膜７４の上面が露出するまでエッチバックする。加工ガスとして、たとえばＣＨ2Ｆ2ガスなどを用いることができる。これによって、芯材膜７４の周囲にループ状の側壁膜８０が形成される。また、以下では、マスク膜７２と側壁膜８０とを合わせて、マスク膜７２１と表記する。
その後、図６−２０に示されるように、エッチング処理によって芯材膜７４のみを除去する。エッチング処理として、コリンを用いたウエットエッチングを用いることができる。これによって、芯材膜７４の側壁に成膜された側壁膜８０が新たにラインパターンとして形成され、図２中のワード線ＷＬを形成するためのマスクが作成されたことになる。ここではワード線形成用のマスクの寸法と隣接するワード線形成用のマスク間の距離がともに１２．５ｎｍとなる。また、選択ゲート線形成用のマスク膜７２１の寸法は５０ｎｍとなる。
ついで、図６−２１に示されるように、ワード線ＷＬの形成領域では側壁膜８０をマスクとして、ＲＩＥ法などの異方性エッチングでマスク膜７１１をエッチングする。加工ガスとして、Ｃ4Ｆ8などのガスを用いることができる。これによって、マスク膜７２１によって、選択ゲート線形成用のマスクが形成され、マスク膜７１１と側壁膜８０によってワード線形成用のマスクが形成される。
その後、第１の実施形態の図４−１２〜図４−１３で示したように、フォトリソグラフィ技術とエッチング技術とを用いて、閉ループ構造となっているワード線形成用のマスクと選択ゲート線形成用のマスクのＸ方向端部を切断する。これによって、一対のライン状の選択ゲート線形成用パターンの間に、ラインアンドスペース状のワード線形成用パターンが形成される。そして、これらの選択ゲート線形成用パターンとワード線形成用パターンとを用いて、加工対象である制御ゲート電極膜１４からトンネル絶縁膜１１までをＲＩＥ法などの異方性エッチングによって加工することで、Ｘ方向に延在した一対の選択ゲート線ＳＧＬ１，ＳＧＬ２間に、Ｘ方向に延在し、Ｙ方向に所定の間隔で配列したワード線ＷＬが形成される。
第３の実施形態では、最初に選択ゲート線形成用のパターンを形成した後、その上に芯材膜７４，７５を形成して選択ゲート線形成用のパターンを埋め込み、ワード線形成用のパターンを形成しているので、選択ゲート線形成用のパターンの周囲には、ワード線形成用のパターンの形成時に形成される側壁膜７９，８０が形成されない。その結果、選択ゲート線形成用のパターンの寸法が側壁膜７９，８０の膜厚に左右されないので、選択ゲート線形成用のパターンの寸法の制御が第２の実施形態に比して容易になるという効果を、第２の実施形態の効果に加えて得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体基板、２…ＳＴＩ、３…活性領域、１１…トンネル絶縁膜、１２…浮遊ゲート電極膜、１３…電極間絶縁膜、１３ａ，３１ａ，５３ａ，７１ａ…開口、１４…制御ゲート電極膜、１５ａ，１５ｂ，１５ｃ…不純物拡散領域、１６…側壁絶縁膜、１７…層間絶縁膜、３１，５２，５３，７４，７５…芯材膜、３２，３４，５１，５４，５６，７１，７２，７３，７７，３２１，５４１，７１１，７１１，７２１…マスク膜、３３，５５，７６…レジスト、３５，３５ａ，３５ｂ，３７，５７，５７ａ，５７ｂ，６０，７８…レジストパターン、３６，５８，５９，７９，８０…側壁膜、３６ａ…ワード線形成用パターン、３２１ａ…選択ゲート線形成用パターン。

Claims (5)

  1. 第１の方向に配置される一対の選択ゲートトランジスタ間に複数のメモリセルトランジスタが直列に接続されるメモリユニットが、半導体基板上にマトリックス状に配置され、前記第１の方向に直交する第２の方向に隣接する前記メモリセルトランジスタ間を結ぶワード線と、前記第２の方向に隣接する前記選択ゲートトランジスタ間を結ぶ選択ゲート線とを含む配線のパターン形成方法において、
    前記メモリセルトランジスタおよび前記選択ゲートトランジスタを構成する被処理体上に、芯材膜を形成する芯材膜形成工程と、
    前記第１の方向に隣接する前記メモリユニットの対向する一対の前記選択ゲート線が含まれる領域が開口するように前記芯材膜を選択的に除去する除去工程と、
    前記芯材膜が選択的に除去された前記被処理体上に前記芯材膜とは異なる膜質からなるマスク膜をコンフォーマルに形成するマスク膜形成工程と、
    前記芯材膜の上面が露出するように前記マスク膜をエッチバックし、前記芯材膜の側面に第１の幅の前記マスク膜を残す第１エッチバック工程と、
    フォトリソグラフィ技術によって側面に前記マスク膜が残された前記芯材膜上における前記ワード線の形成領域にレジストパターンを形成し、前記レジストパターンをマスクに前記芯材膜をエッチングして、前記第１の幅よりも小さい第２の幅のラインアンドスペース状の芯材パターンを形成する芯材パターン形成工程と、
    前記マスク膜と前記芯材パターンが形成された前記被処理体上に、前記芯材膜とは異なる材質からなる側壁膜をコンフォーマルに形成する側壁膜形成工程と、
    前記芯材パターンの上面が露出するように前記側壁膜をエッチバックする第２エッチバック工程と、
    前記芯材パターンを除去して、前記被処理体上に前記マスク膜と前記側壁膜とからなる加工マスクを形成する加工マスク形成工程と、
    前記加工マスクを用いて前記被処理体をエッチングし、前記マスク膜の位置に前記選択ゲート線を形成し、前記側壁膜の位置に前記ワード線を形成するエッチング工程と、
    を含むことを特徴とするパターン形成方法。
  2. 被処理体上に第１芯材膜を形成する芯材膜形成工程と、
    前記第１芯材膜の所定の領域に開口パターンを形成する開口パターン形成工程と、
    前記開口パターンが形成された前記被処理体上に前記第１芯材膜とは異なる材質からなる第１マスク膜をコンフォーマルに形成する第１マスク膜形成工程と、
    前記第１芯材膜の上面が露出するように前記第１マスク膜をエッチバックし、前記第１芯材膜の側面に第１の幅の前記第１マスク膜を残す第１エッチバック工程と、
    フォトリソグラフィ技術によって前記開口パターンの形成領域以外の領域に、前記第１芯材膜からなり前記第１の幅よりも小さい第２の幅のラインアンドスペース状の第１芯材パターンを形成する第１芯材パターン形成工程と、
    前記第１マスク膜と前記第１芯材パターンが形成された前記被処理体上に、前記第１芯材膜とは異なる材質からなる第１側壁膜をコンフォーマルに形成する第１側壁膜形成工程と、
    前記第１芯材パターンの上面が露出するように前記第１側壁膜をエッチバックする第２エッチバック工程と、
    前記第１芯材パターンを除去して、前記被処理体上に第１側壁膜からなる第１側壁パターンを形成する第１側壁パターン形成工程と、
    前記第１マスク膜と前記第１側壁パターンとを用いて前記被処理体をパターニングするパターニング工程と、
    を含むことを特徴とするパターン形成方法。
  3. 前記芯材膜形成工程で、前記被処理体と前記第１芯材膜の間に、前記第１芯材膜とは材質の異なる第２芯材膜を形成し、
    前記パターニング工程は、
    前記第１マスク膜と前記第１側壁パターンとを用いて前記第２芯材膜をエッチングし、第２芯材パターンを形成する第２芯材パターン形成工程と、
    前記第２芯材パターンをスリミングした後、前記第２芯材パターンが形成された前記被処理体上に、第２側壁膜をコンフォーマルに形成する第２側壁膜形成工程と、
    前記第２芯材パターンの上面が露出するように前記第２側壁膜をエッチバックする第３エッチバック工程と、
    前記第１マスク膜の形成位置に対応する前記第２芯材パターン以外の前記第２芯材パターンを除去し、前記第２側壁膜からなる第２側壁パターンを形成する第２側壁パターン形成工程と、
    前記第２芯材パターンと前記第２側壁パターンとを用いて前記被処理体をエッチングするエッチング工程と、
    を含むことを特徴とする請求項２に記載のパターン形成方法。
  4. 被処理体上に第１マスク膜を形成する第１マスク膜形成工程と、
    前記第１マスク膜の所定の領域に開口パターンを形成する開口パターン形成工程と、
    前記開口パターンが形成された前記被処理体上に前記第１マスク膜とは異なる材質の第２マスク膜をコンフォーマルに形成する第２マスク膜形成工程と、
    前記第１マスク膜の上面が露出するように前記第２マスク膜をエッチバックし、前記第１マスク膜の側面に第１の幅の前記第２マスク膜を残す第１エッチバック工程と、
    前記第１マスク膜の側面に前記第２マスク膜が残された後の前記被処理体上の全面に、前記第１マスク膜と同じ材質の第３マスク膜を形成する第３マスク形成工程と、
    前記第２マスク膜をストッパとして前記第３マスク膜の上面を平坦化する平坦化工程と、
    前記第３マスク膜が平坦化された後の前記被処理体上に、芯材膜を形成する芯材膜形成工程と、
    フォトリソグラフィ技術によって前記開口パターンの形成領域以外の領域に、前記芯材膜からなり前記第１の幅よりも小さい第２の幅のラインアンドスペース状の芯材パターンを形成する芯材パターン形成工程と、
    前記芯材パターンが形成された前記被処理体上に、側壁膜をコンフォーマルに形成する側壁膜形成工程と、
    前記芯材パターンの上面が露出するように前記側壁膜をエッチバックするエッチバック工程と、
    前記芯材パターンを除去して、前記側壁膜からなる側壁パターンを形成する側壁パターン形成工程と、
    前記側壁パターンを用いて前記第１マスク膜と前記第３マスク膜をエッチングしてマスクパターンを形成するマスクパターン形成工程と、
    前記第２マスク膜と前記マスクパターンとをマスクとして、前記被処理体を加工する加工工程と、
    を含むことを特徴とするパターン形成方法。
  5. 前記マスク膜形成工程では、前記芯材膜の側面における厚さが、前記選択ゲート線の幅から所定の本数分の前記ワード線の幅を引いた値に設定されることを特徴とする請求項１に記載のパターン形成方法。
JP2011108532A 2011-05-13 2011-05-13 パターン形成方法 Expired - Fee Related JP5606388B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011108532A JP5606388B2 (ja) 2011-05-13 2011-05-13 パターン形成方法
US13/364,624 US8551875B2 (en) 2011-05-13 2012-02-02 Pattern forming method
US14/013,996 US8822321B2 (en) 2011-05-13 2013-08-29 Pattern forming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011108532A JP5606388B2 (ja) 2011-05-13 2011-05-13 パターン形成方法

Publications (2)

Publication Number Publication Date
JP2012238815A JP2012238815A (ja) 2012-12-06
JP5606388B2 true JP5606388B2 (ja) 2014-10-15

Family

ID=47142134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011108532A Expired - Fee Related JP5606388B2 (ja) 2011-05-13 2011-05-13 パターン形成方法

Country Status (2)

Country Link
US (2) US8551875B2 (ja)
JP (1) JP5606388B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11493846B2 (en) 2019-09-19 2022-11-08 Kioxia Corporation Pattern forming method and template manufacturing method

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130104200A (ko) * 2012-03-13 2013-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
JP2015198135A (ja) * 2014-03-31 2015-11-09 株式会社東芝 半導体装置の製造方法
KR20160097608A (ko) 2015-02-09 2016-08-18 삼성전자주식회사 반도체 소자를 제조하는 방법
CN105810641A (zh) * 2016-05-10 2016-07-27 上海格易电子有限公司 一种NANDFlash的字线制作方法
ES2773989T3 (es) * 2017-05-19 2020-07-16 Total Sa Aparato y método para el procesamiento de texturizado
CN114446869B (zh) * 2020-11-06 2024-06-07 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN115332062A (zh) * 2022-10-13 2022-11-11 合肥晶合集成电路股份有限公司 栅极结构的制作方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0125113B1 (ko) * 1993-02-02 1997-12-11 모리시타 요이찌 불휘발성 반도체 메모리 집적장치 및 그 제조방법
JP3463038B2 (ja) * 2000-11-14 2003-11-05 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4233381B2 (ja) * 2003-05-21 2009-03-04 株式会社ルネサステクノロジ 半導体装置とその製造方法
TWI222182B (en) * 2003-05-29 2004-10-11 Macronix Int Co Ltd Method for forming double density wordline
US6835662B1 (en) * 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2005123524A (ja) * 2003-10-20 2005-05-12 Toshiba Corp 半導体装置及びその製造方法
KR100546405B1 (ko) * 2004-03-18 2006-01-26 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
KR100645643B1 (ko) * 2004-07-14 2006-11-15 삼성전기주식회사 수동소자칩 내장형의 인쇄회로기판의 제조방법
KR100634404B1 (ko) * 2004-08-04 2006-10-16 삼성전자주식회사 보이드없이 패턴을 형성하는 방법 및 이를 이용하여형성된 게이트 패턴 구조체
KR100655285B1 (ko) * 2004-11-04 2006-12-08 삼성전자주식회사 적층 게이트를 가지는 반도체 소자 및 그 제조방법
KR100614657B1 (ko) * 2005-04-04 2006-08-22 삼성전자주식회사 플래쉬 기억 장치 및 그 형성 방법
JP4921723B2 (ja) 2005-04-18 2012-04-25 株式会社東芝 半導体装置の製造方法
KR100697286B1 (ko) * 2005-05-31 2007-03-20 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100714477B1 (ko) * 2005-12-07 2007-05-07 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
KR100744683B1 (ko) * 2006-02-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP4271243B2 (ja) * 2006-04-11 2009-06-03 株式会社東芝 集積回路パターンの形成方法
US8158333B2 (en) * 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
JP2007335807A (ja) * 2006-06-19 2007-12-27 Toshiba Corp 半導体装置の製造方法
JP2008140888A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体メモリの製造方法
US8114736B2 (en) * 2006-12-21 2012-02-14 Globalfoundries Inc. Integrated circuit system with memory system
KR100866723B1 (ko) * 2006-12-28 2008-11-05 주식회사 하이닉스반도체 반도체 소자 및 그의 미세 패턴 형성 방법
KR100852207B1 (ko) * 2007-06-04 2008-08-13 삼성전자주식회사 절연막 제거방법 및 금속 배선 형성방법
US20100264547A1 (en) * 2007-07-09 2010-10-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing
JP2009049338A (ja) 2007-08-23 2009-03-05 Toshiba Corp 半導体装置及びその製造方法
JP5106028B2 (ja) * 2007-10-03 2012-12-26 株式会社東芝 半導体記憶装置及びその製造方法
KR20090049379A (ko) * 2007-11-13 2009-05-18 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
JP4630906B2 (ja) * 2008-02-29 2011-02-09 株式会社東芝 半導体装置の製造方法
US8222159B2 (en) * 2008-08-25 2012-07-17 Elpida Memory, Inc. Manufacturing method of semiconductor device
JP2010153481A (ja) 2008-12-24 2010-07-08 Toshiba Corp 半導体記憶装置
US8026172B2 (en) * 2009-06-29 2011-09-27 Sandisk 3D Llc Method of forming contact hole arrays using a hybrid spacer technique
JP2011061003A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システム
KR20110055912A (ko) * 2009-11-20 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
JP2010153899A (ja) 2010-02-22 2010-07-08 Toshiba Corp 半導体メモリ
JP5268979B2 (ja) * 2010-03-23 2013-08-21 株式会社東芝 半導体装置および半導体装置の製造方法。
JP2012199277A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 電子部品の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11493846B2 (en) 2019-09-19 2022-11-08 Kioxia Corporation Pattern forming method and template manufacturing method

Also Published As

Publication number Publication date
US8551875B2 (en) 2013-10-08
US8822321B2 (en) 2014-09-02
US20120289039A1 (en) 2012-11-15
JP2012238815A (ja) 2012-12-06
US20140004691A1 (en) 2014-01-02

Similar Documents

Publication Publication Date Title
JP5606388B2 (ja) パターン形成方法
JP5659135B2 (ja) パターン形成方法
JP5330004B2 (ja) 半導体装置の製造方法
US8643076B2 (en) Non-volatile memory device and method for fabricating the same
JP2006351861A (ja) 半導体装置の製造方法
KR20130027823A (ko) 수직형 메모리 장치의 제조 방법
JP2009099792A (ja) 半導体装置の製造方法
JP4901898B2 (ja) 半導体装置の製造方法
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
JP5330440B2 (ja) 半導体装置の製造方法
KR20130036553A (ko) 반도체 소자의 제조 방법
US8936983B2 (en) Method of fabricating a semiconductor memory device
KR20110001292A (ko) 패턴 구조물 및 이의 형성 방법
JP2007103652A (ja) 半導体装置およびその製造方法
JP5268979B2 (ja) 半導体装置および半導体装置の製造方法。
JP2010087159A (ja) 不揮発性半導体記憶装置およびその製造方法
JP4799189B2 (ja) 半導体装置の製造方法
JP2008098503A (ja) 半導体装置およびその製造方法
US20130146962A1 (en) Semiconductor device and method of manufacturing the same
JP2012129453A (ja) 半導体装置および半導体装置の製造方法
KR100890400B1 (ko) 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.
JP2009252773A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2008218638A (ja) 半導体装置およびその製造方法
US9269583B1 (en) Method for fabricating memory device
JP2006114550A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140729

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140826

R151 Written notification of patent or utility model registration

Ref document number: 5606388

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees