KR100744683B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100744683B1
KR100744683B1 KR1020060018731A KR20060018731A KR100744683B1 KR 100744683 B1 KR100744683 B1 KR 100744683B1 KR 1020060018731 A KR1020060018731 A KR 1020060018731A KR 20060018731 A KR20060018731 A KR 20060018731A KR 100744683 B1 KR100744683 B1 KR 100744683B1
Authority
KR
South Korea
Prior art keywords
pad layer
hard mask
layer
semiconductor device
etch
Prior art date
Application number
KR1020060018731A
Other languages
English (en)
Inventor
김영준
박상욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060018731A priority Critical patent/KR100744683B1/ko
Priority to US11/647,769 priority patent/US7923372B2/en
Priority to CNB2007100008605A priority patent/CN100459040C/zh
Priority to JP2007041816A priority patent/JP5063135B2/ja
Application granted granted Critical
Publication of KR100744683B1 publication Critical patent/KR100744683B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 스페이서를 이용한 미세패턴 형성공정에 있어서, 화학적기계적연마 공정시 발생되는 불균일성을 최소화할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피식각층 상에 제1 하드마스크, 제1 패드층 및 제2 패드층의 순서로 적층된 복수의 제1 식각마스크 패턴을 형성하는 단계와, 상기 제1 식각마스크 패턴의 양측벽에 상기 제1 패드층과 동일 물질로 된 스페이서를 형성하는 단계와, 상기 제1 식각마스크 패턴간 간격을 채울때까지 전면에 상기 제1 하드마스크와 다른 물질이면서 상기 제2 패드층과는 동일 물질로 된 제2 하드마스크를 형성하는 단계와, 상기 제1 패드층이 노출될때까지 상기 제2 하드마스크를 평탄화시키는 단계와, 상기 제1 패드층과 상기 스페이서를 제거하는 단계와, 잔류하는 상기 제1 하드마스크와 제2 하드마스크를 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
미세패턴, 하드마스크 패턴, 게이트 배선 공정, 다층구조

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 미세패턴 형성 공정을 나타낸 단면도.
도 2는 종래 기술에 따른 반도체 소자의 미세패턴 형성후, 셀지역과 주변회로지역을 보여주는 전자현미경 사진.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 미세패턴 형성 공정을 나타낸 단면도.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 미세패턴 형성 공정을 나타낸 단면도.
도 5는 본 발명의 일실시 및 다른실시예에 따라 형성한 반도체 소자의 미세패턴을 보여주는 전자현미경 사진.
* 도면의 주요부분에 대한 부호의 설명 *
21, 31 : 피식각층
22, 32 : 폴리실리콘막(하드 마스크)
23, 33 : 질화막
24, 34 : 제1 산화막
25 : 포토레지스트 패턴
26, 36 : 스페이서
27, 37 : 제2 산화막(하드 마스크)
본 발명은 반도체 제조기술에 관한 것으로, 특히, 50nm급 이하의 선폭을 갖는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
현재 반도체 제조공정에서 사용되는 노광(expose) 장비의 한계 상 60nm보다 작은 선폭 형성이 불가능하여 60nm급 이하의 선폭을 형성하기 위한 반도체 소자의 제조공정시에는 더블 노광 기술(double expose technique)을 사용하고 있다. 그런데, 더블 노광 기술에서 두번째 노광시 오버레이값에 따라 감광막 패턴 임계치수 변화(Develop Inspection Critical Dimension variation)가 발생하게 된다. 이때, 50nm급 기술에서 감광막 패턴 임계치수 스펙(spec)을 ±5nm 이하로 가정하면 노광 장비의 오버레이 제어 능력이 ±5nm 이하여야만 하는데, 현재 기술로는 불가능하며, 두번째 노광 후의 감광막 패턴 프로파일(profile) 또한 좋지 않다. 이러한 문제점을 개선하기 위해 스페이서(spacer)를 이용하여 패턴 크기를 감소시키는 기술을 구현하고 있다.
도 1a 내지 도 1d는 스페이서를 이용하여 패턴 크기를 감소시키는 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 셀 지역과 주변회로 지역을 포함하는 반도체 기판 상에 피식각층(11)을 형성한다.
이어서, 피식각층(11) 상에 폭이 80nm인 제1 산화막(12)을 형성한다. 이때, 제1 산화막(12) 간의 간격은 100nm이다.
이어서, 제1 산화막(12)의 측벽에 폭이 10nm인 질화막 스페이서(13)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 질화막 스페이서(13) 사이의 공간이 매립되도록 질화막 스페이서(13)를 덮도록 제2 산화막(14)을 증착한다.
이어서, 도 1c에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 제1 및 제2 산화막(12, 14)과 질화막 스페이서(13)를 연마한다.
이어서, 도 1d에 도시된 바와 같이, 인산을 사용하여 질화막 스페이서(13)를 제거한다. 이로써, 피식각층(11)을 적어도 50nm 이하로 패터닝하기 위한 하드마스크(15)가 형성된다.
그러나, 상기에서 설명한 종래기술에 따른 반도체 소자의 미세패턴 형성방법은 다음과 같은 문제가 발생된다.
도 1c에 도시된 바와 같이, 제2 산화막(14)을 증착한 후 실시되는 화학적기계적연마 공정시, 셀 지역과 주변회로 지역의 평탄화가 불균일해지는 문제점이 발생된다. 즉, 제1 및 제2 산화막(12, 14)과 같이 동일 계열의 산화막에 대해 화학적기계적연마 공정을 실시함에 따라 연마 공정 제어가 어려워 균일한 막을 형성할 수 없다. 이러한 문제는 도 2를 통해서도 알 수 있다, 도 2에 도시된 바와 같이, 화학적기계적연마 공정 후 셀 지역의 두께(h1)는 1056Å 정도가 되고, 주변회로 지역의 두께(h2)는 561Å 정도가 되어 셀 지역과 주변회로 지역 간의 불균일한 평탄화가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 스페이서를 이용한 미세패턴 형성공정에 있어서, 화학적기계적연마 공정시 발생되는 불균일성을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 50nm급 이하의 패턴 크기를 갖는 미세패턴을 안정적으로 형성할 수 있는 반도체 소자를 제공하는데 또 다른 목적이 있다.
상기의 목적을 달성하기 위한 일 측면에 따른 본 발명은, 피식각층 상에 제1 하드마스크, 제1 패드층 및 제2 패드층의 순서로 적층된 복수의 제1 식각마스크 패턴을 형성하는 단계와, 상기 제1 식각마스크 패턴의 양측벽에 상기 제1 패드층과 동일 물질로 이루어진 스페이서를 형성하는 단계와, 상기 제1 식각마스크 패턴간 간격을 채울때까지 전면에 상기 제1 하드마스크와 다른 물질이면서 상기 제2 패드층과는 동일 물질로 이루어진 제2 하드마스크를 형성하는 단계와, 상기 제1 패드층이 노출될 때까지 상기 제2 하드마스크를 평탄화하는 단계와, 상기 제1 패드층과 상기 스페이서를 제거하는 단계와, 잔류하는 상기 제1 하드마스크와 제2 하드마스크를 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 피식각층 상에 제1 하드마스크, 제1 패드층 및 제2 패드층의 순서로 적층된 복수의 제1 식각마스크 패턴을 형성하는 단계와, 상기 제1 식각마스크 패턴의 양측벽에 상기 제1 패드층과 동일 물질로 이루어진 스페이서를 형성하는 단계와, 상기 제1 식각마스크 패턴간 간격을 채울때까지 전면에 상기 제1 하드마스크와 다른 물질이면서 상기 제2 패드층과는 동일 물질로 이루어진 제2 하드마스크를 형성하는 단계와, 상기 제2 패드층이 노출될 때까지 상기 제2 하드마스크를 평탄화하는 단계와, 상기 제1 패드층이 노출될 때까지 상기 제2 패드층과 상기 제2 하드마스크의 일부를 식각하는 단계와, 상기 제1 패드층, 상기 제2 패드층 및 상기 스페이서를 제거하는 단계와, 잔류하는 상기 제1 하드마스크와 상기 제2 하드마스크를 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다.
실시예1
도 3a 내지 도 3f는 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
우선, 도 3a에 도시된 바와 같이, 셀 지역과 주변회로 지역을 포함하는 반도체 기판(미도시)을 제공한다.
이어서, 상기 반도체 기판 상에 피식각층(21)을 형성한다.
이어서, 피식각층(21) 상에 폴리실리콘막(22), 질화막(23) 및 제1 산화막(24)을 순차적으로 증착한다.
이때, 폴리실리콘막(22)은 인(phosphorus, P)의 농도가 5×1019atoms/cm3로 도핑된 도프트(doped) 폴리실리콘막으로 형성한다. 예컨대, SiH4 가스를 이용하여 510~590℃의 온도 범위 내에서 10~90mTorr의 압력으로 30~90분 동안 실시하여 300~1000Å의 두께로 형성한다. 이때, SiH4의 유량은 50~150SCCM로 한다. 또한, 폴리실리콘막(22) 형성 전 증착 챔버에 대해 4~6분 동안 안정화 공정을 실시한다. 이때, 안정화 공정은 5℃/min의 램프-업(ramp-up) 시간, 5℃/min의 램프-다운(ramp-up) 시간으로 공정을 진행한다.
질화막(23)은 N2 가스를 이용하여 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 710~800℃의 온도 범위 내에서 10~90mTorr의 압력으로 20~50분 동안 실시하여 100~1000Å의 두께로 형성한다. 이때, N2 가스의 유량은 5~100SCCM으로 한다. 또 다른 방법으로, 질화막(23)은 SiH4 및 NH3 혼합가스를 이용하여 PE-CVD(Plasma Enhanced CVD) 방식으로 300~800℃의 온도 범위 내에서 4~9mTorr의 압력으로 20~50분 동안 실시하여 100~1000Å의 두께로 형성한다. 이때, SiH4의 유량은 5~100SCCM으로 한다. 또한, 질화막(23) 형성 전 증착 챔버에 대해 2~4분 동안 안정화 공정을 실시한다. 이때, 안정화 공정은 5℃/min의 램프-업 시간, 5℃/min의 램프-다운 시간으로 공정을 진행한다.
제1 산화막(24)은 TEOS(Tetra Ethyl Ortho Silicate) 가스와 O2의 소스가스를 이용하여 300~800℃의 온도 범위 내에서 4~9mTorr의 압력으로 실시하여 100~1000Å의 두께로 형성한다. 이때, TEOS 가스의 유량을 5~500SCCM으로 증착률이 100Å/sec이 되도록 한다. 또한, 제1 산화막(24) 형성 전 증착 챔버에 대하여 2~4분 동안 안정화 공정을 실시한다. 이때, 안정화 공정은 5℃/min의 램프-업 시간, 5℃/min의 램프-다운 시간으로 공정을 진행한다.
이어서, 제1 산화막(24) 상에 포토레지스트 패턴(25)을 형성한다.
이어서, 포토레지스트 패턴(25)을 식각장벽층으로 제1 산화막(24), 질화막(23) 및 폴리실리콘막(22)을 식각한다.
이때, 제1 산화막(24)의 식각은 100~200SCCM 유량의 CF4, 100~400SCCM 유량의 CHF3 및 300~400SCCM 유량의 O2의 혼합가스, 4~20mT의 챔버압력, 400~800W의 고주파 플라즈마로 진행한다.
질화막(23)의 식각은 100~200SCCM 유량의 CF4, 100~400SCCM 유량의 CHF3 및 300~400SCCM 유량의 O2의 혼합가스, 10~30mT의 챔버압력, 400~800W의 고주파 플라즈마로 진행한다.
폴리실리콘막(22)의 식각은 100~200SCCM 유량의 Cl2, 100~200SCCM 유량의 O2, 100~400SCCM 유량의 HBr 및 300~400SCCM 유량의 Ar의 혼합가스, 4~20mT의 챔버압력, 400~800W의 고주파 플라즈마로 진행한다.
이때, 제1 산화막(24), 질화막(23) 및 폴리실리콘막(22) 적층 구조의 폭은 80nm이고, 패턴간의 간격은 100nm이다.
다음으로, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(25, 도 3a참조)을 제거한 후, 제1 산화막(24), 질화막(23) 및 폴리실리콘막(22) 적층 구조를 포함하는 기판 전면에 스페이서용 질화막을 증착하고, 이를 에치백(etch back) 하여 제1 산화막(24), 질화막(23) 및 폴리실리콘막(22) 적층 구조의 측벽에 10nm의 폭을 갖는 질화막 스페이서(26)를 형성한다. 상기 스페이서용 질화막은 5~100SCCM 유량의 N2 가스, 710~800℃의 증착온도, 10~90mT의 챔버압력, 20~50분의 증착시간, 2~4분의 안정화시간, 5℃/min의 램프업 시간, 5℃/min의 램프다운 시간을 갖는 LP-CVD 방식으로 공정을 진행하거나, 5~100SCCM 유량의 SiH4 및 NH3 혼합가스, 300~800℃의 증착온도, 4~9mT의 챔버압력, 100Å/sec의 증착률, 2~4분의 안정화시간, 5℃/min의 램프업 시간, 5℃/min의 램프다운 시간을 갖는 PE-CVD 방식으로 공정을 진행하여, 100~500Å의 두께로 형성하고, 상기 스페이서용 질화막의 에치백은 100~200SCCM 유량의 CF4, 100~400SCCM 유량의 CHF3 및 300~400SCCM 유량의 O2의 혼합가스, 10~30mT의 챔버압력, 400~800W의 고주파 플라즈마로 진행하여 질화막 스페이서(26)를 형성한다.
다음으로, 도 3c에 도시된 바와 같이, 질화막 스페이서(26)를 포함하는 기판 전면에 제2 산화막(27)을 증착한다. 이때, 제1 산화막(24), 질화막(23) 및 폴리실리콘막(22) 적층 구조간의 공간은 제2 산화막(27)에 의해 매립된다. 여기서, 상기 제2 산화막(27)은 HDP(High Density Plasma) 산화막으로 형성한다. 예컨대, 제2 산화막(27)은 50~500SCCM 유량의 SiH4, O2 및 He의 소스가스, 600~800℃의 증착온도, 4~9mT의 공정 압력, 50~100Å/sec의 증착률, 2~4분의 안정화 시간, 5℃/min의 램프업 시간, 5℃/min의 램프다운 시간으로 1500~4000Å의 두께로 형성한다.
다음으로, 도 3d에 도시된 바와 같이, 제2 산화막(27)을 포함하는 기판에 대한 제1 평탄화 공정을 수행하여, 제1 산화막(24) 및 제2 산화막(27)을 선택적으로 평탄화한다. 이때, 제1 평탄화 공정은 저선택 슬러리(LSS, low selectivity slurry)를 이용한 화학적기계적연마 공정이다. 여기서, 저선택 슬러리를 사용하는 화학적기계적연마 공정은 페하(pH)가 10~20인 퓸드 실카(fumed silca), 분당 150~250mL의 슬러리 사용량으로 진행한다.
이어서, 질화막(23)을 평탄화 정지막으로 사용하여 제2 평탄화 공정을 수행한다. 이는 고선택 슬러리(HSS, high selectivity slurry)를 이용한 화학적기계적연마 공정이다. 여기서, 고선택 슬러리는 페하가 6~8인 CeO2, 제1 산화막:질화막의 선택비를 50:1~100:1로 진행한다. 이때, 20~200Å 두께의 질화막이 식각된다.
그리고, 질화막(23)을 평탄화 정지막으로 사용하는 이유는 셀지역과 주변회로지역의 균일한 평탄화를 위한 것이다.
다음으로, 도 3e에 도시된 바와 같이, 평탄화 정지막으로 사용된 질화막(23) 및 질화막 스페이서(26)는 인산을 이용한 습식식각을 통해 제거한다. 여기서, 질화막(23) 및 질화막 스페이서(26)의 제거는 10~30분의 세정 시간을 갖는 인산(H3PO4) 세정 공정 및 후속 공정인 5~30분의 세정 시간을 갖는 hot-SC1(NH4OH:H2O2:H2O) 세정 공정으로 제거한다.
이때, 질화막(23)의 하부층인 폴리실리콘막(22)은 습식식각에 의한 손실은 발생하지 않는다.
다음으로, 도 3f에 도시된 바와 같이, 피식각층(21) 상에 폴리실리콘막(22)과 제2 산화막(27) 패턴만이 존재하는 기판에 대해 hot-SC1 세정 공정을 이용하여 상기 피식각층(21)을 패터닝 하기 위한 최종 하드마스크 패턴(22, 27)의 폭을 조절한다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 미세패턴 형성 공정을 나타낸 단면도이다.
우선, 도 3a 내지 도 3c에 도시된 공정을 수행한 이후, 도 4a에 도시된 바와 같이, 제2 산화막(37)을 포함하는 기판에 대한 평탄화 공정을 수행하여, 제1 산화막(34) 및 제2 산화막(37)을 선택적 제거한다. 이때, 평탄화 공정은 저선택 슬러리(LSS, low selectivity slurry)를 이용한 화학적기계적연마(CMP) 공정이다. 여기서, 평탄화는 분당 150~250mL의 슬러리 사용량 및 페하가 10~20인 퓸드 실카(저선택 슬러리)를 사용하는 화학적기계적연마 공정으로 진행한다.
다음으로, 도 4b에 도시된 바와 같이, 잔류하는 제1 산화막(34)과 질화막(33) 및 스페이서(36)는 BOE(Buffered Oxide Etchant, HF와 NH4F가 혼합된 용액)와 인산을 이용하여 한 장비 내에서 제거한다. 이때, 제1 산화막(34)의 제거는 BOE 용액, 5~30분의 세정 시간으로 진행하고, 스페이서(36) 및 질화막(33)의 제거는 인산 용액, 10~30분의 세정 시간으로 진행한다.
이후, 피식각층(31) 상에 폴리실리콘막(32)과 제2 산화막(37) 패턴만이 존재하는 기판에 대해 hot-SC1을 이용하여 상기 피식각층(31)을 패터닝 하기 위한 최종 하드마스크 패턴(32, 37)의 폭을 조절한다.
도 5는 본 발명의 일실시 및 다른실시예에 따라 형성한 반도체 소자의 미세패턴을 보여주는 전자현미경 사진이다.
도 5를 참조하면, 셀지역의 두께(h3)는 519Å이고, 주변회로지역의 두께(h4)는 496Å이 되어 셀지역과 주변회로지역이 비교적 균일하게 평탄화 되었음을 알 수 있다.
전술한 바와 같이 본 발명은 반도체 소자의 미세패턴을 형성하기 위한 평탄화 공정에서, 셀지역과 주변회로지역의 하드마스크 형성시, 단일물질의 하드마스크가 아닌 산화막/질화막/폴리실리콘막의 적층구조를 갖는 하드마스크를 형성한다. 여기서, 일실시예는 질화막을 평탄화 정지막으로 사용하여 셀지역과 주변회로지역의 균일한 평탄화를 이루고, 다른실시예는 질화막을 인산을 통해 제거하여 셀지역과 주변회로지역의 균일한 평탄화를 획득한다. 이때, 각각의 실시예에서 하부층인 폴리실리콘막은 질화막 제거시 영향을 받지 않아 원하는 폭(50nm 이하의 패턴사이즈를 획득하기 위한)의 하드마스크를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 다층의 구조의 예비하드마스크를 패터닝하여 미세패턴을 획득하기 위한 하드마스크를 형성한다.
따라서, 상기 하드마스크를 게이트 배선 공정과 같은 공정에 적용하므로써, 공정 마진 확보 및 가격 절감의 효과를 얻을 수 있으며, 원하는 선폭의 소자를 획들할 수 있으므로, 반도체 소자의 신뢰성 및 안정성을 확보 할 수 있다.

Claims (13)

  1. 피식각층 상에 제1 하드마스크, 제1 패드층 및 제2 패드층의 순서로 적층된 복수의 제1 식각마스크 패턴을 형성하는 단계;
    상기 제1 식각마스크 패턴의 양측벽에 상기 제1 패드층과 동일 물질로 이루어진 스페이서를 형성하는 단계;
    상기 제1 식각마스크 패턴간 간격을 채울때까지 전면에 상기 제1 하드마스크와 다른 물질이면서 상기 제2 패드층과는 동일 물질로 이루어진 제2 하드마스크를 형성하는 단계;
    상기 제1 패드층이 노출될 때까지 상기 제2 하드마스크를 평탄화하는 단계;
    상기 제1 패드층과 상기 스페이서를 제거하는 단계; 및
    잔류하는 상기 제1 하드마스크와 제2 하드마스크를 식각장벽으로 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 평탄화하는 단계는,
    상기 제2 패드층 중 일부가 잔류하는 범위에서 제1 평탄화하는 단계; 및
    상기 제1 패드층을 평탄화정지막으로 사용하여 제2 평탄화하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 패드층은 산화막 또는 HDP(High Density Plasma) 산화막으로 형성하고, 상기 제1 패드층은 질화막으로 형성하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 평탄화하는 단계는 저선택 슬러리를 사용하는 화학적기계적연마 공정으로 진행하고, 상기 제2 평탄화하는 단계는 고선택 슬러리를 사용하는 화학적기계적연마 공정으로 진행하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 저선택 슬러리를 사용하는 화학적기계적연마 공정은 페하(pH)가 10~20인 퓸드 실카(fumed silca), 분당 150~250mL의 슬러리 사용량으로 진행하고, 상기 고선택 슬러리는 페하가 6~8인 CeO2, 제2 패드층:제1 패드층의 선택비를 50:1~100:1로 진행하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 하드마스크는 폴리실리콘막, 상기 제2 하드마스크는 산화막으로 형성하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 패드층과 상기 스페이서를 제거하는 단계는, 인산(H3PO4)을 이용하여 10~30분 동안 실시되는 세정 공정과, 5~30분 동안 실시되는 hot-SC1(NH4OH:H2O2:H2O) 세정 공정을 포함하는 반도체 소자의 제조 방법.
  8. 제3항에 있어서,
    상기 질화막은 20~200Å 두께로 식각하는 반도체 소자의 제조 방법.
  9. 피식각층 상에 제1 하드마스크, 제1 패드층 및 제2 패드층의 순서로 적층된 복수의 제1 식각마스크 패턴을 형성하는 단계;
    상기 제1 식각마스크 패턴의 양측벽에 상기 제1 패드층과 동일 물질로 이루어진 스페이서를 형성하는 단계;
    상기 제1 식각마스크 패턴간 간격을 채울때까지 전면에 상기 제1 하드마스크와 다른 물질이면서 상기 제2 패드층과는 동일 물질로 이루어진 제2 하드마스크를 형성하는 단계;
    상기 제2 패드층이 노출될 때까지 상기 제2 하드마스크를 평탄화하는 단계;
    상기 제1 패드층이 노출될 때까지 상기 제2 패드층과 상기 제2 하드마스크의 일부를 식각하는 단계;
    상기 제1 패드층, 상기 제2 패드층 및 상기 스페이서를 제거하는 단계; 및
    잔류하는 상기 제1 하드마스크와 상기 제2 하드마스크를 식각장벽으로 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 하드마스크를 평탄화하는 단계는 분당 150~250mL의 슬러리 사용량 및 페하가 10~20인 퓸드 실카를 사용하는 화학적기계적연마 공정으로 진행하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 제2 패드층은 산화막 또는 HDP 산화막으로 형성하고, 상기 제1 패드층은 질화막으로 형성하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 패드층, 상기 제2 패드층 및 상기 스페이서를 제거하는 단계는 한 장비 내에서 진행하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 하드마스크는 폴리실리콘막, 상기 제2 하드마스크는 산화막으로 형성하는 반도체 소자의 제조 방법.
KR1020060018731A 2006-02-27 2006-02-27 반도체 소자 제조 방법 KR100744683B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060018731A KR100744683B1 (ko) 2006-02-27 2006-02-27 반도체 소자 제조 방법
US11/647,769 US7923372B2 (en) 2006-02-27 2006-12-29 Method for fabricating semiconductor device
CNB2007100008605A CN100459040C (zh) 2006-02-27 2007-01-12 用于制造半导体器件的方法
JP2007041816A JP5063135B2 (ja) 2006-02-27 2007-02-22 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060018731A KR100744683B1 (ko) 2006-02-27 2006-02-27 반도체 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR100744683B1 true KR100744683B1 (ko) 2007-08-01

Family

ID=38444568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060018731A KR100744683B1 (ko) 2006-02-27 2006-02-27 반도체 소자 제조 방법

Country Status (4)

Country Link
US (1) US7923372B2 (ko)
JP (1) JP5063135B2 (ko)
KR (1) KR100744683B1 (ko)
CN (1) CN100459040C (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861212B1 (ko) 2006-02-24 2008-09-30 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7754591B2 (en) 2006-02-24 2010-07-13 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR101860251B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 평탄화를 위해 기판을 패터닝하는 방법
KR101860249B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004691B1 (ko) * 2007-09-12 2011-01-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
JP4976977B2 (ja) * 2007-10-17 2012-07-18 株式会社東芝 半導体装置の製造方法
JP2010087298A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
JP2010087300A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
CN102540701B (zh) * 2010-12-28 2014-04-09 中国科学院微电子研究所 自对准式二次成像方法
JP5606388B2 (ja) * 2011-05-13 2014-10-15 株式会社東芝 パターン形成方法
CN103426809B (zh) * 2012-05-18 2016-02-03 中芯国际集成电路制造(上海)有限公司 一种基于自对准双图案的半导体制造方法
CN103578920B (zh) * 2012-08-09 2017-05-10 中国科学院微电子研究所 半导体器件制造方法
CN103594373B (zh) * 2012-08-17 2017-03-08 中国科学院微电子研究所 半导体器件制造方法
US20150214114A1 (en) * 2014-01-28 2015-07-30 United Microelectronics Corp. Manufacturing method of semiconductor structure
US10366890B2 (en) * 2016-05-23 2019-07-30 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
KR102608900B1 (ko) * 2018-07-30 2023-12-07 삼성전자주식회사 반도체 소자 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH102003A (ja) * 1996-06-14 1998-01-06 Aron Kasei Co Ltd インバート部材およびその製造方法
KR20030096660A (ko) * 2002-06-17 2003-12-31 주식회사 하이닉스반도체 반도체소자 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH06163529A (ja) * 1991-04-30 1994-06-10 Texas Instr Inc <Ti> 側壁シールしたサンドイッチ状のポリ・バッファドｌｏｃｏｓ絶縁領域、ｖｌｓｉ構造及び方法
US5413678A (en) * 1993-05-14 1995-05-09 Texas Instruments Incorporated Heated SC1 solution for selective etching
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100299257B1 (ko) 1998-07-13 2001-11-30 윤종용 반도체장치의자기정렬콘택형성방법
US6248643B1 (en) * 1999-04-02 2001-06-19 Vanguard International Semiconductor Corporation Method of fabricating a self-aligned contact
CN1146034C (zh) 2001-05-14 2004-04-14 世界先进积体电路股份有限公司 下埋式微细金属连线的制造方法
DE10228571A1 (de) * 2002-06-26 2004-01-22 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
KR100583103B1 (ko) 2002-12-31 2006-05-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US6835662B1 (en) * 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
WO2005013356A1 (ja) * 2003-07-18 2005-02-10 Nec Corporation 溝配線を有する半導体装置および半導体装置の製造方法
KR100564580B1 (ko) * 2003-10-06 2006-03-29 삼성전자주식회사 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조방법
KR100596834B1 (ko) * 2003-12-24 2006-07-04 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
KR100561522B1 (ko) * 2003-12-30 2006-03-16 동부아남반도체 주식회사 반도체 소자 분리막 형성 방법
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
KR101200938B1 (ko) * 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH102003A (ja) * 1996-06-14 1998-01-06 Aron Kasei Co Ltd インバート部材およびその製造方法
KR20030096660A (ko) * 2002-06-17 2003-12-31 주식회사 하이닉스반도체 반도체소자 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
10-2003-96660호

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861212B1 (ko) 2006-02-24 2008-09-30 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7754591B2 (en) 2006-02-24 2010-07-13 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR101860251B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 평탄화를 위해 기판을 패터닝하는 방법
KR101860249B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법

Also Published As

Publication number Publication date
US20070202705A1 (en) 2007-08-30
JP5063135B2 (ja) 2012-10-31
CN100459040C (zh) 2009-02-04
CN101030532A (zh) 2007-09-05
JP2007235133A (ja) 2007-09-13
US7923372B2 (en) 2011-04-12

Similar Documents

Publication Publication Date Title
KR100744683B1 (ko) 반도체 소자 제조 방법
KR100801308B1 (ko) 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
CN101197258A (zh) 用于多层抗蚀剂等离子体蚀刻的方法
KR100672754B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR100632653B1 (ko) 반도체 소자의 비트라인 형성방법
JP2008010724A (ja) 半導体装置及びその製造方法
KR20050014440A (ko) 폴리실리콘 식각 마스크를 이용한 반도체 소자의 제조방법
KR100724630B1 (ko) 반도체소자의 제조 방법
KR100643570B1 (ko) 반도체 소자 제조 방법
KR100670706B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20060083249A (ko) 플래쉬 메모리소자의 소자분리막 형성방법
KR20060005176A (ko) 반도체 소자의 금속배선 형성방법
KR100853795B1 (ko) 반도체 소자의 제조 방법
KR100681209B1 (ko) 반도체 소자의 딥 컨택홀 형성방법
KR100410695B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20070002563A (ko) 플래시메모리소자의 소자분리 방법
KR20090119228A (ko) 반도체 소자의 제조 방법
KR100492783B1 (ko) 반도체소자의 폴리실리콘 플러그 형성방법
KR20090119229A (ko) 반도체 소자의 제조 방법
KR100876874B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100772532B1 (ko) 반도체 소자 제조 방법
KR100751686B1 (ko) 낸드 플래쉬 메모리 소자의 소자분리막 형성방법
KR100561513B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리 방법
KR20020001335A (ko) 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법
KR20070002483A (ko) 플래쉬 메모리소자의 플로팅 게이트 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee