JP2012129453A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。
【選択図】図１３

Description

本発明の実施形態は、素子分離溝を塗布系の材料で埋め込む素子分離構造を備えた半導体装置および半導体装置の製造方法に関する。

フラッシュメモリ装置等の半導体装置においては、平坦性および微細化に優れるＳＴＩ（Shallow Trench Isolation）による素子分離構造が使用されている。このＳＴＩ構造は、半導体基板の表面に素子分離溝を形成し、この素子分離溝内に素子分離絶縁膜を埋め込んで構成される。ＳＴＩ構造の埋め込み材料としては、微細化が進むにつれて、埋め込み性が良い塗布系の材料が使用されている。

特開２００６−２８６７２０号公報

上記塗布系の材料は、塗布後に熱処理を行って塗布膜を酸化膜に置換する熱工程が必要であり、この熱処理時に塗布膜の体積収縮量が大きいという特性がある。このため、フラッシュメモリ装置の周辺回路領域における幅広の素子分離溝を有するＳＴＩ構造においては、上記塗布膜の大きな体積収縮によって素子分離溝に大きな応力が作用し、結晶欠陥が発生することがあった。尚、上記塗布膜に代えてＣＶＤ（chemical vapor deposition）膜で素子分離溝を埋め込む構成も、従来より使用されているが、微細化が進むと、メモリセル領域においてライン曲がり（Line Bending）が発生することがあるため、埋め込み材料として塗布膜の使用が要望されている。

そこで、素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止できる半導体装置および半導体装置の製造方法を提供する。

本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ複数のメモリセルが形成されたメモリセル領域と、前記半導体基板上に設けられた周辺回路領域と、前記メモリセル領域に形成され、第１の開口幅を有する第１の素子分離溝と、前記周辺回路領域に形成され、第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝とを備える。そして、前記第１の素子分離溝の内面に形成された第１の酸化膜と、前記第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜とを備える。更に、前記第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、前記第２の素子分離溝の内面のうちの底部上に形成された第３の酸化膜と、前記第３の酸化膜上に形成されて前記第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備える。

本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極用の導電層を形成する工程と、前記導電層、前記ゲート絶縁膜および前記半導体基板を加工して、メモリセル領域に第１の開口幅を有する第１の素子分離溝を形成し、周辺回路領域に第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝を形成する工程とを備える。そして、前記第１の素子分離溝の内面、前記第２の素子分離溝の内面、前記ゲート絶縁膜の側部、前記導体層の側部および前記導体層の上面に酸化膜を形成する工程と、前記酸化膜上にレジストを形成する工程と、前記レジストにおける前記周辺回路領域を開口する工程と、前記周辺回路領域の前記第２の素子分離溝の底部の前記酸化膜を加工して前記底部の半導体基板を露出させる工程とを備える。更に、前記レジストを剥離する工程と、前記第２の素子分離溝の底部の半導体基板が露出している部分上にＣＶＤ法により選択的にＣＶＤ酸化膜を形成する工程と、前記酸化膜および前記ＣＶＤ酸化膜の上に塗布型酸化膜を形成し、前記第１の素子分離溝および前記第２の素子分離溝を埋め込む工程とを備える。

第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 （ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）は周辺回路領域の一部のレイアウトパターンを示す模式的な平面図 （ａ）は図２中のＡ−Ａ線に沿って示す模式的な断面図、（ｂ）は図２中のＢ−Ｂ線に沿って示す模式的な断面図 図２中のＣ−Ｃ線に沿って示す模式的な断面図 （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その１） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その２） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その３） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その４） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その５）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その５） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その６）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その６） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その７） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その８）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その８） （ａ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その９）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その９） 第２実施形態を示す図７（ｂ）相当図 図１３（ｂ）相当図

以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２（ａ）中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ２が図２（ａ）中Ｘ方向に所定間隔で複数本形成されている。これによって、図２（ａ）中Ｙ方向に沿って延びる活性領域３が図２（ａ）中Ｘ方向に分離形成されている。メモリセルトランジスタＴｒｍのワード線ＷＬは、活性領域３と直交する方向（図２（ａ）中Ｘ方向）に沿って延びるように形成されると共に、図２（ａ）中Ｙ方向に所定間隔で複数本形成されている。

また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２（ａ）中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。

また、周辺回路領域を示す図２（ｂ）において、メモリセル領域と同様にしてシリコン基板１に素子分離領域としてのＳＴＩ２２が形成されており、このＳＴＩ２２によって素子形成領域としての活性領域２３が分離形成されている。上記活性領域２３と直交する方向にゲート電極ＰＧ（周辺ゲート電極）が形成されている。周辺回路領域のＳＴＩ２２の素子分離溝は、メモリセル領域のＳＴＩ２の素子分離溝の開口幅（第１の開口幅）よりも大きい開口幅（第２の開口幅）を有する。尚、開口幅とは、素子分離溝の短辺方向の幅を意味する。ゲート電極ＰＧと活性領域２３とが交差する部分に周辺回路用のトランジスタが形成されている。このようなトランジスタは、周辺回路領域の他の部分にも形成されていて、高耐圧トランジスタや低耐圧トランジスタなど、メモリセル領域のトランジスタを駆動するための種々のトランジスタとして形成されている。

次に、本実施形態のメモリセル領域におけるゲート電極構造について図３を参照して、また、周辺回路領域におけるゲート電極構造について図４を参照して説明する。図３（ａ）は、図２（ａ）のＡ−Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２（ａ）のＢ−Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。図４は、図２（ｂ）のＣ−Ｃ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。

まず、メモリセル領域のゲート電極構造を示す図３（ａ）および（ｂ）において、シリコン基板１の上部には、第１の開口幅を有する素子分離溝（第１の素子分離溝）４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２（ａ）中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。素子分離絶縁膜５は、素子分離溝４の内面に形成されたライナー酸化膜（第１の酸化膜）５ａと、ライナー酸化膜５ａ上に形成された塗布型酸化膜（第１の塗布型酸化膜）５ｂとから構成される。

メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。

ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。

制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層１０ｂとの積層構造を有する。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層１０ｂ（即ち、シリサイド層単体）で構成しても良い。

また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１７によって互いに電気的に分離されている。この溝１７内にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜１１の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン酸化膜からなる層間絶縁膜１２が形成されている。

次に、周辺回路領域のゲート電極構造を示す図４において、シリコン基板１の上部には、所定間隔でＳＴＩ（素子分離領域）２２が形成されており、このＳＴＩ２２により活性領域（素子形成領域）２３が分離されている。ＳＴＩ２２は、メモリセル領域のＳＴＩ２の素子分離溝４の第１の開口幅よりも大きい第２の開口幅を有する素子分離溝（第２の素子分離溝）２４と、この素子分離溝２４内に形成された素子分離絶縁膜２５とから構成される。素子分離絶縁膜２５は、素子分離溝２４の内面の側部に形成されたライナー酸化膜（第２の酸化膜）２５ａと、素子分離溝２４の内面の底部に形成された底部酸化膜２５ｃ（第３の酸化膜）と、ライナー酸化膜２５ａおよび底部酸化膜２５ｃ上に形成された塗布型酸化膜（第２の塗布型酸化膜）２５ｂとから構成される。

活性領域２３の上には、メモリセルトランジスタのゲート絶縁膜７よりも膜厚が厚い高耐圧トランジスタ用のゲート絶縁膜２６が形成されている。ゲート絶縁膜２６としては、例えばシリコン酸化膜を用いている。ゲート絶縁膜２６の上には、メモリセルトランジスタと同様にして、ゲート電極ＰＧを構成する浮遊ゲート電極ＦＧ（多結晶シリコン層８）と、電極間絶縁膜９と、制御ゲート電極ＣＧ（導電層１０）とが積層され、更に、制御ゲート電極ＣＧ上に層間絶縁膜１２が形成されている。

次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図５〜図１３に示す工程断面図を参照して説明する。尚、図５（ａ）〜図１３（ａ）は、図３（ｂ）に対応するメモリセル領域の断面構造の製造段階を模式的に示す。図５（ｂ）〜図１３（ｂ）は、図４に対応する周辺回路領域の断面構造の製造段階を模式的に示す。

まず、図５に示すように、シリコン基板１の表面に、ゲート絶縁膜７として例えばシリコン酸化膜を例えば熱酸化法を用いて形成する。このゲート絶縁膜７は、メモリセルトランジスタのゲート絶縁膜として機能するものである。また、周辺回路領域において、高耐圧トランジスタを形成する部分には、メモリセルトランジスタのゲート絶縁膜７よりも膜厚が厚いゲート絶縁膜２６として例えばシリコン酸化膜を周知の方法で形成する。

この後、浮遊ゲート電極ＦＧとなる例えばドープト多結晶シリコン層８を例えば減圧ＣＶＤ法により形成する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。

次に、図６に示すように、ドープト多結晶シリコン層８上に例えばＣＶＤ法によってシリコン窒化膜１３を形成し、続いて、シリコン窒化膜１３上に例えばＣＶＤ法を用いてシリコン酸化膜１４を形成する。

この後、シリコン酸化膜１４上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１４を例えばＲＩＥ（reactive ion etching）法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１４をマスクにしてシリコン窒化膜１３を例えばＲＩＥ法によりエッチングし、次いで、ドープト多結晶シリコン層８（浮遊ゲート電極ＦＧ）、ゲート絶縁膜７およびシリコン基板１を例えばＲＩＥ法によりエッチングすることにより、素子分離のための溝４、２４を形成する（図７参照）。

次に、図８に示すように、素子分離溝４、２４の内面および活性領域３、２３の上面に、例えば減圧ＣＶＤ法を用いてライナー酸化膜５ａ、２５ａとして例えばシリコン酸化膜を形成する。

続いて、図９に示すように、フォトレジスト１５を塗布した後、フォトリソグラフィ法により周辺回路領域だけを開口する。次いで、図１０に示すように、メモリセル領域をレジスト１５で覆ったまま、周辺回路領域の第２の素子分離溝２４の内面の底部のライナー酸化膜２５ａを例えばＲＩＥ法により異方性エッチングし、シリコン基板１が露出するところまで加工する。この加工により、素子分離溝２４の内面の底部のシリコン基板１が露出すると共に、素子分離溝２４の内面の側部のうちの最下部（例えば寸法ａで示す部分）のシリコン基板１が露出する。そして、素子分離溝２４の内面の側部、即ち、上記最下部（寸法ａ部分）以外の部分は、ライナー酸化膜２５ａで覆われている。続いて、図１１に示すように、アッシング法にて、レジストを剥離する。

次に、図１２に示すように、ＣＶＤ法により選択的に、周辺回路領域の素子分離溝２４内の底部の露出したシリコン基板１上だけに底部酸化膜２５ｃとしてシリコン酸化膜２５ｃ（第３の酸化膜、ＣＶＤ酸化膜）を形成し、メモリセル領域の素子分離溝４内の底部のライナー酸化膜５ａ（シリコン酸化膜）上にはシリコン酸化膜を形成しないようにする。この場合、ＣＶＤ法により選択的にシリコン酸化膜を形成する方法としては次に述べる方法がある。例えば低温ＣＶＤ法により、シリコン酸化膜上とシリコン基板１上とのIncubation time差（即ち、成膜が始まるまでの時間差）を利用して、シリコン基板１上だけにシリコン酸化膜２５ｃを形成し、シリコン酸化膜（ライナー酸化膜５ａ）上にシリコン酸化膜の成膜が始まる前に成膜を止める方法がある。ここで、周辺回路領域の素子分離溝２４内の底部に上記低温ＣＶＤ法により形成された底部酸化膜（シリコン酸化膜）２５ｃは、塗布膜を酸化膜に置換する熱工程（熱処理）時に体積収縮率が小さい特性を有する酸化膜である。

続いて、図１３に示すように、基板全面（メモリセル領域および周辺回路領域の素子分離溝４、２４内）に塗布技術を用いて塗布型酸化膜５ｂ，２５ｂを形成し、メモリセル領域および周辺回路領域の素子分離溝４、２４内に塗布型酸化膜５ｂ，２５ｂを埋め込む。この後、塗布型酸化膜５ｂ，２５ｂをシリコン酸化膜に置換する熱処理を実行する。この熱処理においては、低温（例えば４００℃程度）水蒸気中で不純物除去および膜の緻密化のために酸化処理を行うと共に、高温（例えば８００〜９００℃程度）の不活性雰囲気中で熱処理を行うことが好ましい。

上記熱処理時において、塗布型酸化膜５ｂ、２５ｂの体積収縮率が大きいという特性があっても、周辺回路領域の開口幅が大きい素子分離溝２４内の底部に低温ＣＶＤ法により形成された底部酸化膜２５ｃ（熱処理時に体積収縮率が小さい特性を有する酸化膜）が埋め込まれることにより、開口幅が大きい素子分離溝２４内に埋め込まれる塗布型酸化膜２５ｂの量が少なくなる構成としたので、開口幅が大きい素子分離溝２４に大きな応力が作用することがなくなり、結晶欠陥が発生することを防止できる。尚、メモリセル領域の素子分離溝４内の塗布型酸化膜５ｂについては、素子分離溝４の開口幅が狭いので、熱処理時に塗布型酸化膜５ｂの体積収縮率が大きいという特性があっても問題は発生しない。

この後は、工程等を図示しないが、ＣＭＰ（chemical mechanical polishing）を用いてシリコン窒化膜１４が露出するまで平坦化を行って素子分離絶縁膜５を形成し、更に、浮遊ゲート電極ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込む。そして、多結晶シリコン層８上に残っているシリコン窒化膜１４を例えばウエットエッチングで選択的にエッチングして除去する。続いて、露出した多結晶シリコン層８および素子分離絶縁膜５の表面に、電極間絶縁膜９を周知のプロセスにより形成する。次いで、電極間絶縁膜９上にＣＶＤ法を用いて導電層１０（制御ゲート電極ＣＧ）となるドープト多結晶シリコン層を形成する。

更に、周知のプロセスにより、電極分離用の溝１７（図３（ａ）参照）を形成し、複数のゲート構造を得る。次いで、溝１７の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層６を形成する。次に、溝１７内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１１を形成した後、平坦化し、落とし込む。そして、多結晶シリコン層（導電層）１０の上部にニッケルシリサイド（ＮｉＳｉ）層１０ｂを形成した後、図３（ａ）に示すように、層間絶縁膜１２を形成する。更に、周知の技術を用いて配線等（図示しない）を形成する。

上記した構成の本実施形態においては、周辺回路領域の開口幅が大きい素子分離溝２４内の底部にＣＶＤ法により選択的に底部酸化膜２５ｃ、即ち、熱処理時に体積収縮率が小さい特性を有する酸化膜を形成し、開口幅が大きい素子分離溝２４内に埋め込まれる塗布型酸化膜２５ｂの量が少なくなるように構成したので、上記熱処理時において、塗布型酸化膜２５ｂの体積収縮率が大きいという特性があっても、開口幅が大きい素子分離溝２４に大きな応力が作用することがなくなり、結晶欠陥の発生を防止することができる。尚、メモリセル領域の開口幅が狭い素子分離溝４内は、塗布型酸化膜５ｂが埋め込まれる構成となるので、ライン曲がり（Line Bending）の発生を防止することができる。

（第２実施形態）
図１４および図１５は、第２実施形態を示す。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態においては、図１４に示すように、周辺回路領域の素子分離溝２４の内面のうちの側部の下部に、上記側部の下部以外の部分２７の傾斜角度Ａよりも小さい傾斜角度Ｂの傾斜部２８を形成した。この場合、シリコン基板１をＲＩＥ法によりエッチングして素子分離溝４、２４を形成する工程において、エッチングステップ、即ち、エッチング条件（加工条件）を変えることにより、上記傾斜部２８を形成することが可能である。

そして、周辺回路領域の素子分離溝２４の内面の底部のライナー酸化膜２５ａをＲＩＥ法によりエッチングしてシリコン基板１を露出させる工程において、傾斜部２８の表面上のライナー酸化膜２５ａもエッチングされることから、傾斜部２８の表面部分のシリコン基板１も露出するようになる（図１５参照）。

次に、ＣＶＤ法により選択的に、周辺回路領域の素子分離溝２４内の底部の露出したシリコン基板１上にだけ底部酸化膜（第３の酸化膜、ＣＶＤ酸化膜、シリコン酸化膜）２５ｃを形成する工程において、上記傾斜部２８の表面部分のシリコン基板１も露出しているから、この露出している部分上にも上記底部酸化膜（第３の酸化膜、ＣＶＤ酸化膜、シリコン酸化膜）２５ｃが形成される。この場合、素子分離溝２４内の底部のシリコン基板１に加えて傾斜部２８の表面部分のシリコン基板１も露出しているから、ＣＶＤ法の成膜時間を、第２実施形態と前記第１実施形態とで同じ時間に設定しても、第２実施形態で形成されるシリコン酸化膜２５ｃの高さ寸法ｈ２は、第１実施形態で形成されるシリコン酸化膜２５ｃの高さ寸法ｈ１（図１３参照）よりも高くなる。

そして、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態では、周辺回路領域の素子分離溝２４の内面のうちの側部の下部に傾斜部２８を形成し、周辺回路領域の素子分離溝２４内の底部および傾斜部２８の露出したシリコン基板１上に底部酸化膜２５ｃを形成するように構成したので、素子分離溝２４内に形成される底部酸化膜２５ｃ（ＣＶＤ酸化膜）の量が多くなり、素子分離溝２４内に埋め込まれる塗布型酸化膜２５ｂの量を少なくすることが可能になる。従って、第２実施形態によれば、熱処理時に開口幅が大きい素子分離溝２４に大きな応力が作用することをより一層抑止することができ、結晶欠陥の発生をより一層防止できる。

（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、ＮＡＮＤ型フラッシュメモリ装置に適用したが、他の半導体装置、即ち、開口幅の大きい素子分離溝を塗布型酸化膜で埋め込む構造を有する半導体装置に適用しても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、３は活性領域、４は素子分離溝（第１の素子分離溝）、５は素子分離絶縁膜、５ａはライナー酸化膜（第１の酸化膜）、５ｂは塗布型酸化膜（第１の塗布型酸化膜）、１３はシリコン窒化膜、１４はシリコン酸化膜、２２はＳＴＩ、２３は活性領域、２４は素子分離溝（第２の素子分離溝）、２５は素子分離絶縁膜、２５ａはライナー酸化膜（第２の酸化膜）、２５ｂは塗布型酸化膜（第２の塗布型酸化膜）、２５ｃはシリコン酸化膜（第３の酸化膜）、２６はゲート絶縁膜、２８は傾斜部である。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられ複数のメモリセルが形成されたメモリセル領域と、
   前記半導体基板上に設けられた周辺回路領域と、
   前記メモリセル領域に形成され、第１の開口幅を有する第１の素子分離溝と、
   前記周辺回路領域に形成され、第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、
   前記第１の素子分離溝の内面に形成された第１の酸化膜と、
   前記第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、
   前記第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、
   前記第２の素子分離溝の内面のうちの底部上に形成された第３の酸化膜と、
   前記第３の酸化膜上に形成されて前記第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えたことを特徴とする半導体装置。
2. 前記第２の素子分離溝の内面のうちの下端側部上に、前記第３の酸化膜が形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記第２の素子分離溝の内面のうちの側部の下部に形成され、前記側部の下部以外の部分の傾斜角度よりも小さい傾斜角度の傾斜部を備え、
   前記第２の素子分離溝の内面のうちの前記底部および前記傾斜部上に前記第３の酸化膜が形成されていることを特徴とする請求項１記載の半導体装置。
4. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に浮遊ゲート電極用の導電層を形成する工程と、
   前記導電層、前記ゲート絶縁膜および前記半導体基板を加工して、メモリセル領域に第１の開口幅を有する第１の素子分離溝を形成し、周辺回路領域に第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝を形成する工程と、
   前記第１の素子分離溝の内面、前記第２の素子分離溝の内面、前記ゲート絶縁膜の側部、前記導体層の側部および前記導体層の上面に酸化膜を形成する工程と、
   前記酸化膜上にレジストを形成する工程と、
   前記レジストにおける前記周辺回路領域を開口する工程と、
   前記周辺回路領域の前記第２の素子分離溝の底部の前記酸化膜を加工して前記底部の半導体基板を露出させる工程と、
   前記レジストを剥離する工程と、
   前記第２の素子分離溝の底部の半導体基板が露出している部分上にＣＶＤ法により選択的にＣＶＤ酸化膜を形成する工程と、
   前記酸化膜および前記ＣＶＤ酸化膜の上に塗布型酸化膜を形成し、前記第１の素子分離溝および前記第２の素子分離溝を埋め込む工程と
   を備えたことを特徴とする半導体装置の製造方法。
5. 前記第２の素子分離溝を形成する工程において、前記第２の素子分離溝の内面のうちの側部の下部に、前記側部の下部以外の部分の傾斜角度よりも小さい傾斜角度の傾斜部を形成し、
   前記第２の素子分離溝の底部の前記酸化膜を加工して前記底部の半導体基板を露出させる工程において、前記傾斜部の表面部分の前記半導体基板を前記第２の酸化膜から露出させ、
   前記ＣＶＤ酸化膜を形成する工程において、前記傾斜部の表面部分の前記半導体基板が露出している部分上にも前記ＣＶＤ酸化膜を形成するように構成したことを特徴とする請求項４記載の半導体装置の製造方法。

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