JP2010087159A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】隣接したメモリセル間の干渉を抑制できるようにする。
【解決手段】素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。
【選択図】図２

Description

本発明は、素子分離絶縁膜中にエアギャップを備えた不揮発性半導体記憶装置およびその製造方法に関する。

例えば、フラッシュメモリ装置などの不揮発性半導体記憶装置は、微細な素子分離構造を形成するためＳＴＩ(Shallow Trench Isolation)による素子分離構造を採用している。このＳＴＩ構造では、半導体基板の表面に細長い素子分離溝を形成し当該素子分離溝内に素子分離用の絶縁膜を形成することで素子領域を分離するように構成している。近年、半導体装置は大容量化への需要拡大に伴い、トランジスタやセル構造の微細化が急速に進められている。その中でセル配線ピッチが狭くなることによる隣接セル間の影響は、微細化が進むにつれて大きな課題の一つになっている。そこで、隣接セル間干渉を抑制する、即ち、隣接セル間のキャパシタ容量を小さくするため、素子間を空洞部、即ち、エアギャップで絶縁するようにした構造が知られている（例えば、特許文献１参照）。

この特許文献１に開示されている構成においては、素子分離溝内に埋め込まれたシリコン酸化膜内にエアギャップを設けている。この構成の場合、エアギャップの上端部の位置は、半導体基板の活性領域の上面の位置とほほ同じ位置になっている。上記特許文献１が出願された頃は、微細化が今ほど進んでいないので、上記構成のエアギャップで隣接セル間干渉を十分抑制することができた。しかし、微細化が更に進むと、デザインのシュリンクが進み、上記構成のエアギャップでは、隣接セル間干渉を十分抑制することができないという問題点が発生する。
特開２００１−１５６１６号公報

本発明は、メモリセル間の結合容量を小さくし隣接セル間干渉を抑制できるようにした不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の一態様は、表面に素子分離溝が当該表面内の所定の第１方向に沿って形成され当該素子分離溝により第１の活性領域と第２の活性領域とが前記第１方向に直交する前記表面内の第２方向に複数に区画形成された半導体基板と、前記半導体基板の第１の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層であって前記第１方向に並設された第１、第２の電荷蓄積層と、前記半導体基板の第２の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層であって前記第１の電荷蓄積層と第２方向に並設された第３の電荷蓄積層と、前記半導体基板の第２の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層であって前記第２の電荷蓄積層と第２方向に並設された第４の電荷蓄積層と、前記素子分離溝に埋込まれた下部および前記半導体基板の表面から突出した上部からなる素子分離絶縁膜であって、前記半導体基板の上面からの高さが前記第１ないし第４の電荷蓄積層の上面の高さよりも低い上面部とを有した素子分離絶縁膜とを備え、前記素子分離絶縁膜内には、前記第２方向および前記半導体基板表面に直交する第３方向の合成方向に対向した前記第１の電荷蓄積層と前記第２の活性領域との間、前記第２の電荷蓄積層と前記第２の活性領域との間、前記第３の電荷蓄積層と前記第１の活性領域との間、前記第４の電荷蓄積層と前記第１の活性領域との少なくとも何れかの間において前記下部内から前記上部内にかけて空洞部が形成されていることを特徴としている。

本発明の一態様は、半導体基板上にゲート絶縁膜を介して電荷蓄積層を形成する工程と、前記電荷蓄積層、前記ゲート絶縁膜、前記半導体基板の上部に第１方向に沿って第１溝を形成する工程と、前記第１溝内に、上面が前記電荷蓄積層の上面よりも下方で且つ前記ゲート絶縁膜の上面より上方に位置するように前記第１方向に沿って素子分離絶縁膜を形成する工程と、前記電荷蓄積層、前記素子分離絶縁膜について前記第１方向に直交する第２方向に沿って第２溝を形成する工程であって、前記素子分離絶縁膜に形成される第２溝の底部が前記半導体基板の上面よりも下方に位置するように第２溝を形成する工程と、前記第２溝を覆うように層間絶縁膜を形成する工程とを備えたことを特徴としている。

本発明によれば、隣接セル間干渉を抑制できる。

以下、本発明の一実施形態についてＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。

図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路を示している。図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に構成されている。このＮＡＮＤセルユニットＵＣは、２個（複数）の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。

図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。

図２は、メモリセル領域の一部のレイアウトパターンを示している。この図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。選択ゲート線ＳＧＬ１と活性領域Ｓａとの平面的な交差領域には選択ゲート電極ＳＧＤが構成されている。選択ゲート線ＳＧＬ２と活性領域Ｓａとの平面的な交差領域には選択ゲート電極ＳＧＳが構成されている。ワード線ＷＬと活性領域Ｓａとの平面的な交差領域にはメモリセルゲート電極ＭＧが構成されている。尚、Ｘ方向とＹ方向は互いに半導体基板２の表面内で直交する方向である。

図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。この図３に示すように、半導体基板２（例えばｐ型のシリコン基板）の表層にはウェル（図示せず）が形成され当該半導体基板２の上面上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５の上面上には、互いに離間して２つ（複数）のゲート電極ＳＧＤ、ＳＧＳが形成されている。尚、図３にはゲート電極ＳＧＳは図示していない。また、２つの選択ゲート電極ＳＧＤ−ＳＧＳ間においては、半導体基板２の上面上にゲート絶縁膜５が形成されており、当該ゲート絶縁膜５の上面上には互いに離間して複数（例えば３２個、６４個）のメモリセルゲート電極ＭＧが形成されている。尚、半導体基板２はｎ型のシリコン基板であっても良い。

メモリセルゲート電極ＭＧは、電荷蓄積層としての浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御電極ＣＧが積層されることにより構成されている。また、選択ゲート電極ＳＧＤ，ＳＧＳは、メモリセルゲート電極ＭＧの構成材料と同様の材料でほぼ同様の構造をなしているが、ゲート間絶縁膜７の中央に開口が形成されており、当該開口を通じて浮遊ゲート電極ＦＧと制御電極ＣＧとが一体形成されたゲート電極として構成されている。

浮遊ゲート電極ＦＧは、例えば多結晶シリコン層６により構成されており電荷蓄積層として機能する。ゲート間絶縁膜７は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）により形成されている。尚、ＯＮＯ膜の成膜前または／および成膜後にラジカル窒化処理を施すことによりＮＯＮＯＮ膜（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）として形成されていても良いし、アルミナを含有した膜により形成されていても良い。制御電極ＣＧは、例えば多結晶シリコン層８および当該多結晶シリコン層８の上部がコバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などの何れか一種類の金属によってシリサイド化されたシリサイド層９を積層した構造をなしている。尚、制御電極ＣＧはポリゲートに適用しても良いし、金属ゲートに適用しても良い。

これらのメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ、ＳＧＳは、層６〜９がＹ方向に複数に分断されることによって構成されている。ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間には、層６〜９の側面に沿ってシリコン酸化膜１０が形成されていると共に、当該シリコン酸化膜１０の内側の側面に沿ってシリコン酸化膜１１が形成されている。シリコン酸化膜１１は、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間において半導体基板２の上面上に沿って形成されている。

ビット線コンタクトＣＢｂ側においては、シリコン酸化膜１０が選択ゲート電極ＳＧＤの側面に沿って形成されており、当該シリコン酸化膜１０の外側面に沿ってシリコン酸化膜１１が形成されている。このシリコン酸化膜１１はビット線コンタクトＣＢｂの形成領域およびその周辺領域に渡って形成される。シリコン酸化膜１１の外側面に沿ってスペーサ用のシリコン酸化膜１２が形成されている。このシリコン酸化膜１２は、ビット線コンタクトＣＢｂの形成領域内にコンタクト領域を形成するためのＬＤＤ構造形成用のスペーサ膜である。シリコン窒化膜１３がシリコン酸化膜１２の外面およびシリコン酸化膜１１の上面上に沿って形成されている。シリコン窒化膜１３は、不純物の通過抑制用のバリア膜として機能する。シリコン窒化膜１３の内側にはＢＰＳＧ（Boro-phospho silicate glass）膜１４が形成されている。

空洞部１５は、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間においてシリコン酸化膜１１の内側に設けられている。空洞部１５はエアギャップでありＹ方向に隣り合う浮遊ゲート電極ＦＧ−ＦＧ間に生じる寄生容量を極力抑制できる。空洞部１５は、メモリセルゲート電極ＭＧ−ＭＧ間においては浮遊ゲート電極ＦＧ−ＦＧ間の上面より下方に位置して下端が設けられており、ゲート間絶縁膜７の上面より上方でワード線ＷＬの上端より下方に位置するように形成されている。

ゲート電極ＭＧ、ＳＧＤ、シリコン酸化膜１０〜１２、シリコン窒化膜１３、ＢＰＳＧ膜１４の上面上にはシリコン酸化膜１６が形成されている。このシリコン酸化膜１６は空洞部１５を覆うように形成されている。

ゲート電極ＭＧ、ＳＧＤ、ＳＧＳのＹ方向の両脇には半導体基板２の表層に位置してソース／ドレイン領域２ａが形成されている。尚、これらのソース／ドレイン領域２ａは、第２導電型（Ｎ型）の不純物が導入拡散されている領域を示している。隣り合うソース／ドレイン領域２ａ−２ａ間がチャネル領域２ｂとして構成されている。活性領域Ｓａは、これらのソース／ドレイン領域２ａ、チャネル領域２ｂを含む領域である。

ビット線コンタクトＣＢｂが、シリコン酸化膜１６、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１１を貫通して半導体基板２の表層に形成されたソース／ドレイン領域２ａに接触して形成されている。図示しないが、ビット線コンタクトＣＢｂの上面上にはビット線ＢＬの構造がＹ方向に沿って形成されている。

図４は、図２のＢ−Ｂ線に沿う断面を模式的に示している。この図４に示すように、半導体基板２には素子分離溝３が形成されており、当該素子分離溝３の内側に素子分離絶縁膜４が形成されている。この素子分離絶縁膜４は、ＨＴＯ（High Temperature Oxide）によるシリコン酸化膜４ａと、当該シリコン酸化膜４ａの内側に形成されたＳＯＧ膜４ｂとを備えて構成されている。素子分離絶縁膜４は、半導体基板２に形成された素子分離溝３の内側に埋込み形成されると共に、半導体基板２の表面から上方に突出した上部を備えている。

このＳＯＧ膜４ｂの上面上にはゲート間絶縁膜７を介して多結晶シリコン層８、シリサイド層９がワード線ＷＬとして積層されている。溝１８が、これらのゲート間絶縁膜７、多結晶シリコン層８、シリサイド層９の各側面が面一になるように形成されている。また、溝１８はＳＯＧ膜４ｂの上部にも形成されている。

シリコン酸化膜１１は溝１８の内面に沿って形成されており、空洞部１５がシリコン酸化膜１１の内側に設けられている。空洞部１５は、最下部にＹ方向に膨らんだ膨部を備えている。この膨部は、隣り合うワード線ＷＬの側縁の下方に張り出して設けられている。この膨部は、ある所定の浮遊ゲート電極ＦＧと、当該浮遊ゲート電極ＦＧの配設位置からＸ方向および下方の合成方向に対向する活性領域Ｓａとの間に位置して形成されており、これらの浮遊ゲート電極ＦＧと活性領域Ｓａとの間にエアギャップを形成でき結合容量を抑制できる。図３に示す空洞部１５はＸ方向に延在して設けられており、図４に示す空洞部１５に連通している。

空洞部１５は、図２に平面的な形成領域Ｒを示すように、Ｘ方向に沿うワード線ＷＬ−ＷＬ間のＹ方向中央付近にＸ方向に沿って設けられると共に、素子分離領域Ｓｂ内においては、ワード線ＷＬのＹ方向側縁の直下領域に一部張り出して設けられている。したがって、ある所定の浮遊ゲート電極ＦＧａに対しそれぞれＹ方向、Ｘ方向、Ｘ方向とＹ方向の合成方向に離間して対向する浮遊ゲート電極ＦＧを、図２に示すように、それぞれ浮遊ゲート電極ＦＧｂ、ＦＧｃ、ＦＧｄとして定義すると、空洞部１５は、その形成領域Ｒが浮遊ゲート電極ＦＧａ−ＦＧｂ間、ＦＧａ−ＦＧｄ間、ＦＧｃ−ＦＧｂ間、ＦＧｃ−ＦＧｄ間に設けられている。

尚、図２中に示す形成領域Ｒは、一部のワード線ＷＬ−ＷＬ間、ワード線ＷＬ−選択ゲート線ＳＧＬ１間には図示しているものの、他のワード線ＷＬ−ＷＬ間、選択ゲート線ＳＧＬ２−ワード線ＷＬ間の図示を省略しているが、実際にはこれらの領域にも空洞部１５の形成領域Ｒが設けられている。

以下、上記構造の製造方法について説明する。尚、本実施形態に係る特徴部分について主に説明し、その前後工程の説明を省略する。本発明の課題を解決できれば、一般的な工程であれば付加しても良いし、必要に応じて省いても良いし、必要に応じて工程を入れ替えても良い。

図５に示すように、半導体基板２にウェル、チャネル形成のためのイオン注入を行った後、半導体基板２上にゲート絶縁膜５として例えばシリコン酸化膜を熱酸化処理によって形成する。次に、図６に示すように、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ用の非晶質シリコンをＬＰ−ＣＶＤ法により堆積する。尚、浮遊ゲート電極ＦＧ用の非晶質シリコンは、後の熱処理で多結晶化するため、図６以降の図面には多結晶シリコン層６として符号を付しており、後の説明では多結晶シリコン層６として説明する。

次に、図７に示すように、多結晶シリコン層６上にマスク材（図示せず）を形成し、リソグラフィ技術によりパターンニングし、図７に示すように、Ｘ方向に離間して複数の素子分離溝３を形成し、当該素子分離溝３内に素子分離絶縁膜４を埋込む。この素子分離絶縁膜４は、その上面が多結晶シリコン層６の上面より下方で且つゲート絶縁膜５の上面より上方に位置するように形成する。

次に、図８に示すように、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜による積層膜）からなるゲート間絶縁膜７、制御ゲート電極ＣＧ用の非晶質シリコン、ゲート加工用のマスク材としてシリコン窒化膜１７を順次堆積する。尚、制御ゲート電極ＣＧ用の非晶質シリコンは、後の熱処理で多結晶化するため、図８以降の図面には、多結晶シリコン層８として符号を付しており、後の説明では多結晶シリコン層８として説明する。また、ゲート間絶縁膜７は、ＯＮＯ膜の成膜前後にラジカル窒化処理を施すことでＮＯＮＯＮ膜としても良いし、アルミナを含有する膜により形成しても良い。図９は、この製造段階における斜視図を模式的に示している。

図１０（ａ）、図１２（ａ）〜図１４（ａ）、図１６（ａ）〜図１７（ａ）はメモリセルゲート電極ＭＧおよびその周辺構造の一製造段階（図２のＡ−Ａ線に沿う一部断面）を模式的に示しており、図１８（ａ）〜図２４（ａ）は図２のＡ−Ａ線に沿う断面を模式的に示しており、さらに、図１０（ｂ）、図１２（ｂ）〜図１４（ｂ）、図１６（ｂ）〜図２４（ｂ）は素子分離絶縁膜４およびその上部の構造の一製造段階を図２のＢ−Ｂ線に沿って模式的に示している。

図９に示す構造を形成した後、シリコン窒化膜１７の上にレジスト（図示せず）をパターンニングし、図１０（ａ）および図１０（ｂ）に示すように、ＲＩＥ法によりシリコン窒化膜１７、多結晶シリコン層８、ゲート間絶縁膜７、多結晶シリコン層６、ゲート絶縁膜５を順次ＲＩＥ法により異方性エッチング処理することでメモリセルゲート電極ＭＧを構成する層６〜８を複数に分断する。このとき同時に、図１０（ｂ）に示すように、素子分離絶縁膜４の上部も除去する。

図１１は、この製造段階における要部の斜視図を模式的に示している。この図１１に示すように、素子分離絶縁膜４は、層６〜８を分断した分断領域において半導体基板２の上面より下方にその上面が位置するように除去処理され溝４ｃが形成されるようになる。

次に、図１２（ａ）および図１２（ｂ）に示すように、多結晶シリコン層６の側面、ゲート間絶縁膜７の側面、多結晶シリコン層８の側面、シリコン窒化膜１７の側面および上面、素子分離絶縁膜４の溝４ｃを覆うようにＬＰ−ＣＶＤ法によりＨＴＯによるシリコン酸化膜１０を所定膜厚（例えば１０ｎｍ）だけ等方的に形成する。

次に、図１３（ａ）および図１３（ｂ）に示すように、シリコン酸化膜１０をＲＩＥ法により異方性エッチング処理することでスペーサ状に加工する。
次に、図１４（ａ）および図１４（ｂ）に示すように、ＳＯＧ膜４ｂに形成された溝４ｃについて等方的にウェットエッチング処理する。このとき、希フッ酸を用いてＳＯＧ膜４ｂの溝４ｃの底部を等方的にウェットエッチングすることによって多結晶シリコン層８の下方の中央部脇のＳＯＧ膜４ｂへのエッチング処理の侵食が進むと同時にシリコン酸化膜１０の露出側面も処理が進行する。

この処理を施すことによって溝４ｃの底部に溝１８が球状に形成される。ＳＯＧ膜４ｂは、一般にＨＴＯによるシリコン酸化膜１０よりもエッチング選択性が高いため、ＳＯＧ膜４ｂのエッチング処理速度はシリコン酸化膜１０のエッチング処理速度よりも素早く進行するが、この処理は層４〜８の側面に沿って形成されたシリコン酸化膜１０の側部膜厚分のエッチング処理量を限度として行うと良い。

図１５（ａ）は、溝の形成領域Ｒを模式的な平面図により示しており、図１５（ｂ）は、処理後の状態を模式的な斜視図によって示している。これらの図１５（ａ）および図１５（ｂ）に示すように、ＳＯＧ膜４ｂは、シリコン酸化膜１０および４ａによってその外面が覆われた状態で等方的にエッチング処理され、処理後の溝１８は溝４ｃがＹ方向および下方向に膨張するように設けられる。

次に、図１６（ａ）および図１６（ｂ）に示すように、シリコン酸化膜１１をライナー状に形成する。このシリコン酸化膜１１は、図１６（ａ）に示すように半導体基板２の上面上、シリコン酸化膜１０の外面上、シリコン窒化膜１７の上面および上側面上に沿って形成されると共に、図１６（ｂ）に示すように溝１８の内面に沿って形成される。

次に、図１７（ａ）および図１７（ｂ）に示すように、シリコン酸化膜１１の上にＳＯＧ膜１９を塗布技術により成膜する。次に、図１８（ａ）および図１８（ｂ）に示すように、ＳＯＧ膜１９をＣＭＰ法により平坦化処理する。

次に、図１９（ａ）および図１９（ｂ）に示すように、レジスト２０を塗布しビット線コンタクトＣＢの形成領域を開口するようにレジスト２０をパターンニングする。次に、図２０（ａ）および図２０（ｂ）に示すように、希フッ酸処理などを用いて露出した領域のＳＯＧ膜１９を選択的に除去する。

次に、図２１（ａ）および図２１（ｂ）に示すように、層６〜９の外側に沿ってシリコン酸化膜１２をスペーサとして形成し、次に、シリコン酸化膜１２上にシリコン窒化膜１３をバリア膜として形成し、さらにＢＰＳＧ膜１４を堆積し、シリコン窒化膜１３をストッパとしてＣＭＰ法により平坦化処理する。

次に、図２２（ａ）および図２２（ｂ）に示すように、多結晶シリコン層８の上面上およびその周辺に形成されたシリコン窒化膜１３、１７をＲＩＥ法等を用いて除去処理する。次に、スパッタ法により金属を成膜し、熱処理を行うことでシリサイド層９を形成し、未反応の金属を剥離する。

次に、図２３（ａ）および図２３（ｂ）に示すように、レジスト２１を塗布し、ビット線コンタクトＣＢａ、ＣＢｂの形成領域およびその周辺に残留させ、ワード線ＷＬ−ＷＬ間（メモリセルゲート電極ＭＧの形成領域、および、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間）のＳＯＧ膜１９の上面を開口して露出させるようにレジスト２１をパターンニングする。

次に、図２４（ａ）および図２４（ｂ）に示すように、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間に充填されているＳＯＧ膜１９を希フッ酸などで処理して除去することで空洞部１５を形成する。この空洞部１５は、溝１８の内面に沿って形成されたシリコン酸化膜１１の内側に設けられ、図２４（ｂ）に示すように、ＳＯＧ膜４ｂの内部にも設けられる。空洞部１５は、ワード線ＷＬ−ＷＬ間に設けられるものの、当該空洞部１５の下側端がゲート間絶縁膜７の側端下方に位置して設けられる。

次に、図３および図４に示すように、カバレッジの比較的悪い条件下のプラズマＣＶＤ法を用いて空洞部１５を覆うようにシリコン酸化膜１６を形成する。このとき図３に示すように、空洞部１５は、隣り合うワード線ＷＬ−ＷＬ間、浮遊ゲート電極ＦＧ−ＦＧ間に埋め込まれることはなく、隣り合う浮遊ゲート電極ＦＧ−ＦＧ間の寄生容量を抑制できる。また図４に示すように、空洞部１５は、隣り合うワード線ＷＬ−ＷＬ間、浮遊ゲート電極ＦＧ−ＦＧ間に埋め込まれることはなく、ＳＯＧ膜４ｂの溝１８の内側にも設けられるため、当該空洞部１５を間に挟んだ浮遊ゲート電極ＦＧ−活性領域Ｓａ間の結合容量を抑制することができる。

次に、シリコン酸化膜１６、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１２を貫通するようにビット線コンタクトＣＢｂを形成し、その上にＹ方向に沿うようにビット線ＢＬの構造を形成するがこの製造方法の詳細は省略する。

本実施形態によれば、素子分離絶縁膜４の空洞部１５が、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離絶縁膜４を挟んで対向する活性領域Ｓａとの間の結合容量値を低減でき、隣り合うメモリセル間の干渉を抑制できる。浮遊ゲート電極ＦＧｂと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの関係でも同様の効果を奏する。

また、浮遊ゲート電極ＦＧｃと、浮遊ゲート電極ＦＧａ、ＦＧｂの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧｃと素子分離絶縁膜４を挟んで対向する活性領域Ｓａとの間の結合容量値を低減でき、隣り合うメモリセル間の干渉を抑制できる。浮遊ゲート電極ＦＧｄと、浮遊ゲート電極ＦＧａ、ＦＧｂの直下方に位置する活性領域Ｓａとの関係でも同様の効果を奏する。

素子分離絶縁膜４内の空洞部１５が、対向する浮遊ゲート電極ＦＧａ−ＦＧｄ間、対向する浮遊ゲート電極ＦＧｂ−ＦＧｃ間、浮遊ゲート電極ＦＧａ−浮遊ゲート電極ＦＧｄ下の活性領域Ｓａ間、浮遊ゲート電極ＦＧｄ−浮遊ゲート電極ＦＧａ下の活性領域Ｓａ間、浮遊ゲート電極ＦＧｂ−浮遊ゲート電極ＦＧｃ下の活性領域Ｓａ間、浮遊ゲート電極ＦＧｃ−浮遊ゲート電極ＦＧｂ下の活性領域Ｓａ間に形成されており、浮遊ゲート電極ＦＧａ−ＦＧｄ間、ＦＧａ−ＦＧｃ間に連通して形成されている。これにより、前述と同様の作用効果を奏する。

半導体基板２の上にゲート絶縁膜５を介して多結晶シリコン層６を形成し、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部にＹ方向に沿って素子分離溝３を形成し、当該素子分離溝３の内に素子分離絶縁膜４を形成し、多結晶シリコン層６、素子分離絶縁膜４についてＸ方向に沿って素子分離絶縁膜４内の溝１８の底部が半導体基板２の上面よりも下方に位置するように溝１８を形成し、溝１８を覆うようにシリコン酸化膜１６を形成しているため、溝１８内の空洞部１５をエアギャップとして作用させることができ、隣り合うメモリセル間の結合容量を抑制することができる。また、溝１８は、その底部がウェットエッチング処理により等方的にＳＯＧ膜１８を除去処理することにより形成されているため、溝１８内の空洞部１５をＸ方向および下方向の合成方向に対向する活性領域Ｓａおよび浮遊ゲート電極ＦＧ間のエアギャップとして作用させることができ、同様の作用効果が得られる。

溝１８を形成した後、溝１８内に犠牲層としてＳＯＧ膜１９を形成し、シリサイド層９を形成した後にＳＯＧ膜１９を除去処理することで空洞部１５を形成し、当該空洞部１５を覆うようにプラズマＣＶＤ法によりシリコン酸化膜１６を形成しているため、前述同様の作用効果が得られる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
フラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置など他の不揮発性半導体記憶装置に適用できる。
浮遊ゲート電極ＦＧに多結晶シリコン層６を適用した実施形態を示したが、浮遊ゲート電極ＦＧに代わる電荷蓄積層としてシリコン窒化膜を適用したＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造、ＳＯＮＯＳ構造（Silicon-Oxide-Nitride-Oxide-Silicon）を適用しても良い。

犠牲層としてＳＯＧ膜１９を適用したが、これに代えて、例えばシリサイド層９の形成後にウェットエッチング処理などで除去できるような他の材質膜（例えばポリシリコン）を適用しても良い。このような材料膜であれば空洞部１５を良好に形成できる。制御電極ＣＧはポリゲートに適用しても良いし、金属ゲートに適用しても良い。

本発明の一実施形態を示す電気的構成図 メモリセル領域内の構造を模式的に示す平面図 要部を模式的に示す切断面図（その１） 要部を模式的に示す切断面図（その２） 一製造段階について模式的に示す切断面図（その１） 一製造段階について模式的に示す切断面図（その２） 一製造段階について模式的に示す切断面図（その３） 一製造段階について模式的に示す切断面図（その４） 一製造段階について模式的に示す斜視図（その１） 一製造段階について模式的に示す切断面図（その５） 一製造段階について模式的に示す斜視図（その２） 一製造段階について模式的に示す切断面図（その６） 一製造段階について模式的に示す切断面図（その７） 一製造段階について模式的に示す切断面図（その８） 一製造段階について模式的に示す平面図および斜視図 一製造段階について模式的に示す切断面図（その９） 一製造段階について模式的に示す切断面図（その１０） 一製造段階について模式的に示す切断面図（その１１） 一製造段階について模式的に示す切断面図（その１２） 一製造段階について模式的に示す切断面図（その１３） 一製造段階について模式的に示す切断面図（その１４） 一製造段階について模式的に示す切断面図（その１５） 一製造段階について模式的に示す切断面図（その１６） 一製造段階について模式的に示す切断面図（その１７）

符号の説明

図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３は素子分離溝、４は素子分離絶縁膜、５はゲート絶縁膜、１５は空洞部、ＦＧ、ＦＧａ、ＦＧｂ、ＦＧｃ、ＦＧｄは浮遊ゲート電極（電荷蓄積層）、Ｓａは活性領域を示す。

Claims (5)

1. 表面に素子分離溝が当該表面内の所定の第１方向に沿って形成され当該素子分離溝により第１の活性領域と第２の活性領域とが前記第１方向に直交する前記表面内の第２方向に複数に区画形成された半導体基板と、
   前記半導体基板の第１の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層であって前記第１方向に並設された第１、第２の電荷蓄積層と、
   前記半導体基板の第２の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層であって前記第１の電荷蓄積層と第２方向に並設された第３の電荷蓄積層と、
   前記半導体基板の第２の活性領域上にゲート絶縁膜を介して形成された電荷蓄積層であって前記第２の電荷蓄積層と第２方向に並設された第４の電荷蓄積層と、
   前記素子分離溝に埋込まれた下部および前記半導体基板の表面から突出した上部からなる素子分離絶縁膜であって、前記半導体基板の上面からの高さが前記第１ないし第４の電荷蓄積層の上面の高さよりも低い上面部とを有した素子分離絶縁膜とを備え、
   前記素子分離絶縁膜内には、前記第２方向および前記半導体基板表面に直交する第３方向の合成方向に対向した前記第１の電荷蓄積層と前記第２の活性領域との間、前記第２の電荷蓄積層と前記第２の活性領域との間、前記第３の電荷蓄積層と前記第１の活性領域との間、前記第４の電荷蓄積層と前記第１の活性領域との少なくとも何れかの間において前記下部内から前記上部内にかけて空洞部が形成されていることを特徴とする不揮発性半導体記憶装置。
2. 前記素子分離絶縁膜は、その空洞部が、前記第１方向および前記第２方向を合成した前記半導体基板表面に沿う斜方向と前記第３方向とを合成した合成方向に対向した前記第１の電荷蓄積層と前記第２の活性領域との間、前記第２の電荷蓄積層と前記第２の活性領域との間、前記第３の電荷蓄積層と前記第１の活性領域との間、前記第４の電荷蓄積層と前記第１の活性領域との間に設けられ、
   前記第１の電荷蓄積層と第３の電荷蓄積層との間、前記第１の電荷蓄積層と第４の電荷蓄積層との間、前記第２の電荷蓄積層と第４の電荷蓄積層との間に連通して形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１ないし第４の電荷蓄積層は、それぞれ浮遊ゲート電極により構成されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 半導体基板上にゲート絶縁膜を介して電荷蓄積層を形成する工程と、
   前記電荷蓄積層、前記ゲート絶縁膜、前記半導体基板の上部に第１方向に沿って第１溝を形成する工程と、
   前記第１溝内に、上面が前記電荷蓄積層の上面よりも下方で且つ前記ゲート絶縁膜の上面より上方に位置するように前記第１方向に沿って素子分離絶縁膜を形成する工程と、
   前記電荷蓄積層、前記素子分離絶縁膜について前記第１方向に直交する第２方向に沿って第２溝を形成する工程であって、前記素子分離絶縁膜に形成される第２溝の底部が前記半導体基板の上面よりも下方に位置するように第２溝を形成する工程と、
   前記第２溝を覆うように層間絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
5. 前記第２溝を形成する工程は、当該第２溝の底部を等方性エッチングする工程を含んでいることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。

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