JP2015198135A - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000012986 modification Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02107—Forming insulating materials on a substrate
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/31127—Etching organic layers
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Abstract
【課題】コンタクトトレンチ形状へのダメージを低減してコンタクトと配線との位置合わせを向上できる製造方法を提供することにある。
【解決手段】第1絶縁膜を形成する工程と、互いに離間し、第1の方向に延びる第1マスクを第1絶縁膜上に形成する工程と、第1マスクを用いて、前記第1絶縁膜をエッチングし配線パターンに加工する工程と、配線パターン上及び第1マスク上に、第1マスクと交差する第2マスクを形成する工程と、第2マスクと第1マスクとが交差した位置に露出した配線パターンを、第2マスク及び第1マスクを用いてエッチングしコンタクトトレンチに加工する工程とを有する。
【選択図】図10
【解決手段】第1絶縁膜を形成する工程と、互いに離間し、第1の方向に延びる第1マスクを第1絶縁膜上に形成する工程と、第1マスクを用いて、前記第1絶縁膜をエッチングし配線パターンに加工する工程と、配線パターン上及び第1マスク上に、第1マスクと交差する第2マスクを形成する工程と、第2マスクと第1マスクとが交差した位置に露出した配線パターンを、第2マスク及び第1マスクを用いてエッチングしコンタクトトレンチに加工する工程とを有する。
【選択図】図10
Description
本実施形態は半導体装置の製造方法に関する。
近年のメモリの微細化に伴い、回路パターンの線幅が縮小している。メモリは多数の配線から構成される多層配線構造である。多層配線には、上層配線と下層配線とを電気的に接続するコンタクトが設けられている。この線幅の縮小に伴い、回路パターンに基づき加工されるコンタクトが、上層配線及び下層配線と合わせずれを起こす問題がある。この合わせずれを解決する方法として、多層レジストに基づき絶縁膜を加工して形成されるハードマスクを用いて、配線及びコンタクトを形成する方法が知られている。
本実施形態は、コンタクトトレンチ形状へのダメージを低減してコンタクトと配線との位置合わせを向上できる製造方法を提供することにある。
本実施形態は、第1絶縁膜を形成する工程と、互いに離間し、第1の方向に延びる第1マスクを第1絶縁膜上に形成する工程と、第1マスクを用いて、前記第1絶縁膜をエッチングし配線パターンに加工する工程と、配線パターン上及び第1マスク上に、第1マスクと交差する第2マスクを形成する工程と、第2マスクと第1マスクとが交差した位置に露出した配線パターンを、第2マスク及び第1マスクを用いてエッチングしコンタクトトレンチに加工する工程とを有する。
以下本発明の実施形態について図面を参照しながら説明する。
(第1の実施形態)
第1の実施形態の半導体装置の製造方法について図1〜図10を参照して説明する。図1〜5は第1の実施形態に係る半導体装置の製造方法を例示す説明図である。図6及び図7は第1の実施形態に係る半導体装置の製造方法を例示する説明図であり、(a)は、半導体装置を示す平面図であり、(b)は、図6の半導体装置を示すIa-Iaに沿った断面図である。図8〜図10は、第1の実施形態に係る半導体装置の製造方法を例示する説明図であり、(a)は、半導体装置を示す平面図であり、(b)は、図8乃至10の半導体装置を示すIa-Iaに沿った断面図、(c)は図8乃至10の半導体装置を示すIb-Ibに沿った断面図である。
第1の実施形態の半導体装置の製造方法について図1〜図10を参照して説明する。図1〜5は第1の実施形態に係る半導体装置の製造方法を例示す説明図である。図6及び図7は第1の実施形態に係る半導体装置の製造方法を例示する説明図であり、(a)は、半導体装置を示す平面図であり、(b)は、図6の半導体装置を示すIa-Iaに沿った断面図である。図8〜図10は、第1の実施形態に係る半導体装置の製造方法を例示する説明図であり、(a)は、半導体装置を示す平面図であり、(b)は、図8乃至10の半導体装置を示すIa-Iaに沿った断面図、(c)は図8乃至10の半導体装置を示すIb-Ibに沿った断面図である。
図1に示すように、被加工膜2が第1絶縁膜1上に例えばCVD(Chemical Vapor Deposition)法により形成される。被加工膜2は例えばシリコン系の膜である。第1絶縁膜1の被加工膜2が形成された面とは反対側の面に下層配線等が形成される下地層3が設けられている。
図2に示すように、被加工膜2上に第2絶縁膜4及び第3絶縁膜5がそれぞれ例えばスピンコートを用いて塗布される。第2絶縁膜4は例えば炭素(C)を含むレジスト膜であり、第3絶縁膜5は例えばシリコン酸化膜である。
次に、第3絶縁膜5上にフォトレジストを塗布し露光及び現像によりY方向(第1の方向)に延びる配線形状パターンが形成される。配線形状のパターンはマスク6(第3マスク)である。ここで、図2の奥行に延びる方向をY方向(第1の方向)とし、Y方向に対して直交し、下地層3と平行な方向をX方向とする。下地層3から第3絶縁膜5に向かい積層されている方向をZ方向とする。
図3に示すように、第3絶縁膜5はマスク6に基づき例えばRIE(Reactive Ion Etching)によりY方向に延びる配線パターン状に加工される。さらに第2絶縁膜4は、第3絶縁膜5をマスクとしてRIEによりY方向に延びる配線パターン状に加工される。
図4に示すように、第2絶縁膜4の両側面を例えばフッ酸処理によりストリミングを行う。これにより、第2絶縁膜4上部側のX方向の幅は、第2絶縁膜4下部側の幅より狭くなる。次に、第2絶縁膜4を覆うようにスペーサー膜7が例えばCVD法により形成される。スペーサー膜7は例えば窒化シリコン(SiN)である。その後、スペーサー膜7は、例えばRIEにより平坦化される。これにより第2絶縁膜4がスペーサー膜7に挟まれるように設けられる。
図5に示すように、スペーサー膜7に挟まれた第2絶縁膜4をエッチングなどにより取り除く。第2絶縁膜4が取り除かれた隣り合うスペーサー膜7の間には、被加工膜2が第2絶縁膜4下部側のX方向の幅の分だけが露出する。
図6に示すように、露出した被加工膜2は、スペーサー膜7をマスクとして例えばRIEなどによりエッチングされる。エッチングされずに残存した被加工膜2はハードマスク8(第1マスク)である。ハードマスク8は第1絶縁膜1上にY方向に延びるように複数設けられている。ハードマスク8は、X方向に所定の間隔で設けられている。このハードマスク8の隣り合うX方向の距離は、レジストパターンをマスクとして加工された第2絶縁膜4下部側のX方向の幅と同程度である。この第2絶縁膜4をマスクとして加工されたハードマスク8は、レジストパターンをマスクとして微細加工するよりも、さらに微細加工を行うことができる。このことから、さらに微細加工していくと、ハードマスク8が設けられていない部分は第1絶縁膜1が露出する。
図7に示すように、第1絶縁膜1をハードマスク8に基づいて例えばRIEによりエッチングする。これにより、第1絶縁膜1はY方向に延びる配線トレンチ10に加工される。
図8に示すように、配線トレンチ10上及びハードマスク8上にレジスト膜が形成される。その後、リソグラフィ技術よりレジスト膜は第2マスク9に加工される。第2マスク9(第2マスク)は、配線トレンチ10及びハードマスク8と交差するように形成される。また第2マスク9は、配線トレンチ10及びハードマスク8がX方向に延びて露出するパターンである。第2マスク9の配線トレンチ10及びハードマスク8が露出するパターンは一つに限らずいくつ形成されていても構わない。
図9に示すように、第2マスク9及びハードマスク8から露出した配線トレンチ10を第2マスク9及びハードマスク8に基づいて例えばRIEをする。これにより、エッチングされた配線トレンチ10の部分は、配線トレンチ10より深く形成される。この配線トレンチ10より深い部分がコンタクトトレンチ11である。コンタクトトレンチ11は、配線トレンチ10より第1絶縁膜1上ハードマスク8が設けられている上面から下層配線(図示しない)が設けられる下地層の方向に向かい形成される。コンタクトとは、多層配線における上層配線及び下層配線を電気的に接続させる役割を果たす。
図10に示すように、第2マスク9及びハードマスク8を除去すると、第1絶縁膜1上には、コンタクトトレンチ11及び配線トレンチ10が設けられている。図示しないが、このコンタクトトレンチ11及び配線トレンチ10にバリメタル及び導電膜を形成する。この工程により、上層配線と下層配線(図示しない)を電気的に接続させるデュアルダマシン配線が形成される。
以上、本実施形態で説明した製造方法では、第2マスク9及び配線トレンチ10が交差する位置にコンタクトを形成した。これにより配線トレンチ10のX方向の幅と同じ幅のコンタクトトレンチ11が形成されるため、配線及びコンタクトとの接合面における合わせずれが生じない。これにより、配線及びコンタクトの接合面積が増えるため接触抵抗を低減させることが可能である。
また、本実施形態の製造方法では、ハードマスク8に基づき第1絶縁膜1を配線パターン10に加工した。その後、第2マスク9と交差する配線トレンチ10を、第2マスク9及びハードマスク8に基づき配線トレンチ10より深いコンタクトトレンチ11を形成した。先に浅い配線トレンチ10を形成することで、下層配線上部側とつながるコンタクトトレンチ11底面がRIEなどから受けるダメージを低減できる。このため、コンタクトトレンチ11に導電膜を形成したコンタクトが、下層配線との接合面で断線などの発生を抑制できる。また、上層配線、下層配線及びコンタクトを含めた配線の抵抗値が低減できる。
(第1の実施形態の変形例)
第1の実施形態の変形例を半導体装置の製造方法を図11を参照して説明する。図11(a)、(b) 及び図12(a)、(b)は、第1の実施形態変形例の半導体装置を示す平面図である。
第1の実施形態の変形例を半導体装置の製造方法を図11を参照して説明する。図11(a)、(b) 及び図12(a)、(b)は、第1の実施形態変形例の半導体装置を示す平面図である。
第1の実施形態の変形例が第1の実施形態と異なる点は、第2マスク9のマスクパターンが異なることである。
第2マスク9のマスクパターンが異なること以外は第1の実施形態と同じであるので、同一部分には同一符号を付して詳細な説明は省略する。
第1の実施形態の変形例に係る半導体装置200の製造方法について説明する。
第1絶縁膜1にハードマスク8を形成し、第1絶縁膜1をハードマスク8に基づいて例えばRIEを行い配線トレンチ10が形成される。その後1、配線トレンチ10及びハードマスク8上にレジスト膜が形成される。リソグラフィ技術によりレジスト膜はマスク12(第2マスク)に加工される。
第3マスク12は、配線トレンチ10及びハードマスク8が露出するパターンを有する。このパターン14はX方向に対してY方向に傾いた角度をもつ。このパターンにより配線トレンチ10にコンタクトを形成すると、コンタクトトレンチ13は、Y方向にずれて形成される。つまり、隣り合うコンタクトトレンチ13がY方向にずれて配線トレンチ10に形成される3連千鳥構造となる。
以上、第1の実施形態の変形例で説明した製造方法では、配線トレンチ10と同じ幅のコンタクトトレンチ11が形成されるため、配線及びコンタクトとの接合面における合わせずれが生じない。これにより、配線及びコンタクトの接合面積が増えるため接触抵抗を低減させることが可能である。さらに隣り合うコンタクトトレンチ13がY方向にずれて形成されることにより、隣り合う配線間に形成される寄生容量の増加を低減できる。
また、先に浅い配線トレンチ10を形成することで、下層配線上部側とつながるコンタクトトレンチ11底面がRIEなどから受けるダメージを低減できる。このため、コンタクトトレンチ11に導電膜を形成したコンタクトが、下層配線との接合面で断線などの発生を抑制できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1・・・第1絶縁膜
2・・・被加工膜
3・・・下地層
4・・・第2絶縁膜
5・・・第3絶縁膜
6・・・第1マスク
7・・・スペーサー膜
8・・・ハードマスク
9・・・第2マスク
10・・・配線トレンチ
11・・コンタクトトレンチ
12・・第3マスク
13・・コンタクトトレンチ
2・・・被加工膜
3・・・下地層
4・・・第2絶縁膜
5・・・第3絶縁膜
6・・・第1マスク
7・・・スペーサー膜
8・・・ハードマスク
9・・・第2マスク
10・・・配線トレンチ
11・・コンタクトトレンチ
12・・第3マスク
13・・コンタクトトレンチ
Claims (3)
- 第1絶縁膜を形成する工程と、
互いに離間し、第1の方向に延びる第1マスクを前記第1絶縁膜上に形成する工程と、
前記第1マスクを用いて、前記第1絶縁膜をエッチングし配線パターンに加工する工程と、
前記配線パターン上及び前記第1マスク上に、前記第1マスクと交差する第2マスクを形成する工程と、
前記第2マスクと前記第1マスクとが交差した位置に露出した前記配線パターンを、前記第2マスク及び前記第1マスクを用いてエッチングしコンタクトトレンチに加工する工程と、
を備えた半導体装置の製造方法。 - 前記第2マスクは、前記第1の方向と直交する第2の方向を基準として第1の方向に向かう角度を有し、前記第1マスクと交差する
請求項1に記載の半導体装置の製造方法。 - 前記第1マスクは、
前記第1絶縁膜上に被加工膜が設けられ、更に前記被加工膜上には第2絶縁膜が設けられており、前記第2絶縁膜上に配線形状に加工された第3マスクを形成する工程と、
前記第3マスクを用いて、前記第2絶縁膜をエッチングする工程と、
前記第2絶縁膜の両側面にスペーサー膜を形成する工程と、
前記第2絶縁膜を除去し、前記スペーサー膜をマスクとして被加工膜をエッチングすることにより形成されること
を特徴とする請求項1又は2に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014074501A JP2015198135A (ja) | 2014-03-31 | 2014-03-31 | 半導体装置の製造方法 |
US14/475,562 US9418887B2 (en) | 2014-03-31 | 2014-09-02 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014074501A JP2015198135A (ja) | 2014-03-31 | 2014-03-31 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015198135A true JP2015198135A (ja) | 2015-11-09 |
Family
ID=54191424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014074501A Abandoned JP2015198135A (ja) | 2014-03-31 | 2014-03-31 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9418887B2 (ja) |
JP (1) | JP2015198135A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11462562B2 (en) | 2019-09-20 | 2022-10-04 | Kioxia Corporation | Semiconductor device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015198135A (ja) * | 2014-03-31 | 2015-11-09 | 株式会社東芝 | 半導体装置の製造方法 |
JP2019008945A (ja) * | 2017-06-22 | 2019-01-17 | 東京エレクトロン株式会社 | アンテナ及びプラズマ処理装置 |
CN111725055B (zh) * | 2019-03-22 | 2023-03-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
JP7298111B2 (ja) * | 2019-06-07 | 2023-06-27 | 日亜化学工業株式会社 | 発光素子及びその製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5173442A (en) * | 1990-07-23 | 1992-12-22 | Microelectronics And Computer Technology Corporation | Methods of forming channels and vias in insulating layers |
JP4477750B2 (ja) * | 2000-06-26 | 2010-06-09 | 東京エレクトロン株式会社 | エッチング方法 |
KR100428791B1 (ko) | 2002-04-17 | 2004-04-28 | 삼성전자주식회사 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
US6846741B2 (en) * | 2002-07-24 | 2005-01-25 | International Business Machines Corporation | Sacrificial metal spacer damascene process |
JP2005150493A (ja) | 2003-11-18 | 2005-06-09 | Sony Corp | 半導体装置の製造方法 |
JP5601974B2 (ja) | 2010-01-19 | 2014-10-08 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP5487469B2 (ja) * | 2010-03-29 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5606388B2 (ja) * | 2011-05-13 | 2014-10-15 | 株式会社東芝 | パターン形成方法 |
JP5659135B2 (ja) * | 2011-12-19 | 2015-01-28 | 株式会社東芝 | パターン形成方法 |
JP5651628B2 (ja) * | 2012-03-22 | 2015-01-14 | 株式会社東芝 | 磁気記録媒体の製造方法 |
JP6026375B2 (ja) * | 2013-09-02 | 2016-11-16 | 株式会社東芝 | 半導体装置の製造方法 |
US9601348B2 (en) * | 2014-03-13 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of forming same |
JP2015198135A (ja) * | 2014-03-31 | 2015-11-09 | 株式会社東芝 | 半導体装置の製造方法 |
US9224744B1 (en) * | 2014-09-03 | 2015-12-29 | Sandisk Technologies Inc. | Wide and narrow patterning using common process |
-
2014
- 2014-03-31 JP JP2014074501A patent/JP2015198135A/ja not_active Abandoned
- 2014-09-02 US US14/475,562 patent/US9418887B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11462562B2 (en) | 2019-09-20 | 2022-10-04 | Kioxia Corporation | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US9418887B2 (en) | 2016-08-16 |
US20150279727A1 (en) | 2015-10-01 |
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|
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