JP5588891B2 - 圧電素子の駆動装置 - Google Patents
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Description
[第1の実施形態]
図1は、ピエゾ駆動装置の構成を表わす図である。
電圧検出回路1は、抵抗素子22,23と、スイッチ2と、オペアンプ3と、抵抗素子4,5とを含む。
エラーアンプ(EA)6は、オペアンプ3の出力電圧O1と、DAC48から出力される制御電圧VREFを受けて、O1とVREFの誤差に応じた誤差電圧ERを出力する。
位相補償部7は、エラーアンプ(EA)6の出力ノードとグランドGNDの間に直列に接続された抵抗素子8と容量素子9と含む。また、位相補償部7は、エラーアンプ(EA)6の出力ノードとグランドGNDの間に接続された容量素子10を含む。位相補償部7によって、スイッチングノイズの除去および位相補償が行なわれる。
充電回路11は、ピエゾ素子50へ高電圧を印加することによって、ピエゾ素子50を充電する。この充電回路11は、電源VINから出力される入力電圧Vi以上の電圧を出力する昇圧回路である。
NチャネルMOSトランジスタ14がオンからオフに切り替る際において、NチャネルMOSトランジスタ14がオンの期間にコイル13を介して電流が流れた後、NチャネルMOSトランジスタ14がオフになることによって、コイル13には誘起電圧が発生し、ノードN1の電圧にコイル13により生じる誘起電圧が加えられ、かかる電圧がダイオード15を介してノードN2へ供給される。
スイッチ制御回路12は、エラーアンプ(EA)6から出力される誤差電圧ERが「H」レベルのときにパルス信号を出力する。パルス信号によって、NチャネルMOSトランジスタ14のオンとオフが切り替わる。
放電回路16は、ピエゾ素子50に蓄積された電荷を放電する。
図2を参照して、この放電回路16は、インバータ81と、定電流源72と、NチャネルMOSトランジスタ31〜33とを備える。
切替回路17は、NチャネルMOSトランジス18〜21と、インバータ73,74とを備える。NチャネルMOSトランジス18〜21は、Hブリッジ回路を構成する。
図3は、ピエゾ素子の形状変化を説明するための図である。
DAC48は、図4(a)に示すように、制御電圧VREFを変化させる。
図4(c)は、出力電圧Voutの変化を表わす図である。これは、R1=R2の場合のVoutを表わしている。
図4(d)に示すように、ミクロな視点で見れば、ステップごとに制御電圧VREFが指示される。出力電圧Voutの大きさが指示された制御電圧VREFと一致するように、フィードバック制御によって充電と放電が繰返される。
図5は、図1に示すピエゾ駆動装置およびピエゾ素子とが含まれるピエゾ制御装置を表わす図である。
半導体チップ98は、クロックが入力されるクロック入力部96と、アナログ信号が入力されるアナログ信号入力部94と、PWM(Pulse Width Modulation)部92と、外部とシリアル通信を行なうI2C/SPIインタフェース(Inter-Integrated Circuit/Serial Peripheral Interface)90と、DAC48と、外部からの信号をバッファリングするFIFO(First In First Out)88と、レジスタ86と、ブロックAと、ブロックBと、充電回路11の構成要素であるNチャネルMOSトランジスタ14とを含む。ブロックAには、制御回路83が配置される。ブロックBには、放電回路16と、切替回路17とが配置される。
図6は、第2の実施形態の放電回路の構成を表わす図である。本実施形態で示す放電回路は、放電回路16との置き換えが可能である。
電流出力アンプ62は、DAC48から出力される制御電圧VCTの大きさに応じた大きさの電流を出力する。
図7は、第3の実施形態のピエゾ駆動装置の構成を表わす図である。
図8は、第4の実施形態の充電回路およびスイッチ制御回路の構成を表わす図である。本実施形態で示す充電回路は、充電回路11との置き換えが可能である。
この充電回路は、さらに、NチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47を備える。
図9(a)は、昇圧モードでの動作を説明するための図である。
図9(b)は、降圧モードでの動作を説明するための図である。
昇圧モードでは、ノードN2の電圧VNは、電源VINの電圧Vi以上の値となる。降圧モードでは、ノードN2の電圧VNは、電源VINの電圧Viよりも小さな値となり、グランドGNDのレベルまで降圧することできる。
図11は、第5の実施形態のピエゾ駆動装置の構成を表わす図である。
第1のエラーアンプ76の出力は、スイッチ制御回路12に接続される。第2のエラーアンプ77の出力は、放電回路16に接続される。
スイッチ制御回路12は、第1のエラーアンプ76から出力される誤差電圧ER1が「H」レベルのときにパルス信号を出力する。パルス信号によって、NチャネルMOSトランジスタ14のオンとオフが切り替わる。NチャネルMOSトランジスタ14のオンとオフが切り替わることによって、コイル13に誘起電圧が発生し、この誘起電圧は、ダイオード15を介してノードN2に出力される。
図12は、第5の実施形態の放電回路の構成を表わす図である。本実施形態で示す放電回路は、放電回路16との置き換えが可能である。
本発明の実施形態で説明したピエゾ駆動装置は、液体レンズの駆動にも用いることができる。
Claims (7)
- 第1のノードを通じて圧電素子を充電する充電回路と、
第1のノードを通じて前記圧電素子に充電された電荷を放電する放電回路と、
前記圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、前記放電回路に放電動作をさせるか、または前記充電回路に充電動作をさせるかを切替える制御回路とを備え、
前記放電回路は、
定電流源と、
前記第1のノードと接続され、前記定電流源が出力される電流をコピーするカレントミラー回路と、
前記カレントミラー回路の出力と、グランドとの間に設けられたスイッチとを含み、
前記制御回路は、前記スイッチのオンおよびオフを制御する、圧電素子の駆動装置。 - 第1のノードを通じて圧電素子を充電する充電回路と、
第1のノードを通じて前記圧電素子に充電された電荷を放電する放電回路と、
前記圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、前記放電回路に放電動作をさせるか、または前記充電回路に充電動作をさせるかを切替える制御回路とを備え、
前記放電回路は、
電流出力アンプと、
前記第1のノードとグランドの間に設けられ、前記電流出力アンプの出力によって制御される第1のスイッチと、
前記電流出力アンプの出力と、グランドとの間に設けられた第2のスイッチとを含み、
前記制御回路は、前記電流出力アンプの入力電圧を制御するとともに、前記第2のスイッチのオンおよびオフを制御する、圧電素子の駆動装置。 - 前記第1のノードと低電位側電源との間に設けられたHブリッジ回路を備え、
前記Hブリッジ回路の第1の出力ノードと前記Hブリッジ回路の第2の出力ノードとの間に前記圧電素子が接続される、請求項1または2記載の圧電素子の駆動装置。 - 前記制御回路は、
前記Hブリッジ回路の第1の出力ノードの電圧と前記Hブリッジ回路の第2の出力ノードの電圧の差である出力電圧を検出する電圧検出回路を備える、請求項3記載の圧電素子の駆動装置。 - 前記制御回路は、
前記電圧検出回路で検出された出力電圧と前記制御電圧との誤差に応じた電圧を出力する誤差アンプを含む、請求項4記載の圧電素子の駆動装置。 - 前記充電回路は、入力電圧以上の電圧を出力する昇圧回路である、請求項1または2記載の圧電素子の駆動装置。
- 前記充電回路は、昇圧モードでは、入力電圧以上の電圧を出力し、降圧モードでは、前記入力電圧未満の電圧を出力する昇降圧コンバータである、請求項1または2記載の圧電素子の駆動装置。
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