JP5563056B2 - マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 - Google Patents
マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 Download PDFInfo
- Publication number
- JP5563056B2 JP5563056B2 JP2012279827A JP2012279827A JP5563056B2 JP 5563056 B2 JP5563056 B2 JP 5563056B2 JP 2012279827 A JP2012279827 A JP 2012279827A JP 2012279827 A JP2012279827 A JP 2012279827A JP 5563056 B2 JP5563056 B2 JP 5563056B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- output
- sense amplifier
- sense
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
本開示は、一般にメモリアレイに関係し、より具体的には、少なくとも1つのメモリバスを含む方法およびデバイスに関係する。
一般に、メモリデバイスは、メモリアレイのマルチバンク(multiple banks)を含むことができる。マルチメモリバンク(multiple memory banks)のうちの1つに保存されたデータをアクセスするために、選択されたメモリバンクは、マルチプレクサ(multiplexer)にデータ信号を供給するためにアクティブにされる(activate)ことができ、マルチプレクサは、スタティックまたはダイナミックなマルチプレクサであってもよい。各メモリバンクは、マルチプレクサに1つまたは複数のアウトプット(outputs)を供給することができる。制御装置(control device)は、選択されたメモリバンクのアウトプットを選択するために、マルチプレクサに制御信号を供給することができる。しかしながら、もしマルチプレクサがスタティックなマルチプレクサである場合、そのときは、各メモリアレイの選択された線のためのトランジスタゲート負荷(transistor gate loading)は増やされる。もしマルチプレクサがダイナミックなマルチプレクサである場合、マルチプレクサはクロック負荷を増大させるかもしれない。
一般に、通常動作中(during normal operation)、図6に関して上記に説明されたように、メモリバンク800は動作することができる。ATPGイネーブルインプット812が論理lowレベルに保持され、トランジスタ816を非アクティブにし、それがアウトプットバス(OUTB)130に対して高いインピーダンス(high impedance)を提供するので、テスト構造810はインアクティブである。テストモードの動作中に(during a test mode of operation)、ATPGイネーブルインプット812は、トランジスタ816をアクティブにする論理highの電圧レベルであることができる。OUTBバンクイネーブルインプット116はアクティブにされることができ、トランジスタ710を非アクティブにする。メモリセット(セット0、セット1、...、セット(N−1))802、804、および806をアクティブにすることなしに、アウトプットバス(OUTB)130にテストデータを供給するために、データは、スキャン可能なフリップフロップ814によってOUTBバンクイネーブル116に適用されることができる。一般に、テスト構造810は、メモリバンク802のメモリアウトプットバス(OUTB)130が、802、804、および806のようなメモリバンクセットをアクティブにする必要なしに、テストされるのを可能にする。さらに、テスト構造810は、設計者がアウトプットバス(OUTB)130上に自動テストパターン生成データ(automatic test pattern generation data)を置くことを可能にする。テスト構造810は、通常動作における遅れを導入することなしに、テストの挿入を可能にする。例えば、通常動作の間に、ATPGイネーブルインプット812は論理lowレベルに保持され、トランジスタ816を非アクティブにし、それは、アウトプットバス(OUTB)130に対し、高いインピーダンスを与える。テストモードの動作において、トランジスタ816は、号OUTBバンクイネーブル116からのATPGデータを、スキャン可能なフリップフロップ814からトランジスタ818を介してアウトプットバス(OUTB)130上に置くために、アクティブにされる。
以下に、本願発明の当初の特許請求の範囲に記載された発明を付記する。
[1]
第1バスに結合された第1トライステートデバイスにおいて、センスアンプの第1センスアウトプットおよび第2センスアウトプットを受け取ることと、
第2バスに結合された第2トライステートデバイスにおいて、前記センスアンプの前記第1センスアウトプットおよび前記第2センスアウトプットを受け取ることと、
バス選択インプットに応じて、前記第1バスおよび前記第2バスの少なくとも1つを駆動するために、前記第1トライステートデバイスおよび前記第2トライステートデバイスの少なくとも1つを選択的にアクティブにすることと、
を備える方法。
[2]
前記第1バスおよび前記第2バスのうちの選択されていないバスを論理highの電圧レベルに保持すること、をさらに備える[1]に記載の方法。
[3]
バンクイネーブル信号を受け取ることと、
メモリアレイイネーブル信号を受け取ることと、
選択的に前記センスアンプをアクティブにするために、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に応じてセンスインプットを引き出すこと、
をさらに備える[1]に記載の方法。
[4]
前記センスインプットを引き出すことは、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理AND演算を行なうこと、を備える[3]に記載の方法。
[5]
デュアルリードオペレーションを行なうために前記第1トライステートデバイスおよび前記第2トライステートデバイスをアクティブにすること、
をさらに備える[1]に記載の方法。
[6]
前記第1バスでリードオペレーションを、そして前記第2バスでリードオペレーションを行なうために、前記第1トライステートデバイスおよび前記第2トライステートデバイスをアクティブにすること、
をさらに備える[1]に記載の方法。
[7]
第1バスに結合された第1トライステートデバイスと、
第2バスに結合された第2トライステートデバイスと、
メモリアレイの第1ビット線に応答し、前記メモリアレイの第2ビット線に応答するセンスアンプと、
を備え、
前記センスアンプは、前記第1トライステートデバイスに結合された第1アウトプットと、前記第2トライステートデバイスに結合された第2アウトプットと、を備え、前記センスアンプは、前記第1バスおよび前記第2バスのうちの1つを選択的に駆動する、
回路デバイス。
[8]
前記第1バスおよび前記第2バスのうちの1つを選択するために、前記センスアンプに結合されたバス選択インプット、
をさらに備える[7]に記載の回路デバイス。
[9]
前記センスアンプを選択的にアクティブにするセンスインプット、をさらに備える[7]に記載の回路デバイス。
[10]
前記第1バスを選択するために前記第1トライステートデバイスに結合された、第1バス選択インプットと、
前記第2バスを選択するために前記第2トライステートデバイスに結合された第2バス選択インプットと、
をさらに備える[7]に記載の回路デバイス。
[11]
前記センスアンプは、前記第1ビット線および前記第2ビット線の電圧レベルに関連するアウトプットを決定し、そして、前記決定されたアウトプットに基づいて、前記第1バスおよび前記第2バスのうちの1つを駆動する、[7]に記載の回路デバイス。
[12]
第1バスに応答する第1トライステートデバイスでセンスアンプの第1センスアウトプットを受け取るための手段と、
第2バスに応答する第2トライステートデバイスで前記センスアンプの第2センスアウトプットを受け取るための手段と、
バス選択に応じて、前記第1センスアウトプットの1つを使用して第1バスを、そして、前記第2センスアウトプットを使用して前記第2バスを、選択的に駆動するための手段と、
を備える回路デバイス。
[13]
前記第1バスおよび前記第2バスのうちの選択されていないバスを論理highの電圧レベルに保持するための手段、をさらに備える[12]に記載の回路デバイス。
[14]
前記の選択的に駆動するための手段をアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号からセンスインプットを引き出すための手段、
をさらに備える[12]に記載の回路デバイス。
[15]
前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理AND演算を行なうための手段、
をさらに備える[14]に記載の回路デバイス。
[16]
デュアルリードオペレーションを行なうための手段、
をさらに備える[12]に記載の回路デバイス。
[17]
メモリアレイと、
前記メモリアレイに応答するアウトプットバスと、
前記メモリアレイをアクティブにすることなしに前記アウトプットバスをテストするように前記アウトプットバスに結合されたテスト構造と、
を備え、
前記テスト構造は、
テストイネーブルインプットと、
前記アウトプットバスに結合された第1端子、前記テストイネーブルインプットに結合された第1コントロール端子、および、第2端子、を含む第1トランジスタと、
前記第1トランジスタの前記第2端子に結合された第1端子、メモリバンクイネーブルインプットに結合されたコントロール端子、および、電源端子に結合されたパワー端子、を含む第2トランジスタと、
を備えている、
システム。
[18]
前記テスト構造は、前記メモリアレイをアクティブにすることなしに、前記アウトプットバスにテストインプットを加えるために、アクセスされることができる、[17]に記載のシステム。
[19]
前記テスト構造は、前記回路デバイスが非テストモードの動作にあるとき、インアクティブである、[18]に記載のシステム。
[20]
前記メモリアレイは、第1アウトプットバスおよび第2アウトプットバスを備える、[17]に記載のシステム。
[21]
前記第1アウトプットバスに結合された第1トライステートデバイスと、
前記第2アウトプットバスに結合された第2トライステートデバイスと、
をさらに備える[20]に記載のシステム。
[22]
前記第1トライステートデバイスおよび前記第2トライステートデバイスに結合されたセンスアンプ、
をさらに備え、
前記センスアンプは、前記第1トライステートデバイスおよび前記第2トライステートデバイスのうちの1つを選択的にアクティブにする、
[21]に記載のシステム。
[23]
各々が、それぞれのメモリバンクに結合される複数のメモリバスと、
データバスと、
マルチプレクサを使用することなしに、前記複数のメモリバスの選択された1つを前記データバスに選択的に結合するロジックと、
を備えるデバイス。
[24]
前記ロジックは、
前記複数のメモリバスに対応する複数のインプットを含み、NANDアウトプットを含む、NANDゲートと、
前記NANDアウトプットに結合されたインプットを含み、前記データバスに結合されたアウトプットを含む、インバータと、
を備える[23]に記載の回路デバイス。
[25]
前記ロジックは、前記複数のメモリバスに対応する複数のインプットを受け取るANDゲートを備え、前記ANDゲートは、メモリバスアウトプットを供給する、[23]に記載の回路デバイス。
Claims (8)
- バンクイネーブル信号を受け取ることと;
メモリアレイイネーブル信号を受け取ることと;
選択的にセンスアンプをアクティブにするために、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に応じてセンスインプットを引き出すことであって、前記センスインプットを引き出すことは、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理AND演算を行なうことを備える、ことと;
第1バスに結合された第1トライステートデバイスにおいて、前記センスアンプの第1センスアウトプットおよび第2センスアウトプットを受け取ることと;
第2バスに結合された第2トライステートデバイスにおいて、前記センスアンプの前記第1センスアウトプットおよび前記第2センスアウトプットを受け取ることであって、前記センスアンプがイネーブルにされた場合、前記第1センスアウトプット及び前記第2センスアウトプットの一方が、論理highの電圧レベルにあり、他方のセンスアウトプットは、論理lowの電圧レベルにある、ことと;
バス選択インプットに応じて、前記第1バスおよび前記第2バスの少なくとも1つを駆動するために、前記第1トライステートデバイスおよび前記第2トライステートデバイスの少なくとも1つを選択的にアクティブにすることと;
を備え、前記第1バスおよび前記第2バスのうちの選択されていないバスを前記論理highの電圧レベルに保持すること、をさらに備える、方法。 - デュアルリードオペレーションを行なうために前記第1トライステートデバイスおよび前記第2トライステートデバイスをアクティブにすること、
をさらに備える請求項1に記載の方法。 - 前記第1バスでリードオペレーションを、そして前記第2バスでリードオペレーションを行なうために、前記第1トライステートデバイスおよび前記第2トライステートデバイスをアクティブにすること、
をさらに備える請求項1に記載の方法。 - 第1バスに結合された第1トライステートデバイスと;
第2バスに結合された第2トライステートデバイスと;
メモリアレイの第1ビット線に応答し、前記メモリアレイの第2ビット線に応答するセンスアンプであって、前記センスアンプは、前記第1トライステートデバイスに結合された第1アウトプットと、前記第2トライステートデバイスに結合された第2アウトプットと、を備え、前記センスアンプは、前記第1アウトプットおよび前記第2アウトプットから前記第1バスおよび前記第2バスのうちの1つに伝えられるアウトプットを選択的に制御し、前記センスアンプがイネーブルにされた場合、前記第1アウトプット及び前記第2アウトプットの一方が、論理highの電圧レベルにあり、他方のアウトプットは、論理lowの電圧レベルにある、センスアンプと;
前記センスアンプを選択的にアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号に応じてセンスインプットを引き出すための手段であって、前記センスインプットを引き出すための前記手段は、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理AND演算を行なうデバイスを備える、手段と;
を備え、前記回路デバイスは、前記第1バスおよび前記第2バスのうちの1つを選択するために、前記第1トライステートデバイスおよび前記第2トライステートデバイスのうちの1つに結合されたバス選択インプット、をさらに備え、
前記第1バスおよび前記第2バスのうちの選択されていないバスは前記論理highの電圧レベルに保持される、回路デバイス。 - 前記第1バスを選択するために前記第1トライステートデバイスに結合された、第1バス選択インプットと、
前記第2バスを選択するために前記第2トライステートデバイスに結合された第2バス選択インプットと、
をさらに備える請求項4に記載の回路デバイス。 - 前記センスアンプは、前記第1ビット線および前記第2ビット線の電圧レベルに関連するアウトプットを決定し、そして、前記決定されたアウトプットに基づいて、前記第1バスおよび前記第2バスのうちの1つを駆動するために、前記第1アウトプットおよび前記第2アウトプットのうちの1つに制御信号を選択的に送る、請求項4に記載の回路デバイス。
- 第1バスに応答する第1トライステートデバイスでセンスアンプの第1センスアウトプットを受け取るための手段と、
第2バスに応答する第2トライステートデバイスで前記センスアンプの第2センスアウトプットを受け取るための手段と、
バス選択に応じて、前記第1センスアウトプットを使用して前記第1バスを、そして、前記第2センスアウトプットを使用して前記第2バスを、選択的に駆動するための手段であって、前記センスアンプがイネーブルにされた場合、前記第1センスアウトプット及び前記第2センスアウトプットの一方が、論理highの電圧レベルにあり、他方のセンスアウトプットは、論理lowの電圧レベルにある、手段と、
選択的に駆動するための前記手段をアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号からセンスインプットを引き出すための手段と、
を備え、
前記第1バスおよび前記第2バスのうちの選択されていないバスを前記論理highの電圧レベルに保持するための手段と、
前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理AND演算を行なうための手段と、
をさらに備える、回路デバイス。 - デュアルリードオペレーションを行なうための手段、
をさらに備える請求項7に記載の回路デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/554,522 US7505342B2 (en) | 2006-10-30 | 2006-10-30 | Memory bus output driver of a multi-bank memory device and method therefor |
US11/554,522 | 2006-10-30 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009535411A Division JP2010508618A (ja) | 2006-10-30 | 2007-10-29 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014120789A Division JP5797813B2 (ja) | 2006-10-30 | 2014-06-11 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013093094A JP2013093094A (ja) | 2013-05-16 |
JP5563056B2 true JP5563056B2 (ja) | 2014-07-30 |
Family
ID=39323757
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009535411A Withdrawn JP2010508618A (ja) | 2006-10-30 | 2007-10-29 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
JP2012279827A Expired - Fee Related JP5563056B2 (ja) | 2006-10-30 | 2012-12-21 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
JP2014120789A Expired - Fee Related JP5797813B2 (ja) | 2006-10-30 | 2014-06-11 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009535411A Withdrawn JP2010508618A (ja) | 2006-10-30 | 2007-10-29 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014120789A Expired - Fee Related JP5797813B2 (ja) | 2006-10-30 | 2014-06-11 | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7505342B2 (ja) |
EP (1) | EP2082399B1 (ja) |
JP (3) | JP2010508618A (ja) |
KR (1) | KR101059270B1 (ja) |
CN (1) | CN101529520B (ja) |
AT (1) | ATE517416T1 (ja) |
WO (1) | WO2008055099A2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8472267B2 (en) * | 2010-12-20 | 2013-06-25 | Apple Inc. | Late-select, address-dependent sense amplifier |
US8767493B2 (en) * | 2011-06-27 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM differential voltage sensing apparatus |
US9377968B2 (en) | 2013-11-13 | 2016-06-28 | Sandisk Technologies Llc | Method and system for using templates to communicate with non-volatile memory |
US9430411B2 (en) | 2013-11-13 | 2016-08-30 | Sandisk Technologies Llc | Method and system for communicating with non-volatile memory |
US9390033B2 (en) | 2013-11-13 | 2016-07-12 | Sandisk Technologies Llc | Method and system for communicating with non-volatile memory via multiple data paths |
US10140044B2 (en) * | 2016-03-31 | 2018-11-27 | Qualcomm Incorporated | Efficient memory bank design |
US10043557B1 (en) * | 2017-10-10 | 2018-08-07 | Micron Technology, Inc. | Apparatuses and methods for parallel I/O operations in a memory |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
JPH023165A (ja) * | 1988-06-20 | 1990-01-08 | Hitachi Ltd | 半導体記憶装置 |
JPH02244479A (ja) * | 1989-03-16 | 1990-09-28 | Fujitsu Ltd | 半導体メモリ装置 |
JP2717712B2 (ja) * | 1989-08-18 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置 |
JP2938706B2 (ja) * | 1992-04-27 | 1999-08-25 | 三菱電機株式会社 | 同期型半導体記憶装置 |
GB9502646D0 (en) * | 1995-02-10 | 1995-03-29 | Texas Instruments Ltd | Bus maintenance circuit |
EP0798726B1 (en) * | 1996-03-29 | 2004-01-07 | STMicroelectronics S.r.l. | Programming and reading management architecture for memory devices, particularly for test purposes |
US5680365A (en) * | 1996-05-16 | 1997-10-21 | Mitsubishi Semiconductor America, Inc. | Shared dram I/O databus for high speed operation |
US6163863A (en) * | 1998-05-22 | 2000-12-19 | Micron Technology, Inc. | Method and circuit for compressing test data in a memory device |
JP2000021168A (ja) * | 1998-06-30 | 2000-01-21 | Fujitsu Ltd | 半導体メモリ及びこれを備えた半導体装置 |
US6378008B1 (en) * | 1998-11-25 | 2002-04-23 | Cypress Semiconductor Corporation | Output data path scheme in a memory device |
JP3784979B2 (ja) * | 1999-02-09 | 2006-06-14 | 株式会社東芝 | バス駆動回路 |
JP2001043671A (ja) * | 1999-07-28 | 2001-02-16 | Oki Micro Design Co Ltd | 半導体装置 |
US6487688B1 (en) * | 1999-12-23 | 2002-11-26 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
JP2002093159A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
US7234089B2 (en) * | 2001-10-27 | 2007-06-19 | Stmicroelectronics Limited | Tristate buses |
US6642749B1 (en) * | 2002-09-27 | 2003-11-04 | Lsi Logic Corporation | Latching sense amplifier with tri-state output |
US6822439B2 (en) * | 2003-01-30 | 2004-11-23 | Broadcom Corporation | Control of tristate buses during scan test |
US7280401B2 (en) * | 2003-07-10 | 2007-10-09 | Telairity Semiconductor, Inc. | High speed data access memory arrays |
-
2006
- 2006-10-30 US US11/554,522 patent/US7505342B2/en active Active
-
2007
- 2007-10-29 EP EP07863608A patent/EP2082399B1/en not_active Not-in-force
- 2007-10-29 WO PCT/US2007/082824 patent/WO2008055099A2/en active Application Filing
- 2007-10-29 JP JP2009535411A patent/JP2010508618A/ja not_active Withdrawn
- 2007-10-29 CN CN2007800388867A patent/CN101529520B/zh active Active
- 2007-10-29 AT AT07863608T patent/ATE517416T1/de not_active IP Right Cessation
- 2007-10-29 KR KR1020097011277A patent/KR101059270B1/ko active IP Right Grant
-
2012
- 2012-12-21 JP JP2012279827A patent/JP5563056B2/ja not_active Expired - Fee Related
-
2014
- 2014-06-11 JP JP2014120789A patent/JP5797813B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP2082399B1 (en) | 2011-07-20 |
ATE517416T1 (de) | 2011-08-15 |
KR101059270B1 (ko) | 2011-08-24 |
JP2013093094A (ja) | 2013-05-16 |
JP2014222556A (ja) | 2014-11-27 |
JP2010508618A (ja) | 2010-03-18 |
US7505342B2 (en) | 2009-03-17 |
KR20090077848A (ko) | 2009-07-15 |
US20080112243A1 (en) | 2008-05-15 |
CN101529520A (zh) | 2009-09-09 |
EP2082399A2 (en) | 2009-07-29 |
CN101529520B (zh) | 2013-04-03 |
JP5797813B2 (ja) | 2015-10-21 |
WO2008055099A3 (en) | 2008-12-04 |
WO2008055099A2 (en) | 2008-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5797813B2 (ja) | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 | |
JP4424770B2 (ja) | 半導体記憶装置 | |
CN109416919B (zh) | 重叠的预充电和数据写入 | |
JP3322411B2 (ja) | 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ | |
JP3322412B2 (ja) | 半導体メモリ | |
JP4014669B2 (ja) | 同期型半導体記憶装置 | |
KR101090040B1 (ko) | 반공유 감지 증폭기 및 글로벌 판독 라인 아키텍처를 포함하는, 데이터를 판독 및 기록하기 위한 메모리 디바이스, 및 메모리 디바이스를 구동시키는 방법 | |
KR100651892B1 (ko) | 반도체 메모리 장치 | |
US11227651B2 (en) | Static random access memory read path with latch | |
KR20150034613A (ko) | 메모리 소자 및 이러한 메모리 소자의 동작 방법 | |
US6714470B2 (en) | High-speed read-write circuitry for semi-conductor memory devices | |
JPH08195085A (ja) | データメモリ内のセンス増幅 | |
US7355881B1 (en) | Memory array with global bitline domino read/write scheme | |
KR100401490B1 (ko) | 로오 버퍼를 내장한 반도체 메모리 장치 | |
JP4338010B2 (ja) | 半導体集積回路装置 | |
KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
JP5034133B2 (ja) | 半導体記憶装置 | |
US6785187B2 (en) | Semiconductor device having integrated memory and logic | |
JP3992901B2 (ja) | 書込みインタラプト書込み機能を有する同期式dram半導体装置 | |
JP2001243794A (ja) | 半導体記憶装置 | |
US20030061446A1 (en) | Multi-way set associative cache memory | |
US20040081008A1 (en) | Semiconductor memory device with test mode and testing method thereof | |
JP3766710B2 (ja) | 半導体記憶装置 | |
JP2005063553A (ja) | 磁性体記憶装置 | |
JP2004288298A (ja) | 同期型dramのデータ書込方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131106 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131111 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131224 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140611 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5563056 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |