JP2000021168A - 半導体メモリ及びこれを備えた半導体装置 - Google Patents

半導体メモリ及びこれを備えた半導体装置

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JP2000021168A JP10185438A JP18543898A JP2000021168A JP 2000021168 A JP2000021168 A JP 2000021168A JP 10185438 A JP10185438 A JP 10185438A JP 18543898 A JP18543898 A JP 18543898A JP 2000021168 A JP2000021168 A JP 2000021168A
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sense
circuit
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direct
line
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Masahito Takita
雅人 瀧田
Masato Matsumiya
正人 松宮
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】簡単な構成を付加することにより、複数のメモ
リブロックでコラムデコーダ及びセンスバッファ回路を
共通に使用可能にする。 【解決手段】ダイレクトセンス活性化回路２０は、セン
ス回路列１２Ａに対して備えられ、メモリブロック０が
活性化されている時に、制御回路１８からの活性化され
たリード信号に応答してダイレクトセンス駆動線を活性
化する。ダイレクトセンス回路は、ダイレクトセンス駆
動線とリードデータバス線との間に直列接続されたコラ
ムゲート及びビット線電位により制御されるダイレクト
センスゲートを備えている。複数のメモリブロックがセ
ンス回路列１２Ａと直角な方向に配列され、コラムデコ
ーダ１３とセンスバッファ回路１５とがこれらメモリブ
ロックを挟むように配置され、ワードデコーダ１１がメ
モリブロックの一端側に配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、並列アクセス可能
なメモリブロックを複数備えた半導体メモリ及びこれを
備えた半導体装置に関する。
【０００２】
【従来の技術】図１８は、従来のシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）のコア部概略を示す。このコア部は、並
列動作による高速化のために、バンク０〜３を備えてい
る。外部からのバンクアドレス、ブロックアドレス及び
行アドレスがプリデコーダ１０でプリデコードされ、さ
らにワードデコーダ１１でデコードされて、例えば、バ
ンク０のセンスアンプ回路等を含むセンス回路の列１２
Ａと１２Ｂとの間に形成されたメモリブロック内の１行
がワード線ＷＬで選択される。この行の記憶内容がビッ
ト線上に読み出され、センス回路列１２Ａ及び１２Ｂに
より増幅される。より具体的には、例えばメモリセル１
４の記憶内容がビット線ＢＬ上に読み出され、センス回
路列１２Ｂ内のセンスアンプ回路１２２により増幅され
る。外部からの列アドレスがコラムデコーダ１３Ａでデ
コードされ、例えば、コラム選択線ＣＬによりセンス回
路列１２Ｂ内の選択されたコラムゲートがオンになって
ビット線ＢＬ上のデータがローカルデータバスＬＤＢに
読み出され、さらにグローバルデータバスＧＤＢを通っ
てセンスバッファ回路１５Ａで増幅される。
【０００３】
【発明が解決しようとする課題】しかし、バンク０〜３
に対しそれぞれコラムデコーダ１３Ａ〜１３Ｄを備える
必要がある。さらに、バンク０とバンク２との間に配置
されたセンスバッファ回路１５Ａの他に、バンク１とバ
ンク３との間に配置されたセンスバッファ回路１５Ｂを
備える必要がある。このため、チップ面積が増大し又は
記憶容量が制限される。また、アドレス線をアドレスバ
ッファレジスタからコラムデコーダ１３Ａ〜１３Ｄの各
々まで引き回す必要があるので、動作が遅延する。
【０００４】この問題を解決するための第１改良案を、
図１９に示す。このコア部では、バンク０〜３が１列に
並べて配置され、バンク０〜３を挟むようにコラムデコ
ーダ１３とセンスバッファ回路１５とが配置されてい
る。コラムデコーダ１３の出力端に接続されたコラム選
択線ＣＬにより、バンク０〜３の同一列のコラムゲート
が同時に選択される。もしグローバルデータバスＧＤＢ
をバンク０〜３について共通にすると、複数のバンクが
活性化されているときにグローバルデータバスＧＤＢ上
のデータが衝突するので、各バンク毎にグローバルデー
タバスＧＤＢを備えてこれをセンスバッファ回路１５に
接続する必要がある。また、並列動作する複数のバンク
の各々について図１８の場合よりも長いグローバルデー
タバスＧＤＢが使用されるので、消費電力が増加する。
【０００５】図２０は、グローバルデータバスＧＤＢを
バンク０〜３について共通にした第２改良案を示す。こ
の場合、活性化された複数のバンクからデータを時分割
で読み出してグローバルデータバスＧＤＢ上で衝突させ
ないようにするために、バンク０〜３の各列について、
独立なコラム選択線ＣＬをバンク毎に備える必要があ
る。このため、コラム選択線ＣＬの配線ピッチが従来の
１／４になって、配線間のショートなどの欠陥が発生し
易くなり、これを避けようとするとチップ面積が増大す
る。
【０００６】この問題を解説するために、図２１に示す
如く、バンク０〜３にそれぞれコラムデコーダ１３Ａ〜
１３Ｄを備えると、図１８の従来構成と類似の形とな
る。本発明の目的は、このような問題点に鑑み、簡単な
構成を付加することにより並列アクセス可能な複数のメ
モリブロックでコラムデコーダ及びセンスバッファ回路
を共通に使用することが可能な半導体メモリ及びこれを
備えた半導体装置を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】請求項
１では、独立に活性化されるメモリブロックが複数備え
られ、各メモリブロックについて、ビット線がダイレク
トセンス回路を介しリードデータバス線に接続されてい
る半導体メモリにおいて、リードコマンドに応答して、
所定期間活性化されるリード信号を生成する制御回路
と、該メモリブロックに対応して備えられ、対応する該
メモリブロックが活性化されている時に、活性化された
該リード信号に応答してダイレクトセンス駆動線を活性
化するダイレクトセンス活性化回路とを有し、この半導
体メモリによれば、ダイレクトセンス駆動線が非活性の
ときにコラム選択線が選択されても、コラムゲートがオ
フになるので、複数メモリブロックでコラムデコーダ及
びセンスバッファ回路を共通に使用して、複数メモリブ
ロックを並列アクセスしても、ダイレクトセンス駆動線
が活性になる期間がバンク間で異なれば、データバス上
のデータ衝突が避けられるという効果を奏する。
【０００８】請求項２の半導体メモリでは、請求項１に
おいて、上記ダイレクトセンス回路は、上記ダイレクト
センス駆動線と上記リードデータバス線との間に直列接
続されたコラムゲート及びダイレクトセンスゲートを有
し、該コラムゲートの制御入力端にはコラム選択線が接
続され、該ダイレクトセンスゲートを流れる電流が該ビ
ット線の電位により制御される。
【０００９】請求項３の半導体メモリでは、請求項２に
おいて、上記ダイレクトセンス駆動線の非活性電位は、
上記リードデータバス線がプリチャージ電位のときに上
記コラム選択線が活性化されても上記コラムゲートがオ
フになる電位であり、該ダイレクトセンス駆動線の活性
電位は、該コラム選択線が選択されると該コラムゲート
がオンになる電位である。
【００１０】請求項４の半導体メモリでは、請求項１に
おいて、１つの上記メモリブロックが活性化されてから
他の上記メモリブロックが活性化されるまでの期間は上
記所定期間以上である。この半導体メモリによれば、異
なるメモリブロックを連続的にアクセスすることができ
るという効果を奏する。
【００１１】請求項５の半導体メモリでは、請求項４に
おいて、上記メモリブロックは、該メモリブロックが選
択されたときに活性化されるセンス回路列の間の領域に
形成され、上記メモリブロックは、該メモリブロックが
選択されたときに活性化されるセンス回路列の間の領域
に形成され、上記ビット線上の信号を増幅するセンスア
ンプ回路の列及び上記ダイレクトセンス回路の列は該セ
ンス回路列に含まれ、上記ダイレクトセンス活性化回路
は各該センス回路列に対応して備えられている。
【００１２】請求項６の半導体メモリでは、請求項５に
おいて、上記コラムゲート及び上記ダイレクトセンスゲ
ートはいずれもＭＯＳトランジスタであり、上記ダイレ
クトセンス駆動線は、上記リードデータバス線のプリチ
ャージ電位で非活性になる。請求項７の半導体メモリで
は、請求項６において、上記ダイレクトセンス活性化回
路は、ブロック選択信号及び上記リード信号が供給され
る論理回路であり、上記ダイレクトセンス駆動線は該論
理回路の出力端に接続されている。
【００１３】請求項８の半導体メモリでは、請求項７に
おいて、上記ダイレクトセンス活性化回路は、上記ブロ
ック選択信号及び上記リード信号が供給される第１回路
と、入力端が該第１論理回路の出力端に接続され、出力
端に上記ダイレクトセンス駆動線が接続された駆動能力
増幅用の複数の第２回路とを有し、該第２回路が上記セ
ンス回路列内で分散して配置されている。
【００１４】この半導体メモリによれば、各第２回路の
負荷が小さくなるので、ダイレクトセンス活性化を開始
してから実際に開始されるまでの動作が、第２回路を備
えない構成よりも高速になるという効果を奏する。請求
項９の半導体メモリでは、請求項８において、上記複数
の第２回路の出力端が互いに独立している。
【００１５】請求項１０の半導体メモリでは、請求項８
において、上記複数の第２回路の一部又は全部の出力端
が互いに接続されている。この半導体装置によれば、第
２回路の負荷が平均化される。請求項１１の半導体メモ
リでは、請求項８において、上記第２回路は、出力を有
効／無効にする入力端を有し、この入力端に、コラムア
ドレスの上位ビットをデコードしたセグメント選択信号
が供給される。
【００１６】この半導体メモリによれば、選択されたセ
グメントに対応したダイレクトセンス駆動線のみ制御さ
れるので、消費電力が低減されるという効果を奏する。
請求項１２の半導体メモリでは、請求項５乃至１１のい
ずれかにおいて、上記複数のメモリブロックが上記セン
ス回路列と直角な方向へ配列され、該複数のメモリブロ
ックに共通のコラムデコーダとセンスバッファ回路とが
該複数のメモリブロックを挟むように配置され、ワード
線選択用ワードデコーダが各該メモリブロックのセンス
回路列長手方向一端側に配置され、該コラムデコーダ及
び該センスバッファ回路にそれぞれ接続されたコラム選
択線及びグローバルデータバスが該センス回路列と直角
な方向へ配線され、上記リードデータバスが該センス回
路列に沿って配線され、該リードデータバスが該グロー
バルデータバスに接続されている。
【００１７】この半導体メモリによれば、コラムデコー
ダとセンスバッファ回路とがそのコラム選択線及びグロ
ーバルデータバスと共に、複数のメモリブロックで共通
に使用されるので、記憶容量に対するチップ面積が従来
よりも小さくなるという効果を奏する。請求項１３の半
導体メモリでは、請求項１２において、上記ダイレクト
センス活性化回路は、上記センス回路列長手方向一端側
に配置されている。
【００１８】この半導体メモリによれば、空き領域が有
効利用されるという効果を奏する。請求項１４の半導体
装置では、請求項１乃至１３のいずれか１つに記載の半
導体メモリを有する。
【００１９】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係る
シンクロナスＤＲＡＭの概略を示す。斜線部は、後述の
センスアンプ回路等を含むセンス回路の列である。
【００２０】このシンクロナスＤＲＡＭでは、バンク０
〜３がセンス回路列と直角な方向に並べて配置され、バ
ンク０〜３を挟むようにコラムデコーダ１３とセンスバ
ッファ回路１５とが配置されている。バンク０は、セン
ス回路列１２Ａ〜１２Ｃと、センス回路列１２Ａと１２
Ｂとの間のメモリブロック０と、センス回路列１２Ｂと
１２Ｃとの間のメモリブロック１とを備えている。各メ
モリブロックに対応して、ワードデコーダが備えられ、
例えばワードデコーダ１１は、メモリブロック０に対応
している。メモリブロック１はアドレス範囲を除きメモ
リブロック０と同じであり、バンク１〜３についても、
アドレス範囲を除きバンク０と同じである。
【００２１】外部からのアドレスＡＤＤＲは、信号レベ
ルインターフェース用のバッファゲート１６Ａを介して
アドレスバッファレジスタ１７Ａ及び１７Ｂに供給され
る。外部からのチップセレクト信号＊ＣＳ（＊は、低レ
ベルのときアクティブであることを示しており、以下同
様。）、ロウアドレスストローブ信号＊ＲＡＳ、コラム
アドレスストローブ信号＊ＣＡＳ、ライトイネーブル信
号＊ＷＥ、クロックイネーブル信号ＣＫＥ及びクロック
ＣＬＫは、バッファゲート１６Ｂを介して制御回路１８
に供給される。符号に付した＊は、信号が低レベルの時
に活性であることを示している。制御回路１８は、制御
信号＊ＣＳ、＊ＲＡＳ、＊ＣＡＳ、＊ＷＥ及びＣＫＥと
アドレスの一部との組の値により定まるコマンドに応じ
て、各種制御信号を生成する。
【００２２】制御回路１８は、アクティベイトコマンド
ＡＣＴ発行に応答してアドレスバッファレジスタ１７Ａ
にラッチ信号を供給することにより、バンクアドレス、
バンク内ブロックアドレス及びブロック内行アドレスを
アドレスバッファレジスタ１７Ａに保持させる。アドレ
スバッファレジスタ１７Ａの出力はプリデコーダ１０で
プリデコードされ、さらにワードデコーダ１１を含むワ
ードデコーダでデコードされて、選択されたバンク、ブ
ロック及びセクション内のワード線ＷＬが立ち上げられ
る。
【００２３】図２は、図１中のバンク０の一部を示す。
センス回路群１２Ａ１及び１２Ａ２はセンス回路列１２
Ａの一部であり、センス回路群１２Ｂ１及び１２Ｂ２は
センス回路列１２Ｂの一部である。図２では簡単化のた
めに、各センス回路群が４つのセンス回路Ｓ／Ａで構成
されている場合を示している。メモリセルアレイは、セ
ンス回路列と直角な方向の線でセクションに区分けされ
る。セクションの幅はセンス回路群１２Ａ１の長さに対
応している。例えば、センス回路群１２Ａ１と１２Ｂ１
との間の不図示のメモリセルアレイがバンク０、ブロッ
ク０及びセクション０であり、センス回路群１２Ａ２と
１２Ｂ２との間の不図示のメモリセルアレイがバンク
０、ブロック０及びセクション１であり、他のメモリ領
域についても同様である。
【００２４】各セクションにワード線駆動能力増幅用の
バッファゲートが配置されており、ワードデコーダ１１
の出力は同一ブロック内のバッファゲート１１１及び１
１２を含む全てのバッファゲートの入力端に供給され、
各バッファゲートの出力が対応するセクション内のワー
ド線に供給される。図２中の一点鎖線はワード線であ
り、点線はコラム選択線であり、センス回路から左右方
向に延びた実線はビット線である。
【００２５】バンク０、ブロック０かつセクション０の
付近の構成例を図３に示す。図３では簡単化のために、
行アドレスが３ビットの場合を示している。プリデコー
ダ１０では、バンクアドレスが２ビットデコーダ１０１
でデコードされてバンク選択信号ＢＮＫ０〜ＢＮＫ３が
生成され、ブロックアドレスが１ビットデコーダ１０２
でデコードされてブロック選択信号ＢＬＫ０及びＢＬＫ
１が生成され、行アドレスが３ビットデコーダ１０３で
デコードされる。
【００２６】ワードデコーダ１１は、バンク０及びブロ
ック０が選択されたときに３ビットデコーダ１０３の出
力に対応したワード線ＷＬを立ち上げるための８個の３
入力アンドゲートと、複数バンク並列アクセスを可能に
するためにその出力を保持する８個のＲＳフリップフロ
ップとを備えている。図１に戻って、ワード線ＷＬの立
ち上がりにより、ワード線ＷＬに沿った行の記憶内容が
ビット線上に読み出され、センス回路列１２Ａ及び１２
Ｂにより増幅される。より具体的には、例えばメモリセ
ル１４の記憶内容がビット線ＢＬ上に読み出され、セン
ス回路列１２Ｂ内のセンスアンプ回路１２２により増幅
される。
【００２７】制御回路１８は、リードコマンドＲＥＡＤ
発行に応答してアドレスバッファレジスタ１７Ｂにラッ
チ信号を供給することにより、セクションアドレス及び
セクション内行アドレスをアドレスバッファレジスタ１
７Ｂに保持させる。アドレスバッファレジスタ１７Ｂの
出力はコラムデコーダ１３でデコードされて、選択され
たコラム選択線ＣＬによりコラムゲートがオンにされ
る。これにより、例えば、ビット線ＢＬ上のデータが、
センス回路列に沿ったローカルデータバスＬＤＢに読み
出され、さらにこれと直角な方向のグローバルデータバ
スＧＤＢを通ってセンスバッファ回路１５Ａで増幅され
る。センスバッファ回路１５の出力は、信号レベルイン
ターフェース用のＩ／Ｏバッファゲート回路１９を介し
ＤＡＴＡとして外部に取り出される。
【００２８】図４は、図２中の例えばセンス回路１２Ｐ
及び１２Ｑの構成例を示す。センス回路１２Ｐと１２Ｑ
とは同一構成であるが、両者間の接続関係を示すために
センス回路１２Ｑを記載している。センス回路１２Ｐで
は、相補的なビット線ＢＬＭと＊ＢＬＭとの間にプリチ
ャージ回路１２１、センスアンプ回路１２２、ダイレク
トセンス回路１２３及びコラムゲート回路１２４が接続
されている。ビット線ＢＬＭ及び＊ＢＬＭの一端側に
は、転送ゲート１２５を介してブロック１のビット線Ｂ
Ｌ１及び＊ＢＬ１に接続され、ビット線ＢＬＭ及び＊Ｂ
ＬＭの他端側には、転送ゲート１２６を介してブロック
０のビット線ＢＬ０及び＊ＢＬ０に接続されている。図
１のセンス回路列１２Ａ内のセンス回路は、センス回路
１２Ｐから転送ゲート１２６を省略した構成と同一であ
り、図１のセンス回路列１２Ｃ内のセンス回路は、セン
ス回路１２Ｐから転送ゲート１２５を省略した構成と同
一である。転送ゲート１２５は、ブロック１が選択され
たときにオンにされ、転送ゲート１２６は、ブロック０
が選択されたときにオンにされる。
【００２９】センス回路１２Ｐは、センスアンプ回路１
２２がＣＭＯＳトランジスタで構成され、その他は高集
積化のためにＮＭＯＳトランジスタで構成されている。
プリチャージ回路１２１は、ビット線リセット信号ＢＲ
Ｓを高レベルにすることによりビット線ＢＬＭと＊ＢＬ
Ｍとをショートし、且つ、内部電源電位Ｖｉｉの半分で
ある電位Ｖｉｉ／２をビット線ＢＬＭ及び＊ＢＬＭに印
加する。センスアンプ回路１２２はフリップフロップ型
であり、不図示の信号線で活性化／非活性化される。
【００３０】ダイレクトセンス回路１２３では、リード
データバス線＊ＲＤＢとダイレクトセンス駆動線＊ＲＤ
Ｘ１との間にコラムゲートＰ１とダイレクトセンスゲー
トＰＲとが直列接続され、リードデータバス線ＲＤＢと
ダイレクトセンス駆動線＊ＲＤＸ１との間にコラムゲー
トＰ２とダイレクトセンスゲートＰＲＸとが直列接続さ
れている。ダイレクトセンスゲートＰＲ及びＰＲＸのゲ
ート電極はそれぞれビット線ＢＬＭ及び＊ＢＬＭに接続
され、コラムゲートＰ１及びＰ２のゲート電極はコラム
選択線ＣＬ２に接続されている。
【００３１】リードデータバス線ＲＤＢ及び＊ＲＤＢ
は、図１のセンスバッファ回路１５により高レベルにプ
リチャージされる。ダイレクトセンス駆動線＊ＲＤＸ１
は通常、高レベルにされる。この状態では、コラム選択
線ＣＬ２が選択されて高レベルになっても、コラムゲー
トＰ１及びＰ２はオフになる。したがって、複数バンク
を並列アクセスしても、ダイレクトセンス駆動線が低レ
ベルになる期間がバンク間で異なればデータバス上のデ
ータ衝突が避けられる。ダイレクトセンス駆動線＊ＲＤ
Ｘ１を低レベルにした状態で、コラム選択線ＣＬ２が選
択されて高レベルになると、コラムゲートＰ１及びＰ２
がオンになり、ダイレクトセンスゲートＰＲ及びＰＲＸ
にはそれぞれＢＬＭ０及び＊ＢＬＭ０の電位に応じた電
流がダイレクトセンス駆動線＊ＲＤＸ１側へ流れる。
【００３２】コラムゲート回路１２４では、ビット線Ｂ
ＬＭとライトデータバス線ＷＤＢとの間にライト用コラ
ムゲートＰＷとコラムゲートＰ３とが直列接続され、ビ
ット線＊ＢＬＭとライトデータバス線＊ＷＤＢとの間に
ライト用コラムゲートＰＷＸとコラムゲートＰ４とが直
列接続されている。コラムゲートＰ３及びＰ４のゲート
電極はコラム選択線ＣＬ２に接続され、ライト用コラム
ゲートＰＷ及びＰＷＸのゲート電極は、コラム選択線Ｃ
Ｌ２とライト信号との論理積ＣＬＷ２が供給される。リ
ード時には、ライト用コラム選択信号ＣＬＷ２が常に低
レベルでライト用コラムゲートＰＷ及びＰＷＸがオフに
なっている。ライト時には、コラム選択線ＣＬ２が選択
されて高レベルになると、信号ＣＬＷ２も高レベルにな
って、コラムゲートＰ３、Ｐ４、ライト用コラムゲート
ＰＷ及びＰＷＸがオンになる。
【００３３】リードデータバス線ＲＤＢ及び＊ＲＤＢ並
びにライトデータバス線ＷＤＢ及び＊ＷＤＢは上述のロ
ーカルデータバスＬＤＢを構成しており、それぞれグロ
ーバルデータバスＧＤＢの線ＧＲＤＢ、＊ＧＲＤＢ、Ｇ
ＷＤＢ及び＊ＧＷＤＢに接続されている。図１に戻っ
て、センス回路列１２Ａ、１２Ｂ及び１２Ｃの長手方向
一端側にはそれぞれ、ダイレクトセンス活性化回路２
０、２１及び２２が形成されている。ダイレクトセンス
活性化回路２０、２１及び２２はそれぞれ、対応するセ
ンス回路列が活性化された後、リードコマンドに応答し
て１クロックサイクルの間、ダイレクトセンス回路のダ
イレクトセンス駆動線、例えば図４のダイレクトセンス
駆動線＊ＲＤＸ１を低レベルにすることにより、ダイレ
クトセンス回路を活性化するためのものである。
【００３４】ダイレクトセンス活性化回路２０では、例
えば図５に示す如く、アンドゲート２０１にバンク選択
信号ＢＮＫ０及びリード信号ＲＤＺが供給され更にブロ
ック選択信号ＢＬＫ０をフリップフロップで保持したも
のが供給され、アンドゲート２０１の出力端にインバー
タ２０３が接続されている。リード信号ＲＤＺは、図１
の制御回路１８により生成され、図７に示す如くリード
コマンドＲＥＡＤに応答して１クロックサイクルの間高
レベルになる。
【００３５】ダイレクトセンス活性化回路２０は、例え
ばＣＭＯＳ回路であり、図６に示す如く構成されてい
る。図６中、２０１１、２０１２、２０１６及び２０３
１はＰＭＯＳトランジスタであり、２０１３、２０１
４、２０１７及び２０３２はＮＭＯＳトランジスタであ
る。ＮＭＯＳトランジスタ２０１４のゲートには、アン
ドゲート２０１５の出力端が接続されている。ＰＭＯＳ
トランジスタ２０１１及び２０１３のゲートにはリード
信号ＲＤＺが供給され、アンドゲート２０１５にはバン
ク選択信号ＢＮＫ０、及び、ブロック選択信号ＢＬＫ０
をＤフリップフロップ回路２０２で保持したものが供給
される。Ｄフリップフロップ回路２０２は、後述のセッ
ト信号の立ち上がりで信号ＢＮＫ０を保持し、リセット
信号ＲＳで出力が低レベルにされる。インバータ２０３
のトランジスタサイズは、アンドゲート２０１のそれよ
りも大きい。
【００３６】図５において、ダイレクトセンス活性化回
路２０の出力端からダイレクトセンス活性化信号＊ＲＤ
Ｘ０が取り出され、センス回路列１２Ａ内の各Ｓ／Ａ内
のダイレクトセンス回路に接続されている。このような
構成により、ダイレクトセンス活性化回路２０は、バン
ク０のブロック０が選択さたれ後、リードコマンドに応
答して１クロックサイクルの間、ダイレクトセンス活性
化信号（ダイレクトセンス駆動線）＊ＲＤＸ０を低レベ
ルにする。
【００３７】同様に図２において、ダイレクトセンス活
性化回路２１は、バンク０のブロック０又は１が選択さ
たれ後、リードコマンドに応答して１クロックサイクル
の間、ダイレクトセンス活性化信号＊ＲＤＸ１を低レベ
ルにする。ダイレクトセンス活性化回路２２は、バンク
０のブロック１が選択さたれ後、リードコマンドに応答
して１クロックサイクルの間、ダイレクトセンス活性化
信号＊ＲＤＸ２を低レベルにする。ダイレクトセンス活
性化回路２１及び２２の出力＊ＲＤＸ１及び＊ＲＤＸ２
はそれぞれセンス回路列１２Ｂ及び１２Ｃ内の各Ｓ／Ａ
のダイレクトセンス回路１２３に、上述のように接続さ
れている。
【００３８】次に、上記の如く構成された本第１実施形
態の動作を、図７を参照して説明する。図７は、バンク
０のアクセスが開始されてから１クロックサイクル後
に、バンク１のアクセスが開始される場合を示してい
る。図中の（）内はバンクナンバーである。なお、（）
付符号は、タイムチャートにのみ記載されている。初期
状態として、ビット線は電位Ｖｉｉ／２にプリチャージ
され、ローカルデータバスＬＤＢ及びグローバルデータ
バスＧＤＢは電位Ｖｉｉにプリチャージされている。
【００３９】（１）アクティベイトコマンドＡＣＴ
（０）に対する動作 制御回路１８は、クロックＣＬＫの立ち上がり時点Ｔ０
でのアクティベイトコマンドＡＣＴ（０）発行に応答し
て、アドレスバッファレジスタ１７Ａにラッチ信号を供
給することにより、バンクアドレス、バンク内ブロック
アドレス及びブロック内行アドレスをアドレスバッファ
レジスタ１７Ａに保持させる。
【００４０】制御回路１８は、ビット線プリチャージ動
作を終了し、時点Ｔ０から所定時間経過した時点Ｔ１
で、図３のワードデコーダ１１を含むバンク０のワード
デコーダのＲＳフリップフロップ並びにダイレクトセン
ス活性化回路２０を含むバンク０のダイレクトセンス活
性化回路のフリップフロップにセット信号を供給して、
選択されたワード線ＷＬ（０）の電位を立ち上げさせる
と共に、ブロック選択信号をフリップフロップに保持さ
せる。これにより、ワード線ＷＬ（０）に沿った行のメ
モリセルの内容がビット線対ＢＬ（０）及び＊ＢＬ
（０）上に読み出される。活性化されている各バンクの
バンクアドレスの保持は、図１の制御回路１８内で行わ
れる。
【００４１】制御回路１８は、時点Ｔ１から所定時間経
過した時点Ｔ２で、選択されたメモリブロックに対する
センスアンプ回路、例えば図１のセンス回路列１２Ａ及
び１２Ｂ内の全センスアンプ回路が活性化されて、ビッ
ト線ＢＬ（０）と＊ＢＬ（０）との電位差が増幅され
る。図７では、ビット線ＢＬ（０）及び＊ＢＬ（０）が
それぞれ高レベル及び低レベルになる場合を示してい
る。
【００４２】上述のように活性化しているバンク０のバ
ンクアドレス、ブロックアドレス及びワード線選択が保
持されているので、次のクロックＣＬＫの立ち上がり時
点で他のバンクを活性化して並列処理を行うことが可能
となる。 （２）アクティベイトコマンドＡＣＴ（１）に対する動
作 制御回路１８は、次のクロックＣＬＫの立ち上がり時点
Ｕ０でのアクティベイトコマンドＡＣＴ発行に応答し
て、アドレスバッファレジスタ１７Ａにラッチ信号を供
給することにより、バンクアドレス、バンク内ブロック
アドレス及びブロック内行アドレスをアドレスバッファ
レジスタ１７Ａに保持させる。時点Ｕ１及びＵ２での動
作は、上記時点Ｔ１及びＴ２での動作と同様である。図
７では、センスアンプ回路での増幅によりビット線ＢＬ
（１）及び＊ＢＬ（１）がそれぞれ高レベル及び低レベ
ルになる場合を示している。
【００４３】（３）リードコマンドＲＥＡＤ（０）に対
する動作 制御回路１８は、クロックＣＬＫの立ち上がり時点Ｔ３
でのリードコマンドＲＥＡＤ（０）発行に応答して、ア
ドレスバッファレジスタ１７Ｂにラッチ信号を供給する
ことにより、セクションアドレス及びセクション内行ア
ドレスをアドレスバッファレジスタ１７Ｂに保持させ、
図３の２ビットデコーダに、上述のように保持しておい
たバンク０のアドレスを供給し、また、リード信号ＲＤ
Ｚ（０）を立ち上げる。リード信号ＲＤＺ（０）の立ち
上がりに応答して、時点Ｔ４で、バンク０内の選択ブロ
ックに対応したダイレクトセンス活性化信号＊ＲＤＸ
（０）、例えば図２の信号＊ＲＤＸ０及び＊ＲＤＸ１が
立ち下がる。また、制御回路１８からのタイミング信号
により、センスバッファ回路１５によるデータバスのプ
リチャージが解除されると共に、コラムデコーダ１３の
出力ＣＬ（０）が時点Ｔ５から所定期間有効になる。こ
れにより、ビット線ＢＬ（０）及び＊ＢＬ（０）上のデ
ータがローカルデータバスＬＤＢに読み出される。
【００４４】例えば図４において、リードデータバス線
ＲＤＢ及び＊ＲＤＢが高レベル、ビット線ＢＬ０及び＊
ＢＬ０がそれぞれ高レベル及び低レベルの状態で、ダイ
レクトセンス回路１２３のコラムゲートＰ１及びＰ２が
オンになり、リードデータバス線＊ＲＤＢ上の正電荷が
コラムゲートＰ１及びダイレクトセンスゲートＰＲを通
ってダイレクトセンス駆動線＊ＲＤＸ１へ流れ、リード
データバス線＊ＲＤＢの電位が低下する。この際、バン
ク１のダイレクトセンス活性化信号＊ＲＤＸ（１）及び
コラム選択線ＣＬ（１）はそれぞれ高レベル及び低レベ
ルであるので、データバス上でのデータ衝突は生じな
い。
【００４５】ローカルデータバスＬＤＢ上のデータはさ
らに、グローバルデータバスＧＤＢを通ってセンスバッ
ファ回路１５で増幅され、Ｉ／Ｏバッファゲート回路１
９を介しＤＡＴＡとして外部に取り出される。コラム選
択線ＣＬ（０）の立ち下がりに応答して、センスバッフ
ァ回路１５によりデータバス（ローカルデータバスＬＤ
Ｂ及びグローバルデータバスＧＤＢ）が電位Ｖｉｉにプ
リチャージされる。
【００４６】（４）リードコマンドＲＥＡＤ（１）に対
する動作 制御回路１８は、次のクロックＣＬＫの立ち上がり時点
Ｕ３でのリードコマンドＲＥＡＤ（１）発行に応答し
て、リードコマンドＲＥＡＤ（０）発行に対する上記動
作と同様な動作がバンク１に関し行われる。バンク０の
ダイレクトセンス活性化信号＊ＲＤＸ（０）及びコラム
選択線ＣＬ（０）はそれぞれ高レベル及び低レベルであ
るので、グローバルデータバスＧＤＢ上でのデータ衝突
は生じない。
【００４７】（５）プリチャージコマンドＰＲＥ（０）
に対する動作 制御回路１８は、クロックＣＬＫの立ち上がり時点Ｔ６
でのプリチャージコマンドＰＲＥ（０）発行に応答し
て、図３のワードデコーダ１１を含むバンク０のワード
デコーダのＲＳフリップフロップにリセット信号を供給
して、選択されているワード線ＷＬの電位を立ち下げさ
せ、次に、センスアンプ回路を非活性にさせ、さらに、
ビット線リセット信号ＢＲＳを高レベルにしてビット線
電位をＶｉｉ／２にリセットさせる。
【００４８】このような動作により、図１においてコラ
ムデコーダ１３及びセンスバッファ回路１５をバンク０
〜３間で共通に使用することが可能となる。なお、コラ
ムアドレスをクロック毎に変化させて同一バンク内同一
行のメモリセルを連続的に読み出す場合には、ダイレク
トセンス駆動線はこの間、低レベルにされる。
【００４９】［第２実施形態］１つのセンス回路列のセ
ンス回路数は、実際には例えば５１２であり、図５のダ
イレクトセンス活性化回路２０の負荷が大きく、ダイレ
クトセンス活性化開始動作から実際に活性化されるまで
の動作が遅くなる原因となる。そこで、本発明の第２実
施形態では、図１０に示す如く、センス回路群１２Ａ１
〜１２Ａ４に対してそれぞれ駆動能力増幅用かつ論理値
反転用のインバータ２０３１〜２０３４を分散配置し、
回路２０Ａのアンドゲート２０１の出力ＲＤＭをインバ
ータ２０３１〜２０３４に供給し、インバータ２０３１
〜２０３４の出力端をそれぞれセンス回路群１２Ａ１〜
１２Ａ４内のダイレクトセンス回路の上記ダイレクトセ
ンス駆動線に接続している。＊ＲＤＸ０１〜＊ＲＤＸ０
４はそれぞれインバータ２０３１〜２０３４から出力さ
れるダイレクト信号活性化信号である。
【００５０】このような構成により、ダイレクトセンス
活性化動作が第１実施形態よりも高速になる。図８は、
この第２実施形態に係る図２に対応した部分を示す。図
９は、図８の一部の構成例を示す。図１１（Ａ）及び
（Ｂ）は、図１０の回路の変形例を示す。
【００５１】図１１（Ａ）では、センス回路群１２Ａ１
〜１２Ａ４の各々を挟むようにインバータ２０３１〜２
０３５を配置し、アンドゲート２０１の出力ＲＤＭをイ
ンバータ２０３１〜２０３５に供給し、インバータ２０
３１〜２０３５の出力端を、共通に接続しかつセンス回
路群１２Ａ１〜１２Ａ４内のダイレクトセンス回路の上
記ダイレクトセンス駆動線に接続している。インバータ
２０３１及び２０３５の駆動能力はいずれも、互いに等
しいインバータ２０３２〜２０３４のそれの半分でよ
い。
【００５２】図１０の構成ではインバータを１つ追加す
ることができないが、この変形例によれば、インバータ
２０３５を追加して有効利用でき、図１０の場合よりも
ダイレクトセンス活性化が高速化される。図１１（Ｂ）
では、センス回路群１２Ａ１と１２Ａ２との間にインバ
ータ２０３２を配置し、センス回路群１２Ａ３と１２Ａ
４との間にインバータ２０３４を配置し、アンドゲート
２０１の出力ＲＤＭをインバータ２０３２及び２０３４
に供給し、インバータ２０３２の出力端をセンス回路群
１２Ａ１及び１２Ａ２の上記ダイレクトセンス駆動線に
接続し、インバータ２０３４の出力端をセンス回路群１
２Ａ３及び１２Ａ４の上記ダイレクトセンス駆動線に接
続している。＊ＲＤＸ０１及び＊ＲＤＸ０３はそれぞれ
インバータ２０３２及び２０３４から出力されるダイレ
クト信号活性化信号である。
【００５３】この変形例によれば、センス回路群１２Ａ
１及び１２Ａ３の長手方向一端側が空くので、ダイレク
トセンス活性化の高速動作を実現するとともに、この空
き領域に他の回路を配置することが可能となる。図１２
（Ａ）及び（Ｂ）は、図１０の回路の他の変形例を示
す。図１２（Ａ）では、センス回路群１２Ａ１〜１２Ａ
４の各々について、長手方向両側に駆動能力増幅用かつ
論理値反転用のインバータを備えている。そして、アン
ドゲート２０１の出力ＲＤＭをインバータ２０３１〜２
０３８に供給し、センス回路群を挟む２個のインバータ
出力端をセンス回路群内の上記ダイレクトセンス駆動線
に接続している。
【００５４】この変形例によれば、図１１（Ａ）の場合
よりもダイレクトセンス活性化が高速化される。図１２
（Ｂ）では、図１１（Ａ）においてインバータ２０３２
及び２０３４を省略した構成になっている。この変形例
によれば、図１１（Ｂ）の場合よりもダイレクトセンス
活性化が高速化される。
【００５５】［第３実施形態］図１０のように駆動対象
を分割しても、不使用のセンス回路のダイレクトセンス
駆動線まで駆動するので、無駄な電力が消費される。そ
こで、本発明の第３実施形態では、図１４に示す如く、
図１０のインバータ２０３１〜２０３４の代わりにナン
ドゲート２０４１〜２０４４を用い、ナンドゲート２０
４１〜２０４４の一方の入力端にアンドゲート２０１の
出力ＲＤＭを供給し、ナンドゲート２０４１〜２０４４
の他方の入力端にそれぞれ、出力を有効／無効にするた
めのセクション選択信号ＳＥＧ０〜ＳＥＧ３を供給して
いる。
【００５６】例えばセグメント０が選択された場合に
は、セクション選択信号ＳＥＧ０〜ＳＥＧ３のうちＳＥ
Ｇ０のみが高レベルとなって、ナンドゲート２０４１が
インバータとして機能し、すなわちナンドゲート２０４
１の出力が有効になり、かつ、ナンドゲート２０４２〜
２０４４の出力がアンドゲート２０１の出力によらず高
レベルを維持して無効になる。
【００５７】これにより、選択されたセグメント０のセ
ンス回路群の上記ダイレクトセンス駆動線のみ制御され
るので、消費電力が低減される。図１５は、セクション
選択信号ＳＥＧ０〜ＳＥＧ３を生成するコラムデコーダ
１３の一部の構成例を示す。図１５では簡単化のため
に、図１のアドレスバッファレジスタ１７Ｂが４ビット
であるとしている。
【００５８】この４ビットの上位２ビット及び下位２ビ
ットがそれぞれセグメントアドレス及びセグメント内行
アドレスとしてプリデコーダ１３１の２ビットデコーダ
１３１１及び１３１２に供給される。２ビットデコーダ
１３１１からセクション選択信号ＳＥＧ０〜ＳＥＧ３が
出力される。セクション選択信号ＳＥＧ０は、２ビット
デコーダ１３１２の出力と共にゲート回路１３２に供給
されて、セグメント０内のコラム選択信号が生成され
る。セグメント１〜３内のコラム選択信号についても同
様である。
【００５９】図１３は、この第３実施形態に係る図３に
対応した回路を示す。図１６は、図７に対応したタイム
チャートを示す。図１６において、クロックＣＬＫの立
ち上がり時点Ｔ３でのリードコマンドＲＥＡＤ（０）に
応答して図１の制御回路１８からアドレスバッファレジ
スタ１７Ｂにラッチ信号が供給され、これによりセグメ
ント選択信号ＳＥＧ（０）が高レベルに遷移する。次の
クロックＣＬＫの立ち上がり時点Ｕ３でのリードコマン
ドＲＥＡＤ（１）に応答して図１の制御回路１８からア
ドレスバッファレジスタ１７Ｂにラッチ信号が供給さ
れ、これによりセグメント選択信号ＳＥＧ（０）が低レ
ベルに遷移すると共にセグメント選択信号ＳＥＧ（１）
が高レベルに遷移する。他の点は、図７と同一である。
【００６０】図１７は、図１４の回路の変形例を示す。
この回路では、図１２（Ａ）のインバータ２０３１〜２
０３８をそれぞれナンドゲート２０４１〜２０４８で置
き換え、図１４の考え方を適用している。例えばセグメ
ント０が選択された場合には、ナンドゲート２０４１〜
２０４８のうち、センス回路群１２Ａ１の長手方向両側
に配置されたナンドゲート２０４１及び２０４２のみが
インバータとして機能する。同様な変形例は他にも種々
のものが考えられるが、以上の説明から明らかであるの
で、その説明を省略する。
【００６１】なお、本発明には外にも種々の変形例が含
まれる。例えば、ダイレクトセンス活性化回路をメモリ
ブロック毎に備え、これをメモリブロックの両側のセン
ス回路列で共通に用いてもよい。ダイレクトセンス活性
化回路は、メモリブロックをワードデコーダとで挟む位
置に形成してもよい。１バンク内のメモリブロックは１
つであってもよい。この場合、バンク０＝ブロック０と
なる。
【００６２】ランダムアクセスの場合にダイレクトセン
ス駆動線を活性化する期間は、１クロックサイクル以下
が好ましいが、１クロックサイクル以上であっても、１
つのバンクから他のバンクに切り換える期間を長くする
ことにより、データバス上でのデータ衝突を避けること
ができる。図７及び図１６では、アクティベイトコマン
ドＡＣＴ（０）発行からリードコマンドＲＥＡＤ（０）
発行までが３クロックサイクルであるので３バンクまで
しか連続的にバンクを活性化することができないが、こ
れを４クロックサイクルにしてバンク０〜３をクロック
活性化可能にしてもよいことは勿論である。
【００６３】上記実施形態では、ダイレクトセンス駆動
線が低レベル（グランド電位ＧＮＤ）で活性になる場合
を説明したが、コラムゲートをオンにしてもダイレクト
センスゲートがオフになるダイレクトセンス駆動線の電
位が非活性電位であり、コラムゲートをオンするとダイ
レクトセンスゲートが機能するダイレクトセンス駆動線
の電位が活性電位である。例えば、図４のダイレクトセ
ンス回路１２３において、ＮＭＯＳトランジスタＰ１、
Ｐ２、ＰＲ及びＰＲＸをＰＭＯＳトランジスタで置き換
え、リードデータバス線ＲＤＢ及び＊ＲＤＢのプリチャ
ージ電位を０Ｖにすれば、上記実施形態の活性電位と非
活性電位とを逆にすることができる。
【００６４】本発明が適用される半導体メモリとして
は、センスアンプ回路は必須ではなく、また、ビット線
は対になっていなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシンクロナスＤＡ
ＲＭの概略ブロック図である。
【図２】図１中のバンク０の一部を示すブロック図であ
る。
【図３】図１の一部の構成例を示す図である。
【図４】図２中のセンス回路群の一部の構成例を示す図
である。
【図５】図１中の１つのセンス回路列とこれに対するダ
イレクトセンス活性化回路とを示す図である。
【図６】図５中のダイレクトセンス活性化回路の構成例
を示す図である。
【図７】異なるバンクのアクセスが連続する場合の動作
を示すタイムチャートである。
【図８】本発明の第２実施形態に係る図２に対応した部
分を示すブロック図である。
【図９】図８の一部の構成例を示す図である。
【図１０】本発明の第２実施形態に係る図２に対応した
回路を示す図である。
【図１１】（Ａ）及び（Ｂ）は図１０の回路の変形例を
示す図である。
【図１２】（Ａ）及び（Ｂ）は図１０の回路の他の変形
例を示す図である。
【図１３】本発明の第３実施形態に係る図３に対応した
回路を示す図である。
【図１４】本発明の第３実施形態に係る図２に対応した
回路を示す図である。
【図１５】セグメント選択信号を生成するコラムデコー
ダの一部の構成例を示す図である。
【図１６】本発明の第３実施形態の図７に対応したタイ
ムチャートである。
【図１７】図１４の回路の変形例を示す図である。
【図１８】従来のシンクロナスＤＲＡＭのコア部概略ブ
ロック図である。
【図１９】図１８のシンクロナスＤＲＡＭのコア部の第
１改良案を示す図である。
【図２０】図１８のシンクロナスＤＲＡＭのコア部の第
２改良案を示す図である。
【図２１】図１８のシンクロナスＤＲＡＭのコア部の第
３改良案を示す図である。
【符号の説明】
１０、１３１ プリデコーダ １１ ワードデコーダ １１１、１１２ バッファゲート １２Ａ〜１２Ｃ センス回路列 １２Ａ１〜１２Ａ４、１２Ｂ１、１２Ｂ２ センス回路
群 １２Ｐ、１２Ｑ センス回路 １２１ プリチャージ回路 １２２ センスアンプ回路 １２３ ダイレクトセンス回路 １２４ コラムゲート回路 １３ コラムデコーダ １３２ ゲート回路 １４ メモリセル １５ センスバッファ回路 １６Ａ、１６Ｂ バッファゲート １７Ａ、１７Ｂ アドレスバッファレジスタ １８ 制御回路 １９ Ｉ／Ｏバッファゲート回路 ２０〜２２ ダイレクトセンス活性化回路 Ｐ１〜Ｐ４ コラムゲート ＰＲ、ＰＲＸ ダイレクトセンスゲート ＰＷ、ＰＷＸ ライト用コラムゲート ＢＬ、＊ＢＬ、ＢＬ（０）、＊ＢＬ（０）、ＢＬ
（１）、＊ＢＬ（１）、ＢＬＭ、＊ＢＬＭ、ＢＬ０、＊
ＢＬ０、ＢＬ１、＊ＢＬ１ ビット線 ＣＬ、ＣＬ（０）、ＣＬ（１）、ＣＬ２、ＣＬ３ コラ
ム選択線 ＷＬ、ＷＬ（０）、ＷＬ（１） ワード線 ＬＤＢ ローカルデータバス ＲＤＢ、＊ＲＤＢ リードデータバス線 ＷＤＢ、＊ＷＤＢ ライトデータバス線 ＧＤＢ グローバルデータバス ＧＲＤＢ、＊ＧＲＤＢ、ＧＷＤＢ、＊ＧＷＤＢ グロー
バルデータバス線 ＢＮＫ０〜ＢＮＫ３ バンク選択信号 ＢＬＫ０、ＢＬＫ１ ブロック選択信号 ＳＥＧ０〜ＳＥＧ３ セクション選択信号 ＲＤＺ リード信号 ＊ＲＤＸ、＊ＲＤＸ０〜＊ＲＤＸ２ ダイレクトセンス
駆動線 ＢＲＳ ビット線リセット信号 ＣＬＷ２ ライト用コラム選択信号 ＡＣＴ、ＡＣＴ（０）、ＡＣＴ（１） アクティベイト
コマンド ＲＥＡＤ、ＲＥＡＤ（０）、ＲＥＡＤ（１） リードコ
マンド ＰＲＥ（０） プリチャージコマンド

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 独立に活性化されるメモリブロックが複
    数備えられ、各メモリブロックについて、ビット線がダ
    イレクトセンス回路を介しリードデータバス線に接続さ
    れている半導体メモリにおいて、 リードコマンドに応答して、所定期間活性化されるリー
    ド信号を生成する制御回路と、 該メモリブロックに対応して備えられ、対応する該メモ
    リブロックが活性化されている時に、活性化された該リ
    ード信号に応答してダイレクトセンス駆動線を活性化す
    るダイレクトセンス活性化回路と、 を有することを特徴とする半導体メモリ。
  2. 【請求項２】 上記ダイレクトセンス回路は、上記ダイ
    レクトセンス駆動線と上記リードデータバス線との間に
    直列接続されたコラムゲート及びダイレクトセンスゲー
    トを有し、 該コラムゲートの制御入力端にはコラム選択線が接続さ
    れ、該ダイレクトセンスゲートを流れる電流が該ビット
    線の電位により制御される、ことを特徴とする請求項１
    記載の半導体メモリ。
  3. 【請求項３】 上記ダイレクトセンス駆動線の非活性電
    位は、上記リードデータバス線がプリチャージ電位のと
    きに上記コラム選択線が活性化されても上記コラムゲー
    トがオフになる電位であり、該ダイレクトセンス駆動線
    の活性電位は、該コラム選択線が選択されると該コラム
    ゲートがオンになる電位であることを特徴とする請求項
    ２記載の半導体メモリ。
  4. 【請求項４】 １つの上記メモリブロックが活性化され
    てから他の上記メモリブロックが活性化されるまでの期
    間は上記所定期間以上であることを特徴とする請求項１
    記載の半導体メモリ。
  5. 【請求項５】 上記メモリブロックは、該メモリブロッ
    クが選択されたときに活性化されるセンス回路列の間の
    領域に形成され、 上記ビット線上の信号を増幅するセンスアンプ回路の列
    及び上記ダイレクトセンス回路の列は該センス回路列に
    含まれ、 上記ダイレクトセンス活性化回路は各該センス回路列に
    対応して備えられている、 ことを特徴とする請求項４記載の半導体メモリ。
  6. 【請求項６】 上記コラムゲート及び上記ダイレクトセ
    ンスゲートはいずれもＭＯＳトランジスタであり、 上記ダイレクトセンス駆動線の非活性電位は、上記リー
    ドデータバス線のプリチャージ電位である、 ことを特徴とする請求項５記載の半導体メモリ。
  7. 【請求項７】 上記ダイレクトセンス活性化回路は、ブ
    ロック選択信号及び上記リード信号が供給される論理回
    路であり、上記ダイレクトセンス駆動線は該論理回路の
    出力端に接続されていることを特徴とする請求項６記載
    の半導体メモリ。
  8. 【請求項８】 上記ダイレクトセンス活性化回路は、 上記ブロック選択信号及び上記リード信号が供給される
    第１回路と、 入力端が該第１論理回路の出力端に接続され、出力端に
    上記ダイレクトセンス駆動線が接続された駆動能力増幅
    用の複数の第２回路と、 を有し、該第２回路が上記センス回路列内で分散して配
    置されていることを特徴とする請求項７記載の半導体メ
    モリ。
  9. 【請求項９】 上記複数の第２回路の出力端が互いに独
    立していることを特徴とする請求項８記載の半導体メモ
    リ。
  10. 【請求項１０】 上記複数の第２回路の一部又は全部の
    出力端が互いに接続されていることを特徴とする請求項
    ８記載の半導体メモリ。
  11. 【請求項１１】 上記第２回路は、出力を有効／無効に
    する入力端を有し、この入力端に、コラムアドレスの上
    位ビットをデコードしたセグメント選択信号が供給され
    ることを特徴とする請求項８記載の半導体メモリ。
  12. 【請求項１２】 上記複数のメモリブロックが上記セン
    ス回路列と直角な方向へ配列され、 該複数のメモリブロックに共通のコラムデコーダとセン
    スバッファ回路とが該複数のメモリブロックを挟むよう
    に配置され、 ワード線選択用ワードデコーダが各該メモリブロックの
    センス回路列長手方向一端側に配置され、 該コラムデコーダ及び該センスバッファ回路にそれぞれ
    接続されたコラム選択線及びグローバルデータバスが該
    センス回路列と直角な方向へ配線され、上記リードデー
    タバスが該センス回路列に沿って配線され、該リードデ
    ータバスが該グローバルデータバスに接続されている、 ことを特徴とする請求項５乃至１１のいずれか１つに記
    載の半導体メモリ。
  13. 【請求項１３】 上記ダイレクトセンス活性化回路は、
    上記センス回路列長手方向一端側に配置されていること
    を特徴とする請求項１２記載の半導体メモリ。
  14. 【請求項１４】 請求項１乃至１３のいずれか１つに記
    載の半導体メモリを有することを特徴とする半導体装
    置。
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Cited By (5)

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