JP2000021168A - 半導体メモリ及びこれを備えた半導体装置 - Google Patents
半導体メモリ及びこれを備えた半導体装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】簡単な構成を付加することにより、複数のメモ
リブロックでコラムデコーダ及びセンスバッファ回路を
共通に使用可能にする。 【解決手段】ダイレクトセンス活性化回路20は、セン
ス回路列12Aに対して備えられ、メモリブロック0が
活性化されている時に、制御回路18からの活性化され
たリード信号に応答してダイレクトセンス駆動線を活性
化する。ダイレクトセンス回路は、ダイレクトセンス駆
動線とリードデータバス線との間に直列接続されたコラ
ムゲート及びビット線電位により制御されるダイレクト
センスゲートを備えている。複数のメモリブロックがセ
ンス回路列12Aと直角な方向に配列され、コラムデコ
ーダ13とセンスバッファ回路15とがこれらメモリブ
ロックを挟むように配置され、ワードデコーダ11がメ
モリブロックの一端側に配置されている。
リブロックでコラムデコーダ及びセンスバッファ回路を
共通に使用可能にする。 【解決手段】ダイレクトセンス活性化回路20は、セン
ス回路列12Aに対して備えられ、メモリブロック0が
活性化されている時に、制御回路18からの活性化され
たリード信号に応答してダイレクトセンス駆動線を活性
化する。ダイレクトセンス回路は、ダイレクトセンス駆
動線とリードデータバス線との間に直列接続されたコラ
ムゲート及びビット線電位により制御されるダイレクト
センスゲートを備えている。複数のメモリブロックがセ
ンス回路列12Aと直角な方向に配列され、コラムデコ
ーダ13とセンスバッファ回路15とがこれらメモリブ
ロックを挟むように配置され、ワードデコーダ11がメ
モリブロックの一端側に配置されている。
Description
【0001】
【発明の属する技術分野】本発明は、並列アクセス可能
なメモリブロックを複数備えた半導体メモリ及びこれを
備えた半導体装置に関する。
なメモリブロックを複数備えた半導体メモリ及びこれを
備えた半導体装置に関する。
【0002】
【従来の技術】図18は、従来のシンクロナスDRAM
(SDRAM)のコア部概略を示す。このコア部は、並
列動作による高速化のために、バンク0〜3を備えてい
る。外部からのバンクアドレス、ブロックアドレス及び
行アドレスがプリデコーダ10でプリデコードされ、さ
らにワードデコーダ11でデコードされて、例えば、バ
ンク0のセンスアンプ回路等を含むセンス回路の列12
Aと12Bとの間に形成されたメモリブロック内の1行
がワード線WLで選択される。この行の記憶内容がビッ
ト線上に読み出され、センス回路列12A及び12Bに
より増幅される。より具体的には、例えばメモリセル1
4の記憶内容がビット線BL上に読み出され、センス回
路列12B内のセンスアンプ回路122により増幅され
る。外部からの列アドレスがコラムデコーダ13Aでデ
コードされ、例えば、コラム選択線CLによりセンス回
路列12B内の選択されたコラムゲートがオンになって
ビット線BL上のデータがローカルデータバスLDBに
読み出され、さらにグローバルデータバスGDBを通っ
てセンスバッファ回路15Aで増幅される。
(SDRAM)のコア部概略を示す。このコア部は、並
列動作による高速化のために、バンク0〜3を備えてい
る。外部からのバンクアドレス、ブロックアドレス及び
行アドレスがプリデコーダ10でプリデコードされ、さ
らにワードデコーダ11でデコードされて、例えば、バ
ンク0のセンスアンプ回路等を含むセンス回路の列12
Aと12Bとの間に形成されたメモリブロック内の1行
がワード線WLで選択される。この行の記憶内容がビッ
ト線上に読み出され、センス回路列12A及び12Bに
より増幅される。より具体的には、例えばメモリセル1
4の記憶内容がビット線BL上に読み出され、センス回
路列12B内のセンスアンプ回路122により増幅され
る。外部からの列アドレスがコラムデコーダ13Aでデ
コードされ、例えば、コラム選択線CLによりセンス回
路列12B内の選択されたコラムゲートがオンになって
ビット線BL上のデータがローカルデータバスLDBに
読み出され、さらにグローバルデータバスGDBを通っ
てセンスバッファ回路15Aで増幅される。
【0003】
【発明が解決しようとする課題】しかし、バンク0〜3
に対しそれぞれコラムデコーダ13A〜13Dを備える
必要がある。さらに、バンク0とバンク2との間に配置
されたセンスバッファ回路15Aの他に、バンク1とバ
ンク3との間に配置されたセンスバッファ回路15Bを
備える必要がある。このため、チップ面積が増大し又は
記憶容量が制限される。また、アドレス線をアドレスバ
ッファレジスタからコラムデコーダ13A〜13Dの各
々まで引き回す必要があるので、動作が遅延する。
に対しそれぞれコラムデコーダ13A〜13Dを備える
必要がある。さらに、バンク0とバンク2との間に配置
されたセンスバッファ回路15Aの他に、バンク1とバ
ンク3との間に配置されたセンスバッファ回路15Bを
備える必要がある。このため、チップ面積が増大し又は
記憶容量が制限される。また、アドレス線をアドレスバ
ッファレジスタからコラムデコーダ13A〜13Dの各
々まで引き回す必要があるので、動作が遅延する。
【0004】この問題を解決するための第1改良案を、
図19に示す。このコア部では、バンク0〜3が1列に
並べて配置され、バンク0〜3を挟むようにコラムデコ
ーダ13とセンスバッファ回路15とが配置されてい
る。コラムデコーダ13の出力端に接続されたコラム選
択線CLにより、バンク0〜3の同一列のコラムゲート
が同時に選択される。もしグローバルデータバスGDB
をバンク0〜3について共通にすると、複数のバンクが
活性化されているときにグローバルデータバスGDB上
のデータが衝突するので、各バンク毎にグローバルデー
タバスGDBを備えてこれをセンスバッファ回路15に
接続する必要がある。また、並列動作する複数のバンク
の各々について図18の場合よりも長いグローバルデー
タバスGDBが使用されるので、消費電力が増加する。
図19に示す。このコア部では、バンク0〜3が1列に
並べて配置され、バンク0〜3を挟むようにコラムデコ
ーダ13とセンスバッファ回路15とが配置されてい
る。コラムデコーダ13の出力端に接続されたコラム選
択線CLにより、バンク0〜3の同一列のコラムゲート
が同時に選択される。もしグローバルデータバスGDB
をバンク0〜3について共通にすると、複数のバンクが
活性化されているときにグローバルデータバスGDB上
のデータが衝突するので、各バンク毎にグローバルデー
タバスGDBを備えてこれをセンスバッファ回路15に
接続する必要がある。また、並列動作する複数のバンク
の各々について図18の場合よりも長いグローバルデー
タバスGDBが使用されるので、消費電力が増加する。
【0005】図20は、グローバルデータバスGDBを
バンク0〜3について共通にした第2改良案を示す。こ
の場合、活性化された複数のバンクからデータを時分割
で読み出してグローバルデータバスGDB上で衝突させ
ないようにするために、バンク0〜3の各列について、
独立なコラム選択線CLをバンク毎に備える必要があ
る。このため、コラム選択線CLの配線ピッチが従来の
1/4になって、配線間のショートなどの欠陥が発生し
易くなり、これを避けようとするとチップ面積が増大す
る。
バンク0〜3について共通にした第2改良案を示す。こ
の場合、活性化された複数のバンクからデータを時分割
で読み出してグローバルデータバスGDB上で衝突させ
ないようにするために、バンク0〜3の各列について、
独立なコラム選択線CLをバンク毎に備える必要があ
る。このため、コラム選択線CLの配線ピッチが従来の
1/4になって、配線間のショートなどの欠陥が発生し
易くなり、これを避けようとするとチップ面積が増大す
る。
【0006】この問題を解説するために、図21に示す
如く、バンク0〜3にそれぞれコラムデコーダ13A〜
13Dを備えると、図18の従来構成と類似の形とな
る。本発明の目的は、このような問題点に鑑み、簡単な
構成を付加することにより並列アクセス可能な複数のメ
モリブロックでコラムデコーダ及びセンスバッファ回路
を共通に使用することが可能な半導体メモリ及びこれを
備えた半導体装置を提供することにある。
如く、バンク0〜3にそれぞれコラムデコーダ13A〜
13Dを備えると、図18の従来構成と類似の形とな
る。本発明の目的は、このような問題点に鑑み、簡単な
構成を付加することにより並列アクセス可能な複数のメ
モリブロックでコラムデコーダ及びセンスバッファ回路
を共通に使用することが可能な半導体メモリ及びこれを
備えた半導体装置を提供することにある。
【0007】
【課題を解決するための手段及びその作用効果】請求項
1では、独立に活性化されるメモリブロックが複数備え
られ、各メモリブロックについて、ビット線がダイレク
トセンス回路を介しリードデータバス線に接続されてい
る半導体メモリにおいて、リードコマンドに応答して、
所定期間活性化されるリード信号を生成する制御回路
と、該メモリブロックに対応して備えられ、対応する該
メモリブロックが活性化されている時に、活性化された
該リード信号に応答してダイレクトセンス駆動線を活性
化するダイレクトセンス活性化回路とを有し、この半導
体メモリによれば、ダイレクトセンス駆動線が非活性の
ときにコラム選択線が選択されても、コラムゲートがオ
フになるので、複数メモリブロックでコラムデコーダ及
びセンスバッファ回路を共通に使用して、複数メモリブ
ロックを並列アクセスしても、ダイレクトセンス駆動線
が活性になる期間がバンク間で異なれば、データバス上
のデータ衝突が避けられるという効果を奏する。
1では、独立に活性化されるメモリブロックが複数備え
られ、各メモリブロックについて、ビット線がダイレク
トセンス回路を介しリードデータバス線に接続されてい
る半導体メモリにおいて、リードコマンドに応答して、
所定期間活性化されるリード信号を生成する制御回路
と、該メモリブロックに対応して備えられ、対応する該
メモリブロックが活性化されている時に、活性化された
該リード信号に応答してダイレクトセンス駆動線を活性
化するダイレクトセンス活性化回路とを有し、この半導
体メモリによれば、ダイレクトセンス駆動線が非活性の
ときにコラム選択線が選択されても、コラムゲートがオ
フになるので、複数メモリブロックでコラムデコーダ及
びセンスバッファ回路を共通に使用して、複数メモリブ
ロックを並列アクセスしても、ダイレクトセンス駆動線
が活性になる期間がバンク間で異なれば、データバス上
のデータ衝突が避けられるという効果を奏する。
【0008】請求項2の半導体メモリでは、請求項1に
おいて、上記ダイレクトセンス回路は、上記ダイレクト
センス駆動線と上記リードデータバス線との間に直列接
続されたコラムゲート及びダイレクトセンスゲートを有
し、該コラムゲートの制御入力端にはコラム選択線が接
続され、該ダイレクトセンスゲートを流れる電流が該ビ
ット線の電位により制御される。
おいて、上記ダイレクトセンス回路は、上記ダイレクト
センス駆動線と上記リードデータバス線との間に直列接
続されたコラムゲート及びダイレクトセンスゲートを有
し、該コラムゲートの制御入力端にはコラム選択線が接
続され、該ダイレクトセンスゲートを流れる電流が該ビ
ット線の電位により制御される。
【0009】請求項3の半導体メモリでは、請求項2に
おいて、上記ダイレクトセンス駆動線の非活性電位は、
上記リードデータバス線がプリチャージ電位のときに上
記コラム選択線が活性化されても上記コラムゲートがオ
フになる電位であり、該ダイレクトセンス駆動線の活性
電位は、該コラム選択線が選択されると該コラムゲート
がオンになる電位である。
おいて、上記ダイレクトセンス駆動線の非活性電位は、
上記リードデータバス線がプリチャージ電位のときに上
記コラム選択線が活性化されても上記コラムゲートがオ
フになる電位であり、該ダイレクトセンス駆動線の活性
電位は、該コラム選択線が選択されると該コラムゲート
がオンになる電位である。
【0010】請求項4の半導体メモリでは、請求項1に
おいて、1つの上記メモリブロックが活性化されてから
他の上記メモリブロックが活性化されるまでの期間は上
記所定期間以上である。この半導体メモリによれば、異
なるメモリブロックを連続的にアクセスすることができ
るという効果を奏する。
おいて、1つの上記メモリブロックが活性化されてから
他の上記メモリブロックが活性化されるまでの期間は上
記所定期間以上である。この半導体メモリによれば、異
なるメモリブロックを連続的にアクセスすることができ
るという効果を奏する。
【0011】請求項5の半導体メモリでは、請求項4に
おいて、上記メモリブロックは、該メモリブロックが選
択されたときに活性化されるセンス回路列の間の領域に
形成され、上記メモリブロックは、該メモリブロックが
選択されたときに活性化されるセンス回路列の間の領域
に形成され、上記ビット線上の信号を増幅するセンスア
ンプ回路の列及び上記ダイレクトセンス回路の列は該セ
ンス回路列に含まれ、上記ダイレクトセンス活性化回路
は各該センス回路列に対応して備えられている。
おいて、上記メモリブロックは、該メモリブロックが選
択されたときに活性化されるセンス回路列の間の領域に
形成され、上記メモリブロックは、該メモリブロックが
選択されたときに活性化されるセンス回路列の間の領域
に形成され、上記ビット線上の信号を増幅するセンスア
ンプ回路の列及び上記ダイレクトセンス回路の列は該セ
ンス回路列に含まれ、上記ダイレクトセンス活性化回路
は各該センス回路列に対応して備えられている。
【0012】請求項6の半導体メモリでは、請求項5に
おいて、上記コラムゲート及び上記ダイレクトセンスゲ
ートはいずれもMOSトランジスタであり、上記ダイレ
クトセンス駆動線は、上記リードデータバス線のプリチ
ャージ電位で非活性になる。請求項7の半導体メモリで
は、請求項6において、上記ダイレクトセンス活性化回
路は、ブロック選択信号及び上記リード信号が供給され
る論理回路であり、上記ダイレクトセンス駆動線は該論
理回路の出力端に接続されている。
おいて、上記コラムゲート及び上記ダイレクトセンスゲ
ートはいずれもMOSトランジスタであり、上記ダイレ
クトセンス駆動線は、上記リードデータバス線のプリチ
ャージ電位で非活性になる。請求項7の半導体メモリで
は、請求項6において、上記ダイレクトセンス活性化回
路は、ブロック選択信号及び上記リード信号が供給され
る論理回路であり、上記ダイレクトセンス駆動線は該論
理回路の出力端に接続されている。
【0013】請求項8の半導体メモリでは、請求項7に
おいて、上記ダイレクトセンス活性化回路は、上記ブロ
ック選択信号及び上記リード信号が供給される第1回路
と、入力端が該第1論理回路の出力端に接続され、出力
端に上記ダイレクトセンス駆動線が接続された駆動能力
増幅用の複数の第2回路とを有し、該第2回路が上記セ
ンス回路列内で分散して配置されている。
おいて、上記ダイレクトセンス活性化回路は、上記ブロ
ック選択信号及び上記リード信号が供給される第1回路
と、入力端が該第1論理回路の出力端に接続され、出力
端に上記ダイレクトセンス駆動線が接続された駆動能力
増幅用の複数の第2回路とを有し、該第2回路が上記セ
ンス回路列内で分散して配置されている。
【0014】この半導体メモリによれば、各第2回路の
負荷が小さくなるので、ダイレクトセンス活性化を開始
してから実際に開始されるまでの動作が、第2回路を備
えない構成よりも高速になるという効果を奏する。請求
項9の半導体メモリでは、請求項8において、上記複数
の第2回路の出力端が互いに独立している。
負荷が小さくなるので、ダイレクトセンス活性化を開始
してから実際に開始されるまでの動作が、第2回路を備
えない構成よりも高速になるという効果を奏する。請求
項9の半導体メモリでは、請求項8において、上記複数
の第2回路の出力端が互いに独立している。
【0015】請求項10の半導体メモリでは、請求項8
において、上記複数の第2回路の一部又は全部の出力端
が互いに接続されている。この半導体装置によれば、第
2回路の負荷が平均化される。請求項11の半導体メモ
リでは、請求項8において、上記第2回路は、出力を有
効/無効にする入力端を有し、この入力端に、コラムア
ドレスの上位ビットをデコードしたセグメント選択信号
が供給される。
において、上記複数の第2回路の一部又は全部の出力端
が互いに接続されている。この半導体装置によれば、第
2回路の負荷が平均化される。請求項11の半導体メモ
リでは、請求項8において、上記第2回路は、出力を有
効/無効にする入力端を有し、この入力端に、コラムア
ドレスの上位ビットをデコードしたセグメント選択信号
が供給される。
【0016】この半導体メモリによれば、選択されたセ
グメントに対応したダイレクトセンス駆動線のみ制御さ
れるので、消費電力が低減されるという効果を奏する。
請求項12の半導体メモリでは、請求項5乃至11のい
ずれかにおいて、上記複数のメモリブロックが上記セン
ス回路列と直角な方向へ配列され、該複数のメモリブロ
ックに共通のコラムデコーダとセンスバッファ回路とが
該複数のメモリブロックを挟むように配置され、ワード
線選択用ワードデコーダが各該メモリブロックのセンス
回路列長手方向一端側に配置され、該コラムデコーダ及
び該センスバッファ回路にそれぞれ接続されたコラム選
択線及びグローバルデータバスが該センス回路列と直角
な方向へ配線され、上記リードデータバスが該センス回
路列に沿って配線され、該リードデータバスが該グロー
バルデータバスに接続されている。
グメントに対応したダイレクトセンス駆動線のみ制御さ
れるので、消費電力が低減されるという効果を奏する。
請求項12の半導体メモリでは、請求項5乃至11のい
ずれかにおいて、上記複数のメモリブロックが上記セン
ス回路列と直角な方向へ配列され、該複数のメモリブロ
ックに共通のコラムデコーダとセンスバッファ回路とが
該複数のメモリブロックを挟むように配置され、ワード
線選択用ワードデコーダが各該メモリブロックのセンス
回路列長手方向一端側に配置され、該コラムデコーダ及
び該センスバッファ回路にそれぞれ接続されたコラム選
択線及びグローバルデータバスが該センス回路列と直角
な方向へ配線され、上記リードデータバスが該センス回
路列に沿って配線され、該リードデータバスが該グロー
バルデータバスに接続されている。
【0017】この半導体メモリによれば、コラムデコー
ダとセンスバッファ回路とがそのコラム選択線及びグロ
ーバルデータバスと共に、複数のメモリブロックで共通
に使用されるので、記憶容量に対するチップ面積が従来
よりも小さくなるという効果を奏する。請求項13の半
導体メモリでは、請求項12において、上記ダイレクト
センス活性化回路は、上記センス回路列長手方向一端側
に配置されている。
ダとセンスバッファ回路とがそのコラム選択線及びグロ
ーバルデータバスと共に、複数のメモリブロックで共通
に使用されるので、記憶容量に対するチップ面積が従来
よりも小さくなるという効果を奏する。請求項13の半
導体メモリでは、請求項12において、上記ダイレクト
センス活性化回路は、上記センス回路列長手方向一端側
に配置されている。
【0018】この半導体メモリによれば、空き領域が有
効利用されるという効果を奏する。請求項14の半導体
装置では、請求項1乃至13のいずれか1つに記載の半
導体メモリを有する。
効利用されるという効果を奏する。請求項14の半導体
装置では、請求項1乃至13のいずれか1つに記載の半
導体メモリを有する。
【0019】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 [第1実施形態]図1は、本発明の第1実施形態に係る
シンクロナスDRAMの概略を示す。斜線部は、後述の
センスアンプ回路等を含むセンス回路の列である。
施形態を説明する。 [第1実施形態]図1は、本発明の第1実施形態に係る
シンクロナスDRAMの概略を示す。斜線部は、後述の
センスアンプ回路等を含むセンス回路の列である。
【0020】このシンクロナスDRAMでは、バンク0
〜3がセンス回路列と直角な方向に並べて配置され、バ
ンク0〜3を挟むようにコラムデコーダ13とセンスバ
ッファ回路15とが配置されている。バンク0は、セン
ス回路列12A〜12Cと、センス回路列12Aと12
Bとの間のメモリブロック0と、センス回路列12Bと
12Cとの間のメモリブロック1とを備えている。各メ
モリブロックに対応して、ワードデコーダが備えられ、
例えばワードデコーダ11は、メモリブロック0に対応
している。メモリブロック1はアドレス範囲を除きメモ
リブロック0と同じであり、バンク1〜3についても、
アドレス範囲を除きバンク0と同じである。
〜3がセンス回路列と直角な方向に並べて配置され、バ
ンク0〜3を挟むようにコラムデコーダ13とセンスバ
ッファ回路15とが配置されている。バンク0は、セン
ス回路列12A〜12Cと、センス回路列12Aと12
Bとの間のメモリブロック0と、センス回路列12Bと
12Cとの間のメモリブロック1とを備えている。各メ
モリブロックに対応して、ワードデコーダが備えられ、
例えばワードデコーダ11は、メモリブロック0に対応
している。メモリブロック1はアドレス範囲を除きメモ
リブロック0と同じであり、バンク1〜3についても、
アドレス範囲を除きバンク0と同じである。
【0021】外部からのアドレスADDRは、信号レベ
ルインターフェース用のバッファゲート16Aを介して
アドレスバッファレジスタ17A及び17Bに供給され
る。外部からのチップセレクト信号*CS(*は、低レ
ベルのときアクティブであることを示しており、以下同
様。)、ロウアドレスストローブ信号*RAS、コラム
アドレスストローブ信号*CAS、ライトイネーブル信
号*WE、クロックイネーブル信号CKE及びクロック
CLKは、バッファゲート16Bを介して制御回路18
に供給される。符号に付した*は、信号が低レベルの時
に活性であることを示している。制御回路18は、制御
信号*CS、*RAS、*CAS、*WE及びCKEと
アドレスの一部との組の値により定まるコマンドに応じ
て、各種制御信号を生成する。
ルインターフェース用のバッファゲート16Aを介して
アドレスバッファレジスタ17A及び17Bに供給され
る。外部からのチップセレクト信号*CS(*は、低レ
ベルのときアクティブであることを示しており、以下同
様。)、ロウアドレスストローブ信号*RAS、コラム
アドレスストローブ信号*CAS、ライトイネーブル信
号*WE、クロックイネーブル信号CKE及びクロック
CLKは、バッファゲート16Bを介して制御回路18
に供給される。符号に付した*は、信号が低レベルの時
に活性であることを示している。制御回路18は、制御
信号*CS、*RAS、*CAS、*WE及びCKEと
アドレスの一部との組の値により定まるコマンドに応じ
て、各種制御信号を生成する。
【0022】制御回路18は、アクティベイトコマンド
ACT発行に応答してアドレスバッファレジスタ17A
にラッチ信号を供給することにより、バンクアドレス、
バンク内ブロックアドレス及びブロック内行アドレスを
アドレスバッファレジスタ17Aに保持させる。アドレ
スバッファレジスタ17Aの出力はプリデコーダ10で
プリデコードされ、さらにワードデコーダ11を含むワ
ードデコーダでデコードされて、選択されたバンク、ブ
ロック及びセクション内のワード線WLが立ち上げられ
る。
ACT発行に応答してアドレスバッファレジスタ17A
にラッチ信号を供給することにより、バンクアドレス、
バンク内ブロックアドレス及びブロック内行アドレスを
アドレスバッファレジスタ17Aに保持させる。アドレ
スバッファレジスタ17Aの出力はプリデコーダ10で
プリデコードされ、さらにワードデコーダ11を含むワ
ードデコーダでデコードされて、選択されたバンク、ブ
ロック及びセクション内のワード線WLが立ち上げられ
る。
【0023】図2は、図1中のバンク0の一部を示す。
センス回路群12A1及び12A2はセンス回路列12
Aの一部であり、センス回路群12B1及び12B2は
センス回路列12Bの一部である。図2では簡単化のた
めに、各センス回路群が4つのセンス回路S/Aで構成
されている場合を示している。メモリセルアレイは、セ
ンス回路列と直角な方向の線でセクションに区分けされ
る。セクションの幅はセンス回路群12A1の長さに対
応している。例えば、センス回路群12A1と12B1
との間の不図示のメモリセルアレイがバンク0、ブロッ
ク0及びセクション0であり、センス回路群12A2と
12B2との間の不図示のメモリセルアレイがバンク
0、ブロック0及びセクション1であり、他のメモリ領
域についても同様である。
センス回路群12A1及び12A2はセンス回路列12
Aの一部であり、センス回路群12B1及び12B2は
センス回路列12Bの一部である。図2では簡単化のた
めに、各センス回路群が4つのセンス回路S/Aで構成
されている場合を示している。メモリセルアレイは、セ
ンス回路列と直角な方向の線でセクションに区分けされ
る。セクションの幅はセンス回路群12A1の長さに対
応している。例えば、センス回路群12A1と12B1
との間の不図示のメモリセルアレイがバンク0、ブロッ
ク0及びセクション0であり、センス回路群12A2と
12B2との間の不図示のメモリセルアレイがバンク
0、ブロック0及びセクション1であり、他のメモリ領
域についても同様である。
【0024】各セクションにワード線駆動能力増幅用の
バッファゲートが配置されており、ワードデコーダ11
の出力は同一ブロック内のバッファゲート111及び1
12を含む全てのバッファゲートの入力端に供給され、
各バッファゲートの出力が対応するセクション内のワー
ド線に供給される。図2中の一点鎖線はワード線であ
り、点線はコラム選択線であり、センス回路から左右方
向に延びた実線はビット線である。
バッファゲートが配置されており、ワードデコーダ11
の出力は同一ブロック内のバッファゲート111及び1
12を含む全てのバッファゲートの入力端に供給され、
各バッファゲートの出力が対応するセクション内のワー
ド線に供給される。図2中の一点鎖線はワード線であ
り、点線はコラム選択線であり、センス回路から左右方
向に延びた実線はビット線である。
【0025】バンク0、ブロック0かつセクション0の
付近の構成例を図3に示す。図3では簡単化のために、
行アドレスが3ビットの場合を示している。プリデコー
ダ10では、バンクアドレスが2ビットデコーダ101
でデコードされてバンク選択信号BNK0〜BNK3が
生成され、ブロックアドレスが1ビットデコーダ102
でデコードされてブロック選択信号BLK0及びBLK
1が生成され、行アドレスが3ビットデコーダ103で
デコードされる。
付近の構成例を図3に示す。図3では簡単化のために、
行アドレスが3ビットの場合を示している。プリデコー
ダ10では、バンクアドレスが2ビットデコーダ101
でデコードされてバンク選択信号BNK0〜BNK3が
生成され、ブロックアドレスが1ビットデコーダ102
でデコードされてブロック選択信号BLK0及びBLK
1が生成され、行アドレスが3ビットデコーダ103で
デコードされる。
【0026】ワードデコーダ11は、バンク0及びブロ
ック0が選択されたときに3ビットデコーダ103の出
力に対応したワード線WLを立ち上げるための8個の3
入力アンドゲートと、複数バンク並列アクセスを可能に
するためにその出力を保持する8個のRSフリップフロ
ップとを備えている。図1に戻って、ワード線WLの立
ち上がりにより、ワード線WLに沿った行の記憶内容が
ビット線上に読み出され、センス回路列12A及び12
Bにより増幅される。より具体的には、例えばメモリセ
ル14の記憶内容がビット線BL上に読み出され、セン
ス回路列12B内のセンスアンプ回路122により増幅
される。
ック0が選択されたときに3ビットデコーダ103の出
力に対応したワード線WLを立ち上げるための8個の3
入力アンドゲートと、複数バンク並列アクセスを可能に
するためにその出力を保持する8個のRSフリップフロ
ップとを備えている。図1に戻って、ワード線WLの立
ち上がりにより、ワード線WLに沿った行の記憶内容が
ビット線上に読み出され、センス回路列12A及び12
Bにより増幅される。より具体的には、例えばメモリセ
ル14の記憶内容がビット線BL上に読み出され、セン
ス回路列12B内のセンスアンプ回路122により増幅
される。
【0027】制御回路18は、リードコマンドREAD
発行に応答してアドレスバッファレジスタ17Bにラッ
チ信号を供給することにより、セクションアドレス及び
セクション内行アドレスをアドレスバッファレジスタ1
7Bに保持させる。アドレスバッファレジスタ17Bの
出力はコラムデコーダ13でデコードされて、選択され
たコラム選択線CLによりコラムゲートがオンにされ
る。これにより、例えば、ビット線BL上のデータが、
センス回路列に沿ったローカルデータバスLDBに読み
出され、さらにこれと直角な方向のグローバルデータバ
スGDBを通ってセンスバッファ回路15Aで増幅され
る。センスバッファ回路15の出力は、信号レベルイン
ターフェース用のI/Oバッファゲート回路19を介し
DATAとして外部に取り出される。
発行に応答してアドレスバッファレジスタ17Bにラッ
チ信号を供給することにより、セクションアドレス及び
セクション内行アドレスをアドレスバッファレジスタ1
7Bに保持させる。アドレスバッファレジスタ17Bの
出力はコラムデコーダ13でデコードされて、選択され
たコラム選択線CLによりコラムゲートがオンにされ
る。これにより、例えば、ビット線BL上のデータが、
センス回路列に沿ったローカルデータバスLDBに読み
出され、さらにこれと直角な方向のグローバルデータバ
スGDBを通ってセンスバッファ回路15Aで増幅され
る。センスバッファ回路15の出力は、信号レベルイン
ターフェース用のI/Oバッファゲート回路19を介し
DATAとして外部に取り出される。
【0028】図4は、図2中の例えばセンス回路12P
及び12Qの構成例を示す。センス回路12Pと12Q
とは同一構成であるが、両者間の接続関係を示すために
センス回路12Qを記載している。センス回路12Pで
は、相補的なビット線BLMと*BLMとの間にプリチ
ャージ回路121、センスアンプ回路122、ダイレク
トセンス回路123及びコラムゲート回路124が接続
されている。ビット線BLM及び*BLMの一端側に
は、転送ゲート125を介してブロック1のビット線B
L1及び*BL1に接続され、ビット線BLM及び*B
LMの他端側には、転送ゲート126を介してブロック
0のビット線BL0及び*BL0に接続されている。図
1のセンス回路列12A内のセンス回路は、センス回路
12Pから転送ゲート126を省略した構成と同一であ
り、図1のセンス回路列12C内のセンス回路は、セン
ス回路12Pから転送ゲート125を省略した構成と同
一である。転送ゲート125は、ブロック1が選択され
たときにオンにされ、転送ゲート126は、ブロック0
が選択されたときにオンにされる。
及び12Qの構成例を示す。センス回路12Pと12Q
とは同一構成であるが、両者間の接続関係を示すために
センス回路12Qを記載している。センス回路12Pで
は、相補的なビット線BLMと*BLMとの間にプリチ
ャージ回路121、センスアンプ回路122、ダイレク
トセンス回路123及びコラムゲート回路124が接続
されている。ビット線BLM及び*BLMの一端側に
は、転送ゲート125を介してブロック1のビット線B
L1及び*BL1に接続され、ビット線BLM及び*B
LMの他端側には、転送ゲート126を介してブロック
0のビット線BL0及び*BL0に接続されている。図
1のセンス回路列12A内のセンス回路は、センス回路
12Pから転送ゲート126を省略した構成と同一であ
り、図1のセンス回路列12C内のセンス回路は、セン
ス回路12Pから転送ゲート125を省略した構成と同
一である。転送ゲート125は、ブロック1が選択され
たときにオンにされ、転送ゲート126は、ブロック0
が選択されたときにオンにされる。
【0029】センス回路12Pは、センスアンプ回路1
22がCMOSトランジスタで構成され、その他は高集
積化のためにNMOSトランジスタで構成されている。
プリチャージ回路121は、ビット線リセット信号BR
Sを高レベルにすることによりビット線BLMと*BL
Mとをショートし、且つ、内部電源電位Viiの半分で
ある電位Vii/2をビット線BLM及び*BLMに印
加する。センスアンプ回路122はフリップフロップ型
であり、不図示の信号線で活性化/非活性化される。
22がCMOSトランジスタで構成され、その他は高集
積化のためにNMOSトランジスタで構成されている。
プリチャージ回路121は、ビット線リセット信号BR
Sを高レベルにすることによりビット線BLMと*BL
Mとをショートし、且つ、内部電源電位Viiの半分で
ある電位Vii/2をビット線BLM及び*BLMに印
加する。センスアンプ回路122はフリップフロップ型
であり、不図示の信号線で活性化/非活性化される。
【0030】ダイレクトセンス回路123では、リード
データバス線*RDBとダイレクトセンス駆動線*RD
X1との間にコラムゲートP1とダイレクトセンスゲー
トPRとが直列接続され、リードデータバス線RDBと
ダイレクトセンス駆動線*RDX1との間にコラムゲー
トP2とダイレクトセンスゲートPRXとが直列接続さ
れている。ダイレクトセンスゲートPR及びPRXのゲ
ート電極はそれぞれビット線BLM及び*BLMに接続
され、コラムゲートP1及びP2のゲート電極はコラム
選択線CL2に接続されている。
データバス線*RDBとダイレクトセンス駆動線*RD
X1との間にコラムゲートP1とダイレクトセンスゲー
トPRとが直列接続され、リードデータバス線RDBと
ダイレクトセンス駆動線*RDX1との間にコラムゲー
トP2とダイレクトセンスゲートPRXとが直列接続さ
れている。ダイレクトセンスゲートPR及びPRXのゲ
ート電極はそれぞれビット線BLM及び*BLMに接続
され、コラムゲートP1及びP2のゲート電極はコラム
選択線CL2に接続されている。
【0031】リードデータバス線RDB及び*RDB
は、図1のセンスバッファ回路15により高レベルにプ
リチャージされる。ダイレクトセンス駆動線*RDX1
は通常、高レベルにされる。この状態では、コラム選択
線CL2が選択されて高レベルになっても、コラムゲー
トP1及びP2はオフになる。したがって、複数バンク
を並列アクセスしても、ダイレクトセンス駆動線が低レ
ベルになる期間がバンク間で異なればデータバス上のデ
ータ衝突が避けられる。ダイレクトセンス駆動線*RD
X1を低レベルにした状態で、コラム選択線CL2が選
択されて高レベルになると、コラムゲートP1及びP2
がオンになり、ダイレクトセンスゲートPR及びPRX
にはそれぞれBLM0及び*BLM0の電位に応じた電
流がダイレクトセンス駆動線*RDX1側へ流れる。
は、図1のセンスバッファ回路15により高レベルにプ
リチャージされる。ダイレクトセンス駆動線*RDX1
は通常、高レベルにされる。この状態では、コラム選択
線CL2が選択されて高レベルになっても、コラムゲー
トP1及びP2はオフになる。したがって、複数バンク
を並列アクセスしても、ダイレクトセンス駆動線が低レ
ベルになる期間がバンク間で異なればデータバス上のデ
ータ衝突が避けられる。ダイレクトセンス駆動線*RD
X1を低レベルにした状態で、コラム選択線CL2が選
択されて高レベルになると、コラムゲートP1及びP2
がオンになり、ダイレクトセンスゲートPR及びPRX
にはそれぞれBLM0及び*BLM0の電位に応じた電
流がダイレクトセンス駆動線*RDX1側へ流れる。
【0032】コラムゲート回路124では、ビット線B
LMとライトデータバス線WDBとの間にライト用コラ
ムゲートPWとコラムゲートP3とが直列接続され、ビ
ット線*BLMとライトデータバス線*WDBとの間に
ライト用コラムゲートPWXとコラムゲートP4とが直
列接続されている。コラムゲートP3及びP4のゲート
電極はコラム選択線CL2に接続され、ライト用コラム
ゲートPW及びPWXのゲート電極は、コラム選択線C
L2とライト信号との論理積CLW2が供給される。リ
ード時には、ライト用コラム選択信号CLW2が常に低
レベルでライト用コラムゲートPW及びPWXがオフに
なっている。ライト時には、コラム選択線CL2が選択
されて高レベルになると、信号CLW2も高レベルにな
って、コラムゲートP3、P4、ライト用コラムゲート
PW及びPWXがオンになる。
LMとライトデータバス線WDBとの間にライト用コラ
ムゲートPWとコラムゲートP3とが直列接続され、ビ
ット線*BLMとライトデータバス線*WDBとの間に
ライト用コラムゲートPWXとコラムゲートP4とが直
列接続されている。コラムゲートP3及びP4のゲート
電極はコラム選択線CL2に接続され、ライト用コラム
ゲートPW及びPWXのゲート電極は、コラム選択線C
L2とライト信号との論理積CLW2が供給される。リ
ード時には、ライト用コラム選択信号CLW2が常に低
レベルでライト用コラムゲートPW及びPWXがオフに
なっている。ライト時には、コラム選択線CL2が選択
されて高レベルになると、信号CLW2も高レベルにな
って、コラムゲートP3、P4、ライト用コラムゲート
PW及びPWXがオンになる。
【0033】リードデータバス線RDB及び*RDB並
びにライトデータバス線WDB及び*WDBは上述のロ
ーカルデータバスLDBを構成しており、それぞれグロ
ーバルデータバスGDBの線GRDB、*GRDB、G
WDB及び*GWDBに接続されている。図1に戻っ
て、センス回路列12A、12B及び12Cの長手方向
一端側にはそれぞれ、ダイレクトセンス活性化回路2
0、21及び22が形成されている。ダイレクトセンス
活性化回路20、21及び22はそれぞれ、対応するセ
ンス回路列が活性化された後、リードコマンドに応答し
て1クロックサイクルの間、ダイレクトセンス回路のダ
イレクトセンス駆動線、例えば図4のダイレクトセンス
駆動線*RDX1を低レベルにすることにより、ダイレ
クトセンス回路を活性化するためのものである。
びにライトデータバス線WDB及び*WDBは上述のロ
ーカルデータバスLDBを構成しており、それぞれグロ
ーバルデータバスGDBの線GRDB、*GRDB、G
WDB及び*GWDBに接続されている。図1に戻っ
て、センス回路列12A、12B及び12Cの長手方向
一端側にはそれぞれ、ダイレクトセンス活性化回路2
0、21及び22が形成されている。ダイレクトセンス
活性化回路20、21及び22はそれぞれ、対応するセ
ンス回路列が活性化された後、リードコマンドに応答し
て1クロックサイクルの間、ダイレクトセンス回路のダ
イレクトセンス駆動線、例えば図4のダイレクトセンス
駆動線*RDX1を低レベルにすることにより、ダイレ
クトセンス回路を活性化するためのものである。
【0034】ダイレクトセンス活性化回路20では、例
えば図5に示す如く、アンドゲート201にバンク選択
信号BNK0及びリード信号RDZが供給され更にブロ
ック選択信号BLK0をフリップフロップで保持したも
のが供給され、アンドゲート201の出力端にインバー
タ203が接続されている。リード信号RDZは、図1
の制御回路18により生成され、図7に示す如くリード
コマンドREADに応答して1クロックサイクルの間高
レベルになる。
えば図5に示す如く、アンドゲート201にバンク選択
信号BNK0及びリード信号RDZが供給され更にブロ
ック選択信号BLK0をフリップフロップで保持したも
のが供給され、アンドゲート201の出力端にインバー
タ203が接続されている。リード信号RDZは、図1
の制御回路18により生成され、図7に示す如くリード
コマンドREADに応答して1クロックサイクルの間高
レベルになる。
【0035】ダイレクトセンス活性化回路20は、例え
ばCMOS回路であり、図6に示す如く構成されてい
る。図6中、2011、2012、2016及び203
1はPMOSトランジスタであり、2013、201
4、2017及び2032はNMOSトランジスタであ
る。NMOSトランジスタ2014のゲートには、アン
ドゲート2015の出力端が接続されている。PMOS
トランジスタ2011及び2013のゲートにはリード
信号RDZが供給され、アンドゲート2015にはバン
ク選択信号BNK0、及び、ブロック選択信号BLK0
をDフリップフロップ回路202で保持したものが供給
される。Dフリップフロップ回路202は、後述のセッ
ト信号の立ち上がりで信号BNK0を保持し、リセット
信号RSで出力が低レベルにされる。インバータ203
のトランジスタサイズは、アンドゲート201のそれよ
りも大きい。
ばCMOS回路であり、図6に示す如く構成されてい
る。図6中、2011、2012、2016及び203
1はPMOSトランジスタであり、2013、201
4、2017及び2032はNMOSトランジスタであ
る。NMOSトランジスタ2014のゲートには、アン
ドゲート2015の出力端が接続されている。PMOS
トランジスタ2011及び2013のゲートにはリード
信号RDZが供給され、アンドゲート2015にはバン
ク選択信号BNK0、及び、ブロック選択信号BLK0
をDフリップフロップ回路202で保持したものが供給
される。Dフリップフロップ回路202は、後述のセッ
ト信号の立ち上がりで信号BNK0を保持し、リセット
信号RSで出力が低レベルにされる。インバータ203
のトランジスタサイズは、アンドゲート201のそれよ
りも大きい。
【0036】図5において、ダイレクトセンス活性化回
路20の出力端からダイレクトセンス活性化信号*RD
X0が取り出され、センス回路列12A内の各S/A内
のダイレクトセンス回路に接続されている。このような
構成により、ダイレクトセンス活性化回路20は、バン
ク0のブロック0が選択さたれ後、リードコマンドに応
答して1クロックサイクルの間、ダイレクトセンス活性
化信号(ダイレクトセンス駆動線)*RDX0を低レベ
ルにする。
路20の出力端からダイレクトセンス活性化信号*RD
X0が取り出され、センス回路列12A内の各S/A内
のダイレクトセンス回路に接続されている。このような
構成により、ダイレクトセンス活性化回路20は、バン
ク0のブロック0が選択さたれ後、リードコマンドに応
答して1クロックサイクルの間、ダイレクトセンス活性
化信号(ダイレクトセンス駆動線)*RDX0を低レベ
ルにする。
【0037】同様に図2において、ダイレクトセンス活
性化回路21は、バンク0のブロック0又は1が選択さ
たれ後、リードコマンドに応答して1クロックサイクル
の間、ダイレクトセンス活性化信号*RDX1を低レベ
ルにする。ダイレクトセンス活性化回路22は、バンク
0のブロック1が選択さたれ後、リードコマンドに応答
して1クロックサイクルの間、ダイレクトセンス活性化
信号*RDX2を低レベルにする。ダイレクトセンス活
性化回路21及び22の出力*RDX1及び*RDX2
はそれぞれセンス回路列12B及び12C内の各S/A
のダイレクトセンス回路123に、上述のように接続さ
れている。
性化回路21は、バンク0のブロック0又は1が選択さ
たれ後、リードコマンドに応答して1クロックサイクル
の間、ダイレクトセンス活性化信号*RDX1を低レベ
ルにする。ダイレクトセンス活性化回路22は、バンク
0のブロック1が選択さたれ後、リードコマンドに応答
して1クロックサイクルの間、ダイレクトセンス活性化
信号*RDX2を低レベルにする。ダイレクトセンス活
性化回路21及び22の出力*RDX1及び*RDX2
はそれぞれセンス回路列12B及び12C内の各S/A
のダイレクトセンス回路123に、上述のように接続さ
れている。
【0038】次に、上記の如く構成された本第1実施形
態の動作を、図7を参照して説明する。図7は、バンク
0のアクセスが開始されてから1クロックサイクル後
に、バンク1のアクセスが開始される場合を示してい
る。図中の()内はバンクナンバーである。なお、()
付符号は、タイムチャートにのみ記載されている。初期
状態として、ビット線は電位Vii/2にプリチャージ
され、ローカルデータバスLDB及びグローバルデータ
バスGDBは電位Viiにプリチャージされている。
態の動作を、図7を参照して説明する。図7は、バンク
0のアクセスが開始されてから1クロックサイクル後
に、バンク1のアクセスが開始される場合を示してい
る。図中の()内はバンクナンバーである。なお、()
付符号は、タイムチャートにのみ記載されている。初期
状態として、ビット線は電位Vii/2にプリチャージ
され、ローカルデータバスLDB及びグローバルデータ
バスGDBは電位Viiにプリチャージされている。
【0039】(1)アクティベイトコマンドACT
(0)に対する動作 制御回路18は、クロックCLKの立ち上がり時点T0
でのアクティベイトコマンドACT(0)発行に応答し
て、アドレスバッファレジスタ17Aにラッチ信号を供
給することにより、バンクアドレス、バンク内ブロック
アドレス及びブロック内行アドレスをアドレスバッファ
レジスタ17Aに保持させる。
(0)に対する動作 制御回路18は、クロックCLKの立ち上がり時点T0
でのアクティベイトコマンドACT(0)発行に応答し
て、アドレスバッファレジスタ17Aにラッチ信号を供
給することにより、バンクアドレス、バンク内ブロック
アドレス及びブロック内行アドレスをアドレスバッファ
レジスタ17Aに保持させる。
【0040】制御回路18は、ビット線プリチャージ動
作を終了し、時点T0から所定時間経過した時点T1
で、図3のワードデコーダ11を含むバンク0のワード
デコーダのRSフリップフロップ並びにダイレクトセン
ス活性化回路20を含むバンク0のダイレクトセンス活
性化回路のフリップフロップにセット信号を供給して、
選択されたワード線WL(0)の電位を立ち上げさせる
と共に、ブロック選択信号をフリップフロップに保持さ
せる。これにより、ワード線WL(0)に沿った行のメ
モリセルの内容がビット線対BL(0)及び*BL
(0)上に読み出される。活性化されている各バンクの
バンクアドレスの保持は、図1の制御回路18内で行わ
れる。
作を終了し、時点T0から所定時間経過した時点T1
で、図3のワードデコーダ11を含むバンク0のワード
デコーダのRSフリップフロップ並びにダイレクトセン
ス活性化回路20を含むバンク0のダイレクトセンス活
性化回路のフリップフロップにセット信号を供給して、
選択されたワード線WL(0)の電位を立ち上げさせる
と共に、ブロック選択信号をフリップフロップに保持さ
せる。これにより、ワード線WL(0)に沿った行のメ
モリセルの内容がビット線対BL(0)及び*BL
(0)上に読み出される。活性化されている各バンクの
バンクアドレスの保持は、図1の制御回路18内で行わ
れる。
【0041】制御回路18は、時点T1から所定時間経
過した時点T2で、選択されたメモリブロックに対する
センスアンプ回路、例えば図1のセンス回路列12A及
び12B内の全センスアンプ回路が活性化されて、ビッ
ト線BL(0)と*BL(0)との電位差が増幅され
る。図7では、ビット線BL(0)及び*BL(0)が
それぞれ高レベル及び低レベルになる場合を示してい
る。
過した時点T2で、選択されたメモリブロックに対する
センスアンプ回路、例えば図1のセンス回路列12A及
び12B内の全センスアンプ回路が活性化されて、ビッ
ト線BL(0)と*BL(0)との電位差が増幅され
る。図7では、ビット線BL(0)及び*BL(0)が
それぞれ高レベル及び低レベルになる場合を示してい
る。
【0042】上述のように活性化しているバンク0のバ
ンクアドレス、ブロックアドレス及びワード線選択が保
持されているので、次のクロックCLKの立ち上がり時
点で他のバンクを活性化して並列処理を行うことが可能
となる。 (2)アクティベイトコマンドACT(1)に対する動
作 制御回路18は、次のクロックCLKの立ち上がり時点
U0でのアクティベイトコマンドACT発行に応答し
て、アドレスバッファレジスタ17Aにラッチ信号を供
給することにより、バンクアドレス、バンク内ブロック
アドレス及びブロック内行アドレスをアドレスバッファ
レジスタ17Aに保持させる。時点U1及びU2での動
作は、上記時点T1及びT2での動作と同様である。図
7では、センスアンプ回路での増幅によりビット線BL
(1)及び*BL(1)がそれぞれ高レベル及び低レベ
ルになる場合を示している。
ンクアドレス、ブロックアドレス及びワード線選択が保
持されているので、次のクロックCLKの立ち上がり時
点で他のバンクを活性化して並列処理を行うことが可能
となる。 (2)アクティベイトコマンドACT(1)に対する動
作 制御回路18は、次のクロックCLKの立ち上がり時点
U0でのアクティベイトコマンドACT発行に応答し
て、アドレスバッファレジスタ17Aにラッチ信号を供
給することにより、バンクアドレス、バンク内ブロック
アドレス及びブロック内行アドレスをアドレスバッファ
レジスタ17Aに保持させる。時点U1及びU2での動
作は、上記時点T1及びT2での動作と同様である。図
7では、センスアンプ回路での増幅によりビット線BL
(1)及び*BL(1)がそれぞれ高レベル及び低レベ
ルになる場合を示している。
【0043】(3)リードコマンドREAD(0)に対
する動作 制御回路18は、クロックCLKの立ち上がり時点T3
でのリードコマンドREAD(0)発行に応答して、ア
ドレスバッファレジスタ17Bにラッチ信号を供給する
ことにより、セクションアドレス及びセクション内行ア
ドレスをアドレスバッファレジスタ17Bに保持させ、
図3の2ビットデコーダに、上述のように保持しておい
たバンク0のアドレスを供給し、また、リード信号RD
Z(0)を立ち上げる。リード信号RDZ(0)の立ち
上がりに応答して、時点T4で、バンク0内の選択ブロ
ックに対応したダイレクトセンス活性化信号*RDX
(0)、例えば図2の信号*RDX0及び*RDX1が
立ち下がる。また、制御回路18からのタイミング信号
により、センスバッファ回路15によるデータバスのプ
リチャージが解除されると共に、コラムデコーダ13の
出力CL(0)が時点T5から所定期間有効になる。こ
れにより、ビット線BL(0)及び*BL(0)上のデ
ータがローカルデータバスLDBに読み出される。
する動作 制御回路18は、クロックCLKの立ち上がり時点T3
でのリードコマンドREAD(0)発行に応答して、ア
ドレスバッファレジスタ17Bにラッチ信号を供給する
ことにより、セクションアドレス及びセクション内行ア
ドレスをアドレスバッファレジスタ17Bに保持させ、
図3の2ビットデコーダに、上述のように保持しておい
たバンク0のアドレスを供給し、また、リード信号RD
Z(0)を立ち上げる。リード信号RDZ(0)の立ち
上がりに応答して、時点T4で、バンク0内の選択ブロ
ックに対応したダイレクトセンス活性化信号*RDX
(0)、例えば図2の信号*RDX0及び*RDX1が
立ち下がる。また、制御回路18からのタイミング信号
により、センスバッファ回路15によるデータバスのプ
リチャージが解除されると共に、コラムデコーダ13の
出力CL(0)が時点T5から所定期間有効になる。こ
れにより、ビット線BL(0)及び*BL(0)上のデ
ータがローカルデータバスLDBに読み出される。
【0044】例えば図4において、リードデータバス線
RDB及び*RDBが高レベル、ビット線BL0及び*
BL0がそれぞれ高レベル及び低レベルの状態で、ダイ
レクトセンス回路123のコラムゲートP1及びP2が
オンになり、リードデータバス線*RDB上の正電荷が
コラムゲートP1及びダイレクトセンスゲートPRを通
ってダイレクトセンス駆動線*RDX1へ流れ、リード
データバス線*RDBの電位が低下する。この際、バン
ク1のダイレクトセンス活性化信号*RDX(1)及び
コラム選択線CL(1)はそれぞれ高レベル及び低レベ
ルであるので、データバス上でのデータ衝突は生じな
い。
RDB及び*RDBが高レベル、ビット線BL0及び*
BL0がそれぞれ高レベル及び低レベルの状態で、ダイ
レクトセンス回路123のコラムゲートP1及びP2が
オンになり、リードデータバス線*RDB上の正電荷が
コラムゲートP1及びダイレクトセンスゲートPRを通
ってダイレクトセンス駆動線*RDX1へ流れ、リード
データバス線*RDBの電位が低下する。この際、バン
ク1のダイレクトセンス活性化信号*RDX(1)及び
コラム選択線CL(1)はそれぞれ高レベル及び低レベ
ルであるので、データバス上でのデータ衝突は生じな
い。
【0045】ローカルデータバスLDB上のデータはさ
らに、グローバルデータバスGDBを通ってセンスバッ
ファ回路15で増幅され、I/Oバッファゲート回路1
9を介しDATAとして外部に取り出される。コラム選
択線CL(0)の立ち下がりに応答して、センスバッフ
ァ回路15によりデータバス(ローカルデータバスLD
B及びグローバルデータバスGDB)が電位Viiにプ
リチャージされる。
らに、グローバルデータバスGDBを通ってセンスバッ
ファ回路15で増幅され、I/Oバッファゲート回路1
9を介しDATAとして外部に取り出される。コラム選
択線CL(0)の立ち下がりに応答して、センスバッフ
ァ回路15によりデータバス(ローカルデータバスLD
B及びグローバルデータバスGDB)が電位Viiにプ
リチャージされる。
【0046】(4)リードコマンドREAD(1)に対
する動作 制御回路18は、次のクロックCLKの立ち上がり時点
U3でのリードコマンドREAD(1)発行に応答し
て、リードコマンドREAD(0)発行に対する上記動
作と同様な動作がバンク1に関し行われる。バンク0の
ダイレクトセンス活性化信号*RDX(0)及びコラム
選択線CL(0)はそれぞれ高レベル及び低レベルであ
るので、グローバルデータバスGDB上でのデータ衝突
は生じない。
する動作 制御回路18は、次のクロックCLKの立ち上がり時点
U3でのリードコマンドREAD(1)発行に応答し
て、リードコマンドREAD(0)発行に対する上記動
作と同様な動作がバンク1に関し行われる。バンク0の
ダイレクトセンス活性化信号*RDX(0)及びコラム
選択線CL(0)はそれぞれ高レベル及び低レベルであ
るので、グローバルデータバスGDB上でのデータ衝突
は生じない。
【0047】(5)プリチャージコマンドPRE(0)
に対する動作 制御回路18は、クロックCLKの立ち上がり時点T6
でのプリチャージコマンドPRE(0)発行に応答し
て、図3のワードデコーダ11を含むバンク0のワード
デコーダのRSフリップフロップにリセット信号を供給
して、選択されているワード線WLの電位を立ち下げさ
せ、次に、センスアンプ回路を非活性にさせ、さらに、
ビット線リセット信号BRSを高レベルにしてビット線
電位をVii/2にリセットさせる。
に対する動作 制御回路18は、クロックCLKの立ち上がり時点T6
でのプリチャージコマンドPRE(0)発行に応答し
て、図3のワードデコーダ11を含むバンク0のワード
デコーダのRSフリップフロップにリセット信号を供給
して、選択されているワード線WLの電位を立ち下げさ
せ、次に、センスアンプ回路を非活性にさせ、さらに、
ビット線リセット信号BRSを高レベルにしてビット線
電位をVii/2にリセットさせる。
【0048】このような動作により、図1においてコラ
ムデコーダ13及びセンスバッファ回路15をバンク0
〜3間で共通に使用することが可能となる。なお、コラ
ムアドレスをクロック毎に変化させて同一バンク内同一
行のメモリセルを連続的に読み出す場合には、ダイレク
トセンス駆動線はこの間、低レベルにされる。
ムデコーダ13及びセンスバッファ回路15をバンク0
〜3間で共通に使用することが可能となる。なお、コラ
ムアドレスをクロック毎に変化させて同一バンク内同一
行のメモリセルを連続的に読み出す場合には、ダイレク
トセンス駆動線はこの間、低レベルにされる。
【0049】[第2実施形態]1つのセンス回路列のセ
ンス回路数は、実際には例えば512であり、図5のダ
イレクトセンス活性化回路20の負荷が大きく、ダイレ
クトセンス活性化開始動作から実際に活性化されるまで
の動作が遅くなる原因となる。そこで、本発明の第2実
施形態では、図10に示す如く、センス回路群12A1
〜12A4に対してそれぞれ駆動能力増幅用かつ論理値
反転用のインバータ2031〜2034を分散配置し、
回路20Aのアンドゲート201の出力RDMをインバ
ータ2031〜2034に供給し、インバータ2031
〜2034の出力端をそれぞれセンス回路群12A1〜
12A4内のダイレクトセンス回路の上記ダイレクトセ
ンス駆動線に接続している。*RDX01〜*RDX0
4はそれぞれインバータ2031〜2034から出力さ
れるダイレクト信号活性化信号である。
ンス回路数は、実際には例えば512であり、図5のダ
イレクトセンス活性化回路20の負荷が大きく、ダイレ
クトセンス活性化開始動作から実際に活性化されるまで
の動作が遅くなる原因となる。そこで、本発明の第2実
施形態では、図10に示す如く、センス回路群12A1
〜12A4に対してそれぞれ駆動能力増幅用かつ論理値
反転用のインバータ2031〜2034を分散配置し、
回路20Aのアンドゲート201の出力RDMをインバ
ータ2031〜2034に供給し、インバータ2031
〜2034の出力端をそれぞれセンス回路群12A1〜
12A4内のダイレクトセンス回路の上記ダイレクトセ
ンス駆動線に接続している。*RDX01〜*RDX0
4はそれぞれインバータ2031〜2034から出力さ
れるダイレクト信号活性化信号である。
【0050】このような構成により、ダイレクトセンス
活性化動作が第1実施形態よりも高速になる。図8は、
この第2実施形態に係る図2に対応した部分を示す。図
9は、図8の一部の構成例を示す。図11(A)及び
(B)は、図10の回路の変形例を示す。
活性化動作が第1実施形態よりも高速になる。図8は、
この第2実施形態に係る図2に対応した部分を示す。図
9は、図8の一部の構成例を示す。図11(A)及び
(B)は、図10の回路の変形例を示す。
【0051】図11(A)では、センス回路群12A1
〜12A4の各々を挟むようにインバータ2031〜2
035を配置し、アンドゲート201の出力RDMをイ
ンバータ2031〜2035に供給し、インバータ20
31〜2035の出力端を、共通に接続しかつセンス回
路群12A1〜12A4内のダイレクトセンス回路の上
記ダイレクトセンス駆動線に接続している。インバータ
2031及び2035の駆動能力はいずれも、互いに等
しいインバータ2032〜2034のそれの半分でよ
い。
〜12A4の各々を挟むようにインバータ2031〜2
035を配置し、アンドゲート201の出力RDMをイ
ンバータ2031〜2035に供給し、インバータ20
31〜2035の出力端を、共通に接続しかつセンス回
路群12A1〜12A4内のダイレクトセンス回路の上
記ダイレクトセンス駆動線に接続している。インバータ
2031及び2035の駆動能力はいずれも、互いに等
しいインバータ2032〜2034のそれの半分でよ
い。
【0052】図10の構成ではインバータを1つ追加す
ることができないが、この変形例によれば、インバータ
2035を追加して有効利用でき、図10の場合よりも
ダイレクトセンス活性化が高速化される。図11(B)
では、センス回路群12A1と12A2との間にインバ
ータ2032を配置し、センス回路群12A3と12A
4との間にインバータ2034を配置し、アンドゲート
201の出力RDMをインバータ2032及び2034
に供給し、インバータ2032の出力端をセンス回路群
12A1及び12A2の上記ダイレクトセンス駆動線に
接続し、インバータ2034の出力端をセンス回路群1
2A3及び12A4の上記ダイレクトセンス駆動線に接
続している。*RDX01及び*RDX03はそれぞれ
インバータ2032及び2034から出力されるダイレ
クト信号活性化信号である。
ることができないが、この変形例によれば、インバータ
2035を追加して有効利用でき、図10の場合よりも
ダイレクトセンス活性化が高速化される。図11(B)
では、センス回路群12A1と12A2との間にインバ
ータ2032を配置し、センス回路群12A3と12A
4との間にインバータ2034を配置し、アンドゲート
201の出力RDMをインバータ2032及び2034
に供給し、インバータ2032の出力端をセンス回路群
12A1及び12A2の上記ダイレクトセンス駆動線に
接続し、インバータ2034の出力端をセンス回路群1
2A3及び12A4の上記ダイレクトセンス駆動線に接
続している。*RDX01及び*RDX03はそれぞれ
インバータ2032及び2034から出力されるダイレ
クト信号活性化信号である。
【0053】この変形例によれば、センス回路群12A
1及び12A3の長手方向一端側が空くので、ダイレク
トセンス活性化の高速動作を実現するとともに、この空
き領域に他の回路を配置することが可能となる。図12
(A)及び(B)は、図10の回路の他の変形例を示
す。図12(A)では、センス回路群12A1〜12A
4の各々について、長手方向両側に駆動能力増幅用かつ
論理値反転用のインバータを備えている。そして、アン
ドゲート201の出力RDMをインバータ2031〜2
038に供給し、センス回路群を挟む2個のインバータ
出力端をセンス回路群内の上記ダイレクトセンス駆動線
に接続している。
1及び12A3の長手方向一端側が空くので、ダイレク
トセンス活性化の高速動作を実現するとともに、この空
き領域に他の回路を配置することが可能となる。図12
(A)及び(B)は、図10の回路の他の変形例を示
す。図12(A)では、センス回路群12A1〜12A
4の各々について、長手方向両側に駆動能力増幅用かつ
論理値反転用のインバータを備えている。そして、アン
ドゲート201の出力RDMをインバータ2031〜2
038に供給し、センス回路群を挟む2個のインバータ
出力端をセンス回路群内の上記ダイレクトセンス駆動線
に接続している。
【0054】この変形例によれば、図11(A)の場合
よりもダイレクトセンス活性化が高速化される。図12
(B)では、図11(A)においてインバータ2032
及び2034を省略した構成になっている。この変形例
によれば、図11(B)の場合よりもダイレクトセンス
活性化が高速化される。
よりもダイレクトセンス活性化が高速化される。図12
(B)では、図11(A)においてインバータ2032
及び2034を省略した構成になっている。この変形例
によれば、図11(B)の場合よりもダイレクトセンス
活性化が高速化される。
【0055】[第3実施形態]図10のように駆動対象
を分割しても、不使用のセンス回路のダイレクトセンス
駆動線まで駆動するので、無駄な電力が消費される。そ
こで、本発明の第3実施形態では、図14に示す如く、
図10のインバータ2031〜2034の代わりにナン
ドゲート2041〜2044を用い、ナンドゲート20
41〜2044の一方の入力端にアンドゲート201の
出力RDMを供給し、ナンドゲート2041〜2044
の他方の入力端にそれぞれ、出力を有効/無効にするた
めのセクション選択信号SEG0〜SEG3を供給して
いる。
を分割しても、不使用のセンス回路のダイレクトセンス
駆動線まで駆動するので、無駄な電力が消費される。そ
こで、本発明の第3実施形態では、図14に示す如く、
図10のインバータ2031〜2034の代わりにナン
ドゲート2041〜2044を用い、ナンドゲート20
41〜2044の一方の入力端にアンドゲート201の
出力RDMを供給し、ナンドゲート2041〜2044
の他方の入力端にそれぞれ、出力を有効/無効にするた
めのセクション選択信号SEG0〜SEG3を供給して
いる。
【0056】例えばセグメント0が選択された場合に
は、セクション選択信号SEG0〜SEG3のうちSE
G0のみが高レベルとなって、ナンドゲート2041が
インバータとして機能し、すなわちナンドゲート204
1の出力が有効になり、かつ、ナンドゲート2042〜
2044の出力がアンドゲート201の出力によらず高
レベルを維持して無効になる。
は、セクション選択信号SEG0〜SEG3のうちSE
G0のみが高レベルとなって、ナンドゲート2041が
インバータとして機能し、すなわちナンドゲート204
1の出力が有効になり、かつ、ナンドゲート2042〜
2044の出力がアンドゲート201の出力によらず高
レベルを維持して無効になる。
【0057】これにより、選択されたセグメント0のセ
ンス回路群の上記ダイレクトセンス駆動線のみ制御され
るので、消費電力が低減される。図15は、セクション
選択信号SEG0〜SEG3を生成するコラムデコーダ
13の一部の構成例を示す。図15では簡単化のため
に、図1のアドレスバッファレジスタ17Bが4ビット
であるとしている。
ンス回路群の上記ダイレクトセンス駆動線のみ制御され
るので、消費電力が低減される。図15は、セクション
選択信号SEG0〜SEG3を生成するコラムデコーダ
13の一部の構成例を示す。図15では簡単化のため
に、図1のアドレスバッファレジスタ17Bが4ビット
であるとしている。
【0058】この4ビットの上位2ビット及び下位2ビ
ットがそれぞれセグメントアドレス及びセグメント内行
アドレスとしてプリデコーダ131の2ビットデコーダ
1311及び1312に供給される。2ビットデコーダ
1311からセクション選択信号SEG0〜SEG3が
出力される。セクション選択信号SEG0は、2ビット
デコーダ1312の出力と共にゲート回路132に供給
されて、セグメント0内のコラム選択信号が生成され
る。セグメント1〜3内のコラム選択信号についても同
様である。
ットがそれぞれセグメントアドレス及びセグメント内行
アドレスとしてプリデコーダ131の2ビットデコーダ
1311及び1312に供給される。2ビットデコーダ
1311からセクション選択信号SEG0〜SEG3が
出力される。セクション選択信号SEG0は、2ビット
デコーダ1312の出力と共にゲート回路132に供給
されて、セグメント0内のコラム選択信号が生成され
る。セグメント1〜3内のコラム選択信号についても同
様である。
【0059】図13は、この第3実施形態に係る図3に
対応した回路を示す。図16は、図7に対応したタイム
チャートを示す。図16において、クロックCLKの立
ち上がり時点T3でのリードコマンドREAD(0)に
応答して図1の制御回路18からアドレスバッファレジ
スタ17Bにラッチ信号が供給され、これによりセグメ
ント選択信号SEG(0)が高レベルに遷移する。次の
クロックCLKの立ち上がり時点U3でのリードコマン
ドREAD(1)に応答して図1の制御回路18からア
ドレスバッファレジスタ17Bにラッチ信号が供給さ
れ、これによりセグメント選択信号SEG(0)が低レ
ベルに遷移すると共にセグメント選択信号SEG(1)
が高レベルに遷移する。他の点は、図7と同一である。
対応した回路を示す。図16は、図7に対応したタイム
チャートを示す。図16において、クロックCLKの立
ち上がり時点T3でのリードコマンドREAD(0)に
応答して図1の制御回路18からアドレスバッファレジ
スタ17Bにラッチ信号が供給され、これによりセグメ
ント選択信号SEG(0)が高レベルに遷移する。次の
クロックCLKの立ち上がり時点U3でのリードコマン
ドREAD(1)に応答して図1の制御回路18からア
ドレスバッファレジスタ17Bにラッチ信号が供給さ
れ、これによりセグメント選択信号SEG(0)が低レ
ベルに遷移すると共にセグメント選択信号SEG(1)
が高レベルに遷移する。他の点は、図7と同一である。
【0060】図17は、図14の回路の変形例を示す。
この回路では、図12(A)のインバータ2031〜2
038をそれぞれナンドゲート2041〜2048で置
き換え、図14の考え方を適用している。例えばセグメ
ント0が選択された場合には、ナンドゲート2041〜
2048のうち、センス回路群12A1の長手方向両側
に配置されたナンドゲート2041及び2042のみが
インバータとして機能する。同様な変形例は他にも種々
のものが考えられるが、以上の説明から明らかであるの
で、その説明を省略する。
この回路では、図12(A)のインバータ2031〜2
038をそれぞれナンドゲート2041〜2048で置
き換え、図14の考え方を適用している。例えばセグメ
ント0が選択された場合には、ナンドゲート2041〜
2048のうち、センス回路群12A1の長手方向両側
に配置されたナンドゲート2041及び2042のみが
インバータとして機能する。同様な変形例は他にも種々
のものが考えられるが、以上の説明から明らかであるの
で、その説明を省略する。
【0061】なお、本発明には外にも種々の変形例が含
まれる。例えば、ダイレクトセンス活性化回路をメモリ
ブロック毎に備え、これをメモリブロックの両側のセン
ス回路列で共通に用いてもよい。ダイレクトセンス活性
化回路は、メモリブロックをワードデコーダとで挟む位
置に形成してもよい。1バンク内のメモリブロックは1
つであってもよい。この場合、バンク0=ブロック0と
なる。
まれる。例えば、ダイレクトセンス活性化回路をメモリ
ブロック毎に備え、これをメモリブロックの両側のセン
ス回路列で共通に用いてもよい。ダイレクトセンス活性
化回路は、メモリブロックをワードデコーダとで挟む位
置に形成してもよい。1バンク内のメモリブロックは1
つであってもよい。この場合、バンク0=ブロック0と
なる。
【0062】ランダムアクセスの場合にダイレクトセン
ス駆動線を活性化する期間は、1クロックサイクル以下
が好ましいが、1クロックサイクル以上であっても、1
つのバンクから他のバンクに切り換える期間を長くする
ことにより、データバス上でのデータ衝突を避けること
ができる。図7及び図16では、アクティベイトコマン
ドACT(0)発行からリードコマンドREAD(0)
発行までが3クロックサイクルであるので3バンクまで
しか連続的にバンクを活性化することができないが、こ
れを4クロックサイクルにしてバンク0〜3をクロック
活性化可能にしてもよいことは勿論である。
ス駆動線を活性化する期間は、1クロックサイクル以下
が好ましいが、1クロックサイクル以上であっても、1
つのバンクから他のバンクに切り換える期間を長くする
ことにより、データバス上でのデータ衝突を避けること
ができる。図7及び図16では、アクティベイトコマン
ドACT(0)発行からリードコマンドREAD(0)
発行までが3クロックサイクルであるので3バンクまで
しか連続的にバンクを活性化することができないが、こ
れを4クロックサイクルにしてバンク0〜3をクロック
活性化可能にしてもよいことは勿論である。
【0063】上記実施形態では、ダイレクトセンス駆動
線が低レベル(グランド電位GND)で活性になる場合
を説明したが、コラムゲートをオンにしてもダイレクト
センスゲートがオフになるダイレクトセンス駆動線の電
位が非活性電位であり、コラムゲートをオンするとダイ
レクトセンスゲートが機能するダイレクトセンス駆動線
の電位が活性電位である。例えば、図4のダイレクトセ
ンス回路123において、NMOSトランジスタP1、
P2、PR及びPRXをPMOSトランジスタで置き換
え、リードデータバス線RDB及び*RDBのプリチャ
ージ電位を0Vにすれば、上記実施形態の活性電位と非
活性電位とを逆にすることができる。
線が低レベル(グランド電位GND)で活性になる場合
を説明したが、コラムゲートをオンにしてもダイレクト
センスゲートがオフになるダイレクトセンス駆動線の電
位が非活性電位であり、コラムゲートをオンするとダイ
レクトセンスゲートが機能するダイレクトセンス駆動線
の電位が活性電位である。例えば、図4のダイレクトセ
ンス回路123において、NMOSトランジスタP1、
P2、PR及びPRXをPMOSトランジスタで置き換
え、リードデータバス線RDB及び*RDBのプリチャ
ージ電位を0Vにすれば、上記実施形態の活性電位と非
活性電位とを逆にすることができる。
【0064】本発明が適用される半導体メモリとして
は、センスアンプ回路は必須ではなく、また、ビット線
は対になっていなくてもよい。
は、センスアンプ回路は必須ではなく、また、ビット線
は対になっていなくてもよい。
【図1】本発明の第1実施形態に係るシンクロナスDA
RMの概略ブロック図である。
RMの概略ブロック図である。
【図2】図1中のバンク0の一部を示すブロック図であ
る。
る。
【図3】図1の一部の構成例を示す図である。
【図4】図2中のセンス回路群の一部の構成例を示す図
である。
である。
【図5】図1中の1つのセンス回路列とこれに対するダ
イレクトセンス活性化回路とを示す図である。
イレクトセンス活性化回路とを示す図である。
【図6】図5中のダイレクトセンス活性化回路の構成例
を示す図である。
を示す図である。
【図7】異なるバンクのアクセスが連続する場合の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図8】本発明の第2実施形態に係る図2に対応した部
分を示すブロック図である。
分を示すブロック図である。
【図9】図8の一部の構成例を示す図である。
【図10】本発明の第2実施形態に係る図2に対応した
回路を示す図である。
回路を示す図である。
【図11】(A)及び(B)は図10の回路の変形例を
示す図である。
示す図である。
【図12】(A)及び(B)は図10の回路の他の変形
例を示す図である。
例を示す図である。
【図13】本発明の第3実施形態に係る図3に対応した
回路を示す図である。
回路を示す図である。
【図14】本発明の第3実施形態に係る図2に対応した
回路を示す図である。
回路を示す図である。
【図15】セグメント選択信号を生成するコラムデコー
ダの一部の構成例を示す図である。
ダの一部の構成例を示す図である。
【図16】本発明の第3実施形態の図7に対応したタイ
ムチャートである。
ムチャートである。
【図17】図14の回路の変形例を示す図である。
【図18】従来のシンクロナスDRAMのコア部概略ブ
ロック図である。
ロック図である。
【図19】図18のシンクロナスDRAMのコア部の第
1改良案を示す図である。
1改良案を示す図である。
【図20】図18のシンクロナスDRAMのコア部の第
2改良案を示す図である。
2改良案を示す図である。
【図21】図18のシンクロナスDRAMのコア部の第
3改良案を示す図である。
3改良案を示す図である。
10、131 プリデコーダ 11 ワードデコーダ 111、112 バッファゲート 12A〜12C センス回路列 12A1〜12A4、12B1、12B2 センス回路
群 12P、12Q センス回路 121 プリチャージ回路 122 センスアンプ回路 123 ダイレクトセンス回路 124 コラムゲート回路 13 コラムデコーダ 132 ゲート回路 14 メモリセル 15 センスバッファ回路 16A、16B バッファゲート 17A、17B アドレスバッファレジスタ 18 制御回路 19 I/Oバッファゲート回路 20〜22 ダイレクトセンス活性化回路 P1〜P4 コラムゲート PR、PRX ダイレクトセンスゲート PW、PWX ライト用コラムゲート BL、*BL、BL(0)、*BL(0)、BL
(1)、*BL(1)、BLM、*BLM、BL0、*
BL0、BL1、*BL1 ビット線 CL、CL(0)、CL(1)、CL2、CL3 コラ
ム選択線 WL、WL(0)、WL(1) ワード線 LDB ローカルデータバス RDB、*RDB リードデータバス線 WDB、*WDB ライトデータバス線 GDB グローバルデータバス GRDB、*GRDB、GWDB、*GWDB グロー
バルデータバス線 BNK0〜BNK3 バンク選択信号 BLK0、BLK1 ブロック選択信号 SEG0〜SEG3 セクション選択信号 RDZ リード信号 *RDX、*RDX0〜*RDX2 ダイレクトセンス
駆動線 BRS ビット線リセット信号 CLW2 ライト用コラム選択信号 ACT、ACT(0)、ACT(1) アクティベイト
コマンド READ、READ(0)、READ(1) リードコ
マンド PRE(0) プリチャージコマンド
群 12P、12Q センス回路 121 プリチャージ回路 122 センスアンプ回路 123 ダイレクトセンス回路 124 コラムゲート回路 13 コラムデコーダ 132 ゲート回路 14 メモリセル 15 センスバッファ回路 16A、16B バッファゲート 17A、17B アドレスバッファレジスタ 18 制御回路 19 I/Oバッファゲート回路 20〜22 ダイレクトセンス活性化回路 P1〜P4 コラムゲート PR、PRX ダイレクトセンスゲート PW、PWX ライト用コラムゲート BL、*BL、BL(0)、*BL(0)、BL
(1)、*BL(1)、BLM、*BLM、BL0、*
BL0、BL1、*BL1 ビット線 CL、CL(0)、CL(1)、CL2、CL3 コラ
ム選択線 WL、WL(0)、WL(1) ワード線 LDB ローカルデータバス RDB、*RDB リードデータバス線 WDB、*WDB ライトデータバス線 GDB グローバルデータバス GRDB、*GRDB、GWDB、*GWDB グロー
バルデータバス線 BNK0〜BNK3 バンク選択信号 BLK0、BLK1 ブロック選択信号 SEG0〜SEG3 セクション選択信号 RDZ リード信号 *RDX、*RDX0〜*RDX2 ダイレクトセンス
駆動線 BRS ビット線リセット信号 CLW2 ライト用コラム選択信号 ACT、ACT(0)、ACT(1) アクティベイト
コマンド READ、READ(0)、READ(1) リードコ
マンド PRE(0) プリチャージコマンド
Claims (14)
- 【請求項1】 独立に活性化されるメモリブロックが複
数備えられ、各メモリブロックについて、ビット線がダ
イレクトセンス回路を介しリードデータバス線に接続さ
れている半導体メモリにおいて、 リードコマンドに応答して、所定期間活性化されるリー
ド信号を生成する制御回路と、 該メモリブロックに対応して備えられ、対応する該メモ
リブロックが活性化されている時に、活性化された該リ
ード信号に応答してダイレクトセンス駆動線を活性化す
るダイレクトセンス活性化回路と、 を有することを特徴とする半導体メモリ。 - 【請求項2】 上記ダイレクトセンス回路は、上記ダイ
レクトセンス駆動線と上記リードデータバス線との間に
直列接続されたコラムゲート及びダイレクトセンスゲー
トを有し、 該コラムゲートの制御入力端にはコラム選択線が接続さ
れ、該ダイレクトセンスゲートを流れる電流が該ビット
線の電位により制御される、ことを特徴とする請求項1
記載の半導体メモリ。 - 【請求項3】 上記ダイレクトセンス駆動線の非活性電
位は、上記リードデータバス線がプリチャージ電位のと
きに上記コラム選択線が活性化されても上記コラムゲー
トがオフになる電位であり、該ダイレクトセンス駆動線
の活性電位は、該コラム選択線が選択されると該コラム
ゲートがオンになる電位であることを特徴とする請求項
2記載の半導体メモリ。 - 【請求項4】 1つの上記メモリブロックが活性化され
てから他の上記メモリブロックが活性化されるまでの期
間は上記所定期間以上であることを特徴とする請求項1
記載の半導体メモリ。 - 【請求項5】 上記メモリブロックは、該メモリブロッ
クが選択されたときに活性化されるセンス回路列の間の
領域に形成され、 上記ビット線上の信号を増幅するセンスアンプ回路の列
及び上記ダイレクトセンス回路の列は該センス回路列に
含まれ、 上記ダイレクトセンス活性化回路は各該センス回路列に
対応して備えられている、 ことを特徴とする請求項4記載の半導体メモリ。 - 【請求項6】 上記コラムゲート及び上記ダイレクトセ
ンスゲートはいずれもMOSトランジスタであり、 上記ダイレクトセンス駆動線の非活性電位は、上記リー
ドデータバス線のプリチャージ電位である、 ことを特徴とする請求項5記載の半導体メモリ。 - 【請求項7】 上記ダイレクトセンス活性化回路は、ブ
ロック選択信号及び上記リード信号が供給される論理回
路であり、上記ダイレクトセンス駆動線は該論理回路の
出力端に接続されていることを特徴とする請求項6記載
の半導体メモリ。 - 【請求項8】 上記ダイレクトセンス活性化回路は、 上記ブロック選択信号及び上記リード信号が供給される
第1回路と、 入力端が該第1論理回路の出力端に接続され、出力端に
上記ダイレクトセンス駆動線が接続された駆動能力増幅
用の複数の第2回路と、 を有し、該第2回路が上記センス回路列内で分散して配
置されていることを特徴とする請求項7記載の半導体メ
モリ。 - 【請求項9】 上記複数の第2回路の出力端が互いに独
立していることを特徴とする請求項8記載の半導体メモ
リ。 - 【請求項10】 上記複数の第2回路の一部又は全部の
出力端が互いに接続されていることを特徴とする請求項
8記載の半導体メモリ。 - 【請求項11】 上記第2回路は、出力を有効/無効に
する入力端を有し、この入力端に、コラムアドレスの上
位ビットをデコードしたセグメント選択信号が供給され
ることを特徴とする請求項8記載の半導体メモリ。 - 【請求項12】 上記複数のメモリブロックが上記セン
ス回路列と直角な方向へ配列され、 該複数のメモリブロックに共通のコラムデコーダとセン
スバッファ回路とが該複数のメモリブロックを挟むよう
に配置され、 ワード線選択用ワードデコーダが各該メモリブロックの
センス回路列長手方向一端側に配置され、 該コラムデコーダ及び該センスバッファ回路にそれぞれ
接続されたコラム選択線及びグローバルデータバスが該
センス回路列と直角な方向へ配線され、上記リードデー
タバスが該センス回路列に沿って配線され、該リードデ
ータバスが該グローバルデータバスに接続されている、 ことを特徴とする請求項5乃至11のいずれか1つに記
載の半導体メモリ。 - 【請求項13】 上記ダイレクトセンス活性化回路は、
上記センス回路列長手方向一端側に配置されていること
を特徴とする請求項12記載の半導体メモリ。 - 【請求項14】 請求項1乃至13のいずれか1つに記
載の半導体メモリを有することを特徴とする半導体装
置。
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