JP5080102B2 - 磁気記憶装置の製造方法および磁気記憶装置 - Google Patents
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Description
また、TMR素子50の、下部磁性膜51と上部磁性膜52との間が短絡して、製造歩留まりが低下するという問題もあった。
また、従来の製造方法では、TMR素子50を形成した後に下部電極28のエッチングを行うため、下部電極28のエッチング工程でTMR素子50の側壁に異物が付着し、下部磁性膜51と上部磁性膜52との間の短絡が発生していることも見出した。
図1は、全体が100で表される、実施の形態1にかかるMRAMであり、(a)に概略図を、(b)に回路図を、それぞれ示す。
図1(a)に示すように、MRAM100は、TMR素子50を含む。TMR素子50は、下部電極(引き出し電極)28の上に形成され、下部電極28と電気的に接続されている。下部電極28は、トランジスタ15に電気的に接続されている。TMR素子50の下方には、デジットライン25が設けられている。
また、TMR素子50は、ビットライン32にも接続されている。ビットライン32とデジットライン25は、略直交する方向に配置され、これらに流した電流による合成磁場により、TMR素子50のフリー層の磁場の方向を変化させる。
また、p型ウエル領域1には、ゲート電極12を挟むように、n型のソース/ドレイン領域4が設けられている。ソース/ドレイン領域4に挟まれた、ゲート電極12の下部のウエル領域1は、チャネル領域となる。また、ソース/ドレイン領域4の上には、シリサイド層5が形成されている。以上の部分は、MRAMのスイッチング用トランジスタ15となる。
本実施の形態1にかかるMRAM100の製造方法は、以下の工程1〜22を含む。
なお、図12中、(d)に示す断面図は、MRAM100の周辺回路部における断面図である。
更に、上部磁性膜52の上には、例えば、タングステンからなる金属層229を堆積させる。
以上の工程で、本実施の形態1にかかるMRAM100が完成する。
この結果、トンネル絶縁膜53の膜厚のばらつきに起因する、TMR素子50間の読み出し電流のばらつきを低減したMRAM100の提供が可能となる。
図27は、全体が200で表される、実施の形態2にかかるMRAMのメモリセル150(図1参照)の拡大図であり、(a)は上面図、(b)はTMR素子近傍の断面図である。また、図28は、MRAM200の断面図であり、(a)は、図27(a)のA−A方向に見た場合の断面図、(b)は、図27(a)のB−B方向に見た場合の断面図、(c)は、図27(a)のC−C方向に見た場合の断面図である。図27、28中、図42と同一符号は、同一又は相当箇所を示す。
図27(b)から明らかなように、本実施の形態2にかかるMRAM200では、3層目の配線層(デジットライン24)25および層間絶縁膜23の上に、例えば窒化シリコンからなる層間絶縁膜65と、例えば酸化シリコンからなる層間絶縁膜66とが積層され、これらの層に設けられた開口部に、例えばTaN/Taからなるバリアメタル層160、および例えば銅からなる配線層(コンタクトプラグ)60が埋め込まれている。
続いて、例えばTaN/Taからなるバリアメタル層160、および例えば銅からなる配線層(コンタクトプラグ)60を、例えばCMP法を用いて開口部に埋め込むように形成する。
この結果、トンネル絶縁膜53の膜厚のばらつきに起因する、TMR素子50間の読み出し電流のばらつきを低減したMRAM200の提供が可能となる。
図35は、全体が300で表される、実施の形態3にかかるMRAMのメモリセル150(図1参照)の拡大図であり、(a)は上面図、(b)はTMR素子近傍の断面図である。また、図36は、MRAM300の断面図であり、(a)は、図35(a)のA−A方向に見た場合の断面図、(b)は、図35(a)のB−B方向に見た場合の断面図、(c)は、図35(a)のC−C方向に見た場合の断面図である。図33、34中、図42と同一符号は、同一又は相当箇所を示す。
図35(b)から明らかなように、本実施の形態3にかかるMRAM300では、3層目の配線層(デジットライン24)25および層間絶縁膜23の上に、例えば窒化シリコンからなる層間絶縁膜26と、例えば酸化シリコンかえらなる層間絶縁膜27とが積層されている。更に、層間絶縁膜26、27中にビアが設けられ、その中に埋め込まれるようにバリアメタル層128と下部電極28が設けられている。下部電極(引き出し線)28は、例えばタンタルからなり、CMP法を用いて形成されるため、非常に平坦な表面を有する(詳細は、製造方法についての説明中で述べる)。
更に、上部磁性膜52の上には、例えば、タングステンからなる金属層229を堆積させる。
この結果、トンネル絶縁膜53の膜厚のばらつきに起因する、TMR素子50間の読み出し電流のばらつきを低減したMRAM300の提供が可能となる。
(a)は、MRAM300の断面図であり、(b)は、横方向に小型化(集積化)したMRAM300の断面図である。また、(d)は、従来構造のMRAM500の断面図である。
これに対して、MRAM300では、TMR素子50の下部に常に下部電極28が形成されているため、従来構造のようなマージンL2を設ける必要がない。
これに対して、MRAM300では、TMR素子50の下部に常に下部電極28が形成されているため、従来構造のようなマージンL1を考慮する必要がない。
Claims (5)
- TMR素子を含む磁気記憶装置の製造方法であって、
配線層が設けられた層間絶縁膜の上に、絶縁膜を形成する工程と、
該絶縁膜に、該配線層が露出するように開口部を形成する開口工程と、
該開口部を埋めるように、該絶縁膜上に金属層を形成する金属層形成工程と、
CMP法を用いて該絶縁膜上の該金属層を、該絶縁膜の上面が露出するように研磨除去し、該開口部内に残った該金属層を下部電極とするCMP工程と、
該下部電極上にTMR素子を形成する工程と、を含み、
該開口工程は、該絶縁膜の表面から該配線層の表面に達する第1開口部を形成する工程と、該絶縁膜の表面から該絶縁膜の途中まで、該第1開口部と連通し、該第1開口部より開口面積の大きい第2開口部を形成する工程と、を含むことを特徴とする磁気記憶装置の製造方法。 - 上記開口工程と上記金属層形成工程との間に、上記開口部の内面と上記絶縁膜の表面とを覆うように、バリアメタル層を形成する工程を含むことを特徴とする請求項1に記載の磁気記憶装置の製造方法。
- TMR素子を含む磁気記憶装置の製造方法であって、
配線層が設けられた層間絶縁膜の上に、第1絶縁膜を形成する工程と、
該第1絶縁膜に、該配線層が露出するように第1開口部を形成する第1開口工程と、
該第1開口部を埋めるように、該第1絶縁膜上に第1金属層を形成する第1金属層形成工程と、
CMP法を用いて該第1絶縁膜上の該第1金属層を、該第1絶縁膜の上面が露出するように研磨除去し、該第1開口部内に残った該第1金属層をプラグとする工程と、
該プラグが設けられた該第1絶縁膜の上に、該第2絶縁膜を形成する工程と、
該第2絶縁膜に、該プラグが露出するように第2開口部を形成する第2開口工程と、
該第2開口部を埋めるように、該第2絶縁膜上に第2金属層を形成する第2金属層形成工程と、
CMP法を用いて該第2絶縁膜上の該第2金属層を、該第2絶縁膜が露出するように研磨除去し、該第2開口部内に残った該第2金属層を下部電極とする工程と、
該下部電極上に該TMR素子を形成する工程とを含むことを特徴とする磁気記憶装置の製造方法。 - 上記第1開口工程と上記第1金属層形成工程との間に、上記第1開口部の内面と上記第1絶縁膜の表面とを覆うように、第1バリアメタル層を形成する工程を含み、
上記第2開口工程と上記第2金属層形成工程との間に、上記第2開口部の内面と上記第2絶縁膜の表面とを覆うように、第2バリアメタル層を形成する工程を含むことを特徴とする請求項3に記載の磁気記憶装置の製造方法。 - TMR素子を含む磁気記憶装置であって、
配線層を備えた層間絶縁膜と、
該層間絶縁膜の上に設けられた絶縁膜と、
該絶縁膜に、該配線層が露出するように設けられた開口部と、
該開口部の内面を覆うように設けられたバリアメタル層と、
該開口部を埋めるように、該バリアメタル層上に設けられた下部電極と、
該下部電極に設けられた該TMR素子とを含み、
該開口部は、
前記絶縁膜の表面から該配線層の表面に達する第1開口部と、
該絶縁膜の表面から該絶縁膜の途中まで、該第1開口部と連通し、該第1開口部より開口面積の大きい第2開口部とを有することを特徴とする磁気記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007046776A JP5080102B2 (ja) | 2007-02-27 | 2007-02-27 | 磁気記憶装置の製造方法および磁気記憶装置 |
PCT/JP2008/053197 WO2008105372A1 (ja) | 2007-02-27 | 2008-02-25 | 磁気記憶装置の製造方法および磁気記憶装置 |
US12/528,854 US8546151B2 (en) | 2007-02-27 | 2008-02-25 | Method for manufacturing magnetic storage device and magnetic storage device |
TW097106568A TWI462233B (zh) | 2007-02-27 | 2008-02-26 | 磁性記憶裝置之製造方法及磁性記憶裝置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007046776A JP5080102B2 (ja) | 2007-02-27 | 2007-02-27 | 磁気記憶装置の製造方法および磁気記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012169160A Division JP5476434B2 (ja) | 2012-07-31 | 2012-07-31 | 磁気記憶装置の製造方法および磁気記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008211011A JP2008211011A (ja) | 2008-09-11 |
JP2008211011A5 JP2008211011A5 (ja) | 2010-04-02 |
JP5080102B2 true JP5080102B2 (ja) | 2012-11-21 |
Family
ID=39721204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007046776A Active JP5080102B2 (ja) | 2007-02-27 | 2007-02-27 | 磁気記憶装置の製造方法および磁気記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8546151B2 (ja) |
JP (1) | JP5080102B2 (ja) |
TW (1) | TWI462233B (ja) |
WO (1) | WO2008105372A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5527649B2 (ja) * | 2009-08-28 | 2014-06-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8681536B2 (en) | 2010-01-15 | 2014-03-25 | Qualcomm Incorporated | Magnetic tunnel junction (MTJ) on planarized electrode |
WO2012083212A2 (en) * | 2010-12-17 | 2012-06-21 | Everspin Technologies, Inc. | Magnetic random access memory integration having improved scaling |
TWI420127B (zh) * | 2011-07-05 | 2013-12-21 | Voltafield Technology Corp | 穿隧式磁阻感測器 |
TWI445225B (zh) * | 2011-11-07 | 2014-07-11 | Voltafield Technology Corp | 磁阻元件結構形成方法 |
CN104752605A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US9865798B2 (en) | 2015-02-24 | 2018-01-09 | Qualcomm Incorporated | Electrode structure for resistive memory device |
KR102399342B1 (ko) * | 2015-08-21 | 2022-05-19 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
KR102409755B1 (ko) * | 2015-09-30 | 2022-06-16 | 삼성전자주식회사 | 자기 저항 메모리 소자 및 그 제조 방법 |
US10164169B2 (en) * | 2016-09-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device having a single bottom electrode layer |
US10756259B2 (en) * | 2018-11-20 | 2020-08-25 | Applied Materials, Inc. | Spin orbit torque MRAM and manufacture thereof |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6555858B1 (en) * | 2000-11-15 | 2003-04-29 | Motorola, Inc. | Self-aligned magnetic clad write line and its method of formation |
JP3677455B2 (ja) * | 2001-02-13 | 2005-08-03 | Necエレクトロニクス株式会社 | 不揮発性磁気記憶装置およびその製造方法 |
US6531371B2 (en) * | 2001-06-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Electrically programmable resistance cross point memory |
JP2004119478A (ja) * | 2002-09-24 | 2004-04-15 | Renesas Technology Corp | 半導体記憶装置、不揮発性記憶装置および磁気記憶装置 |
JP4829502B2 (ja) * | 2005-01-11 | 2011-12-07 | シャープ株式会社 | 半導体記憶装置の製造方法 |
-
2007
- 2007-02-27 JP JP2007046776A patent/JP5080102B2/ja active Active
-
2008
- 2008-02-25 WO PCT/JP2008/053197 patent/WO2008105372A1/ja active Application Filing
- 2008-02-25 US US12/528,854 patent/US8546151B2/en active Active
- 2008-02-26 TW TW097106568A patent/TWI462233B/zh active
Also Published As
Publication number | Publication date |
---|---|
TWI462233B (zh) | 2014-11-21 |
JP2008211011A (ja) | 2008-09-11 |
US20100264501A1 (en) | 2010-10-21 |
WO2008105372A1 (ja) | 2008-09-04 |
US8546151B2 (en) | 2013-10-01 |
TW200901390A (en) | 2009-01-01 |
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Date | Code | Title | Description |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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R350 | Written notification of registration of transfer |
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S111 | Request for change of ownership or part of ownership |
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