TW202005128A - 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術 - Google Patents

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Abstract

本發明之一些實施例係關於一種包含一磁阻式隨機存取記憶體(MRAM)胞之積體電路。該積體電路包含一下金屬層及安置於該下金屬層上方之一上金屬層。一底部電極安置於該下金屬層上方且與該下金屬層電接觸。一磁性穿隧接面(MTJ)安置於底部電極之一上表面上方。一頂部電極安置於該MTJ之一上表面上方且與該上金屬層接觸。一側壁間隔件包圍該頂部電極之一外周邊。一蝕刻停止層安置於間隔件頂表面之一外周邊之頂部上且包圍該上金屬層之底表面之一外周邊。該蝕刻停止層懸於該間隔件頂表面之該外周邊上方。

Description

針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術
本發明實施例係關於針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術。
許多現代電子裝置含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在無電力之情況下保持其所儲存資料，而揮發性記憶體在電源切斷時丟失其所儲存資料。磁阻式隨機存取記憶體(MRAM)歸因於優於當前電子記憶體而為下一代非揮發性電子記憶體之一個有前景的候選者。與當前非揮發性記憶體(諸如快閃隨機存取記憶體)相比，MRAM通常較快且具有較佳耐久性。與當前揮發性記憶體(諸如動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM))相比，MRAM通常具有類似效能及密度但具有較低功率消耗。
本發明實施例係關於一種積體電路，其包括：一半導體基板；一互連結構，其安置於該半導體基板上方，且包含以交替方式彼此疊置之複數個介電層及複數個金屬層，其中該複數個金屬層包含一下金屬層及安置於該下金屬層上方之一上金屬層；一底部電極，其安置於該下金屬層上方且與該下金屬層電接觸；一磁性穿隧接面(MTJ)，其安置於該底部電極之一上表面上方；一頂部電極，其安置於該MTJ之一上表面上方，其中該頂部電極具有與該上金屬層之一底表面直接電接觸之一電極頂表面；一側壁間隔件，其包圍該頂部電極之一外周邊，其中該間隔件具有一間隔件頂表面；一蝕刻停止層，其安置於該間隔件頂表面之一外周邊之頂部上，且包圍該上金屬層之該底表面之一外周邊；及進一步其中該蝕刻停止層包含懸於該間隔件頂表面之該外周邊上方之一側向延伸部。
本發明實施例係關於一種磁阻式隨機存取記憶體(MRAM)胞，其安置於一半導體基板上，該MRAM胞包含：一底部電極，其安置於該半導體基板上方；一磁性穿隧接面(MTJ)，其安置於該底部電極上方；一頂部電極，其安置於該MTJ之一上表面上方，其中該頂部電極具有一電極頂表面；一側壁間隔件，其包圍該頂部電極之一外周邊，其中該間隔件具有一間隔件頂表面；一蝕刻停止層，其安置於該間隔件頂表面之一外周邊之頂部上，其中該蝕刻停止層懸於該間隔件頂表面之該外周邊上方；及一金屬線，其安置於該頂部電極上方且具有與該電極頂表面直接實體且電接觸之一底表面。
本發明實施例係關於一種用於製造一磁阻式隨機存取記憶體(MRAM)胞之方法，該方法包含：形成安置於一介電層之一上表面上方的一蝕刻停止層，其中該蝕刻停止層展現使一下伏金屬線之一上表面之至少一部分暴露的一開口；在該蝕刻停止層上方形成一底部電極層，該底部電極層向下延伸穿過該開口以實體且電連接至該下伏金屬線；在該底部電極層上方形成一磁性穿隧接面(MTJ)層；在該磁性穿隧接面層上方形成一頂部電極；形成包圍至少該MTJ層及該頂部電極之一間隔件層；蝕刻該間隔件層以暴露該頂部電極之一頂表面及該間隔件之一頂表面；在該電極頂表面及該間隔件頂表面上方形成一上蝕刻停止層，其中該上蝕刻停止層懸於該間隔件頂表面之一外周邊上方；及形成與電極頂表面接觸之一上金屬層。
本揭露提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可未直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複用於簡單及清楚之目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。
此外，為了方便描述，可在本文中使用空間相關術語(諸如「在…下面」、在…「下方」、「下」、「在…上方」、「上」及類似者)來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向之外，空間相關術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)，且因此可同樣解釋本文中使用之空間相關描述符。
一磁阻式隨機存取記憶體(MRAM)胞包含上電極及下電極，及配置於上電極與下電極之間的一磁性穿隧接面(MTJ)。在習知MRAM胞中，上電極藉由一接點或通路耦合至一上覆金屬層(例如，金屬1、金屬2、金屬3等)。儘管廣泛採用此耦合接點或通路的使用，然此MRAM胞外加其上方之此接點或通路的總高度相對於鄰近金屬層之間(例如，一金屬2層與一金屬3層之間)的典型垂直間距係大的。為使此高度與鄰近金屬層之間的垂直間距更為一致，本揭露提供用於將頂部電極直接耦合至一上覆金屬線而在其等之間不具有一通路或接點同時避免歸因於超出MRAM胞之一頂表面及MRAM胞之一底部電極之金屬線溢流的可能MRAM短路之技術。
參考圖1A，其係包含一記憶體陣列區及一周邊區的一記憶體裝置100之一部分之一剖面圖。記憶體區包含用於根據一些實施例之一MRAM胞101的一金屬層至金屬層連接配置103。繪示兩個MRAM胞101 (胞1及胞2)，但為方便起見使用相同元件符號來描述MRAM胞101。MRAM胞101包含一底部電極102及一頂部電極104，其等藉由一磁性穿隧接面(MTJ) 106彼此分離。在一些實施例中，底部電極102採用一多層結構(例如，三個層)，其包含氮化鉭或鉭之一阻障層及氮化鉭或氮化鈦之另外兩個層。頂部電極104、MTJ 106及底部電極102之部分由一側壁間隔件126包圍。底部電極102及頂部電極104安置於一下金屬層114與一上金屬層116之間。側壁間隔件126由一保護層125包圍，保護層125可例如由氮氧化矽(例如，SiON)製成，且一介電材料(諸如一層間介電(ILD)層或金屬間介電(IMD)層128)包圍保護層125。一介電襯層138 (諸如二氧化矽襯層或氮化矽襯層)可保形地上覆於一介電保護層140。介電保護層140將底部電極102與其他主動電路電隔離，且提供對底部電極之機械及化學保護。在一些實施例中，介電保護層係由二氧化矽(Si02 )或氮化矽(Si3 O4 )製成。
MTJ 106包含一下鐵磁性電極108及一上鐵磁性電極110，其等藉由一穿隧阻障層112彼此分離。在一些實施例中，下鐵磁性電極108可具有一固定或「釘紮」磁性定向，而上鐵磁性電極110具有一可變或「自由」磁性定向，其可在各自表示一不同資料狀態(諸如一不同二進位狀態)之兩個或更多個磁極性之間切換。然而，在其他實施方案中，MTJ 106可垂直「翻轉」使得下鐵磁性電極108具有一「自由」磁性定向而上鐵磁性電極110具有一「釘紮」磁性定向。
在一些實施例中，側壁間隔件126包含一頂部間隔件表面126a，其與頂部電極104之一頂部電極表面104a近似在相同高度。一蝕刻停止層之一部分142a保持安置於間隔件頂表面126a之頂上及上金屬層116之一外周邊周圍。蝕刻停止層142a具有一寬度d1，其係界定上金屬層116之一底表面的寬度d2之一個因數。蝕刻停止層142a之寬度d1部分受控於間隔件頂表面126a之一寬度，間隔件頂表面126a在沈積蝕刻停止層142a時支撐蝕刻停止層142a。可見蝕刻停止層之一下部142b自側壁間隔件126之一底部向外延伸。
圖1B示意性地繪示在一些實施例中一MRAM胞150中之間隔件頂表面126a之寬度如何控制蝕刻停止層142a之寬度。在一些實施例中，蝕刻停止層142a’、142b’可由碳化矽(SiC)製成。蝕刻停止層之上部142a’可包含在上電極104正上方(且在一些情況中與上電極104直接接觸)之一中心區，及在間隔件126上方向下漸縮或傾斜之一周邊區。可見蝕刻停止層142a’延伸略微超出側壁間隔件126之邊緣。蝕刻停止層142a’具有一「貝雷帽」狀形狀，其中蝕刻停止層包含在很大程度上懸於間隔件126上方的一側向延伸部。延伸超出間隔件頂表面之外周邊的蝕刻停止層之部分142a’朝向底部金屬層略微向下傾斜。為本描述之目的，將使用術語「懸伸蝕刻停止層」作為用於描述如圖1B中展示般組態之一貝雷帽形蝕刻停止層的一簡寫。懸伸蝕刻停止層142a’可防止無意間蝕刻延伸超出側壁間隔件126之一外周邊之一區中的保護層125。當蝕刻停止層142a’經蝕刻以形成用於一上金屬層之一開口時，開口將不會延伸超出蝕刻停止層142，藉此使上金屬層裝納於開口內且將上金屬層侷限在MRAM胞上方之區中，如在圖1A中可見。
在一些MRAM製程中，將鈦/氮化鈦層沈積於頂部電極104之頂部上以防止製造期間之氧化。藉由一後續光/蝕刻步驟移除此鈦/氮化鈦層。在頂部電極104之頂部上沈積停止層142a’之一優點在於停止層142a’在頂部電極104上方之完全覆蓋可用作足夠的氧化防護且因此可使得不需要鈦/氮化鈦層。因此，使用防止氧化之蝕刻停止層142a’來代替鈦/氮化鈦層可節省處理步驟及成本。
圖1C繪示一例示性MRAM胞160，其展現藉由具有頂部電極104’與上覆金屬層116’之間的直接接觸而不具有一足夠寬的側壁間隔件或停止層所呈現的一個可能難點。側壁間隔件126’比圖1B之側壁間隔件126窄。此意謂蝕刻停止層142a’’缺乏側向覆蓋(例如，寬度)且可能未提供足夠保護以防無意間蝕刻保護層125。在蝕刻以形成用於上覆金屬層116’之開口時，若蝕刻延伸略微超出側壁間隔件126’則可形成一非意欲腔。若用上覆金屬層填充此腔，則形成一「齒」116x且可產生一弱點(藉由標記為X之虛線箭頭指示)，其呈現齒116x與MRAM胞160之一底部電極102’之間的一短路之可能性。
返回至圖1A，MRAM胞101包含一較寬側壁間隔件126及具有足夠寬度之蝕刻停止層142a，使得金屬層116與MRAM胞101之間的連接將不會延伸超出側壁間隔件126之頂表面126a。此意謂在底部電極102與上覆金屬層116之間形成一短路之風險降低。如將明白，圖1A之特徵可歸因於頂部電極104與上金屬層116之間直接接觸而不具有一中介通路而提供下金屬層114與上金屬層116之間減小的間距，且亦可適於流線型製造技術。
值得注意的是，頂部電極104本身與上覆金屬層116直接電接觸，而非一接點或通路將頂部電極104耦合至一上覆金屬層116。在一些實施例中，上覆金屬層116係一金屬線或金屬層跨接線。在一些實施例中，上覆金屬層116之一底表面在一平坦介面處與頂部電極104之一頂表面104a及亦側壁間隔件126之一頂表面126a之部分相交。因為頂部電極104與上覆金屬層116之間不存在通路或接點，所以MRAM胞10120之總高度更容易與後段製程(BEOL)製程流程相容。
圖2繪示一積體電路200之一些實施例之一剖面圖，其包含安置於積體電路200之一互連結構204中之MRAM胞202a、202b。積體電路200包含一基板206。基板206可為例如一塊體基板(例如，一塊體矽基板)或一絕緣體上覆矽(silicon-on-insulator；SOI)基板。所繪示實施例描繪一或多個淺溝槽隔離(STI)區208，其可包含基板206內之一介電質填充之溝槽。
兩個字線電晶體210、212安置於STI區208之間。字線電晶體210、212包含分別字線閘極電極214、216；分別字線閘極介電質218、220；字線側壁間隔件222；及源極/汲極區224。源極/汲極區224安置於基板206內之字線閘極電極214、216與STI區208之間，且經摻雜以具有與分別在閘極介電質218、220下方之一通道區的一第二導電類型相反之一第一導電類型。字線閘極電極214、216可為例如摻雜多晶矽或一金屬(諸如鋁、銅)，或其等之組合。字線閘極介電質218、220可為例如氧化物(諸如二氧化矽)或一高介電係數材料。字線側壁間隔件222可由例如氮化矽(例如，Si3 N4 )製成。
互連結構204配置於基板206上方且將裝置(例如，電晶體210、212)彼此耦合。互連結構204包含複數個IMD層226、228、230及複數個金屬層232、234、236，其等以交替方式彼此層疊。IMD層226、228、230可由例如一低介電係數層(諸如無摻雜矽酸鹽玻璃)或氧化物(諸如二氧化矽)層或一極低介電係數層製成。金屬層232、234、236包含金屬線238、240、241、242，其等形成於溝槽內且可由一金屬(諸如銅或鋁)製成。接點244自底部金屬層232延伸至源極/汲極區224及/或閘極電極214、216；且通路246在金屬層232、234、236之間延伸。接點244及通路246延伸穿過介電保護層250、252 (其等可由介電材料製成且可在製造期間充當蝕刻停止層)。介電保護層250、252可由例如一極低介電係數材料(諸如SiC)製成。接點244及通路246、248可由例如一金屬(諸如銅或鎢)製成。
MRAM胞202a、202b (其等經組態以儲存各自資料狀態)配置於互連結構204內之相鄰金屬層之間。MRAM胞202a包含由導電材料製成之一底部電極254及一頂部電極256。在其頂部電極256與底部電極254之間，MRAM胞202a包含一MTJ 258。MRAM胞202a亦包含一側壁間隔件260。金屬線242具有與頂部電極256之一頂表面及側壁間隔件260之一頂表面之部分共面且與其等直接電接觸(例如，歐姆耦合至其等)之一最下表面。
圖3描繪圖2之積體電路200之一俯視圖之一些實施例，如以圖2至圖3中展示之剖視線指示。如可見，在一些實施例中，當從上方觀看時，MRAM胞202a、202b可具有一方形、矩形或圓形形狀。然而，在其他實施例中，例如歸因於許多蝕刻製程之實際性，所繪示方形形狀之隅角可變圓，而導致MRAM胞202a、202b具有具圓角之一方形或矩形形狀或具有一圓形或橢圓形狀。MRAM胞202a、202b分別配置於金屬線240、241上方，且分別具有與金屬線242直接電接觸之頂部電極256而其間不具有通路或接點。
現參考圖4，提供圖2之MRAM胞202a之一放大剖面圖。如所展示，MRAM胞202a包含底部電極254及頂部電極256，其中MTJ 258安置於底部電極254與頂部電極256之間。底部電極254向下延伸穿過介電保護層252中之一開口以與下伏金屬線240電接觸。
在所繪示實施例中，MTJ 258包含一下鐵磁性電極266 (其可具有一釘紮磁性定向)及一上鐵磁性電極268 (其可具有一自由磁性定向)。一穿隧阻障層270安置於下鐵磁性電極266與上鐵磁性電極268之間；且一罩蓋層272安置於上鐵磁性電極268上方。下鐵磁性電極266可為一合成反鐵磁性(SAF)結構，其包含一頂部釘紮鐵磁性層274、一底部釘紮鐵磁性層276及夾置於頂部釘紮鐵磁性層274與底部釘紮鐵磁性層276之間的一金屬層278。
在一些實施例中，上鐵磁性電極268包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd或類似者。在一些實施例中，罩蓋層272包括WO2 、NiO、MgO、Al2 O3 、Ta2 O5 、MoO2 、TiO2 、GdO、Al、Mg、Ta、Ru或類似者。在一些實施例中，穿隧阻障層270提供上鐵磁性電極268與下鐵磁性電極266之間的電隔離，同時在適當條件下仍容許電子穿隧通過穿隧阻障層270。穿隧阻障層270可包括例如氧化鎂(MgO)、氧化鋁(例如，Al2 O3 )、NiO、GdO、Ta2 O5 、MoO2 、TiO2 、WO2 或類似者。
在操作中，通常藉由量測MTJ 258之電阻而讀取上(例如，自由)鐵磁性電極268之可變磁極性。歸因於磁性穿隧效應，MTJ 258之電阻隨可變磁極性而改變。此外，在操作中，可變磁極性通常使用自旋轉移力矩(STT)效應而改變或轉變。根據STT效應，電流跨MTJ 258通過以誘發自下(例如，釘紮)鐵磁性電極266至上(例如，自由)鐵磁性電極268之一電子流。在電子行進通過下鐵磁性電極266時，電子之自旋經極化。當自旋極化電子到達上鐵磁性電極268時，自旋極化電極將一力矩施加至可變磁極性且轉變自由鐵磁性電極(例如，上電極268)之狀態。讀取或改變可變磁極性之替代方法亦係適合的。例如，在一些替代方法中，釘紮及/或自由鐵磁性電極266/268之磁化極性垂直於穿隧阻障層270與釘紮及/或自由鐵磁性電極266/268之間的一介面，使MTJ 258成為一垂直MTJ。
在所繪示實施例中，因為頂部電極256本身(以及側壁間隔件260之一部分)與上覆金屬線242直接接觸，所以MRAM胞202a、202b之總高度可相對於先前方法減小。此減小高度使MRAM胞202a、202b更容易與BEOL製程流程相容。因此，形成MRAM胞202a、202b以降低的製造成本提供更佳MRAM操作。此外，因為金屬線之一底表面與間隔件260之頂表面不一樣寬，所以金屬線短接至底部電極254之可能性降低。
參考圖5至圖11，提供在各個製造階段具有一MRAM胞之一半導體結構之一些實施例之剖面圖。儘管將圖5至圖11描述為一系列動作，然將瞭解，此等動作並非限制性的，此係因為可在其他實施例中更改該等動作之順序，且所揭示之方法亦適用於其他結構。在其他實施例中，可完全或部分省略所繪示及/或描述之一些動作。
圖5繪示一些實施例之一剖面圖，其繪示安置於一基板(圖5中未展示，但先前在圖2中展示)上方的一互連結構204之一部分。互連結構204包含一IMD層228及水平延伸穿過IMD層228的一金屬線240。IMD層228可為氧化物(諸如二氧化矽)、一低介電係數材料或一極低介電係數材料。金屬線240可由一金屬(諸如鋁、銅或其等之組合)製成。在一些實施例中，基板可為一塊體矽基板或一絕緣體上覆半導體(SOI)基板(例如，絕緣體上覆矽基板)。基板亦可為例如一二元半導體基板(例如，GaAs)、一三元半導體基板(例如，AlGaAs)或一高階半導體基板。在許多例項中，基板表現為一半導體晶圓，且可具有例如1英寸(25 mm)；2英寸(51 mm)；3英寸(76 mm)；4英寸(100 mm)；5英寸(130 mm)或125 mm (4.9英寸)；150 mm (5.9英寸，通常稱為「6英寸」)；200 mm (7.9英寸，通常稱為「8英寸」)；300 mm (11.8英寸，通常稱為「12英寸」)；450 mm (17.7英寸，通常稱為「18英寸」)之一直徑。在完成處理之後，例如在形成MRAM胞之後，可視情況將此一晶圓與其他晶圓或晶粒堆疊，且接著將其單粒化成對應於個別IC之個別晶粒。
一第一介電保護層252形成於IMD層228及金屬線240上方。在一些實施例中，第一介電保護層252包括具有大約250埃之一厚度之SiC (碳化矽)。一第二介電保護層253形成於第一介電保護層252上方。在一些實施例中，第二介電保護層具有與第一介電保護層252不同之一化學組合物，且可例如包括具有大約200埃之一厚度之SRO (富矽氧化物)。一底部電極層254形成於介電保護層252、253上方，且向下延伸穿過介電保護層252、253中之一開口以與金屬線240之一上部電接觸。底部電極層254可為一導電材料，諸如(舉例而言)氮化鈦、氮化鉭、鈦、鉭或前述一或多者之一組合。此外，在一些實施例中，底部電極層254可為例如約10奈米至100奈米厚。
一磁性穿隧接面(MTJ)堆疊258形成於底部電極層254之一上表面上方，且一頂部電極層256形成於MTJ堆疊258上方。頂部電極層256可為一導電材料，諸如(舉例而言)氮化鈦、氮化鉭、鈦、鉭、鎢或前述一或多者之一組合。此外，頂部電極層256可為例如約10奈米至100奈米厚。一遮罩502安置於頂部電極層256之一上表面上方。在一些實施例中，遮罩502包含一光阻遮罩，但亦可為一硬遮罩，諸如氮化物標記。在一些實施例中，遮罩502可為不同於頂部電極層256之一導電材料，諸如(舉例而言)氮化鈦、氮化鉭、鈦、鉭或前述一或多者之一組合。MTJ 258及/或頂部電極256之側壁可以如相對於通過底部電極254之一上表面的一法線量測之除90度外之一角度傾斜。
一側壁間隔件前驅體層260’形成於底部電極254之側向部分、MTJ 258之側壁、頂部電極256之側壁上方，且在遮罩502之側壁及上表面上方延伸。在一些實施例中，側壁間隔件前驅體層260’可藉由任何適合沈積技術形成且通常保形地形成。此外，側壁間隔件前驅體層260’可由例如氮化矽、碳化矽、Si3 N4 、SiON或前述一或多者之一組合形成。甚至，側壁間隔件前驅體層260’可經形成具有例如約150埃至600埃之一厚度。接著，一介電襯層602 (諸如一保形氧化物)形成於側壁間隔件前驅體層260’上方。介電襯層602有利於圖6中執行之間隔件蝕刻製程。
在圖6中，一間隔件蝕刻製程600 (例如，非等向性蝕刻)已執行至側壁間隔件前驅體層260’中以回蝕側壁間隔件前驅體層260’而移除側壁間隔件前驅體層260’之側向拉伸部及頂部電極遮罩層502，以暴露由剩餘側壁間隔件260包圍的頂部電極256之一頂表面。在一些實施例中，在蝕刻之後，一側壁間隔件頂表面與電極頂表面具有顯著寬於將在圖10中形成以產生金屬線的一金屬井或溝槽之預期寬度之一組合寬度(例如，大於154 nm)。因此，在一些實施例中，基於頂部電極將連接之金屬線之寬度選擇側壁間隔件之寬度。另外，間隔件蝕刻製程將底部電極254切割至其最終尺寸。在一些實施例中，此間隔件蝕刻600係一單向蝕刻或垂直蝕刻。
在圖7中，沈積一蝕刻停止層以產生覆蓋電極頂表面及間隔件頂表面的停止層之一第一部分142a。蝕刻停止層之一額外部分142b (其可相對於第一部分142a不連續)鄰接底部電極254之一周邊。停止層之此非連續性係歸因於停止層材料(例如，氮化矽、碳化矽、Si3 N4 、SiON或其等之組合)之階梯狀覆蓋特性，其等通常未沈積於MTJ之側向表面上。此外，第一部分142a懸於間隔件頂表面上方，且在一些實施例中展現貝雷帽形狀(圖1B中繪示)以提供額外側向保護以防無意間蝕刻超出間隔件頂表面。
接著，例如在圖8中，一保護層230 (諸如氮氧化矽(SiON)層或一極低介電係數層)例如藉由化學氣相沈積(CVD)、電漿氣相沈積(PVD)、旋塗技術或熱氧化而形成於蝕刻停止層142上方。保護層230將MRAM胞與其他主動電路電隔離，且提供對MRAM胞之機械及化學保護。在一些實施例中，保護層230之一頂表面在第二介電保護層253之一表面上方為大約1080埃。接著，在一些實施例中，對保護層230執行化學機械平坦化(CMP)以平坦化保護層230之一上表面。在CMP之後，一光罩(未展示)形成於保護層230上方，且實行一蝕刻使得保護層230覆蓋記憶體陣列區且不覆蓋周邊區，如圖8中展示。
接著，將由介電材料(諸如氧化物或ELK介電質)製成之一IMD或ILD層801施覆於記憶體陣列區中之保護層230之頂部上及周邊區中之第二介電保護層253之頂部上。在一些實施例中，IMD或ILD層801具有在記憶體陣列區中為大約400埃且在周邊區中為大約1700埃之一厚度。一蝕刻停止層803沈積於IMD或ILD層801上。在一些實施例中，蝕刻停止層803包括四乙氧基矽烷(tetra-ethyl-ortho-silicate；TEOS)。將一無氮抗反射層(NFARL) 805施覆於蝕刻停止層803之頂部上。在一些實施例中，NFARL 805係大約200埃厚。將一硬遮罩層807施覆至NFARL 805上。使用光微影來圖案化硬遮罩層807使其具有溝槽開口，將在一雙鑲嵌製程中使用該等溝槽開口來形成將固持一頂部金屬層之溝槽或開口。在一些實施例中，此等開口可為雙鑲嵌開口。在一些實施例中，硬遮罩層807包括氮化鈦(TiN)且為大約350埃厚。
在圖9中，將一光阻層909施覆於硬遮罩層807上方。在周邊區中蝕刻一第一溝槽915。
在圖10中，已移除光阻層909。接著，執行一或多個蝕刻以形成溝槽開口242’及243’。在一些實施例中，一或多個蝕刻包括一雙鑲嵌製程。
在圖11中，使用金屬(諸如鋁或銅)來填充溝槽及開口。因此，在記憶體陣列區中，用具有與頂部電極256之頂表面直接接觸之一底表面的一金屬線242填充溝槽，藉此在不具有金屬線242與頂部電極256之間的一接點或通路之情況下提供一歐姆連接。金屬線之底表面亦與停止層之一部分142a接觸，此降低金屬溢流超出MRAM胞之風險。在一些實施例中，金屬線之底表面與少於一整個停止層接觸。接著，執行一CMP操作(如由虛線指示)以平坦化金屬線之一上表面及介電保護層801之一上表面，因此導致圖1A及/或圖4之結構。
在積體電路之另一區中(諸如在其中形成CMOS邏輯裝置之周邊區中)，一金屬線242透過一通路243耦合至一下伏金屬線240。與金屬線242與頂部電極256之間的直接連接相比，在金屬層242與下伏金屬線240之間***通路243在垂直方向上消耗與MRAM胞類似之空間。因此，記憶體陣列區中金屬線242與頂部電極256之間的直接連接容許記憶體陣列區中之一減小的胞高度，使得記憶體陣列區中之胞高度類似於周邊區中之胞高度。
圖12繪示根據一些實施例之形成具有具用以保護以防無意間蝕刻超出側壁間隔件之足夠寬度之一蝕刻停止層的一MRAM胞之一方法1200。儘管將本文中繪示及/或描述之此方法及其他方法繪示為一系列動作或事件，然將瞭解，本揭露不限於所繪示之排序或動作。因此，在一些實施例中，動作可依不同於所繪示之順序實行及/或可同時實行。此外，在一些實施例中，可將所繪示動作或事件細分為可在各別時間或與其他動作或子動作同時實行的多個動作或事件。在一些實施例中，可省略一些所繪示動作或事件，且可包含其他未繪示的動作或事件。
在一些實施例中，動作1202至1208可對應於例如先前在圖5中繪示之結構。在1202，在一介電層之一上表面上方形成一蝕刻停止層。蝕刻停止層展現使一下伏金屬線之一上表面之至少一部分暴露的一開口。在1204，在蝕刻停止層上方形成一底部電極層。底部電極層向下延伸穿過開口以與下伏金屬層實體且電接觸。在1206，在底部電極層上方形成一磁性穿隧接面(MTJ)層。在1208，在磁性穿隧接面層上方形成一頂部電極層。在1210 (其可對應於先前在圖5中繪示之實例)，形成至少包圍MTJ層及頂部電極之一寬間隔件層。寬間隔件層足夠寬以支撐用於保護以防無意間蝕刻超出間隔件之一頂表面的一蝕刻停止層。在1212 (其可對應於先前在圖6中繪示之實例)，蝕刻間隔件層以暴露頂部電極之一頂表面及間隔件之一頂表面。在1213 (其可對應於先前在圖7中繪示之實例)，形成覆蓋頂部電極之頂表面及間隔件之頂表面的一蝕刻停止層。蝕刻停止層懸於間隔件之頂表面之一外周邊上方。在1214 (其可對應於先前在圖11中繪示之實例)，形成一上金屬層使其與電極頂表面及間隔件頂表面直接實體接觸且電接觸。
一些實施例係關於一種包含一磁阻式隨機存取記憶體(MRAM)胞之積體電路。積體電路包含一半導體基板及安置於半導體基板上方之一互連結構。互連結構包含以交替方式彼此疊置之複數個介電層及複數個金屬層。複數個金屬層包含一下金屬層及安置於下金屬層上方之一上金屬層。一底部電極安置於下金屬層上方且與其電接觸。一磁性穿隧接面(MTJ)安置於底部電極之一上表面上方。一頂部電極安置於MTJ之一上表面上方且具有與上金屬層直接電接觸之一電極頂表面。一側壁間隔件包圍頂部電極之一外周邊且具有一間隔件頂表面。一蝕刻停止層安置於間隔件頂表面之一外周邊之頂部上且包圍上金屬層之底表面之一外周邊。蝕刻停止層懸於間隔件頂表面之外周邊上方。
其他實施例係關於一種MRAM胞，其安置於一半導體基板上。MRAM胞包含安置於半導體基板上方之一底部電極，及安置於底部電極上方之一磁性穿隧接面(MTJ)。一頂部電極安置於MTJ之一上表面上方，其中頂部電極具有一電極頂表面。一側壁間隔件包圍頂部電極之一外周邊，其中間隔件具有一間隔件頂表面。一金屬線安置於頂部電極上方且具有與電極頂表面及間隔件頂表面之至少一部分直接實體且電接觸之一底表面。
其他實施例係關於一種用於製造一MRAM胞之方法。在此方法中，一蝕刻停止層形成於一介電層之一上表面上方，其中蝕刻停止層展現使一下伏金屬線之一上表面之至少一部分暴露的一開口。一底部電極層形成於蝕刻停止層上方。底部電極層向下延伸穿過開口以實體且電連接至下伏金屬線。一磁性穿隧接面(MTJ)層形成於底部電極層上方。一頂部電極形成於磁性穿隧接面層上方。一間隔件層經形成而至少包圍MTJ層及頂部電極。間隔件層經蝕刻以暴露頂部電極之一頂表面及間隔件之一頂表面。一上金屬層經形成而與電極頂表面及間隔件頂表面直接電接觸且實體接觸。
將瞭解，為便於描述，在此書面描述以及下文申請專利範圍中，術語「第一」、「第二」、「第三」等僅為用於區分一圖或一系列圖之不同元件的一般識別符。以此等術語或此等術語本身並不暗指此等元件之任何時間排序或結構近接性，且不意欲描述不同所繪示實施例及/或未繪示實施例中之對應元件。例如，結合一第一圖描述之「一第一介電層」可不一定對應於結合另一圖描述之一「第一介電層」，且可不一定對應於一未繪示實施例中之一「第一介電層」。
前文概述數種實施例之特徵使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易使用本揭露作為設計或修改其他製程及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
100‧‧‧記憶體裝置 101‧‧‧磁阻式隨機存取記憶體(MRAM)胞 102‧‧‧底部電極 102’‧‧‧底部電極 103‧‧‧金屬層至金屬層連接配置 104‧‧‧頂部電極 104’‧‧‧頂部電極 104a‧‧‧頂部電極表面/頂部電極之頂表面 106‧‧‧磁性穿隧接面(MTJ) 108‧‧‧下鐵磁性電極 110‧‧‧上鐵磁性電極 112‧‧‧穿隧阻障層 114‧‧‧下金屬層 116‧‧‧上金屬層 116’‧‧‧上覆金屬層 116x‧‧‧齒 125‧‧‧保護層 126‧‧‧側壁間隔件 126’‧‧‧側壁間隔件 126a‧‧‧頂部間隔件表面/間隔件頂表面 128‧‧‧層間介電(ILD)層/金屬間介電(IMD)層 138‧‧‧介電襯層 140‧‧‧介電保護層 142a ‧‧‧蝕刻停止層/蝕刻停止層之第一部分 142a’‧‧‧蝕刻停止層/蝕刻停止層之上部/懸伸蝕刻停止層 142a’’‧‧‧蝕刻停止層 142b‧‧‧蝕刻停止層之下部/蝕刻停止層之額外部分 150‧‧‧磁阻式隨機存取記憶體(MRAM)胞 160‧‧‧磁阻式隨機存取記憶體(MRAM)胞 200‧‧‧積體電路 202a‧‧‧磁阻式隨機存取記憶體(MRAM)胞 202b‧‧‧磁阻式隨機存取記憶體(MRAM)胞 204‧‧‧互連結構 206‧‧‧基板 208‧‧‧淺溝槽隔離(STI)區 210‧‧‧字線電晶體 212‧‧‧字線電晶體 214‧‧‧字線閘極電極 216‧‧‧字線閘極電極 218‧‧‧字線閘極介電質 220‧‧‧字線閘極介電質 222‧‧‧字線側壁間隔件 224‧‧‧源極/汲極區 226‧‧‧金屬間介電(IMD)層 228‧‧‧金屬間介電(IMD)層 230‧‧‧金屬間介電(IMD)層/保護層 232‧‧‧金屬層 234‧‧‧金屬層 236‧‧‧金屬層 238‧‧‧金屬線 240‧‧‧金屬線 241‧‧‧金屬線 242‧‧‧金屬線/金屬層 242’‧‧‧溝槽開口 243‧‧‧通路 243’‧‧‧溝槽開口 244‧‧‧接點 246‧‧‧通路 250‧‧‧介電保護層 252‧‧‧第一介電保護層 253‧‧‧第二介電保護層 254‧‧‧底部電極/底部電極層 256‧‧‧頂部電極/頂部電極層 258‧‧‧磁性穿隧接面(MTJ)/磁性穿隧接面(MTJ)堆疊 260‧‧‧側壁間隔件 260’‧‧‧側壁間隔件前驅體層 266‧‧‧下鐵磁性電極 268‧‧‧上鐵磁性電極 270‧‧‧穿隧阻障層 272‧‧‧罩蓋層 274‧‧‧頂部釘紮鐵磁性層 276‧‧‧底部釘紮鐵磁性層 278‧‧‧金屬層 502‧‧‧遮罩/頂部電極遮罩層 600‧‧‧間隔件蝕刻製程/間隔件蝕刻 602‧‧‧介電襯層 801‧‧‧金屬間介電(IMD)層/層間介電(ILD)層/介電保護層 803‧‧‧蝕刻停止層 805‧‧‧無氮抗反射層(NFARL) 807‧‧‧硬遮罩層 909‧‧‧光阻層 915‧‧‧第一溝槽 1200‧‧‧方法 1202‧‧‧動作 1204‧‧‧動作 1206‧‧‧動作 1208‧‧‧動作 1210‧‧‧動作 1212‧‧‧動作 1213‧‧‧動作 1214‧‧‧動作 d1‧‧‧蝕刻停止層之寬度 d2‧‧‧上金屬層之底表面的寬度
在結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為清楚論述，可任意增大或減小各種構件之尺寸。
圖1A繪示包含具有一磁性穿隧接面(MTJ)之一MRAM胞之一些實施例的一電子記憶體之一部分之一剖面圖。
圖1B繪示一MRAM胞之一剖面圖，其繪示在製造MRAM胞期間沈積之一停止層之一幾何形狀。
圖1C繪示一MRAM胞之一剖面圖，其展現金屬之一非所要溢流。
圖2繪示包含MRAM胞之一積體電路之一些實施例之一剖面圖。
圖3繪示包含MRAM胞的圖2之積體電路之一些實施例之一俯視圖。
圖4繪示圖2之積體電路之一MRAM胞之一放大剖面圖。
圖5至圖11將一系列漸進製造步驟繪示為一系列剖面圖。
圖12以流程圖格式繪示一方法，該方法繪示本概念之一些實施例。
100‧‧‧記憶體裝置
101‧‧‧磁阻式隨機存取記憶體(MRAM)胞
102‧‧‧底部電極
103‧‧‧金屬層至金屬層連接配置
104‧‧‧頂部電極
104a‧‧‧頂部電極表面
106‧‧‧磁性穿隧接面(MTJ)
108‧‧‧下鐵磁性電極
110‧‧‧上鐵磁性電極
112‧‧‧穿隧阻障層
114‧‧‧下金屬層
116‧‧‧上金屬層
125‧‧‧保護層
126‧‧‧側壁間隔件
126a‧‧‧頂部間隔件表面/間隔件頂表面
128‧‧‧層間介電(ILD)層/金屬間介電(IMD)層
138‧‧‧介電襯層
140‧‧‧介電保護層
142a‧‧‧蝕刻停止層
142b‧‧‧蝕刻停止層之下部
d1‧‧‧蝕刻停止層之寬度
d2‧‧‧上金屬層之底表面的寬度

Claims (20)

  1. 一種積體電路，其包括： 一半導體基板； 一互連結構，其安置於該半導體基板上方，且包含以交替方式彼此疊置之複數個介電層及複數個金屬層，其中該複數個金屬層包含一下金屬層及安置於該下金屬層上方之一上金屬層； 一底部電極，其安置於該下金屬層上方且與該下金屬層電接觸； 一磁性穿隧接面(MTJ)，其安置於該底部電極之一上表面上方； 一頂部電極，其安置於該MTJ之一上表面上方，其中該頂部電極具有與該上金屬層之一底表面直接電接觸之一電極頂表面； 一側壁間隔件，其包圍該頂部電極之一外周邊，其中該間隔件具有一間隔件頂表面； 一蝕刻停止層，其安置於該間隔件頂表面之一外周邊之頂部上，且包圍該上金屬層之該底表面之一外周邊；及 進一步其中該蝕刻停止層包含懸於該間隔件頂表面之該外周邊上方之一側向延伸部。
  2. 如請求項1之積體電路，其中該上金屬層之該底表面與該頂部間隔件表面接觸。
  3. 如請求項1之積體電路，其中該底表面之一寬度小於該頂部間隔件表面之一寬度。
  4. 如請求項1之積體電路，其中該MTJ具有以如相對於通過該底部電極之一上表面之一法線量測之除90度外之一角度傾斜的側壁。
  5. 如請求項1之積體電路，其中延伸超出該間隔件頂表面之該外周邊的該蝕刻停止層之一部分朝向該底部金屬層略微向下傾斜。
  6. 如請求項1之積體電路，其進一步包括安置於該底部電極之一外周邊處的該蝕刻停止層之一額外部分。
  7. 一種磁阻式隨機存取記憶體(MRAM)胞，其安置於一半導體基板上，該MRAM胞包含： 一底部電極，其安置於該半導體基板上方； 一磁性穿隧接面(MTJ)，其安置於該底部電極上方； 一頂部電極，其安置於該MTJ之一上表面上方，其中該頂部電極具有一電極頂表面； 一側壁間隔件，其包圍該頂部電極之一外周邊，其中該間隔件具有一間隔件頂表面； 一蝕刻停止層，其安置於該間隔件頂表面之一外周邊之頂部上，其中該蝕刻停止層懸於該間隔件頂表面之該外周邊上方；及 一金屬線，其安置於該頂部電極上方且具有與該電極頂表面直接實體且電接觸之一底表面。
  8. 如請求項7之MRAM胞，其中該金屬線之該底表面與該頂部間隔件表面接觸。
  9. 如請求項7之MRAM胞，其中該MTJ具有以如相對於通過該底部電極之一上表面之一法線量測之除90度外之一角度傾斜的側壁。
  10. 如請求項7之MRAM胞，其中該金屬線之該底表面之一寬度小於該頂部間隔件表面之一寬度。
  11. 如請求項7之MRAM胞，其中延伸超出該間隔件頂表面之該外周邊的該蝕刻停止層之一部分朝向該底部電極略微向下傾斜。
  12. 如請求項7之MRAM胞，其進一步包括安置於該底部電極之一外周邊處的該蝕刻停止層之一額外部分。
  13. 一種用於製造一磁阻式隨機存取記憶體(MRAM)胞之方法，該方法包含： 形成安置於一介電層之一上表面上方的一蝕刻停止層，其中該蝕刻停止層展現使一下伏金屬線之一上表面之至少一部分暴露的一開口； 在該蝕刻停止層上方形成一底部電極層，該底部電極層向下延伸穿過該開口以實體且電連接至該下伏金屬線； 在該底部電極層上方形成一磁性穿隧接面(MTJ)層； 在該磁性穿隧接面層上方形成一頂部電極； 形成包圍至少該MTJ層及該頂部電極之一間隔件層； 蝕刻該間隔件層以暴露該頂部電極之一頂表面及該間隔件之一頂表面； 在該電極頂表面及該間隔件頂表面上方形成一上蝕刻停止層，其中該上蝕刻停止層懸於該間隔件頂表面之一外周邊上方；及 形成與電極頂表面接觸之一上金屬層。
  14. 如請求項13之方法，其中延伸超出該間隔件頂表面之該外周邊的該蝕刻停止層之一部分朝向該底部電極略微向下傾斜。
  15. 如請求項13之方法，其中該上蝕刻停止層之一寬度大於該上金屬層之一底表面之一寬度。
  16. 如請求項15之方法，其中該上蝕刻停止層包括氮化矽(Si3 N4 )。
  17. 如請求項13之方法，其中該間隔件頂表面之一寬度組合該電極頂表面之一寬度大於大約154奈米。
  18. 如請求項13之方法，其中該間隔件層包括碳化矽(SiC)。
  19. 如請求項13之方法，其進一步包括： 在該間隔件頂表面及該電極頂表面上方形成一介電層；及 在該介電層中形成一溝槽及開口，其中一溝槽開口暴露該電極頂表面及該間隔件頂表面之一部分；及 用直接鄰接該電極頂表面及該間隔件頂表面之一部分的一導電材料填充該溝槽及通路開口。
  20. 如請求項19之方法，其中該溝槽開口暴露少於一整個該間隔件頂表面。
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