KR20060011126A - 자기 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

자기 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 기판 상에 형성된 하부 절연막 상에 배치된 디지트 라인, 및 중간 절연막을 개재하여 디지트 라인 상에 배치된 자기 터널 접합 유닛을 포함한다. 상부 절연막을 개재하여 자기 터널 접합 유닛 상에 비트 라인이 배치된다. 비트 라인은 디지트 라인을 가로지른다. 자기 집속부는 디지트 라인 및 비트 라인 중에 선택된 적어도 하나의 양측벽에 형성된 스페이서를 포함한다. 상기 집속부는 강자성체로 이루어진다.

Description

자기 기억 소자 및 그 형성 방법{MAGNETIC MEMORY DEVICES AND METHODS OF FORMING THE SAME}
도 1은 종래의 자기 접합 터널 유닛을 갖는 자기 기억 소자를 나타내는 도면이다.
도 2a는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 2b는 2a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3a 내지 도 5a는 도 2a에 도시된 자기 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3b 내지 도 5b는 각각 도 3a 내지 도 5a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 6a는 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 6b는 도 6a의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 7a 내지 도 10a는 도 6a에 도시된 자기 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅳ-Ⅳ'을 따라 취해진 단면 도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 자기 기억 소자 및 그 형성 방법에 관한 것이다.
반도체 소자들 중에 자기 기억 소자는 고속 기입 및 읽기 동작이 가능하고, 고집적화가 가능하다. 또한, 자기 기억 소자는 재기입의 제한이 없으며, 비휘발성 특성을 갖는다. 상술한 특성들에 의하여 자기 기억 소자는 새로운 기억 소자로서 각광 받고 있다.
통상적으로, 자기 기억 소자는 데이타 저장 요소로서 자기 터널 접합 유닛(Magnetic Turnnel Junction unit; MTJ unit)을 사용한다. 자기 터널 접합 유닛은 두개의 강자성체들과, 그들 사이에 개재된 절연체를 포함한다. 두개의 강자성체들의 자화방향에 따라 자기 터널 접합 유닛의 저항이 변경된다. 즉, 두개의 강자성체들의 자화방향들이 서로 동일한 방향인 경우의 저항이 서로 반대방향인 경우의 저항보다 작다. 이러한 저항 변화에 따른 자기 터널 접합 유닛을 통하여 흐르는 전류량들을 감지함으로써, 자기 기억 소자의 단위 셀에 저장된 정보가 논리 "1" 또는 논리 "0"인지를 판별할 수 있다.
종래의 자기 기억 소자를 도 1에 개략적으로 도시하였다.
도 1은 종래의 자기 터널 접합 유닛을 갖는 자기 기억 소자를 나타내는 도면 이다.
도 1을 참조하면, 자기 기억 소자는 자기 터널 접합 유닛(11), 디지트 라인(1, digit line) 및 비트 라인(13)을 포함한다. 상기 디지트 라인(1)은 상기 자기 터널 접합 유닛(11)의 아래에 이격되어 배치된다. 상기 비트 라인(13)은 상기 자기 터널 접합 유닛(11)의 상부면과 접속하며, 상기 디지트 라인(1)의 상부를 가로지른다. 상기 디지트 라인(1)과 상기 비트 라인(13)이 교차하는 지점에 상기 자기 터널 접합 유닛(11)이 배치된다. 상기 자기 터널 접합 유닛(11)의 하부면은 전극(3)을 경유하여 모스 트랜지스터등과 같은 스위칭 소자(미도시함)과 연결된다.
상기 자기 터널 접합 유닛(11)은 차례로 적층된 하부 자성체 패턴(5), 절연 패턴(7) 및 상부 자성체 패턴(9)을 포함한다. 상기 하부 자성체 패턴(5)은 자화 방향이 고정된 상태이며, 상기 상부 자성체 패턴(9)은 자화 방향이 공급되는 자기장에 따라 변경될 수 있다.
상술한 구조의 자기 기억 소자에 소정의 데이타를 기입하는 동작을 간략히 설명하면, 상기 디지트 라인(1) 및 상기 비트 라인(13)에 각각 소정의 전류를 인가한다. 이에 따라, 상기 디지트 라인(1) 및 상기 비트 라인(13) 주위에는 자기장이 형성된다. 상기 자기 터널 접합 유닛(11)에는 상기 디지트 라인(1) 주위의 자기장과 상기 비트 라인(13) 주위의 자기장의 벡터 합된 자기장이 인가되어 상기 상부 자성체 패턴(9)의 자화방향을 변화시킬 수 있다.
반도체 소자의 고집적화됨에 따라, 상기 자기 터널 접합 유닛(11)의 크기가 점점 감소하고 있다. 상기 자기 터널 접합 유닛(11)의 크기가 감소될수록, 상기 자 기 터널 접합 유닛(11)의 자화방향을 변화시키기 위해 요구되는 자기장의 세기가 증가된다. 따라서, 상기 자기 기억 소자의 기입 동작등을 위하여 요구되는 상기 디지트 및 비트 라인들(1,13)에 인가되는 전류량이 증가된다. 결과적으로, 상기 자기 기억 소자의 소비전력이 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 자기 터널 접합 유닛에 인가되는 자기장의 효율을 향상시켜 소비전력을 감소시킬 수 있는 자기 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 단가를 낮출수 있는 자기 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 자기 기억 소자를 제공한다. 이 소자는 기판 상에 형성된 하부 절연막 상에 배치된 디지트 라인, 및 중간 절연막을 개재하여 상기 디지트 라인 상에 배치된 자기 터널 접합 유닛을 포함한다. 상부 절연막을 개재하여 상기 자기 터널 접합 유닛 상에 비트 라인이 배치된다. 상기 비트 라인은 상기 디지트 라인을 가로지른다. 자기 집속부는 상기 디지트 라인 및 비트 라인 중에 선택된 적어도 하나의 양측벽에 형성된 스페이서를 포함한다. 상기 자기 집속부는 강자성체로 이루어진다.
일 실시예에 있어서, 상기 자기 집속부는 상기 디지트 라인과 상기 하부 절연막 사이에 개재된 하부 평판 패턴, 및 상기 하부 평판 패턴 및 상기 디지트 라인 의 양측벽에 배치된 하부 스페이서를 포함할 수 있다. 이 경우에, 상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서에 대하여 식각선택비를 갖는 도전 물질로 이루어질 수 있다. 이와는 달리, 상기 소자는 상기 디지트 라인 상에 배치되고, 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴을 더 포함할 수 있다. 이때, 상기 중간 절연막은 상기 하부 캐핑 패턴을 덮는다. 상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮는 것이 바람직하다. 상기 하부 캐핑 패턴은 절연 패턴, 또는 절연 패턴/마스크 패턴으로 이루어질 수 있다. 상기 마스크 패턴은 상기 상기 하부 평판 패턴 또는/및 상기 하부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어질 수 있다.
일 실시예에 있어서, 상기 자기 집속부는 상기 비트 라인 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 평판 패턴, 및 상기 비트 라인 및 상기 상부 평판 패턴의 양측벽에 형성된 상부 스페이서을 포함할 수 있다. 상기 소자는 상기 상부 평판 패턴 상에 배치되고, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 더 포함할 수 있다. 이 경우에, 상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮는 것이 바람직하다. 상기 상부 캐핑 패턴은 절연 패턴, 또는 절연 패턴/마스크 패턴으로 이루어질 수 있다. 이때, 상기 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어지는 것이 바람직하다.
일 실시예에 있어서, 상기 자기 집속부는 상기 디지트 라인과 상기 하부 절연막 사이에 개재된 하부 평판 패턴, 상기 하부 평판 패턴 및 상기 디지트 라인의 양측벽에 배치된 하부 스페이서, 상기 비트 라인 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 평판 패턴, 및 상기 비트 라인 및 상기 상부 평판 패턴의 양측벽에 형성된 상부 스페이서를 포함할 수 있다. 이 경우에 상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서에 대하여 식각선택비를 갖는 도전 물질로 이루어질 수 있다. 이와는 달리, 상기 소자는 상기 디지트 라인 상에 배치되고 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴, 및 상기 상부 평판 패턴 상에 배치되고 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 더 포함할 수 있다. 상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮고, 상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮는 것이 바람직하다.상기 하부 캐핑 패턴은 제1 절연 패턴, 또는 제1 절연 패턴/제1 마스크 패턴으로 이루어지고, 상기 상부 캐핑 패턴은 제2 절연 패턴, 또는 제2 절연 패턴/제2 마스크 패턴으로 이루어질 수 있다. 이때, 상기 제1 마스크 패턴은 상기 하부 평판 패턴 또는/및 상기 하부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어지고, 상기 제2 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어지는 것이 바람직하다.
상술한 기술적 과제들을 해결하기 위한 자기 기억 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 형성된 하부 절연막 상에 디지트 라인을 형성하고, 중간 절연막을 개재하여 상기 디지트 라인 상부에 배치된 자기 터널 접합 유닛을 형성한다. 상기 기판 상에 상부 절연막을 형성하고, 상기 상부 절연막 상에 상기 자기 터널 접합 유닛 위에 배치되고, 상기 디지트 라인을 가로지르는 비트 라인을 형성한다. 상기 디지트 라인 및 비트 라인 중에 선택된 적어도 하나의 양측벽에 형성된 스페이서를 포함하는 자기 집속부를 형성한다. 상기 자기 집속부는 강자성체로 형성한다.
일 실시예에 있어서, 상기 자기 집속부를 형성하는 단계는 상기 하부 절연막과 상기 디지트 라인 사이에 개재된 하부 평판 패턴을 형성하는 단계, 상기 하부 평판 패턴 및 디지트 라인을 덮는 하부 스페이서막을 기판 상에 콘포말하게 형성하는 단계, 및 상기 하부 스페이서막을 이방성 식각하여 상기 디지트 라인 및 상기 하부 평판 패턴 양측벽에 하부 스페이서를 형성하는 단계를 포함할 수 있다. 상기 자기 집속부는 상기 하부 평판 패턴 및 상기 하부 스페이서를 포함한다. 상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서막에 대하여 식각선택비를 갖는 도전 물질로 형성할 수 있다. 이와는 다르게, 상기 방법은 상기 하부 스페이서막을 형성하기 전에, 상기 디지트 라인 상에 배치되고 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 하부 스페이서막은 상기 하부 평판 패턴, 디지트 라인 및 하부 캐핑 패턴을 덮도록 형성된다. 상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되는 것이 바람직하다. 상기 하부 캐핑 패턴은 차례로 적층된 절연 패턴 및 마스크 패턴을 포함하도록 형성할 수 있다. 상기 마스크 패턴은 상기 하부 평판 패턴 또는/및 상기 하부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 상기 방법은 상기 마스크 패턴을 제거하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 자기 집속부를 형성하는 단계는 상기 비트 라인 상에 배치된 상부 평판 패턴을 형성하는 단계, 상기 비트 라인 및 상부 평판 패턴을 덮는 상부 스페이서막을 기판 전면에 콘포말하게 형성하는 단계, 및 상기 상부 스페이서막을 이방성 식각하여 상기 비트라인 및 상기 상부 평판 패턴의 양측벽에 상부 스페이서를 형성하는 단계를 포함할 수 있다. 상기 자기 집속부는 상기 상부 평판 패턴 및 상기 상부 스페이서를 포함한다. 상기 방법은 상기 상부 스페이서막을 형성하기 전에, 상기 상부 평판 패턴 상에 배치되고, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 상부 스페이서막은 상기 비트 라인, 상부 평판 패턴 및 상부 캐핑 패턴을 덮도록 형성된다. 상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성하는 것이 바람직하다. 상기 상부 캐핑 패턴은 차례로 적층된 절연 패턴 및 마스크 패턴을 포함하도록 형성할 수 있다. 상기 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 마스크 패턴을 제거하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 자기 집속부를 형성하는 단계는 상기 하부 절연막과 상기 디지트 라인 사이에 개재된 하부 평판 패턴을 형성하는 단계, 상기 하부 평판 패턴 및 디지트 라인을 덮는 하부 스페이서막을 기판 상에 콘포말하게 형성하는 단계, 상기 하부 스페이서막을 이방성 식각하여 상기 디지트 라인 및 상기 하부 평판 패턴 양측벽에 하부 스페이서를 형성하는 단계, 상기 비트 라인 상에 배치된 상부 평판 패턴을 형성하는 단계, 상기 비트 라인 및 상부 평판 패턴을 덮는 상부 스페이서막을 기판 전면에 콘포말하게 형성하는 단계, 및 상기 상부 스페이서막을 이방성 식각하여 상기 비트라인 및 상기 상부 평판 패턴의 양측벽에 상부 스페이서를 형성하는 단계를 포함할 수 있다. 상기 자기 집속부는 상기 하부 평판 패턴, 상기 하부 스페이서, 상기 상부 평판 패턴 및 상기 상부 스페이서를 포함한다. 상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서막에 대하여 식각선택비를 갖는 도전 물질로 형성할 수 있다. 이와는 다르게, 상기 방법은 상기 하부 스페이서막을 형성하기 전에, 상기 디지트 라인 상에 배치되고 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴을 형성하는 단계, 및 상기 상부 스페이서막을 형성하기 전에, 상기 상부 평판 패턴 상에 배치되고 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 하부 스페이서막은 상기 하부 평판 패턴, 디지트 라인 및 하부 캐핑 패턴을 덮도록 형성되고, 상기 상부 스페이서막은 상기 비트 라인, 상부 평판 패턴 및 상부 캐핑 패턴을 덮도록 형성된다. 상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되고, 상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되는 것이 바람직하다. 상기 하부 캐핑 패턴은 차례로 적층된 제1 절연 패턴 및 제1 마스크 패턴을 포함하도록 형성되고, 상기 상부 캐핑 패턴은 차례로 적층된 제2 절연 패턴 및 제2 마스크 패턴을 포함하도록 형성될 수 있다. 상기 제1 마스크 패턴은 상기 하부 평판 패턴 또 는/및 상기 하부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성되고, 상기 제2 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성된다. 상기 방법은 상기 제1 마스크 패턴을 제거하는 단계, 및 상기 제2 마스크 패턴을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2a는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이고, 도 2b는 2a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다. 도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 자기 기억 소자의 디지트 라인 및 비트 라인의 단면을 보여준다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100, 이하 기판이라고 함) 상에 하 부 절연막(102)이 배치된다. 상기 하부 절연막(102)은 실리콘 산화막으로 이루어질 수 있다. 이와는 달리, 상기 하부 절연막(102)은 실리콘 산화막 이외의 절연막으로 이루어질 수도 있다.
상기 하부 절연막(102) 상에 디지트 라인(108, digit line)이 배치되고, 비트 라인(136)이 상기 디지트 라인(108)의 상부를 가로지른다. 상기 디지트 라인(108)과 상기 비트 라인(136) 사이에 자기 터널 접합 유닛(128)이 개재된다. 다시 말해서, 상기 디지트 라인(108)과 상기 비트 라인(136)이 교차하는 지점에 상기 자기 터널 접합 유닛(128)이 배치되고, 상기 디지트 라인(108) 및 상기 비트 라인(136)은 각각 상기 자기 터널 접합 유닛(128)의 하부 및 상부에 배치된다. 상기 디지트 라인(108)과 상기 자기 터널 접합 유닛(128) 사이에는 중간 절연막(114)이 개재되고, 상기 자기 터널 접합 유닛(128)과 상기 비트 라인(136) 사이에 상부 절연막(130)이 개재된다. 상기 중간 절연막(114)은 옆으로 연장되어 상기 하부 절연막(102)을 덮고, 상기 상부 절연막(130)은 옆으로 연장되어 상기 중간 절연막(114)을 덮는다. 상기 중간 및 상부 절연막들(114,130)은 실리콘 산화막으로 이루어질 수 있다. 이와는 달리, 상기 중간 및 상부 절연막들(114,130)은 실리콘 산화막을 이외의 절연막으로 이루어질 수도 있다.
상기 자기 터널 접합 유닛(128)의 하부면은 상기 중간 절연막(114)과 상기 터널 접합 유닛(128) 사이에 개재된 전극(118)을 경유하여 스위칭 소자인 모스 트랜지스터(미도시함)와 연결된다. 상기 전극(118)은 일측으로 연장되고, 상기 전극(118)의 연장된 부분은 상기 중간 및 하부 절연막들(114,102)을 관통하는 도전 플 러그(116)에 의하여 상기 모스 트랜지스터의 소오스/드레인 영역(미도시함)과 전기적으로 접속할 수 있다. 상기 비트 라인(136)은 상기 상부 절연막(130)을 관통하는 콘택홀(132)을 경유하여 상기 자기 터널 접합 유닛(128)의 상부면과 접속한다.
상기 자기 터널 접합 유닛(128)은 차례로 적층된 하부 패턴(122), 터널 베리어 패턴(124) 및 상부 패턴(126)을 포함한다. 상기 상부 패턴(126)은 자화방향의 변경이 자유로운 강자성체로 이루어지는 것이 바람직하다. 상기 상부 패턴(126)은 철, 코발트 또는 니켈등의 단일 물질 또는 그들의 화합물로 이루어질 수 있다. 상기 터널 베리어 패턴(124)은 알루미늄산화막등으로 이루어질 수 있다. 상기 하부 패턴(122)은 자화방향이 고정된(fixed) 상태이다. 상기 하부 패턴(122)은 차례로 적층된 고정 패턴(120, pinning pattern) 및 피고정 패턴(121, pinned pattern)을 포함할 수 있다. 상기 피고정 패턴(121)은 상기 고정 패턴(120)에 의하여 자화 방향이 고정된다. 상기 고정 패턴(120)은 반강자성체로 이루어지고, 상기 피고정 패턴(121)은 강자성체로 이루어지는 것이 바람직하다. 예컨대, 상기 고정 패턴(120)은 IrMn 또는 PtMn등으로 이루어질 수 있다. 상기 피고정 패턴(121)은 철, 니켈 또는 코발트의 단일 물질 또는 그들의 화합물로 이루어질 수 있다. 도시하지 않았지만, 상기 하부 패턴(122)은 2층 이상의 복합층으로 이루어질 수도 있다.
자기 집속부가 상기 디지트 라인(108) 또는/및 비트 라인(136)으로부터 발생되는 자기장을 집속시킨다. 상기 자기 집속부는 상기 디지트 라인(108) 및 비트 라인(136) 중에 선택된 적어도 하나의 양측벽에 배치된 스페이서를 포함한다. 구체적으로, 상기 자기 집속부는 상기 디지트 라인(108)의 자기장을 집속시키는 하부 자 기 집속부(112), 및 상기 비트 라인(136)의 자기장을 집속시키는 상부 자기 집속부(142) 중에 선택된 적어도 하나를 포함한다. 상기 자기 집속부는 강자성체로 이루어지는 것이 바람직하다.
상기 하부 자기 집속부(112)는 상기 디지트 라인(108)과 상기 하부 절연막(102) 사이에 개재된 하부 평판 패턴(104), 및 상기 디지트 라인(108)의 양측벽에 형성된 하부 스페이서(110a)를 포함하는 것이 바람직하다. 상기 하부 평판 패턴(104)은 상기 디지트 라인(108)의 측벽에 정렬된 측벽을 가지며, 상기 하부 스페이서(110a)는 아래로 연장되어 상기 하부 평판 패턴(104)의 양측벽 상에도 배치된다. 상기 하부 자기 집속부(112)는 상기 디지트 라인(108)의 하부면 및 양측벽을 둘러싸는 형태로 배치되어 상기 디지트 라인(108)으로부터 발생되는 자기장을 집속시킨다. 상기 중간 절연막(114)은 상기 하부 스페이서(110a)를 덮는다.
상기 하부 자기 집속부(112)는 강자성체로 이루어지는 것이 바람직하다. 즉, 상기 하부 평판 패턴(104) 및 하부 스페이서(110a)는 강자성체로 이루어지는 것이 바람직하다. 예컨대, 상기 하부 평판 패턴(104) 및 하부 스페이서(110a)는 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막으로 이루어질 수 있다. 상기 하부 평판 패턴(104) 및 하부 스페이서(110a)는 서로 다른 강자성체로 이루어지거나, 서로 동일한 강자성체로 이루어질 수 있다.
적어도 상기 디지트 라인(108)의 윗부분(106)은 상기 하부 평판 패턴(104) 또는/및 하부 스페이서(110a)에 대하여 식각선택비를 갖는 도전 물질로 이루어지는 것이 바람직하다. 특히, 상기 디지트 라인(108)의 윗부분(106)은 스퍼터링 식각시, 상기 하부 스페이서(110a)에 대하여 식각선택비를 갖는 도전 물질로 이루어지는 것이 바람직하다. 이에 더하여, 상기 디지트 라인(108)의 윗부분(106)은 상기 하부 평판 패턴(104)에 대해서도 식각선택비를 가질 수 있다. 예컨대, 상기 디지트 라인(108)의 윗부분(106)은 티타늄, 탄탈늄, 질화티타늄, 질화탄탈늄 또는 질화티타늄알루미늄등의 단일막 혹은 복합막으로 이루어질 수 있다. 상기 디지트 라인(108)의 아랫부분(105)은 비저항이 낮고, 패터닝 공정이 가능한 금속을 포함하는 것이 바람직하다. 예컨대, 상기 디지트 라인(108)의 아랫부분(105)은 알루미늄 또는 알루미늄 합금등을 포함할 수 있다. 이에 더하여, 상기 디지트 라인(108)의 아랫부분(105)은 상기 하부 평판 패턴(104)과 접촉하는 티타늄 또는 탄탈늄등의 접합층을 더 포함할 수 있다.
상기 상부 자기 집속부(142)는 상기 비트 라인(136) 상에 배치된 상부 평판 패턴(138), 및 상기 비트 라인(136)의 양측벽에 배치된 상부 스페이서(140a)를 포함하는 것이 바람직하다. 상기 상부 평판 패턴(138)은 상기 비트 라인(136)의 측벽에 정렬된 측벽을 가지며, 상기 상부 스페이서(140a)는 위로 연장되어 상기 상부 평판 패턴(138)의 양측벽 상에도 배치되는 것이 바람직하다. 이로써, 상기 상부 자기 집속부(142)는 상기 비트 라인(136)의 양측벽 및 상부면을 둘러싸는 형태로 배치되어 상기 비트 라인(136)으로부터 발생되는 자기장을 집속시킨다.
상기 상부 자기 집속부(142)는 강자성체로 이루어지는 것이 바람직하다. 즉, 상기 상부 평판 패턴(138), 및 상기 상부 스페이서(140a)는 강자성체인 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막 으로 이루어질 수 있다. 상기 상부 평판 패턴(138) 및 하부 스페이서(140a)는 서로 다른 강자성체로 이루어지거나, 서로 동일한 강자성체로 이루어질 수 있다.
상기 비트 라인(136)은 비저항이 낮으며, 패터닝 공정이 가능한 금속을 포함하는 것이 바람직하다. 예컨대, 상기 비트 라인(136)은 알루미늄 또는 알루미늄 합금등으로 이루어질 수 있다. 물론, 상기 비트 라인(136)은 상기 상부 절연막(130)과 접촉하는 티타늄 또는 탄탈늄등의 접합층을 포함할 수 있다. 또한, 상기 비트 라인(136)은 그것의 상부면을 보호하기 위한 도전성 베리어층을 포함할 수 있다. 예컨대, 상기 도전성 베리어층은 티타늄, 탄탈늄, 질화티타늄, 질화탄탈늄 또는 질화티타늄알루미늄등의 단일막 혹은 그들의 복합막으로 이루어질 수 있다.
상기 자기 집속부는 상기 하부 자기 집속부(112)만을 포함할 수 있다. 이와는 달리, 상기 자기 집속부는 상기 상부 자기 집속부(142)만을 포함할 수도 있다. 상기 자기 집속부는 상기 하부 및 상부 자기 집속부들(112,142)을 모두 포함하는 것이 가장 바람직하다.
상술한 구조의 자기 기억 소자에 있어서, 상기 자기 집속부는 상기 디지트 라인(108) 또는/및 비트 라인(136)으로부터 발생되는 자기장을 집속시킨다. 이에 따라, 자기장을 발생시키기 위하여 상기 디지트 라인(108) 또는/및 비트 라인(136)에 공급되는 전류량을 현저히 감소시킬 수 있다. 그 결과, 저소비전력의 자기 기억 소자를 구현할 수 있다.
또한, 상기 자기 집속부는 상기 디지트 라인(108) 또는/및 비트 라인(136)의 양측벽에 배치된 스페이서(110a,140a)를 포함한다. 이는, 상기 디지트 라인(108) 또는/및 비트 라인(136)이 패터닝 공정으로 형성됨을 의미한다. 즉, 제조 단가가 낮은 패터닝 공정으로 상기 디지트 라인(108) 또는/및 비트 라인(136)을 형성함과 동시에, 상기 자기 집속부를 형성할 수 있음으로 생산성을 향상시킴과 더불어 소비전력을 감소시킬 수 있다.
도 3a 내지 도 5a는 도 2a에 도시된 자기 기억 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 3b 내지 도 5b는 각각 도 3a 내지 도 5a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 하부 절연막(102)을 형성한다. 상기 하부 절연막(102)은 실리콘 산화막 또는 실리콘 산화막 이외의 절연막으로 형성할 수 있다.
상기 하부 절연막(102) 상에 제1 강자성체막 및 제1 도전막을 차례로 형성하고, 상기 제1 도전막 및 제1 강자성체막을 연속적으로 패터닝하여 차례로 적층된 하부 평판 패턴(104) 및 디지트 라인(108)을 형성한다. 상기 하부 평판 패턴(104)은 상기 제1 강자성체막으로부터 형성되며, 상기 디지트 라인(108)은 상기 제1 도전막으로부터 형성된다. 상기 하부 평판 패턴(104) 및 디지트 라인(108)을 덮도록 하부 스페이서막(110)을 상기 기판(100) 전면 상에 콘포말하게 형성한다. 상기 하부 스페이서막(110)은 강자성체로 형성하는 것이 바람직하다.
상기 하부 평판 패턴(104) 및 하부 스페이서막(110)은 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막으로 형성될 수 있다. 상기 디지트 라인(108)의 적어도 윗부분(106)은 상기 하부 스페이서막(110) 에 대하여 식각선택비를 갖는 도전 물질로 형성한다. 특히, 상기 디지트 라인(108)의 윗부분(106)은 스퍼터링 식각시 상기 하부 스페이서막(110)에 대하여 식각선택비를 갖는 도전 물질로 형성하는 것이 바람직하다. 이에 더하여, 상기 디지트 라인(108)의 윗부분(106)은 상기 제1 강자성체막에 대해서도 식각선택비를 가질 수 있다. 예컨대, 상기 디지트 라인(108)의 윗부분(106)은 티타늄, 탄탈늄, 질화티타늄 또는 질화탄탈늄등의 단일막 혹은 그들의 조합막으로 형성할 수 있다. 상기 디지트 라인(108)의 아랫부분(105)은 비저항이 낮고 패터닝 공정이 가능한 금속을 포함하도록 형성하는 것이 바람직하다. 예컨대, 상기 디지트 라인(108)의 아랫부분(105)은 알루미늄층 또는 알루미늄 합금층등으로 형성할 수 있다. 물론, 상기 디지트 라인(108)의 아랫부분(105)은 상기 하부 절연막(102)과 접촉하는 접합층(ex, 티타늄 또는 탄탈늄)을 포함하도록 형성할 수 있다. 상기 하부 스페이서막(110)은 강자성체막으로 형성하는 것이 바람직하다. 예컨대, 상기 하부 스페이서막(110)은 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막으로 형성할 수 있다. 상기 하부 평판 패턴(104) 및 상기 하부 스페이서막(110)은 서로 동일한 강자성체로 형성되거나, 서로 다른 강자성체로 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 하부 스페이서막(110)을 이방성 식각하여 상기 디지트 라인(108) 및 상기 하부 평판 패턴(104)의 양측벽에 하부 스페이서(110a)를 형성한다. 이때, 상기 디지트 라인(108)의 윗부분(106)은 상기 디지트 라인(108)의 아랫부분(105)을 보호한다. 상기 하부 스페이서(110a)가 형성됨으로써, 상기 하부 스페이서(110) 주변의 상기 하부 절연막(102)이 노출된다. 상기 하부 스 페이서(110a)의 형성을 위한 이방성 식각은 스퍼터링 식각일 수도 있다. 이 경우에도 상기 디지트 라인(108)의 윗부분(106)은 금속층을 포함하는 상기 디지트 라인(108)의 아랫부분(105)을 보호한다. 상기 하부 평판 패턴(104) 및 상기 하부 스페이서(110a)는 하부 자기 집속부(112)를 구성한다.
이어서, 상기 결과물 전면 상에 중간 절연막(114)을 형성한다. 상기 중간 절연막(114)은 실리콘 산화막, 또는 실리콘 산화막 이외의 절연막으로 형성할 수 있다. 상기 디지트 라인(108) 일측에 상기 중간 및 하부 절연막들(114,102)을 관통하여 상기 기판(100)의 소정영역과 접속하는 도전 플러그(116)를 형성한다. 상기 중간 절연막(114)의 상에 상기 도전 플러그(116)와 전기적으로 접속하는 전극(118)을 형성한다. 상기 전극(118)은 티타늄, 탄탈늄, 질화티타늄 또는 질화탄탈늄등의 단일막 혹은 그들의 조합막으로 형성할 수 있다.
상기 전극(118) 상에 자기 터널 접합 유닛(128)을 형성한다. 이때, 상기 자기 터널 접합 유닛(128)은 상기 디지트 라인(108) 상부에 배치되도록 형성하는 것이 바람직하다. 상기 터널 접합 유닛(128)은 차례로 적층된 하부 패턴(122), 터널 베리어 패턴(124) 및 상부 패턴(126)을 포함하도록 형성한다. 상기 하부 패턴(122)은 자화방향이 고정된 상태이다. 상기 하부 패턴(122)은 차례로 적층된 고정 패턴(120) 및 피고정 패턴(121)을 포함하도록 형성할 수 있다. 상기 고정 패턴(120) 및 피고정 패턴(121)은 각각 반강자성체 및 강자성체로 형성하는 것이 바람직하다. 이로써, 상기 피고정 패턴(121)은 상기 고정 패턴(120)에 의하여 자기 방향이 고정된다. 상기 하부 패턴(122)은 2층 이상의 복합층으로 형성될 수도 있다. 상기 상부 패턴(126)은 자화방향의 변경이 자유로운 강자성체로 형성하는 것이 바람직하다.
상기 고정 패턴(120)은 IrMn 또는 PtMn등으로 형성할 수 있다. 상기 피고정 패턴(121) 및 상부 패턴(126)은 철, 코발트 또는 니켈등의 단일 물질 또는 그들의 화합물로 형성할 수 있다. 상기 터널 베리어 패턴(124)은 알루미늄산화막등으로 형성할 수 있다.
상기 기판(100) 전면 상에 상부 절연막(130)을 형성한다. 상기 상부 절연막(130)은 실리콘 산화막, 또는 실리콘 산화막 이외의 절연막으로 형성할 수 있다. 상기 상부 절연막(130)의 상부면은 평탄화된 상태일 수 있다. 상기 상부 절연막(130)을 패터닝하여 상기 자기 터널 접합 유닛(128)의 상부면을 노출시키는 콘택홀(132)을 형성한다.
도 5a 및 도 5b를 참조하면, 상기 콘택홀(132)을 채우는 제2 도전막을 형성하고, 상기 제2 도전막 상에 제2 강자성체막을 형성한다. 상기 제2 강자성체막 및 제2 도전막을 연속적으로 패터닝하여 차례로 적층된 비트 라인(136) 및 상부 평판 패턴(138)을 형성한다. 상기 비트 라인(136)은 상기 디지트 라인(108)을 가로지르며, 상기 자기 터널 접합 유닛(128) 상에 배치된다. 상기 제2 도전막으로부터 상기 비트 라인(136)이 형성되고, 상기 제2 강자성체막으로부터 상기 상부 평판 패턴(138)이 형성된다.
상기 상부 평판 패턴(138)은 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막으로 형성될 수 있다. 상기 비트 라인(136)은 비저항이 낮으며, 패터닝 공정이 가능한 금속을 포함하도록 형성하는 것이 바람직하다. 예컨대, 상기 비트 라인(136)은 알루미늄층 또는 알루미늄합금층등으로 형성할 수 있다. 상기 비트 라인(136)은 상기 상부 절연막(130)과 접촉하는 접합층(ex, 티타늄 또는 탄탈늄), 또는/및 그것의 상부면을 보호하기 위한 도전성 베리어층을 포함할 수 있다. 상기 도전성 베리어층은 티타늄, 탄탈늄, 질화티타늄 또는 질화탄탈늄등의 단일막 혹은 복합막으로 형성할 수 있다.
상기 상부 평판 패턴(138) 및 비트 라인(136)을 덮도록 상부 스페이서막(140)을 기판(100) 전면에 콘포말하게 형성한다. 상기 상부 스페이서막(140)은 강자성체로 형성하는 것이 바람직하다. 예컨대, 상기 상부 스페이서(140)는 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막으로 형성될 수 있다.
이어서, 상기 상부 스페이서막(140)을 이방성 식각하여 도 2b에 도시된 상부 스페이서(140a)를 형성한다. 상기 상부 스페이서(140a) 및 상부 평판 패턴(138)은 도 2b의 상부 자기 집속부(142)를 구성한다. 상기 상부 스페이서(140a) 주변의 상기 상부 절연막(130)은 노출된다. 상기 상부 스페이서(140a)의 형성을 위한 이방성 식각은 스퍼터링 식각일 수도 있다. 경우에 따라 상기 상부 스페이서(140a) 형성시, 상기 상부 평판 패턴(138)의 일부도 식각될 수 있다. 하지만, 상기 상부 평판 패턴(138)을 충분히 두껍게 형성함으로써, 상기 상부 평판 패턴(138)의 두께를 유지시킬 수 있다.
상기 하부 및 상부 자기 집속부들(112,142)은 자기 집속부에 포함된다. 상술한 자기 기억 소자의 형성 방법은 상기 하부 및 상부 자기 집속부들(112,142)의 형 성 방법들을 모두 포함하는 것이 가장 바람직하다. 이와는 달리, 상기 자기 기억 소자의 형성 방법은 상기 하부 및 상부 자기 집속부들(112,142) 중에 어느 하나를 생략할 수도 있다.
상술한 자기 기억 소자의 형성 방법에 있어서, 상기 디지트 라인(108) 또는/및 비트 라인(136)은 제조 단가가 매우 낮은 패터닝 공정에 의해 형성된다. 상기 자기 집속부는 상기 스페이서(110a,140a)를 포함함으로써, 상기 디지트 또는/및 비트 라인들(108,136)의 양측벽을 감싼다.
결과적으로, 상기 디지트 또는/및 비트 라인들(108,136)을 패터닝 공정으로 형성함으로써, 상기 자기 기억 소자의 생산성을 향상시킴과 더불어 상기 자기 집속부를 매우 용이하게 형성하여 상기 자기 기억 소자의 소비전력을 감소시킬 수 있다.
(제2 실시예)
도 6a는 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이고, 도 6b는 도 6a의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 6a 및 도 6b를 참조하면, 기판(200) 상에 하부 절연막(202)이 배치되고, 상기 하부 절연막(202) 상에 디지트 라인(208)이 배치된다. 비트 라인(236)이 상기 디지트(208)의 상부를 가로지른다. 상기 디지트 라인(208)과 상기 비트 라인(236) 사이에 자기 터널 접합 유닛(228)이 개재된다.
상기 디지트 라인(208)과 상기 자기 터널 접합 유닛(228) 사이에 중간 절연막(214)이 개재되고, 상기 자기 터널 접합 유닛(228)과 상기 비트 라인(236) 사이 에 상부 절연막(230)이 개재된다. 상기 중간 절연막(214)은 상기 하부 절연막(202)을 덮으며, 상기 상부 절연막(230)은 상기 중간 절연막(214)을 덮는다.
상기 자기 터널 접합 유닛(228)의 하부면은 상기 중간 절연막(214) 및 상기 터널 접합 유닛(228) 사이에 개재된 전극(218), 및 상기 중간 및 하부 절연막들(214,202)을 관통하는 도전 플러그(216)를 통하여 상기 기판(100)과 전기적으로 접속될 수 있다. 상기 비트 라인(236)은 상기 상부 절연막(230)을 관통하는 콘택홀(232)을 경유하여 상기 자기 터널 접합 유닛(228)의 상부면과 접속한다.
상기 자기 터널 접합 유닛(128)은 차례로 적층된 하부 패턴(222), 터널 베리어 패턴(224) 및 상부 패턴(226)을 포함한다. 상기 하부 패턴(222)은 자화방향이 고정된 상태이며, 상기 상부 패턴(226)은 자화방향이 자기장에 의하여 변경될 수 있다. 상기 하부 패턴(222)은 차례로 적층된 고정 패턴(220) 및 피고정 패턴(221)을 포함할 수 있다. 이에 더하여, 상기 하부 패턴(222)은 2층 이상의 복합층으로 이루어질 수도 있다. 상기 상부 패턴(226) 및 상기 피고정 패턴(221)은 강자성체로 이루어지는 것이 바람직하며, 상기 고정 패턴(220)은 반강자성체로 이루어지는 것이 바람직하다. 상기 터널 베리어 패턴(224)은 알루미늄산화막으로 이루어질 수 있다. 상기 하부 패턴(222) 및 상기 상부 패턴(226)은 상술한 제1 실시예의 서로 대응되는 구성요소들과 동일한 물질로 이루어질 수 있다.
상기 디지트 라인(208) 또는/및 비트 라인(236)의 자기장을 집속시키는 자기 집속부가 배치된다. 상기 자기 집속부는 상기 디지트 라인(208) 또는/및 비트 라인(236) 중에 선택된 적어도 하나의 양측벽에 배치된 스페이서(210a,240a)를 포함한 다. 구체적으로, 상기 자기 집속부는 상기 디지트 라인(208)의 자기장을 집속시키는 하부 자기 집속부(212), 및 상기 비트 라인(236)의 자기장을 집속시키는 상부 자기 집속부(242) 중에 선택된 적어도 하나를 포함한다. 상술한 제1 실시예와 같이, 상기 자기 집속부는 강자성체로 이루어지는 것이 바람직하다.
상기 하부 자기 집속부(212)는 상기 디지트 라인(208)과 상기 하부 절연막(202) 사이에 개재된 하부 평판 패턴(204), 및 상기 디지트 라인(208)의 양측벽에 배치된 하부 스페이서(210a)를 포함한다. 상기 하부 평판 패턴(204)은 상기 디지트 라인(208)의 측벽에 정렬된 측벽을 가지며, 상기 하부 스페이서(210a)는 아래로 연장되어 상기 하부 평판 패턴(204)의 양측벽 상에도 배치된다. 상기 디지트 라인(208) 상에 하부 캐핑 패턴(252)이 배치되는 것이 바람직하다. 상기 하부 캐핑 패턴(252)은 상기 디지트 라인(208)의 측벽에 정렬된 측벽을 갖는다. 이때, 상기 하부 스페이서(210a)는 위로 연장되어 상기 하부 캐핑 패턴(252)의 측벽의 적어도 일부를 덮는 것이 바람직하다. 상기 하부 스페이서(210a)는 도시된 바와 같이, 상기 하부 캐핑 패턴(252)의 측벽의 전체를 덮을 수도 있다. 상기 중간 절연막(214)은 상기 하부 캐핑 패턴(252)을 덮는다. 즉, 상기 중간 절연막(214)과 상기 디지트 라인(208)의 상부면 사이에 상기 하부 캐핑 패턴(252)이 개재된다.
상기 하부 평판 패턴(204) 및 상기 하부 스페이서(210a)는 강자성체로 이루어지는 것이 바람직하다. 예컨대, 상기 하부 평판 패턴(204) 및 상기 하부 스페이서(210a)는 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 조합막으로 이루어질 수 있다. 상기 하부 평판 패턴(204) 및 상기 하 부 스페이서(210a)은 서로 동일한 강자성체로 이루어지거나, 서로 다른 강자성체로 이루어질 수도 있다.
상기 하부 캐핑 패턴(252)은 적어도 제1 절연 패턴(250)을 포함한다. 예컨대, 상기 제1 절연 패턴(250)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막등의 단일막 또는 그들의 복합막으로 이루어질 수 있다. 상기 제1 절연 패턴(250)으로 사용되는 실리콘 산화막은 플라즈마-TEOS, USG, PSG, BPSG, HTO 또는 MTO등을 사용할 수 있다.
상기 하부 캐핑 패턴(252)은 상기 제1 절연 패턴(250) 상에 적층된 제1 마스크 패턴(251)을 더 포함할 수 있다. 상기 제1 마스크 패턴(251)은 상기 하부 평판 패턴(204) 또는/및 상기 하부 스페이서(210a)에 대하여 식각선택비를 갖는 물질로 이루어지는 것이 바람직하다. 특히, 상기 제1 마스크 패턴(251)은 스퍼터링 식각시 상기 하부 평판 패턴(204) 또는/및 하부 스페이서(210a)에 대하여 식각선택비를 갖는 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 제1 마스크 패턴(251)은 티타늄, 탄탈늄, 질화티타늄, 질화탄탈늄 또는 질화티타늄알루미늄등의 단일막 혹은 그들은 조합막으로 이루어질 수 있다.
상기 상부 자기 집속부(242)는 상기 비트 라인(236) 상에 배치된 상부 평판 패턴(238), 및 상기 비트 라인(236)의 양측벽에 배치된 상부 스페이서(240a)를 포함한다. 상기 상부 평판 패턴(238)은 상기 비트 라인(236)의 측벽에 정렬된 측벽을 가지며, 상기 상부 스페이서(240a)는 위로 연장되어 상기 상부 평판 패턴(238)의 양측벽 상에도 배치된다. 상기 비트 라인(236) 상에는 상부 캐핑 패턴(272)이 배치 되는 것이 바람직하다. 상기 상부 캐핑 패턴(272)은 상기 비트 라인(236)의 측벽에 정렬된 측벽을 가진다. 이때, 상기 상부 스페이서(240a)는 위로 더 연장되어 상기 상부 캐핑 패턴(272)의 측벽의 적어도 일부를 덮는 것이 바람직하다. 상기 상부 스페이서(240a)는 도시된 바와 같이, 상기 상부 캐핑 패턴(272)의 측벽의 전체를 덮을 수도 있다.
상기 상부 평판 패턴(238) 및 상기 상부 스페이서(240a)는 강자성체로 이루어지는 것이 바람직하다. 예컨대, 상기 상부 평판 패턴(238) 및 상기 상부 스페이서(240a)는 니켈철(NiFe), 코발트철(CoFe) 또는 코발트철보론(CoFeB)등의 단일막 혹은 그들의 복합막으로 이루어질 수 있다. 물론, 상기 상부 평판 패턴(238) 및 상기 상부 스페이서(240a)도 서로 동일한 강자성체로 이루어지거나, 서로 다른 강자성체로 이루어질 수 있다.
상기 상부 캐핑 패턴(272)은 적어도 제2 절연 패턴(270)을 포함한다. 예컨대, 상기 제2 절연 패턴(270)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막등의 단일막 또는 그들의 복합막으로 이루어질 수 있다. 상기 제2 절연 패턴(270)으로 사용되는 실리콘 산화막은 플라즈마-TEOS, USG, PSG, BPSG, HTO 또는 MTO등을 사용할 수 있다.
상기 상부 캐핑 패턴(272)은 상기 제2 절연 패턴(270) 상에 적층된 제2 마스크 패턴(271)을 포함할 수 있다. 상기 제2 마스크 패턴(271)은 상기 상부 평판 패턴(238) 또는/및 상기 상부 스페이서(240a)에 대하여 식각선택비를 갖는 물질로 이루어지는 것이 바람직하다. 특히, 상기 제2 마스크 패턴(271)은 스퍼터링 식각시 상기 상부 평판 패턴(238) 또는/및 상기 상부 스페이서(240a)에 대하여 식각선택비를 갖는 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 제2 마스크 패턴(271)은 티타늄, 탄탈늄, 질화티타늄, 질화탄탈늄 또는 질화티타늄알루미늄등의 단일막 혹은 그들은 조합막으로 이루어질 수 있다.
상기 자기 집속부는 상기 하부 자기 집속부(212)만을 포함할 수 있다. 이 경우에, 상기 비트 라인(236) 상의 상부 캐핑 패턴(272)은 생략될 수 있다. 이와는 달리, 상기 자기 집속부는 상기 상부 자기 집속부(242)만을 포함할 수 있다. 이 경우에는, 상기 디지트 라인(208) 상의 상기 하부 캐핑 패턴(252)이 생략될 수 있다. 가장 바람직하게는, 상기 자기 집속부는 상기 하부 및 상부 자기 집속부들(212,242)을 모두 포함한다. 이 경우에, 상기 디지트 및 비트 라인들(208,236) 상에는 각각 상기 하부 및 상부 캐핑 패턴들(252,272)이 배치되는 것이 바람직하다.
상기 디지트 라인(208) 및 비트 라인(236)은 비저항이 낮고, 패터닝 공정이 가능한 금속을 포함하는 것이 바람직하다. 예컨대, 상기 디지트 및 비트 라인들(208,236)은 알루미늄층 또는 알루미늄 합금층을 포함할 수 있다.
상술한 구조의 자기 기억 소자에 있어서, 상기 자기 집속부가 상기 디지트 또는/및 비트 라인들(208,236)로 부터 발생되는 자기장을 집속시킴으로써, 상기 디지트 또는/및 비트 라인들(208,236)에 공급되는 전류량을 감소시켜 저소비전력의 자기 기억 소자를 구현할 수 있다.
또한, 상기 자기 집속부는 상기 라인(208,236)의 양측벽에 배치된 상기 스페이서(210a,240a)를 포함한다. 이는, 상기 라인들(208,236)이 제조 단가가 낮은 패 터닝 공정으로 형성됨을 의미한다. 이로써, 자기 기억 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 하부 또는/및 상부 캐핑 패턴들(252,272)로 인하여, 상기 하부 또는/및 상부 스페이서들(210a,240a)은 상기 디지트 또는/및 비트 라인들(208,236)의 측벽을 충분히 덮을 수 있다. 즉, 상기 스페이서들(210a,240a)의 형성 공정시 오버식각이 수행될지라도, 상기 캐핑 패턴들(252,272)로 인하여 상기 스페이서들(210a,240a)은 충분한 높이를 확보할 수 있다. 그 결과, 상기 스페이서들(210a,240a)은 상기 라인들(252,272)의 측벽을 충분히 덮게 되어 상기 자기 집속부는 상기 디지트 또는/및 비트 라인들(208,236)의 자기장을 완벽히 집속시킬 수 있다.
도 7a 내지 도 10a는 도 6a에 도시된 자기 기억 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 7a 및 도 7b를 참조하면, 기판(200) 상에 하부 절연막(202)을 형성하고, 상기 하부 절연막(202) 상에 제1 강자성체막, 제1 도전막 및 하부 캐핑막을 차례로 형성한다. 상기 하부 캐핑막은 차례로 적층된 제1 절연막 및 제1 마스크막을 포함하도록 형성하는 것이 바람직하다. 상기 하부 캐핑막 상의 소정영역에 제1 감광막 패턴(254)을 형성한다.
상기 제1 감광막 패턴(254)을 마스크로 사용하여 상기 하부 캐핑막, 제1 도전막 및 제1 강자성체막을 연속적으로 식각하여 차례로 적층된 하부 평판 패턴 (204), 디지트 라인(208) 및 하부 캐핑 패턴(252)을 형성한다. 상기 하부 캐핑 패턴(252)은 차례로 적층된 제1 절연 패턴(250) 및 제1 마스크 패턴(251)을 포함한다. 상기 하부 평판 패턴(204)은 상기 제1 강자성체막으로부터 형성되고, 상기 디지트 라인(208)은 상기 제1 도전막으로부터 형성된다. 상기 제1 강자성체막은 스퍼터링 식각으로 식각될 수 있다. 상기 제1 도전막은 비저항이 낮으며 패터닝 공정이 가능한 금속층을 포함하는 것이 바람직하다. 예컨대, 상기 제1 도전막은 알루미늄층 또는 알루미늄합금층을 포함할 수 있다.
상기 제1 절연 패턴(250)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막등의 단일막 혹은 그들의 조합막으로 형성할 수 있다. 상기 제1 절연 패턴(250)으로 사용되는 실리콘 산화막은 플라즈마-TEOS, USG, PSG, BPSG, HTO 또는 MTO등으로 형성할 수 있다. 상기 제1 마스크 패턴(251)은 상기 하부 평판 패턴(204)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 특히, 상기 제1 마스크 패턴(251)은 스퍼터링 식각시 상기 하부 평판 패턴(204)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 이에 따라, 상기 패터닝 공정시, 상기 제1 감광막 패턴(254) 뿐만 아니라 상기 제1 마스크 패턴(251)에 의하여 상기 제1 절연 패턴(250), 디지트 라인(208) 및 하부 평판 패턴(204)이 보호된다. 이어서, 상기 제1 감광막 패턴(254)을 제거한다.
상기 하부 평판 패턴(204), 디지트 라인(208) 및 하부 캐핑 패턴(252)은 다른 방법으로 패터닝될 수도 있다. 구체적으로, 상기 제1 감광막 패턴(254)을 마스크로 사용하여 상기 하부 캐핑막 및 제1 도전막을 연속적으로 패터닝하여 상기 디 지트 라인(208) 및 하부 캐핑 패턴(252)을 형성한다. 이어서, 상기 제1 감광막 패턴(254)을 제거하여 상기 하부 캐핑 패턴(252)의 상부면, 즉, 상기 제1 마스크 패턴(251)의 상부면을 노출시킨다. 상기 제1 마스크 패턴(251)을 마스크로 사용하여 상기 제1 강자성체막을 식각하여 상기 하부 평판 패턴(204)을 형성할 수 있다.
도 8a, 도 8b, 도 9a 및 도 9b를 참조하면, 상기 제1 감광막 패턴(254)이 제거된 기판(200)에 상기 하부 평판 패턴(204), 디지트 라인(208) 및 하부 캐핑 패턴(252)을 덮도록 하부 스페이서막(210)을 콘포말하게 형성한다. 상기 제1 마스크 패턴(251)은 상기 하부 스페이서막(210)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 특히, 상기 제1 마스크 패턴(251)은 스퍼터링 식각 공정시 상기 하부 스페이서막(210)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제1 마스크 패턴(251)은 티타늄, 탄탈늄, 질화티타늄, 질화탄탈늄 또는 질화티타늄알루미늄등의 단일막 혹은 그들의 조합막으로 형성할 수 있다.
상기 하부 스페이서막(210)을 상기 제1 마스크 패턴(251)이 노출될때까지 이방성 식각하여 상기 하부 평판 패턴(204), 디지트 라인(208) 및 하부 캐핑 패턴(252)의 양측벽에 하부 스페이서(210a)를 형성한다. 상기 이방성 식각은 스퍼터링 식각으로 수행할 수 있다. 상기 하부 스페이서(210a) 및 상기 하부 평판 패턴(204)은 하부 자기 집속부(212)를 구성한다.
상기 하부 캐핑 패턴(252)에 의하여 상기 하부 스페이서(210a)는 상기 디지트 라인(208)의 양측벽을 충분히 덮는다. 즉, 상기 하부 캐핑 패턴(252)의 두께(특 히, 상기 제1 절연 패턴(250)의 두께)를 조절함으로써, 상기 하부 스페이서(210a)의 높이를 충분히 확보할 수 있다. 이에 따라, 상기 이방성 식각시, 상기 하부 스페이서(210a)가 과식각될지라도, 상기 하부 스페이서(210a)는 상기 디지트 라인(208)의 측벽을 충분히 덮을 수 있다. 특히, 상기 하부 스페이서(210a)가 상기 하부 캐핑 패턴(252)의 측벽의 적어도 일부를 덮게 형성시킴으로써, 상기 디지트 라인(208)의 양측벽은 상기 하부 스페이서(210a)에 의하여 완전히 덮혀진다.
상기 제1 마스크 패턴(252)이 도전 물질로 형성될 경우에, 상기 하부 스페이서(210a)를 형성한 후에, 상기 제1 마스크 패턴(252)을 선택적으로 제거하는 공정을 수행할 수 있다.
계속해서, 도 9a 및 도 9b를 참조하면, 상기 결과물의 전면을 덮는 중간 절연막(214)을 형성하고, 상기 디지트 라인(208)의 일측에 상기 중간 및 하부 절연막들(214,202)을 관통하여 상기 기판(200)의 소정영역과 접속하는 도전 플러그(216)를 형성한다.
상기 중간 절연막(214) 상에 상기 도전 플러그(216)와 전기적으로 접속하는 전극(218)을 형성하고, 상기 전극(218) 상에 자기 터널 접합 유닛(228)을 형성한다. 상기 자기 터널 접합 유닛(228)은 상기 디지트 라인(208)의 상부에 배치된다. 상기 자기 터널 접합 유닛(228)은 차례로 적층된 하부 패턴(222), 터널 베리어 패턴(224) 및 상부 패턴(226)을 포함한다. 상기 하부 패턴(222)은 차례로 적층된 고정 패턴(220) 및 피고정 패턴(221)을 포함할 수 있다.
상기 결과물 전면을 덮는 상부 절연막(230)을 형성한다. 상기 상부 절연막 (230)의 상부면은 평탄화된 상태일 수 있다. 상기 상부 절연막(230)을 패터닝하여 하여 상기 자기 터널 접합 유닛(228)을 노출시키는 콘택홀(232)을 형성한다.
상기 콘택홀(232)을 채우는 제2 도전막을 형성하고, 상기 제2 도전막 상에 제2 강자성체막 및 상부 캐핑막을 차례로 형성한다. 상기 상부 캐핑막은 차례로 적층된 제2 절연층 및 제2 마스크층을 포함하도록 형성하는 것이 바람직하다.
상기 상부 캐핑막의 소정영역 상에 제2 감광막 패턴(274)을 형성한다. 상기 제2 감광막 패턴(274)을 마스크로 사용하여 상기 상부 캐핑막, 제2 강자성체막 및 제2 도전막을 연속적으로 패터닝하여 차례로 적층된 비트 라인(236), 상부 평판 패턴(238) 및 상부 캐핑 패턴(272)을 형성한다. 상기 제2 강자성체막은 스퍼터링 식각으로 식각될 수 있다. 상기 상부 캐핑 패턴(272)은 차례로 적층된 제2 절연 패턴(270) 및 제2 마스크 패턴(271)을 포함한다. 상기 비트 라인(236)은 상기 제2 도전막으로부터 형성되고, 상기 상부 평판 패턴(238)은 상기 제2 강자성체막으로부터 형성된다.
상기 제2 도전막은 비저항이 낮으며, 패터닝 공정이 가능한 금속층을 포함하는 것이 바람직하다. 예컨대, 상기 제2 도전막은 알루미늄층 또는 알루미늄합금층을 포함할 수 있다.
상기 제2 절연 패턴(270)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막등의 단일층 혹은 그들의 조합층으로 형성할 수 있다. 상기 제2 절연 패턴(270)으로 사용되는 실리콘 산화막은 플라즈마-TEOS, USG, PSG, BPSG, HTO 또는 MTO등으로 형성될 수 있다. 상기 제2 마스크 패턴(271)은 상기 상부 평판 패턴 (238)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 특히, 상기 제2 마스크 패턴(271)은 스퍼터링 식각시 상기 상부 평판 패턴(238)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 이에 따라, 상기 패터닝 공정시, 상기 제2 감광막 패턴(274) 뿐만 아니라 상기 제2 마스크 패턴(271)에 의하여 상기 제2 절연 패턴(270)이 보호될 수 있다. 이어서, 상기 제2 감광막 패턴(274)을 제거한다.
상기 비트 라인(236), 상기 상부 평판 패턴(238) 및 상부 캐핑 패턴(272)은 다른 방법으로 형성될 수 있다. 구체적으로, 상기 제2 감광막 패턴(274)을 마스크로 사용하여 상기 상부 캐핑막을 패터닝하여 상기 상부 캐핑 패턴(272)을 형성한다. 이어서, 상기 제2 감광막 패턴(274)을 제거하여 상기 상부 캐핑 패턴(272)의 상부면을 노출시킨다. 이어서, 상기 상부 캐핑 패턴(272)을 마스크로 사용하여 상기 제2 강자성체막 및 제2 도전막을 연속적으로 식각하여 상기 비트 라인(236) 및 상부 평판 패턴(238)을 형성한다. 상기 제2 도전막이 금속층 아래 및 위에 각각 접합층(ex, 티타늄 또는 탄탈늄) 및 도전성 베리어층을 포함할 경우에, 상기 제2 도전막을 식각하는 동안에, 상기 제2 마스크 패턴(271)이 제거될 수도 있다.
도 10a 및 도 11a를 참조하면, 상기 제2 감광막 패턴(274)이 제거된 기판(200) 상에 상기 비트 라인(236), 상부 평판 패턴(238) 및 상부 캐핑 패턴(272)을 덮도록 상부 스페이서막(240)을 콘포말하게 형성한다. 상기 상부 스페이서막(240)은 강자성체막으로 형성한다. 상기 제2 마스크 패턴(271)은 상기 상부 스페이서막(240)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 특히, 상기 제2 마스크 패턴(271)은 스퍼터링 식각시 상기 상부 스페이서막(240)에 대하여 식 각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제2 마스크 패턴(271)은 티타늄, 탄탈늄, 질화티타늄, 질화탄탈늄 또는 질화티타늄알루민등의 단일층 또는 그들의 복합층으로 형성할 수 있다.
이어서, 상기 상부 스페이서막(240)을 상기 상부 캐핑 패턴(272), 즉, 상기 제2 마스크 패턴(271)이 노출될때까지 이방성 식각하여 상기 비트 라인(236), 상부 평판 패턴(238) 및 상부 캐핑 패턴(272)의 양측벽에 도 6b에 도시된 상부 스페이서(240a)를 형성한다. 상기 상부 스페이서막(240)은 스퍼터링 식각으로 이방성 식각될 수 있다.
한편, 상기 상부 스페이서막(240)이 형성되기 전에, 상기 제2 마스크 패턴(274)이 제거된 경우, 상기 상부 스페이서막(240)은 상기 제2 절연 패턴(270)이 노출될때까지 이방성 식각하여 상기 상부 스페이서(240a)를 형성한다. 이때, 상기 제2 절연 패턴(270)이 다소 식각될 수 있으나, 이는 상기 제2 절연 패턴(270)를 충분히 두껍게 형성시킴으로써, 보상될 수 있다.
상기 상부 평판 패턴(238) 및 상기 상부 스페이서(240a)는 도 6b의 상부 자기 집속부(242)를 구성한다.
상기 상부 캐핑 패턴(272)에 의하여 상기 상부 스페이서(240a)는 상기 비트 라인(236)의 양측벽을 충분히 덮도록 형성된다. 다시 말해서, 상기 상부 캐핑 패턴(272)의 두께, 특히, 상기 제2 절연 패턴(270)의 두께를 조절함으로써, 상기 상부 스페이서(240a)의 높이를 충분히 확보할 수 있다. 이에 따라, 상기 이방성 식각시, 상기 상부 스페이서(240a)가 과식각될지라도, 상기 상부 스페이서(240a)는 상기 비 트 라인(236)의 양측벽을 충분히 덮을 수 있다. 특히, 상기 상부 스페이서(240a)를 상기 비트 라인(236)의 측벽의 적어도 일부를 덮도록 형성시킴으로써, 상기 비트 라인(236)의 양측벽은 상기 상부 스페이서(240a)에 의하여 완전히 덮혀진다.
상기 하부 및 상부 자기 집속부들(212,242)은 자기 집속부에 포함된다. 상술한 자기 기억 소자의 형성 방법은 상기 하부 및 상부 자기 집속부들(212,242)의 형성 방법들 중에 적어도 하나를 포함한다. 상기 형성 방법은 상기 하부 및 상부 자기 집속부들(212,242)의 형성 방법들을 모두 포함하는 것이 가장 바람직하다.
상술한 자기 기억 소자의 형성 방법에 있어서, 상기 디지트 또는/비트 라인들(208,236)은 제조 단가가 매우 낮은 패터닝 공정에 의해 형성됨으로써, 자기 기억 소자의 생산성을 향상시킬 수 있다.
또한, 상기 스페이서들(210a,240a)은 상기 하부 및 상부 캐핑 패턴들(252,272)에 의하여 그 높이가 조절된다. 이에 따라, 상기 스페이서들(210a,240a)이 과식각될지라도, 상기 스페이서들(210a,240a)은 상기 라인들(208,236)의 측벽을 충분히 덮을 수 있다. 그 결과, 상기 디지트 또는/및 비트 라인들(208,236)로 부터 발생되는 자기장이 충분히 집속되어 자기 기억 소자의 소비전력을 최소화시킬 수 있다.
상술한 제1 및 제2 실시예들에 있어서, 서로 대응되는 구성요소들은 서로 동일한 물질로 형성될 수 있다. 다시 말해서, 상기 제2 실시예의 구성 요소들 중에 물질에 대한 설명이 생략된 구성요소들은 상술한 제1 실시예에서 대응하는 구성 요소들과 동일한 물질로 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 자기 기억 소자는 디지트 또는/및 비트 라인들로 부터 발생되는 자기장을 집속시키는 자기 집속부를 갖는다. 상기 자기 집속부로 인하여, 상기 자기 기억 소자의 소비전력을 감소시킬 수 있다.
또한, 상기 자기 집속부는 패터닝 공정에 의하여 형성된 디지트 및 비트 라인들의 양측벽에 각각 형성된 하부 및 상부 스페이서들을 포함한다. 이에 따라, 상기 디지트 및 비트 라인들의 제조 단가를 낮출수 있으며, 상기 자기 집속부를 매우 용이하게 형성할 수 있다. 그 결과, 상기 자기 기억 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 디지트 및 비트 라인들 상에는 각각 하부 및 상부 캐핑 패턴들이 배치된다. 상기 하부 및 상부 캐핑 패턴들에 의하여 상기 하부 및 상부 스페이서들의 높이를 충분히 확보할 수 있다. 이에 따라, 상기 하부 및 상부 스페이서들이 과식각될지라도, 상기 하부 및 상부 스페이서들은 상기 디지트 및 비트 라인들의 양측벽을 충분히 덮을 수 있다. 그 결과, 상기 디지트 및 비트 라인들로 부터 발생되는 자기장을 충분히 집속시켜 상기 자기 기억 소자의 소비전력을 최소화할 수 있다.

Claims (33)

  1. 기판 상에 형성된 하부 절연막 상에 배치된 디지트 라인;
    중간 절연막을 개재하여 상기 디지트 라인 상에 배치된 자기 터널 접합 유닛;
    상부 절연막을 개재하여 상기 자기 터널 접합 유닛 상에 배치되되, 상기 디지트 라인을 가로지르는 비트 라인; 및
    상기 디지트 라인 및 비트 라인 중에 선택된 적어도 하나의 양측벽에 형성된 스페이서를 포함하는 자기 집속부를 포함하되, 상기 자기 집속부는 강자성체로 이루어진 것을 특징으로 하는 자기 기억 소자.
  2. 제 1 항에 있어서,
    상기 자기 집속부는,
    상기 디지트 라인과 상기 하부 절연막 사이에 개재된 하부 평판 패턴; 및
    상기 하부 평판 패턴 및 상기 디지트 라인의 양측벽에 배치된 하부 스페이서를 포함하는 것을 특징으로 하는 자기 기억 소자.
  3. 제 2 항에 있어서,
    상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서에 대하여 식각선택비를 갖는 도전 물질로 이루어진 것을 특징으로 하는 자기 기억 소자.
  4. 제 2 항에 있어서,
    상기 디지트 라인 상에 배치되되, 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴을 더 포함하되, 상기 중간 절연막은 상기 하부 캐핑 패턴을 덮는 것을 특징으로 하는 자기 기억 소자.
  5. 제 4 항에 있어서,
    상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮는 것을 특징으로 하는 자기 기억 소자.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 하부 캐핑 패턴은 절연 패턴, 또는 절연 패턴/마스크 패턴으로 이루어지되, 상기 마스크 패턴은 하부 평판 패턴 또는/및 상기 하부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어진 것을 특징으로 하는 자기 기억 소자.
  7. 제 1 항에 있어서,
    상기 자기 집속부는,
    상기 비트 라인 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 평판 패턴; 및
    상기 비트 라인 및 상기 상부 평판 패턴의 양측벽에 형성된 상부 스페이서을 포함하는 것을 특징으로 하는 자기 기억 소자.
  8. 제 7 항에 있어서,
    상기 상부 평판 패턴 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 더 포함하는 것을 특징으로 하는 자기 기억 소자.
  9. 제 8 항에 있어서,
    상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮는 것을 특징으로 하는 자기 기억 소자.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 상부 캐핑 패턴은 절연 패턴, 또는 절연 패턴/마스크 패턴으로 이루어지되, 상기 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어진 것을 특징으로 하는 자기 기억 소자.
  11. 제 1 항에 있어서,
    상기 자기 집속부는,
    상기 디지트 라인과 상기 하부 절연막 사이에 개재된 하부 평판 패턴;
    상기 하부 평판 패턴 및 상기 디지트 라인의 양측벽에 배치된 하부 스페이서;
    상기 비트 라인 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 평판 패턴; 및
    상기 비트 라인 및 상기 상부 평판 패턴의 양측벽에 형성된 상부 스페이서를 포함하는 것을 특징으로 하는 자기 기억 소자.
  12. 제 11 항에 있어서,
    상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서에 대하여 식각선택비를 갖는 도전 물질로 이루어진 것을 특징으로 하는 자기 기억 소자.
  13. 제 11 항에 있어서,
    상기 디지트 라인 상에 배치되되, 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴; 및
    상기 상부 평판 패턴 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 더 포함하는 것을 특징으로 하는 자기 기억 소자.
  14. 제 13 항에 있어서,
    상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮고, 상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮는 것을 특징으로 하는 자기 기억 소자.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 하부 캐핑 패턴은 제1 절연 패턴, 또는 제1 절연 패턴/제1 마스크 패턴으로 이루어지고,
    상기 상부 캐핑 패턴은 제2 절연 패턴, 또는 제2 절연 패턴/제2 마스크 패턴으로 이루어지되,
    상기 제1 마스크 패턴은 상기 하부 평판 패턴 또는/및 상기 하부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어지고, 상기 제2 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서에 대하여 식각선택비를 갖는 물질로 이루어진 것을 특징으로 하는 자기 기억 소자.
  16. 기판 상에 형성된 하부 절연막 상에 디지트 라인을 형성하는 단계;
    중간 절연막을 개재하여 상기 디지트 라인 상부에 배치된 자기 터널 접합 유닛을 형성하는 단계;
    상기 기판 상에 상부 절연막을 형성하는 단계;
    상기 상부 절연막 상에 상기 자기 터널 접합 유닛 위에 배치되고, 상기 디지트 라인을 가로지르는 비트 라인을 형성하는 단계; 및
    상기 디지트 라인 및 비트 라인 중에 선택된 적어도 하나의 양측벽에 형성된 스페이서를 포함하는 자기 집속부를 형성하는 단계를 포함하되, 상기 자기 집속부는 강자성체로 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 자기 집속부를 형성하는 단계는,
    상기 하부 절연막과 상기 디지트 라인 사이에 개재된 하부 평판 패턴을 형성하는 단계;
    상기 하부 평판 패턴 및 디지트 라인을 덮는 하부 스페이서막을 기판 상에 콘포말하게 형성하는 단계; 및
    상기 하부 스페이서막을 이방성 식각하여 상기 디지트 라인 및 상기 하부 평판 패턴 양측벽에 하부 스페이서를 형성하는 단계를 포함하되, 상기 자기 집속부는 상기 하부 평판 패턴 및 상기 하부 스페이서를 포함하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서막에 대하여 식각선택비를 갖는 도전 물질로 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  19. 제 17 항에 있어서,
    상기 하부 스페이서막을 형성하기 전에,
    상기 디지트 라인 상에 배치되되, 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴을 형성하는 단계를 더 포함하되, 상기 하부 스페이서막은 상 기 하부 평판 패턴, 디지트 라인 및 하부 캐핑 패턴을 덮도록 형성되는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 하부 캐핑 패턴은 차례로 적층된 절연 패턴 및 마스크 패턴을 포함하도록 형성하되, 상기 마스크 패턴은 상기 하부 평판 패턴 또는/및 상기 하부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  22. 제 21 항에 있어서,
    상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  23. 제 16 항에 있어서,
    상기 자기 집속부를 형성하는 단계는,
    상기 비트 라인 상에 배치된 상부 평판 패턴을 형성하는 단계;
    상기 비트 라인 및 상부 평판 패턴을 덮는 상부 스페이서막을 기판 전면에 콘포말하게 형성하는 단계; 및
    상기 상부 스페이서막을 이방성 식각하여 상기 비트라인 및 상기 상부 평판 패턴의 양측벽에 상부 스페이서를 형성하는 단계를 포함하되, 상기 자기 집속부는 상기 상부 평판 패턴 및 상기 상부 스페이서를 포함하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  24. 제 23 항에 있어서,
    상기 상부 스페이서막을 형성하기 전에,
    상기 상부 평판 패턴 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 형성하는 단계를 더 포함하되, 상기 상부 스페이서막은 상기 비트 라인, 상부 평판 패턴 및 상부 캐핑 패턴을 덮도록 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  25. 제 24 항에 있어서,
    상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  26. 제 24 항 또는 제 25 항에 있어서,
    상기 상부 캐핑 패턴은 차례로 적층된 절연 패턴 및 마스크 패턴을 포함하도 록 형성하되, 상기 마스크 패턴은 상부 평판 패턴 또는/및 상기 상부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  27. 제 26 항에 있어서,
    상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  28. 제 16 항에 있어서,
    상기 자기 집속부를 형성하는 단계는,
    상기 하부 절연막과 상기 디지트 라인 사이에 개재된 하부 평판 패턴을 형성하는 단계;
    상기 하부 평판 패턴 및 디지트 라인을 덮는 하부 스페이서막을 기판 상에 콘포말하게 형성하는 단계;
    상기 하부 스페이서막을 이방성 식각하여 상기 디지트 라인 및 상기 하부 평판 패턴 양측벽에 하부 스페이서를 형성하는 단계
    상기 비트 라인 상에 배치된 상부 평판 패턴을 형성하는 단계;
    상기 비트 라인 및 상부 평판 패턴을 덮는 상부 스페이서막을 기판 전면에 콘포말하게 형성하는 단계; 및
    상기 상부 스페이서막을 이방성 식각하여 상기 비트라인 및 상기 상부 평판 패턴의 양측벽에 상부 스페이서를 형성하는 단계를 포함하되, 상기 자기 집속부는 상기 하부 평판 패턴, 상기 하부 스페이서, 상기 상부 평판 패턴 및 상기 상부 스페이서를 포함하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  29. 제 28 항에 있어서,
    상기 디지트 라인의 적어도 윗부분은 상기 하부 스페이서막에 대하여 식각선택비를 갖는 도전 물질로 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  30. 제 28 항에 있어서,
    상기 하부 스페이서막을 형성하기 전에,
    상기 디지트 라인 상에 배치되되, 상기 디지트 라인의 측벽에 정렬된 측벽을 갖는 하부 캐핑 패턴을 형성하는 단계; 및
    상기 상부 스페이서막을 형성하기 전에,
    상기 상부 평판 패턴 상에 배치되되, 상기 비트 라인의 측벽에 정렬된 측벽을 갖는 상부 캐핑 패턴을 형성하는 단계를 더 포함하되, 상기 하부 스페이서막은 상기 하부 평판 패턴, 디지트 라인 및 하부 캐핑 패턴을 덮도록 형성되고, 상기 상부 스페이서막은 상기 비트 라인, 상부 평판 패턴 및 상부 캐핑 패턴을 덮도록 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  31. 제 30 항에 있어서,
    상기 하부 스페이서는 위로 연장되어 상기 하부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되고, 상기 상부 스페이서는 위로 연장되어 상기 상부 캐핑 패턴의 측벽의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  32. 제 30 항 또는 제 31 항에 있어서,
    상기 하부 캐핑 패턴은 차례로 적층된 제1 절연 패턴 및 제1 마스크 패턴을 포함하도록 형성되고,
    상기 상부 캐핑 패턴은 차례로 적층된 제2 절연 패턴 및 제2 마스크 패턴을 포함하도록 형성되되,
    상기 제1 마스크 패턴은 상기 하부 평판 패턴 또는/및 상기 하부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성하고, 상기 제2 마스크 패턴은 상기 상부 평판 패턴 또는/및 상기 상부 스페이서막에 대하여 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
  33. 제 32 항에 있어서,
    상기 제1 마스크 패턴을 제거하는 단계; 및
    상기 제2 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 자기 기억 소자의 형성 방법.
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