JP5481161B2 - 半導体装置および電源装置 - Google Patents
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Description
図1は、本発明の実施の形態1による電源装置を示すものであり、(a)はその構成例を示す概略図、(b)は(a)におけるPWM搭載型駆動ユニットPSIP[n]の内部構成例を示す概略図である。図1(a)に示す電源装置は、マイクロコントローラユニットMCUと、アナログコンパニオンユニットACUと、半導体装置である複数(ここでは6個)のPWM搭載型駆動ユニットPSIP[1]〜PSIP[6]と、複数のインダクタL[1]〜L[6]を含んで構成される。
本実施の形態2では、前述した図3のハイインピーダンス検出回路HZDET1の変形例について説明する。図5は、本発明の実施の形態2による電源装置において、それに含まれるイネーブル検出回路(ハイインピーダンス検出回路)の構成例を示す回路図である。図5に示すハイインピーダンス検出回路HZDET2は、抵抗R1,R2と、しきい値設定型インバータ回路IV_VTh,IV_VTlと、インバータ回路IV11〜IV13と、アンド回路AD11と、オア回路OR11と、ナンド回路ND11と、タイマ回路TMR3と、セットリセットラッチ回路LTe2,LTc2と、NMOSトランジスタMN12を備えている。
図7は、本発明の実施の形態3による電源装置において、その構成の一例を示す概略図である。図7には、前述した図1におけるエラーバスEB関連の構成例が示されている。図7に示す電源装置は、アナログコンパニオンユニットACUと複数(ここでは2個)のPWM搭載型駆動ユニットPSIP[1],PSIP[2]と、インダクタL[1],L[2]を含んで構成される。
本実施の形態4では、前述した実施の形態3の変形例について説明する。図12は、本発明の実施の形態4による電源装置において、その構成の一例を示す概略図である。前述した図7の電源装置は、図1および図25のように、エラーアンプ信号EOがエラーバスEBによって供給される構成を前提としたものであったが、実施の形態3で述べたような方式は、例えば、図22のようなエラーバスを備えない構成に対しても適用可能である。
本実施の形態5では、実施の形態1〜実施の形態3で述べた構成を兼ね備えた電源装置について説明する。図13は、本発明の実施の形態5による電源装置において、その構成の一例を示す概略図である。図13に示す電源装置は、共通制御ユニットCCTLUと、複数(n個)のPWM搭載型駆動ユニットPSIP[1]〜PSIP[n]と、複数(n個)のインダクタL[1]〜L[n]を含んで構成される。L[1]〜L[n]は、それぞれ一端が出力電源ノードVOに接続される。
11 接着層
1PLS ワンショットパルス回路
21 半導体基板
22 フィールド絶縁膜
23,24,31 半導体領域
25 溝
26 ゲート絶縁膜
27 ゲート電極
28 絶縁膜
29 コンタクトホール
30G ゲート配線
30S ソース配線
32 保護膜
33 開口部
34 金属層
9 メッキ層
ACU アナログコンパニオンユニット
AD アンド回路
AMP アンプ回路
BK ブランキング回路
BS バス
BW ボンディングワイヤ
C 容量
CKBUF クロックバッファ回路
CTBUF 制御バッファ回路
CCTLU 共通制御ユニット
CLK クロック信号
CMP コンパレータ回路
DAC ディジタル・アナログ変換回路
DP ダイパッド
DRIC,DRIC’ 駆動ユニット
DRV ドライバ回路
EA エラーアンプ回路
EB エラーバス
EN イネーブル信号
ENDET イネーブル検出回路
EO エラーアンプ信号
FB 出力電圧検出信号
FF フリップフロップ回路
HSCP,LSCP,CTLCP 半導体チップ
HZDET ハイインピーダンス検出回路
IB バイアス電流源
IREFG 基準電流生成回路
IS 絶縁層
IV インバータ回路
L インダクタ
LCB リード配線
LD リード
LGC 制御論理回路
LOD 負荷
LPF ロウパスフィルタ
LT ラッチ回路
LY 配線層
MB 金属板
MCU マイクロコントローラユニット
MJGE 中間レベル検出回路
MN NMOSトランジスタ
MP PMOSトランジスタ
MS 配線
ND ナンド回路
OCPC 過剰電流検出回路
OR オア回路
PA 半導体パッケージ
PD 電極
PN 外部端子
PSIP,PSIP’ PWM搭載型駆動ユニット
PWM PWM信号
PWM_CTL PWM制御回路
PWMCTLU PWM制御ユニット
Q トランジスタ
QH,QH’,QL パワートランジスタ
R 抵抗
SSCTL ソフトスタート制御回路
SV レギュレータ電圧監視回路
SW スイッチ信号
TMR タイマ回路
TRDET 立ち上がり検出回路
TSW スイッチ
UVLOC 入力電圧検出回路
VIN 入力電源電圧
VO 出力電源ノード
VREG レギュレータ回路
Claims (19)
- DC/DCコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成する第1トランジスタ及び第2トランジスタと、
第1周波数ならびに第1位相を持つ第1制御信号が入力され、前記第1制御信号の電圧状態を判別し、その判別結果に応じて第1内部制御信号と第1イネーブル信号を生成する第1検出回路と、
前記第1イネーブル信号が活性状態の際には前記第1内部制御信号に応じて前記第1及び第2トランジスタをPWM制御で駆動し、前記第1イネーブル信号が非活性状態の際には前記第1及び第2トランジスタを共にオフに固定するPWM制御回路とを有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記DC/DCコンバータの出力端子に、前記半導体装置の外部に配置されたインダクタが電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1検出回路は、
前記第1制御信号がハイインピーダンス状態の場合の電圧レベルを、ハイレベルとロウレベルの間となる中間レベルに設定する第1レベル設定回路と、
前記中間レベルを検出する第1コンパレータ回路と、
前記第1コンパレータ回路の出力に応じて前記第1内部制御信号を出力する第1バッファ回路とを有し、
前記第1イネーブル信号は、前記第1コンパレータ回路によって前記中間レベルが検出された際に非活性化され、
前記第1バッファ回路は、前記第1イネーブル信号が非活性状態の際には前記第1内部制御信号をハイレベルまたはロウレベルに固定し、前記第1イネーブル信号が活性状態の際には前記第1制御信号を再駆動することで前記第1内部制御信号を出力することを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1レベル設定回路は、
第2電源電圧と接地電源電圧との抵抗分圧によって前記中間レベルを設定する第1抵抗分圧回路と、
前記第1抵抗分圧回路に直列に挿入された第1スイッチを備え、
前記第1スイッチは、前記第1イネーブル信号が非活性化された場合にオフに制御されることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記半導体装置は、更に、前記PWM制御回路を含む各内部回路で必要なバイアス電流を生成する第1バイアス電流生成回路を備え、
前記第1バイアス電流生成回路は、前記第1イネーブル信号が非活性化された際には前記バイアス電流の一部または全部の生成を停止することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、1個の半導体パッケージによって実現されることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体装置は、外部よりエラーアンプ信号が入力される第1外部端子を備え、
前記第1制御信号は、クロック信号であり、
前記PWM制御回路は、前記第1トランジスタに流れる電流を第1電流検出信号として検出し、前記第1電流検出信号と前記エラーアンプ信号とを比較することで前記PWM制御のデューティを定めることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記半導体装置は、更に、
外部から入力された第1電源電圧が所定の電圧よりも高い場合に第1電圧検出信号を活性化する第1電圧検出回路と、
前記第1電圧検出信号が非活性化されている場合にオンに制御されることで前記第1外部端子を固定電圧に接続し、前記第1電圧検出信号が活性化された際にはオフに制御されることで前記第1外部端子と前記固定電圧との接続を切り離す第1スイッチとを備え、
前記PWM制御回路は、更に、前記第1電圧検出信号が活性化されている場合に前記第1制御信号に応じて前記第1トランジスタのオン・オフをPWM制御で駆動することを特徴とする半導体装置。 - 第1周波数ならびに第1位相を持つ第1制御信号と、前記第1周波数ならびに前記第1位相と異なる第2位相を持つ第2制御信号とを出力する共通制御ユニットと、
前記第1制御信号を受けて動作する第1駆動ユニットと、
前記第2制御信号を受けて動作する第2駆動ユニットとを備え、
前記共通制御ユニットは、前記第1および第2制御信号の電圧状態を、それぞれ個別に所定の状態に固定する機能を備え、
前記第1駆動ユニットは、
オンに制御された際に、外部において一端が出力電源ノードに接続された第1インダクタにエネルギーを供給する第1ハイサイドトランジスタと、
オンに制御された際に前記第1インダクタからの出力電流の電流経路を形成する第1ロウサイドトランジスタと、
前記第1制御信号が入力され、前記第1制御信号の電圧状態を判別し、その判別結果に応じて第1内部制御信号と第1イネーブル信号を生成する第1検出回路と、
前記第1イネーブル信号が活性状態の際には前記第1内部制御信号に応じて前記第1ハイサイドトランジスタ及び第1ロウサイドトランジスタをPWM制御で駆動し、前記第1イネーブル信号が非活性状態の際には前記第1ハイサイドトランジスタ及び第1ロウサイドトランジスタを共にオフに固定する第1PWM制御回路とを有し、
前記第2駆動ユニットは、
オンに制御された際に、外部において一端が前記出力電源ノードに接続された第2インダクタにエネルギーを供給する第2ハイサイドトランジスタと、
オンに制御された際に前記第2インダクタからの出力電流の電流経路を形成する第2ロウサイドトランジスタと、
前記第2制御信号が入力され、前記第2制御信号の電圧状態を判別し、その判別結果に応じて第2内部制御信号と第2イネーブル信号を生成する第2検出回路と、
前記第2イネーブル信号が活性状態の際には前記第2内部制御信号に応じて前記第2ハイサイドトランジスタ及び第2ロウサイドトランジスタをPWM制御で駆動し、前記第2イネーブル信号が非活性状態の際には前記第2ハイサイドトランジスタ及び第2ロウサイドトランジスタを共にオフに固定する第2PWM制御回路とを有することを特徴とする電源装置。 - 請求項9記載の電源装置において、
前記共通制御ユニットは、前記第1および第2制御信号の電圧状態を、それぞれ個別にハイインピーダンス状態に固定する機能を備え、
前記第1検出回路は、
前記第1制御信号が前記ハイインピーダンス状態の場合の電圧レベルを、ハイレベルとロウレベルの間となる中間レベルに設定する第1レベル設定回路と、
前記中間レベルを検出する第1コンパレータ回路と、
前記第1コンパレータ回路の出力に応じて前記第1内部制御信号を出力する第1バッファ回路とを含み、
前記第2検出回路は、
前記第2制御信号が前記ハイインピーダンス状態の場合の電圧レベルを、前記中間レベルに設定する第2レベル設定回路と、
前記中間レベルを検出する第2コンパレータ回路と、
前記第2コンパレータ回路の出力に応じて前記第2内部制御信号を出力する第2バッファ回路とを含み、
前記第1イネーブル信号は、前記第1コンパレータ回路によって前記中間レベルが検出された際に非活性化され、
前記第1バッファ回路は、前記第1イネーブル信号が非活性状態の際には前記第1内部制御信号をハイレベルまたはロウレベルに固定し、前記第1イネーブル信号が活性状態の際には前記第1制御信号を再駆動することで前記第1内部制御信号を出力し、
前記第2イネーブル信号は、前記第2コンパレータ回路によって前記中間レベルが検出された際に非活性化され、
前記第2バッファ回路は、前記第2イネーブル信号が非活性状態の際には前記第2内部制御信号をハイレベルまたはロウレベルに固定し、前記第2イネーブル信号が活性状態の際には前記第2制御信号を再駆動することで前記第2内部制御信号を出力することを特徴とする電源装置。 - 請求項10記載の電源装置において、
前記第1レベル設定回路は、
電源電圧と接地電源電圧の抵抗分圧によって前記中間レベルを設定する第1抵抗分圧回路と、
前記第1抵抗分圧回路に直列に挿入された第1スイッチを備え、
前記第2レベル設定回路は、
前記電源電圧と前記接地電源電圧の抵抗分圧によって前記中間レベルを設定する第2抵抗分圧回路と、
前記第2抵抗分圧回路に直列に挿入された第2スイッチを備え、
前記第1スイッチは、前記第1イネーブル信号が非活性化された場合にオフに制御され、
前記第2スイッチは、前記第2イネーブル信号が非活性化された場合にオフに制御されることを特徴とする電源装置。 - 請求項9記載の電源装置において、
前記共通制御ユニットと前記第1駆動ユニットと前記第2駆動ユニットは、それぞれ、異なる半導体パッケージによって実現され、同一の配線基板上に実装されていることを特徴とする電源装置。 - 請求項12記載の電源装置において、
前記第1および第2制御信号は、それぞれ第1および第2クロック信号であり、
前記共通制御ユニットは、更に、前記出力電源ノードの電圧を予め定められた設定電圧を基準として増幅し、その増幅結果をエラーアンプ信号として前記第1および第2駆動ユニットに共通で出力するエラーアンプ回路を備え、
前記第1PWM制御回路は、前記第1ハイサイドトランジスタに流れる電流を第1電流検出信号として検出し、前記第1電流検出信号と前記エラーアンプ信号とを比較することで前記PWM制御のデューティを定め、
前記第2PWM制御回路は、前記第2ハイサイドトランジスタに流れる電流を第2電流検出信号として検出し、前記第2電流検出信号と前記エラーアンプ信号とを比較することで前記PWM制御のデューティを定めることを特徴とする電源装置。 - 請求項9記載の電源装置において、
前記第1駆動ユニットは、更に、前記第1PWM制御回路を含む各内部回路で必要なバイアス電流を生成する第1バイアス電流生成回路を備え、
前記第1バイアス電流生成回路は、前記第1イネーブル信号が非活性化された際には前記バイアス電流の一部または全部の生成を停止し、
前記第2駆動ユニットは、更に、前記第2PWM制御回路を含む各内部回路で必要なバイアス電流を生成する第2バイアス電流生成回路を備え、
前記第2バイアス電流生成回路は、前記第2イネーブル信号が非活性化された際には前記バイアス電流の一部または全部の生成を停止することを特徴とする電源装置。 - 第1周波数ならびに第1位相を持つ第1制御信号が入力される第1駆動ユニットと、
前記第1周波数ならびに前記第1位相と異なる第2位相を持つ第2制御信号が入力される第2駆動ユニットと、
前記第1及び第2駆動ユニットを制御する共通制御ユニットと、
前記第1駆動ユニットと前記第2駆動ユニットと前記共通制御ユニットとを共通接続するバスとを備え、
前記第1駆動ユニットは、
オンに制御された際に、外部から入力された第1電源電圧と、外部において一端が出力電源ノードに接続された第1インダクタとの間に電流経路を形成する第1トランジスタと、
前記第1電源電圧が所定の電圧よりも高い場合に第1電圧検出信号を活性化する第1電圧検出回路と、
前記第1電圧検出信号が活性化されている場合に前記第1制御信号に応じて前記第1トランジスタのオン・オフをPWM制御する第1PWM制御回路と、
前記第1電圧検出信号が非活性化されている場合にオンに制御されることで前記バスを固定電圧に接続し、前記第1電圧検出信号が活性化された際にはオフに制御されることで前記バスと前記固定電圧との接続を切り離す第1スイッチとを備え、
前記第2駆動ユニットは、
オンに制御された際に、外部から入力された前記第1電源電圧と、外部において一端が前記出力電源ノードに接続された第2インダクタとの間に電流経路を形成する第2トランジスタと、
前記第1電源電圧が所定の電圧よりも高い場合に第2電圧検出信号を活性化する第2電圧検出回路と、
前記第2電圧検出信号が活性化されている場合に前記第2制御信号に応じて前記第2トランジスタのオン・オフをPWM制御する第2PWM制御回路と、
前記第2電圧検出信号が非活性化されている場合にオンに制御されることで前記バスを前記固定電圧に接続し、前記第2電圧検出信号が活性化された際にはオフに制御されることで前記バスと前記固定電圧との接続を切り離す第2スイッチとを備え、
前記共通制御ユニットは、
前記第1および第2スイッチがオフであった場合の前記バスの電圧レベルを前記固定電圧と異なるバス設定電圧に定めるレベル設定回路と、
前記固定電圧と前記バス設定電圧の間の電圧値を基準電圧として前記バスの電圧レベルが前記固定電圧側か前記バス設定電圧側かを判定し、前記バス設定電圧側であった場合に共通電圧検出信号を活性化するバス判定回路とを有することを特徴とする電源装置。 - 請求項15記載の電源装置において、
前記共通制御ユニットは、第2電源電圧によって動作し、さらに、
前記出力電源ノードの電圧を予め定められた設定電圧を基準として増幅し、その増幅結果をエラーアンプ信号として前記バスに出力するエラーアンプ回路と、
前記エラーアンプ信号の電圧レベルを緩やかに上昇させるソフトスタート制御を行うソフトスタート制御回路とを備え、
前記ソフトスタート制御回路は、前記共通電圧検出信号の非活性化から活性化への遷移を受けて前記ソフトスタート制御を開始し、
前記固定電圧は、接地電源電圧であり、
前記レベル設定回路は、前記エラーアンプ回路の最小出力電圧を前記接地電源電圧よりも高くすることで実現されることを特徴とする電源装置。 - 請求項16記載の電源装置において、
前記エラーアンプ回路は、
前記バスに接続される第1ノードと前記第2電源電圧との経路上に設けられたバイアス電流源と、
前記第1ノードと前記接地電源電圧との経路上に設けられ、前記バス設定電圧に応じた抵抗値を持つ第1抵抗とを有することを特徴とする電源装置。 - 請求項16記載の電源装置において、
前記共通制御ユニットは、更に、前記第2電源電圧が所定の電圧よりも高い場合に第3電圧検出信号を活性化する第3電圧検出回路を備え、
前記ソフトスタート制御回路は、前記第3電圧検出信号の非活性化から活性化への遷移タイミングと前記共通電圧検出信号の非活性化から活性化への遷移タイミングのうち、いずれか遅い遷移タイミングに応じて前記ソフトスタート制御を開始することを特徴とする電源装置。 - 請求項16記載の電源装置において、
前記共通制御ユニットと前記第1駆動ユニットと前記第2駆動ユニットは、それぞれ、異なる半導体パッケージによって実現され、同一の配線基板上に実装されていることを特徴とする電源装置。
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