JP2009044831A - 電源装置 - Google Patents

Abstract

【課題】低消費電力で高速応答と安定動作及び低出力リップルを実現した電源装置を提供する。
【解決手段】第１段目スイッチングレギュレータは、入力電圧を受けて第１電圧を形成する。第２段目スイッチングレギュレータは、上記第１電圧を受けて第２電圧を形成する。上記第２段目スイッチングレギュレータは、Ｎ（Ｎは２以上）相のスイッチングレギュレータからなり、上記第１電圧は、上記２電圧の目標値に対してＮ倍に設定される。上記入力電圧は、第１電圧よりも高くされる。
【選択図】図１

Description

この発明は、電源装置に関し、例えば高電圧を低電圧に変換するスイッチング電源装置に用いられるものに利用して有効な技術に関するものである。

マルチフェーズＤＣ／ＤＣコンバータの出力リップル電流／電圧の低減を目的としたものとして、特開２００５−１６８１０６号公報がある。この多相電源装置は、並列接続されたＮ台のＤＣ／ＤＣコンバータを有する多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部と、前記多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部から出力される電力の電圧値を検出する検出手段と、前記多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部に電力を供給する電力供給手段と、前記電力供給手段から出力される電力の電圧値を前記検出手段により検出された電圧値のＮ倍の電圧値に制御する制御手段とを有する。
特開２００５−１６８１０６号公報

近年のＰＣ（パーソナルコンピュータ）、サーバに搭載されるシステム制御ユニット（メモリ、ＣＰＵ、ＧＰＵ）などは処理能力向上のため動作周波数が年々高速化しており、その電源電圧は低電圧化が進んでいる。高周波動作させる事で増加する消費電流と、低電圧化にしたため発生するリーク電流は共に増加傾向にある。そのため電源装置は電源電圧の高精度化と、負荷急変時における電源電圧の低下を防ぐための高速応答や、安定動作が求められている。

前記特許文献１の電源装置では、リップル電流／電圧の低減を目的とするものであることの結果、負荷急変時における電源電圧の低下や上昇を犠牲にするものである。つまり、負荷急変時における出力電圧の低下（上昇）があると、上記電力供給手段では、上記多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部に供給される入力電圧を上記出力電圧の変化に追従させるべく出力電圧の変化電圧分に対して入力電圧に対する変化分がＮ倍になるように動作して、出力電圧に対してＮ倍の入力電圧が多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部に供給されるよう制御する。ところが、多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部は、負荷急変時における電源電圧の低下（上昇）を検知し、ＰＷＭパルスデューティを変化させてもとの出力電圧に戻すよう努めている。したがって、上記電圧供給手段は、上記多相ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部での出力電圧の復帰動作を阻止するよう入力電圧を低下（又は上昇）させる。上記負荷としてのＣＰＵ等などは、上記のように電源電圧が低電圧化されて、特に電圧低下のマージンが小さくなっており、かかる電圧低下状態は誤動作の危険性が高く、ＣＰＵ等にとっては電源電圧の急激な回復を必要とするものであるにもかかわらず、前記特許文献１の電源装置ではそれに応えことができない。

前記特許文献１では、電源から前記Ｎ倍の電圧値をトランジスタ１のオン抵抗の制御によって形成するものである。例えば、電源が１２Ｖであり、２相補ＰＷＭ制御ＤＣ／ＤＣコンバータ電源部で１Ｖの電圧を形成するときには、上記電力供給手段では２Ｖの電圧を形成することとなる。この場合、上記電力供給手段を構成するトランジスタ１において、そのコレクタ−エミッタ間に１０Ｖもの電圧差を生じさせることとなる。２０Ｖの電源を用いると更に電圧差が大きくなる。出力電流として１００Ａもの大電流が流れることを考慮すると、上記トランジスタ１での電力損失が膨大なものになってしまうという問題も有する。

本発明の目的は、低消費電力で高速応答と安定動作及び低出力リップルを実現した電源装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される電源装置の実施例の１つは下記の通りである。第１段目スイッチングレギュレータは、入力電圧を受けて第１電圧を形成する。第２段目スイッチングレギュレータは、上記第１電圧を受けて第２電圧を形成する。上記第２段目スイッチングレギュレータは、Ｎ（Ｎは２以上）相のスイッチングレギュレータからなり、上記第１電圧は、上記２電圧の目標値に対してＮ倍に設定される。上記入力電圧は、第１電圧よりも高くされる。

第１段目スイッチングレギュレータ及び第２段目スイッチングレギュレータは、それぞれの出力電圧が設定された電圧となるようＰＷＭ制御されるので、低消費電力で高速応答と安定動作及び低出力リップルを実現することができる。

図１には、この発明に係る電源装置の一実施例のブロック図が示されている。この実施例では、第１段目ＤＣ−ＤＣコンバータＣＯＶ１と、第２段目ＤＣ−ＤＣコンバータＣＯＶ２とが組み合わされる。上記第１段目ＤＣ−ＤＣコンバータＣＯＶ１は、駆動回路ＤＶ１と、出力ＭＯＳＦＥＴＱ１、Ｑ２及びインダクタＬ１とキャパシタＣ１で構成される。第１段目ＤＣ−ＤＣコンバータＣＯＶ１は、入力電圧Ｖｉｎを受けて、第２段目ＤＣ−ＤＣコンバータＣＯＶ２でのリップリル低減のために設定された入力電圧Ｖａを形成する。第２段目ＤＣ−ＤＣコンバータＣＯＶ２は、上記入力電圧Ｖａを受ける多相ＤＣ−ＤＣコンバータで構成される。この実施例では、上記第２段目ＤＣ−ＤＣコンバータＣＯＶ２は、第１相回路ＰＨＳ１と第２相回路ＰＨＳ２の２相回路で構成される。上記第１相回路ＰＨＳ１は、駆動回路ＤＶ１０と、出力ＭＯＳＦＥＴＱ１１、Ｑ１２及びインダクタＬ１０で構成される。上記第２相回路ＰＨＳ２は、駆動回路ＤＶ２０と、出力ＭＯＳＦＥＴＱ２１、Ｑ２２及びインダクタＬ２０で構成される。そして、第２段目ＤＣ−ＤＣコンバータ２では、上記インダクタＬ１０，Ｌ２０に対してキャパシタＣｏが共通に設けられて出力電圧Ｖｏｕｔを形成する。

上記第１段目及び第２段目ＤＣ−ＤＣコンバータＣＯＶ１，ＣＯＶ２に対して、ＰＷＭ制御回路ＰＷＭＣが設けられる。上記ＰＷＭ制御回路ＰＷＭＣは、第１段目ＤＣ−ＤＣコンバータＣＯＶ１の出力電圧Ｖａを帰還信号ＦＢ１として受けて、それが目標電圧となるようなＰＷＭパルスＰＷＭ１を形成して上記第１段目ＤＣ−ＤＣコンバータＣＯＶ１に供給する。上記ＰＷＭ制御回路ＰＷＭＣは、また上記第２段目ＤＣ−ＤＣコンバータＣＯＶ２の出力電圧Ｖｏｕｔを帰還信号ＦＢｏとして受けて、それが目標電圧となるようなＰＷＭパルスＰＷＭ１０，ＰＷＭ２０を形成して上記第２段目ＤＣ−ＤＣコンバータＣＯＶ２の第１相回路ＰＨＳ１と第２相回路ＰＨＳ２に供給する。

この実施例において、特に制限されないが、前記入力電圧Ｖｉｎは２０Ｖにされる。上記出力電圧Ｖｏｕｔは１Ｖにされる。前記のように第２段目ＤＣ−ＤＣコンバータＣＯＶ２が２相回路で構成される場合、入力電圧Ｖａは２×Ｖｏｕｔ＝２Ｖに設定される。つまり、第１段目ＤＣ−ＤＣコンバータＣＯＶ１において、２０Ｖの入力電圧Ｖｉｎから前記２Ｖのような出力電圧Ｖａを形成するよう上記ＰＷＭ制御回路ＰＷＭＣによりＰＷＭパルスＰＷＭ１が形成される。

この実施例では、上記出力電圧Ｖｏｕｔにより動作する負荷回路ＬＤとして、前記ＰＣ（パーソナルコンピュータ）、サーバに搭載されるシステム制御ユニット（ＣＰＵ）とされる。このＣＰＵには、動作電圧を指定するＶＩＤコード出力機能が設けられる。これに対応して、この実施例の電源装置では、前記ＰＷＭ制御回路ＰＷＭＣにＶＩＤコード入力回路及びデコード回路が設けられる。このデコード回路によって、自動的に上記第２段目ＤＣ−ＤＣコンバータＣＯＶ２の上記出力電圧Ｖｏｕｔを１Ｖに設定し、上記第１段目ＤＣ−ＤＣコンバータＣＯＶ１の上記出力電圧Ｖａを２Ｖに設定するようにされる。

図２には、この発明に係る第２段目ＤＣ−ＤＣコンバータＣＯＶ２の動作を説明するための概略回路図が示されている。第１相回路ＰＨＳ１では、インダクタＬ１０を通して電流ＩＬ１０がキャパシタＣｏに供給され、第２相回路ＰＨＳ２では、インダクタＬ２０を通して電流ＩＬ２０がキャパシタＣｏに供給される。このように、２つの電流ＩＬ１０とＩＬ２０によりキャパシタＣｏが充電され、負荷回路ＬＤに流れる負荷電流Ｉｏｕｔにより上記キャパシタＣｏが放電される。このようなキャパシタＣｏの充電／放電に対応して出力電圧Ｖｏｕｔが決まる。

図３には、上記インダクタＬ１０，Ｌ２０に流れる電流ＩＬ１０，ＩＬ２０と出力電流Ｉｏｕｔの波形図が示されている。インダクタＬ１０に流れる電流ＩＬ１０は、ＰＷＭパルスのハイレベルに対応して出力ＭＯＳＦＥＴＱ１１がオン状態で、出力ＭＯＳＦＥＴＱ１２がオフ状態となり、入力電圧Ｖａからの電流によって電流ＩＬ１０が増加する方向に変化する。上記ＰＷＭパルスのロウレベルに変化すると、上記出力ＭＯＳＦＥＴＱ１１がオフ状態に、出力ＭＯＳＦＥＴＱ１２がオン状態となって、インダクタＬ１０に蓄積されたエネルギーの放出（逆起電圧）により上記電流ＩＬ１０を維持するように作用するが、上記電流ＩＬ１０が減少する方向に変化する。インダクタＬ２０においても、上記インダクタＬ１０に流れる電流ＩＬ１０と同様な電流ＩＬ２０を流すように動作する。ただし、その位相が互いに１８０°異なるようにされる。出力電流Ｉｏｕｔが一定に流れている状態では、同図のように周期１／Ｆｓ（ＰＷＭ周波数）に対して上記電流ＩＬ１０，ＩＬ２０の電流増加分と電流減少分は等しくなり、上記電流ＩＬ１０，ＩＬ２０の増加幅と減少幅が出力電圧リップルの原因となる。

図４には、この発明に係る第２段目ＤＣ−ＤＣコンバータＣＯＶ２における上記インダクタＬ１０，Ｌ２０に流れる電流ＩＬ１０，ＩＬ２０と出力電流Ｉｏｕｔの波形図が示されている。前記のように第２段目ＤＣ−ＤＣコンバータＣＯＶ２において１Ｖの出力電圧Ｖｏｕｔを形成するときに、入力電圧Ｖａを２Ｖのように２倍に設定した場合には、出力電流Ｉｏｕｔが一定に流れている状態では、同図のように周期１／Ｆｓ（ＰＷＭ周波数）に対して上記電流ＩＬ１０，ＩＬ２０の電流増加分と電流減少分は等しくなる。つまり、周期１／Ｆｓにおいて、上記電流ＩＬ１０，ＩＬ２０の増加時間と減少時間が等しい１／２になる。そして、同図のように電流ＩＬ１０，ＩＬ２０の位相差が１８０°異なるために合成電流ＩＬ１０＋ＩＬ２０＝Ｉｏｕｔ（一定）となり、電流リップルをゼロにすることができる。

図５には、この発明を説明するための特性図が示されている。同図においては、ＤＣ−ＤＣコンバータの出力電流におけるリップル電流とデューティとの関係が示されている。デューティは、前記図４における電流増加時間と電流減少時間の比を示しており、入力電圧と出力電圧の比に対応しており、出力電流Ｉｏｕｔが一定のときにはＰＷＭパルスデューティに一致する。同図では、出力電圧１Ｖで、Ｆｓ＝５００ＫＨｚ，Ｌ１０（Ｌ２０）＝１μＨとしてデューティを変化させて電流リップルをコンピュータシミュレーションで求めたものである。なお、出力ＭＯＳＦＥＴＱ１１（Ｑ２１）等のオン抵抗及びインダクタＬ１０（Ｌ２０）等に寄生抵抗が存在しないものとして計算されている。

図５の特性図から明らかなようにデューティが０．１程度のときには、言い換えるならば、入力電圧が２０Ｖで、出力電圧が１Ｖのようにデューティが０．０５のときには、ＤＣ−ＤＣコンバータを１フェーズ（１相）で構成しても、２フェーズ（２相）で構成しても大差はない。リップル電流が小さくなるのは、デューティが０．５と１．０のときである。デューティが０．５のときには、前記図４からも明らかなように電流ＩＬ１０とＩＬ２０の合成電流がＩｏｕｔ（一定）になることからも理解されよう。なお、デューティが１．０ということは、前記図１のＤＣ−ＤＣコンバータＣＯＶ２ではＭＯＳＦＥＴＱ１１（Ｑ２１）がオン状態を維持して、入力電圧ＶａがそのままインダクタＬ１０（Ｌ２０）を通して出力電圧Ｖｏｕｔとして出力される状態であり、ＤＣ−ＤＣコンバータとしての動作ではない。

図６には、この発明に係る第２段目ＤＣ−ＤＣコンバータＣＯＶ２を３相ＤＣ−ＤＣコンバータで構成した場合の各インダクタに流れる電流波形図が示されている。３相ＤＣ−ＤＣコンバータは、前記図１に示した駆動回路ＤＶ１０（ＤＶ２０）と、出力ＭＯＳＦＥＴＱ１１、Ｑ１２（Ｑ２１，Ｑ２２）及びインダクタＬ１０（Ｌ２０）に相当する第３相回路が設けられる。同図において、上記第３相回路のインダクタをＬ３０とし、そこに流れる電流ＩＬ３０として示されている。

前記のように第２段目ＤＣ−ＤＣコンバータＣＯＶ２を３相ＤＣ−ＤＣコンバータで構成して１Ｖの出力電圧Ｖｏｕｔを形成するときに、入力電圧Ｖａを３Ｖのように３倍に設定される。出力電流Ｉｏｕｔが一定に流れている状態では、周期１／Ｆｓ（ＰＷＭ周波数）に対して上記電流ＩＬ１０，ＩＬ２０，ＩＬ３０の電流増加分と電流減少分の比は、１：２なる。つまり周期１／Ｆｓにおいて、上記電流ＩＬ１０，ＩＬ２０の増加時間は、１／３となり、減少時間は２／３になる。そして、同図のように電流ＩＬ１０，ＩＬ２０の位相差が１２０°ずつ異なるために合成電流ＩＬ１０＋ＩＬ２０＋ＩＬ３０＝Ｉｏｕｔ（一定）となり、電流リップルをゼロにすることができる。

図７には、前記図１のＰＷＭ制御回路の一実施例のブロック図が示されている。第１段目ＤＣ−ＤＣコンバータＣＯＶ１の出力電圧Ｖａは、抵抗Ｒ１とＲ２により分圧（Ｖａ×Ｒ２／（Ｒ１＋Ｒ２））される。第１エラーアンプＥＡ１は、上記分圧電圧（Ｖａ×Ｒ２／（Ｒ１＋Ｒ２））と基準電圧Ｖｒｅｆ１を比較して、エラー電圧を１フェーズ（１相）のＰＷＭモジュレータに入力する。１フェーズＰＷＭモジュレータは、三角波又はクロックを用いて、上記分圧電圧（Ｖａ×Ｒ２／（Ｒ１＋Ｒ２））と基準電圧Ｖｒｅｆ１とが一致するようなＰＷＭパルスＰＷＭ１を生成して、上記第１段目ＤＣ−ＤＣコンバータＣＯＶ１の前記駆動回路ＤＶ１に供給する。

第２段目ＤＣ−ＤＣコンバータＣＯＶ２の出力電圧Ｖｏｕｔは、抵抗Ｒ１０とＲ２０により分圧（Ｖｏｕｔ×Ｒ２０／（Ｒ１０＋Ｒ２０））される。第２エラーアンプＥＡ２は、上記分圧電圧（Ｖｏｕｔ×Ｒ２０／（Ｒ１０＋Ｒ２０））と基準電圧Ｖｒｅｆ２を比較して、エラー電圧を２フェーズ（２相）のＰＷＭモジュレータに入力する。２フェーズＰＷＭモジュレータは、三角波又はクロックを用いて、上記分圧電圧（Ｖｏｕｔ×Ｒ２０／（Ｒ１０＋Ｒ２０））と基準電圧Ｖｒｅｆ２とが一致するようなＰＷＭパルスＰＷＭ１０とＰＷＭ２０を生成して、上記第２段目ＤＣ−ＤＣコンバータＣＯＶ２の前記駆動回路ＤＶ１０とＤＶ２０に供給する。２フェーズＰＷＭモジュレータは、上記三角波又はクロックが１８０°位相差を持つものを用いて、上記ＰＷＭパルスＰＷＭ１０とＰＷＭ２０の位相差が１８０°になるようにする。

この実施例では、ＰＷＭ制御回路にＶＩＤデコーダを備えている。このＶＩＤデコーダには、負荷であるＣＰＵからＶＩＤコードが入力される。ＶＩＤデコーダは、上記ＶＩＤコードを解読し、出力電圧Ｖｏｕｔの設定及び第２段目ＤＣ−ＤＣコンバータＣＯＶ２の相数に対応して第１段目ＤＣ−ＤＣコンバータＣＯＶ１の出力電圧Ｖａを設定する。このような出力電圧Ｖｏｕｔ及び出力電圧Ｖａの設定のために、前記基準電圧Ｖｒｅｆ２と基準電圧Ｖｒｅｆ１が制御される。

例えば、抵抗Ｒ１０とＲ２０による分圧比が１／２で、出力電圧Ｖｏｕｔを１Ｖにするとき、基準電圧Ｖｒｅｆ２は０．５Ｖにされる。そして、抵抗Ｒ１とＲ２による分圧比が１／４で、出力電圧Ｖａは、出力電圧Ｖｏｕｔの２倍である２Ｖにするとき、上記基準電圧Ｖｒｅｆ１も０．５Ｖにされる。

図８には、前記図７のＰＷＭ制御回路の他の一実施例のブロック図が示されている。この実施例では、ＶＩＤデコーダの出力信号は、前記図７の基準電圧Ｖｒｅｆ１とＶｒｅｆ２に代えて、分圧抵抗Ｒ２、Ｒ２０の抵抗値が制御される。つまり、基準電圧Ｖｒｅｆ１とＶｒｅｆ２を固定電圧としておいて、上記分圧電圧（Ｖａ×Ｒ２／（Ｒ１＋Ｒ２））と分圧電圧（Ｖｏｕｔ×Ｒ２０／（Ｒ１０＋Ｒ２０））を制御することにより前記図７と同様にＣＰＵ等からのＶＩＤコードに対応して出力電圧Ｖｏｕｔ（Ｖａ）が自動的に設定される。

図９には、この発明に係る電源装置に用いられることが可能な半導体装置の一実施例の構成図が示されている。同図には、実際の半導体装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、３つの半導体チップが１つのパッケージに搭載されるマルチチップモジュール（ＭＣＭ；Multi Chip Module)集積回路又はＳｉＰ（System in Package ）とされる。上記３つの半導体チップは、後述するハイサイド（高電位側）ＭＯＳＦＥＴＱ１とロウサイド（低電位側）ＭＯＳＦＥＴＱ２及びコントロールＩＣから構成される。上記コントロールＩＣには、上記ハイサイドＭＯＳＦＥＴ（Ｑ１）とロウサイドＭＯＳＦＥＴ（Ｑ２）を駆動するドライバＤＶ１、ＤＶ２や論理回路ＬＧＣを含むようにされる。

搭載基板のチップ搭載面は、ほぼ半分ずつに分けられ、一方側に上記ハイサイドＭＯＳＦＥＴ（Ｑ１）とコントロールＩＣの２つの半導体チップが並んで配置され、他方側に上記ロウサイドＭＯＳＦＥＴ（Ｑ２）の半導体チップが配置される。この実施例の半導体装置は、特に制限されないが、チップの周辺部に合計で５６個の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給される。上記外部端子に対応して搭載基板の回路パターンがハーフトーンで示されている。図示しないけれども、半導体装置の裏面側には入力端子ＶＩＮ、出力端子ＳＷ及びＰＧＮＤのようなタブパッド（ＴＡＢ ＰＡＤ）が設けられる。

上記ハイサイドＭＯＳＦＥＴ（Ｑ１）は、それに流れる電流の１／Ｎの電流を流すセンスＭＯＳＦＥＴ（Ｑ０）が組み込まれている。上記コントロールＩＣは、上記センスＭＯＳＦＥＴ（Ｑ１）で検出された電流を用いた帰還信号と、出力直流電圧の帰還信号とを用いて上記ハイサイドＭＯＳＦＥＴ（Ｑ１）とロウサイドＭＯＳＦＥＴ（Ｑ２）をスイッチングさせるＰＷＭ信号を形成する各種回路を含んでいる。それ故、コントロールＩＣは、そのチップ周辺に多数の信号パッドを持つ。これらコントローラＩＣに設けられるパッドに接続される半導体装置の上記外部端子は、上記コントロールＩＣに隣接して設けられる外部端子では足りず、上記ハイサイドＭＯＳＦＥＴ（Ｑ１）やロウサイドＭＯＳＦＥＴ（Ｑ２）に対応した搭載基板周辺部に設けられた端子ＢＯＯＴ、ＶＣＩＮ、ＳＹＮＣ、ＯＮ／ＯＦＦとも接続される。

この実施例では、高耐圧及び高効率化のために縦型構造のＭＯＳＦＥＴを用いて、前記のように１つの半導体チップにハイサイドＭＯＳＦＥＴＱ（１）と同構造の１／Ｎ倍の電流を流すセンスＭＯＳＦＥＴ（Ｑ０）を設けているので、製造工程によって生じる両ＭＯＳＦＥＴ（Ｑ１とＱ０）のしきい値電圧Ｖthやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもハイサイドＭＯＳＦＥＴ（Ｑ１）、センスＭＯＳＦＥＴ（Ｑ０）とで同様に増減するためセンス電流に温度依存が少ない。よって、これらＭＯＳＦＥＴ（Ｑ０とＱ１）を用いることにより、ピーク電流制御を高精度で行うことができる。

同図において、太い実線と細い実線で示されているのは、それぞれボンディングワイヤであり、上記コントロールＩＣとＭＯＳＦＥＴ（Ｑ０，Ｑ１）及び（Ｑ２）との相互の接続及び外部端子との接続に用いられる。外部端子ＳＷは、回路的には上記ＭＯＳＦＥＴ（Ｑ１）と（Ｑ２）の相互接続ノードに接続される出力端子であり、後述するインダクタとの接続に用いられる。上記インダクタとの接続に用いられる外部端子ＳＷは、ロウサイドＭＯＳＦＥＴ（Ｑ２）が搭載される搭載基板の回路パターンから延びる複数の外部端子ＳＷが用いられる。このような複数の外部端子ＳＷの他に、後述するブートストラップ容量ＣＢとの接続を行うための外部端子ＳＷがハイサイドＭＯＳＦＥＴ（Ｑ１）のソースと接続される外部端子として設けられている。

上記ロウサイドＭＯＳＦＥＴ（Ｑ２）のドレインと上記ハイサイドＭＯＳＦＥＴ（Ｑ１）のソースが太い実線で示されたボンディングワイヤにより接続されており、かかるハイサイドＭＯＳＦＥＴ（Ｑ１）のソースと、上記ブートストラップ容量ＣＢとの接続を行うための外部端子ＳＷとが細い２本の実線で示されたボンディングワイヤにより接続されている。このようなブートストラップ容量接続専用端子ＳＷを設けることにより、同図のようにブートストラップ容量ＣＢに接続される外部端子ＳＷとＢＯＯＴを隣接して配置させることができ、効率的なブートストラップ動作を実現できる。例えば、上記外部端子ＢＯＯＴと上記インダクタが接続される外部端子ＳＷとの間にブートストラップ容量ＣＢを接続すると、比較的長い配線経路により上記ブートストラップ容量ＣＢが接続されることとなり、そこでの配線抵抗等の悪影響を受けることになる。

図１０には、図９に示した半導体装置の一実施例の全体回路図が示されている。特に制限されないが、同図で太い一点鎖線で囲まれた部分が、前記図９に示したマルチチップ構成の半導体装置とされる。つまり、点線で示したような２つのパワーＭＯＳＦＥＴＧＨ（Ｑ０，Ｑ１），ＧＬ（Ｑ２）及びそれ以外の回路がコントロールＩＣがそれぞれ半導体チップとされ、１つのパッケージに搭載される。上記半導体チップＧＨは、前記ハイサイドＭＯＳＦＥＴＱ１と、前記センスＭＯＳＦＥＴ０により構成される。ＭＯＳＦＥＴＱ１とＱ０の面積比（電流比）は、１７０００：１のように設定されている。上記半導体チップＧＬは、前記ロウサイドＭＯＳＦＥＴＱ２により構成される。この半導体チップＧＬには、上記ロウサイドＭＯＳＦＥＴＱ２のソースとドレインとの間にショットキーダイオードＳＢＤ１が設けられている。そして、上記ロウサイドＭＯＳＦＥＴＱ２のソースは、スイッチングノイズの影響を軽減するために独立した外部接地端子ＰＧＮＤに接続される。

前記図１の第１段目ＤＣ−ＤＣコンバータＣＯＶ１として用いられるときに、電源端子ＶＩＮから約２０Ｖのような入力電圧Ｖｉｎが供給される。電源端子ＶＩＮの電圧は、上記ＭＯＳＦＥＴＱ０及びＱ１のドレインに接続される。特に制限されないが、電源端子ＶＣＩＮが設けられる。この端子ＶＣＩＮは、外部で上記ＶＩＮと接続されて上記入力電圧Ｖｉｎが供給される。この入力電圧Ｖｉｎは、電圧検出回路ＵＶＬＯＣ、電源装置ＲＥＧ１、ＲＥＧ２及び図示しないけれども基準電流発生回路ＲＣＧにも供給される。電圧検出回路ＵＶＬＯＣは、上記入力電圧が所定電圧以上であることを検出し、検出信号ＵＶＬＯを形成する。上記検出信号ＵＶＬＯより上記入力電圧が所定電圧以上であるときに上記電源回路ＲＥＧ１，ＲＥＧ２及び論理回路ＬＧＣの動作が有効とされる。

電源回路ＲＥＧ１と２は、上記２０Ｖのような入力電圧Ｖｉｎを受けて約５Ｖのような内部電圧（ＲＥＧ５，ＤＲＶ５）をそれぞれ形成する。外部端子ＲＥＧ５、ＤＲＶ５には、上記内部電圧（ＲＥＧ５，ＤＲＶ５）の安定化用のキャパシタＣ４，Ｃ５がそれぞれ接続されている。上記内部電圧（ＲＥＧ５）は、後述するエラーアンプＥＡ、発振回路ＯＳＣ，パルス発生回路ＰＧ、電圧比較回路ＶＣ１〜ＶＣ３等の動作電圧とされる。上記内部電圧（ＤＲＶ５）は、上記ハイサイドＭＯＳＦＥＴ０，Ｑ１とロウサイドＭＯＳＦＥＴＱ２のスイッチ制御信号を形成する論理回路ＬＧＣ、上記ロウサイドＭＯＳＦＥＴＱ２のゲートに供給される駆動信号を形成するドライバＤＶ２の動作電圧とされる。

内部電圧ＲＥＧ５とＤＲＶ５とが同じ５Ｖの電圧であるにもかかわらず、２つの電源回路ＲＥＧ１と２を設けることの理由は、次の通りである。上記のように大きな定格出力電流に設定した場合には、図９の示したようにハイサイドＭＯＳＦＥＴ（Ｑ１）、ロウサイドＭＯＳＦＥＴ（Ｑ２）のサイズは必然的に大きなサイズとなる。特に、ロウサイドＭＯＳＦＥＴ（Ｑ２）は、効率化のためにオン抵抗値を小さくする必要からハイサイドＭＯＳＦＥＴ（Ｑ１）に対して約１．５倍もの大きなサイズにされる。この結果、そのゲート容量も大きなものになる。

コントロールＩＣに設けられたドライバＤＶ２やその入力信号を形成する論理回路ＬＧＣは、上記大きな負荷容量やブートストラップ容量ＣＢを高速に駆動するために大きな電流を流すことが必要となる。ＣＭＯＳ回路で構成されるコントロールＩＣに可能な電源回路ＲＥＧはその電流供給能力には限界があり、上記ＭＯＳＦＥＴ（Ｑ２）のスイッチング制御及びブートストラップ容量ＣＢへのプリチャージのときに出力電圧が大きく変動してしまう。コントロールＩＣは、エラーアンプＥＡや電圧比較回路ＶＣ１〜ＶＣ３、発振回路ＯＳＣのようなアナログ回路を有している。これらのアナログ回路は、電源電圧の変動に敏感な回路である。したがって、電圧が同じであるからといって同じ電源回路でコントロールＩＣに形成される上記のドライバＤＶ２、論理回路ＬＯＧ、アナログ回路ＥＡ，ＶＣ１〜ＶＣ３等を動作させると、後述するような高い精度でのＰＷＭ制御や安定した電圧変換動作ができなくなる。そこで、コントロールＩＣに設けられる回路を電源電圧の変動に敏感な回路と、大きな電流供給が要求される回路とに分け、それぞれに電源回路ＲＥＧ１とＲＥＧ２とを設けるようにするものである。

上記内部電圧（ＤＲＶ５）は、昇圧回路を構成するショットキーダイオードＳＢＤ２及び端子ＢＯＯＴを通してブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、外部端子ＳＷに接続される。外部端子ＳＷは、上記ＭＯＳＦＥＴＱ１のソース及びＭＯＳＦＥＴＱ２のドレインに接続されるとともに、インダクタＬ１の入力側と接続されている。図９の半導体装置では、上記のように専用の外部端子ＳＷが設けられ、外部端子ＳＷに外部端子ＢＯＯＴが隣接するようにされている。インダクタＬ１の他端と回路の接地電位との間には、キャパシタＣ１が設けられて、前記２Ｖのような出力電圧Ｖａが形成されて、第２段目ＤＣ−ＤＣコンバータＣＯＶ２の入力電圧とされる。

上記ＭＯＳＦＥＴＱ０のソースとＭＯＳＦＥＴＱ１のソースは、差動増幅回路ＡＭＰの入力端子（＋）、（−）に接続される。この差動増幅回路ＡＭＰは、上記ＭＯＳＦＥＴＱ０とＱ１のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記ＭＯＳＦＥＴＱ０により形成されたセンス電流が流れるＭＯＳＦＥＴＱ３は、ＬＤ−ＭＯＳＦＥＴにより構成される。上記ＭＯＳＦＥＴＱ３のドレインは、ブランキング回路ＢＫを介して外部端子ＣＳに接続され、ここに電圧信号に変換する抵抗Ｒｓが接続される。

上記外部端子ＣＳで発生した電圧信号は、帰還信号ＣＳとして用いられる。リミッタ電流に対応した基準電圧ＶＲと上記抵抗Ｒｓが形成された電圧とを電圧比較回路ＶＣ２で検出し、オアゲート回路Ｇ１を通してフリップフロップ回路ＦＦをセット状態にして、ＰＷＭ信号をロウレベルとして上記ハイサイドＭＯＳＦＥＴＱ０、Ｑ１をオフ状態にしてしまうものである。上記ＭＯＳＦＥＴＱ０で形成されるセンス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ｎｓ程度の上記ブランキング回路ＢＫが設けられる。

出力電圧Ｖout は、抵抗Ｒ１とＲ２による分圧回路により分圧されて外部端子ＦＢに入力される。外部端子ＦＢに入力された分圧電圧は帰還信号ＶＦとしてエラーアンプＥＡに入力される。エラーアンプＥＡは、基準電圧Ｖref との差分を取り出す。エラーアンプＥＡの出力信号は、外部端子ＥＯに設けられた抵抗Ｒ４やキャパシタＣ２からなる補償回路でノイズ成分が除去されて電圧比較回路ＶＣ１に伝えられる。外部端子ＴＲＫに設けられた抵抗Ｒ３とキャパシタＣ１は、ソフトスタート信号を形成して上記エラーアンプＥＡに伝える。つまり、電源投入直後での出力電圧Ｖout が上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路ＯＳＣは、外部端子ＣＴに接続されたキャパシタＣ３及び定電流により周波数設定が行われて、ＰＷＭ信号の周波数を設定する。この発振回路ＯＳＣで形成されたパルスは、パルス発生回路ＰＧに供給されて上記フリップフロップ回路ＦＦのリセット信号ＲＥＳ、及び強制セット信号としての最大デューティ信号ＭＸＤが形成される。

ピーク電流制御方式では、発振回路ＯＳＣにより形成されたリセット信号ＲＥＳにより、フリップフロップ回路ＦＦをリセットして反転出力／Ｑから得られるＰＷＭ信号を立ち上げる。これにより、ハイサイドＭＯＳＦＥＴＱ１がオン状態となり、そのセンス電流ＩＬ／１７０００がＭＯＳＦＥＴＱ０により検出されて電圧信号とされる。そして、エラーアンプＥＡにより形成された出力電圧Ｖout の分圧電圧と基準電圧Ｖref の差分出力ＥＯとが電圧比較回路ＶＣ１で比較され、上記ＩＬ／１７０００に対応した電圧が上記電圧ＥＯに到達した時点でフリップフロップ回路ＦＦをセットして、上記ＰＷＭ信号をロウレベルに変化させる。これにより、上記ハイサイドＭＯＳＦＥＴＱ０、Ｑ１がオフ状態となり、代わってロウサイドＭＯＳＦＥＴＱ２がオン状態に切り替えられる。

論理回路ＬＧＣは、上記ハイサイドＭＯＳＦＥＴＱ１とロウサイドＭＯＳＦＥＴＱ２とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記ハイサイドＭＯＳＦＥＴＱ０、Ｑ１に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。

この実施例の半導体装置は、スイッチング電源を並列接続した場合、エラーアンプＥＡの出力同士を接続することにより高精度のカレントシェアにも利用することができるよう工夫されている。カレントシェアはエラーアンプＥＡの出力をダイオード（トランジスタＴ１のべース，エミッタ）を介して外部端子ＩＳＨに接続される。例えば、２つのスイッチング電源を構成する半導体装置の外部端子ＩＳＨ同士を相互に接続する。このように外部端子ＩＳＨ同士を相互に接続することにより２つのスイッチング電源でのエラーアンプＥＡの出力電圧は共通化されて同様な出力電圧Ｖout を形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。つまり、後述するようにスイッチング電源を複数並列動作させるとき、個々のスイッチング電源に流れる電流ＩＬが等しくなるように分配され、特定のスイッチング電源が大きな電流を負担してしまうことによる熱暴走を防止する上で重要な条件とされる。

この実施例では、特に制限されないが、以下のような監視回路が設けられる。監視回路は、その信号経路は省略されているが、入力電圧ＶＩＮが所定電圧以下に低下したことを監視する前記電圧検出回路ＵＶＬＯＣ，上記帰還信号ＣＳを用いて出力電流が所定電流以上のオーバーカレントを監視する監視回路ＯＣＰＣから構成される。これらの検出信号ＵＶＬＯ，ＯＣＰは、論理回路ＬＧＣに入力されてＰＷＭ信号に無関係に出力ＭＯＳＦＥＴＱ１０，Ｑ１１を強制的にオフ状態にさせる。また、これらの信号ＵＶＬＯ，ＯＣＰとスイッチング電源の動作制御信号ＯＮ／ＯＦＦとをオアゲート回路Ｇ２に供給して、ＭＯＳＦＥＴＱ１４をオン状態にして外部端子ＴＲＫをロウレベルにする。これにより、エラーアンプＥＡの出力が停止させられるようにも工夫されている。

基準電流発生回路ＲＣＧは、公知のバンドギャップ回路を有している。このバンドギャップ回路で形成された定電圧を、外部端子ＩＲＥＦに接続された抵抗Ｒ５に流して基準電流を形成する。この基準電流を基に、前記基準電圧Ｖref 、ＶＲ１、ＶＲ２や内部回路で必要とされる定電流源Ｉｂ，Ｉｂ１，Ｉ１〜Ｉ４が形成される。

前記図１の１フェーズのＤＣ−ＤＣコンバータＣＯＶ１は、図１０のような半導体装置と外部部品により構成することができる。そして、図１の２フェーズのＤＣ−ＤＣコンバータＣＯＶ２は、上記図１０の半導体装置を２個用い、それを以下のように接続して構成することができる。前記図１０に示した１つの半導体装置において、外部端子ＣＴに抵抗Ｒを介して電源電圧ＲＥＧ５を与える。これにより、かかる１つの半導体装置は、発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって同期端子ＳＹＮＣが入力モードにされる。そして、他の半導体装置の発振回路ＯＳＣで形成されたパルスが入力され、それを反転させてパルス発生回路ＰＧに供給して上記他の半導体装置に対して位相が１８０°異なる同期動作を行う。これにより、２個の半導体装置において、クロックが互いに１８０°位相反転しているため２フェーズ(phase) 動作を行うことになる。

図１１には、この発明に用いられる半導体装置の他の一実施例の全体回路図が示されている。同図で太い一点鎖線で囲まれた部分が、前記図９に示したマルチチップ構成の半導体装置とされる。この実施例は、前記図１０からＰＷＭパルスを生成する部分に関連した回路を除いたものである。これより、上記コントロールＩＣの簡素化ができる。そして、これらの半導体装置は、図１の第１段目ＤＣ−ＤＣコンバータＣＯＶ１及び第２段目ＤＣ−ＤＣコンバータＣＯＶ２の第１，２相回路ＰＨＳ１，２として用いることができる。上記のような３つの半導体装置に対して、共通にＰＷＭ制御回路ＰＷＭＣを設けることにより、ＰＷＭパルスを生成する部分の重複が避けられて、全体としての回路の簡素化を図ることができる。

この実施例においては、第２段目ＤＣ−ＤＣコンバータＣＯＶ２において、それぞれの相回路のリップル電流の位相がズレているためリップル電流をキャンセルさせることができる。１段目コンバータＣＯＶ１の出力電圧Ｖａは２段目コンバータＣＯＶ２の出力電圧の変動（負荷変動）を受けないため、安定した高速電源を構成可能である。２段目コンバータＣＯＶ２の入力電圧Ｖａは２Ｖと低いため、２段目コンバータＣＯＶ２のスイッチング周波数を大きくしてもスイッチング損失はさほど大きくならないというメリットがある。また、入力電圧と出力電圧との差が大きな第１段目ＤＣ−ＤＣコンバータＣＯＶ１は、スイッチングレギュレータであるために電力損失を小さくすることができる。

例えば、２段目コンバータＣＯＶ２のＰＷＭ信号の周波数を２ＭＨｚ程度に大きく出来る。第１段目コンバータＣＯＶ１は入力電圧が高いためスイッチング損失が大きいのでスイッチング周波数は２００ＫＨｚ程度のように２段目コンバータＣＯＶ２に比べて低い周波数で動作させることが有益である。前記２段目コンバータＣＯＶ２のスイッチング周波数を大きくする場合のメリットは２つある。インダクンタス値の小さいチョークコイルを使用できる。コンバータそのものの帯域幅を広くすることが出来るため高速負荷応答が実現可能である。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、第２段目ＤＣ−ＤＣコンバータＣＯＶ２は、前記４相以上にしてもよい。１段目コンバータＣＯＶ１と２段目コンバータＣＯＶ２のＰＷＭ信号の周波数は同期していてもしていなくても構わない。周波数は一般的に１段目コンバータＣＯＶ１より２段目コンバータＣＯＶ１の方を高くすることが望ましい。前記第１段目ＤＣ−ＤＣコンバータＣＯＶ１及び第２段目ＤＣ−ＤＣコンバータＣＯＶ２の第１，２相回路ＰＨＳ１，２の具体的構成は、前記実施例に限定されず、種々の実施形態を採るとこができる。例えば、出力ＭＯＳＦＥＴＱ１又はＱ２のいずれか１つを単体素子として構成し、電源装置を構成する実装基板上でインダクタやキャパシタとともに外部素子として組み立てるものであってもよい。

この発明は、電源装置として広く利用できる。

この発明に係る電源装置の一実施例のブロック図である。 この発明に係る第２段目ＤＣ−ＤＣコンバータＣＯＶ２の動作を説明するための概略回路図である。 図１のインダクタＬ１０，Ｌ２０に流れる電流ＩＬ１０，ＩＬ２０と出力電流Ｉｏｕｔの波形図である。 この発明に係る第２段目ＤＣ−ＤＣコンバータＣＯＶ２におけるインダクタＬ１０，Ｌ２０に流れる電流ＩＬ１０，ＩＬ２０と出力電流Ｉｏｕｔの一例を示す波形図である。 この発明を説明するための特性図である。 この発明に係る第２段目ＤＣ−ＤＣコンバータＣＯＶ２を３相ＤＣ−ＤＣコンバータで構成した場合の各インダクタに流れる電流波形図である。 図１のＰＷＭ制御回路の一実施例のブロック図である。 図１のＰＷＭ制御回路の他の一実施例のブロック図である。 この発明に係る電源装置に用いられることが可能な半導体装置の一実施例の構成図である。 図９に示した半導体装置の一実施例の全体回路図である。 この発明に用いられる半導体装置の他の一実施例の全体回路図である。

符号の説明

ＣＯＶ１…第１段目ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）、ＣＯＶ２…第２段目ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）、ＤＶ１，ＤＶ１０，ＤＶ２…駆動回路、ＰＷＭＣ…ＰＷＭ制御回路、ＬＤ（ＣＰＵ）…負荷回路、Ｌ１，Ｌ１０，Ｌ２０…インダクタ、Ｑ１〜Ｑ２２…ＭＯＳＦＥＴ、Ｃ１，Ｃｏ…キャパシタ、
ＯＳＣ…発振回路、ＣＰ…ヒステリシスコンパレータ、ＶＤ…電圧判定回路、ＰＧ…パルス発生回路、Ｓ１〜Ｓ４…スイッチ、ＩＮ１〜ＩＮ４…インバータ回路、Ｑ１〜Ｑ２４…ＭＯＳＦＥＴ、Ｉb1〜Ｉb4…バイアス電流源、ＧＨ…ハイサイドＭＯＳＦＥＴ（Ｑ１０）、ＧＬ…ロウサイドＭＯＳＦＥＴ（Ｑ１２）、ＤＶ１，ＤＶ２…ドライバ、Ｌ…インダクタ、ＳＢＤ１，２…ショットキーダイオード、Ｒ１〜Ｒ５…抵抗、Ｃ１〜Ｃ５，ＣＢ…ブートストラップ容量、ＡＭＰ…差動増幅回路、ＲＥＧ１，２…電源回路、ＯＳＣ…発振回路、ＵＶＬＯＣ…電圧検出回路、ＲＣＧ…基準電流発生回路、ＯＣＰＣ…監視回路、ＢＫ…ブランキング回路、Ｇ１，Ｇ２…ゲート回路、ＥＡ…エラーアンプ、ＶＣ１〜ＶＣ３…電圧比較回路、ＬＧＣ…論理回路。

Claims (11)

1. 入力電圧を受けて第１電圧を形成する第１スイッチングレギュレータと、
   上記第１電圧を受けて第２電圧を形成する第２スイッチングレギュレータと有し、
   上記第２スイッチングレギュレータは、
   Ｎ（Ｎは２以上）相のスイッチングレギュレータからなり、
   上記第１電圧は、上記２電圧の目標値に対してＮ倍にされ、
   上記入力電圧は、第１電圧よりも高くされる電源装置。
2. 請求項１において、
   上記第１スイッチングレギュレータは、第１ＰＷＭパルスで動作する単相のスイッチングレギュレータである電源装置。
3. 請求項２において、
   上記第２スイッチングレギュレータは、
   上記Ｎ個の出力回路と、
   上記Ｎ個の各出力回路の出力端子に一端がそれぞれ接続されたＮ個のインダクタと、
   上記Ｎ個のインダクタの他端に共通に接続され、上記第２電圧を形成するキャパシタとを有し、
   上記Ｎ個の出力回路は、それぞれ互いに３６０°／Ｎに対応した位相差を有するＮ個の第２ＰＷＭパルスが供給される電源装置。
4. 請求項３において、
   Ｎ個の第２ＰＷＭパルスは、三角波又はクロック信号を受けるＮフェーズのＰＷＭモジュレータで形成される電源装置。
5. 請求項４において、
   上記第１ＰＷＭパルスの周波数は、上記第２ＰＷＭパルスの周波数よりも低くされる電源装置。
6. 請求項５において、
   ＶＩＤデコーダを更に有し、
   上記ＶＩＤデコーダの第１制御信号に対応して上記第１電圧が設定され、
   上記ＶＩＤデコーダの第２制御信号に対応して上記第２電圧が設定される電源装置。
7. 請求項６において、
   上記第１スイッチングレギュレータを構成する第１エラーアンプに供給される第１基準電圧が上記ＶＩＤデコーダの第１制御信号より制御されて上記第１電圧が設定され、
   上記第２スイッチングレギュレータを構成する第２エラーアンプに供給される第２基準電圧が上記ＶＩＤデコーダの第２制御信号より制御されて上記第２電圧が設定される電源装置。
8. 請求項６において、
   上記第１スイッチングレギュレータは、第１基準電圧と上記第１電圧の第１分圧電圧を受ける第１エラーアンプの出力信号に対応して上記第１電圧を形成するものであり、上記第１分圧電圧が上記ＶＩＤデコーダの第１制御信号により制御されて上記第１電圧が設定され、
   上記第２スイッチングレギュレータは、第２基準電圧と上記第２電圧の第２分圧電圧を受ける第２エラーアンプの出力信号に対応して上記第２電圧を形成するものであり、上記第２分圧電圧が上記ＶＩＤデコーダの第２制御信号により制御されて上記第２電圧が設定される電源装置。
9. 請求項５において、
   上記第１スイッチングレギュレータは、上記第１ＰＷＭパルスを受ける第１駆動回路と、それにより駆動される出力ＭＯＳＦＥＴ回路とが１つのパッケージで構成された第１半導体装置を有し、
   上記第２スイッチングレギュレータは、上記Ｎ相の第２ＰＷＭパルスをそれぞれ受けるＮ個の駆動回路と、それによりそれぞれ駆動されるＮ個の出力ＭＯＳＦＥＴ回路とが１つのパッケージで構成されたＮ個の第２半導体装置を有し、
   上記第１半導体装置及びＮ個の第２半導体装置に対して共通に設けられ、上記第１ＰＷＭパルス及びＮ相の第２ＰＷＭパルスを形成する第３半導体装置を有する電源装置。
10. 請求項９において、
    上記第３半導体装置は、ＶＩＤデコーダを更に有し、
    上記ＶＩＤデコーダの第１制御信号に対応して上記第１電圧が設定され、
    上記ＶＩＤデコーダの第２制御信号に対応して上記第２電圧が設定される電源装置。
11. 請求項１０において、
    上記第１及び第２半導体装置は、
    第１、第２及び第３半導体チップからなり、
    第１半導体チップは、上記駆動回路を構成し、
    第２半導体チップは、上記出力ＭＯＳＦＥＴ回路の一方の出力ＭＯＳＦＥＴを構成し、電流経路が半導体チップの縦方向とされる縦型ＭＯＳ構造の第１パワーＭＯＳＦＥＴであり、
    第３半導体チップは、上記出力ＭＯＳＦＥＴ回路の他方の出力ＭＯＳＦＥＴを構成し、電流経路が半導体チップの縦方向とされる縦型ＭＯＳ構造の第２パワーＭＯＳＦＥＴである電源装置。

Images