JP5466218B2 - 半導体パッケージ - Google Patents

Description

本発明は、半導体パッケージ、実装基板、およびこれらを含む半導体装置に関する。

半導体パッケージは、あらゆる電子電機機器類に搭載され、近年ますます軽薄短小化傾向にある。特に、薄型を追求した電子電機機器類に搭載される半導体パッケージには当然薄型化が要求される。具体的には、ボール端子の高さが低いＢＧＡやはんだバンプのないＬＧＡパッケージ等が用いられる。このようなパッケージを実装基板にはんだ実装する場合、実装性や実装信頼性が課題になる。

特許文献１には、チップサイズパッケージをプリント配線板に接続する際、隣接はんだボール間におけるはんだブリッジによる短絡を防止する技術が記載されている。同文献では、金属活性剤入り樹脂を核とし、その周りをはんだで覆い、さらにその周りを硬化速度の速い樹脂で覆ったはんだボールを用いている。これにより、はんだブリッジの発生のおそれをなくすとしている。

特許文献２には、はんだボールバンプが電極ランドから剥がれるのを抑制できる技術が開示されている。同文献では、プリント配線板の電極ランド表面に円柱状の凸部を設ける。これにより、プリント配線板にＢＧＡをはんだ実装した後、横方向からストレスが加わったときでも、ＢＧＡのボールバンプがプリント配線板のランドから剥がれるのを抑制することができるとしている。

特許文献３には、表面実装部品を搭載するプリント配線基板の部品搭載位置に複数個の突起を設けることが記載されている。これにより、部品搭載後に位置が決まり、位置ずれによるはんだブリッジやはんだ不良等を防止するとしている。

特開２００４−２４７３５８号公報 特開２００４−２００１８７号公報 特開２００１−８５８１７号公報

しかしながら、軽薄短小化がますます進む半導体装置の分野において、従来技術は実装性や実装信頼性の課題を十分に解決するものではなく、以下の点で改善の余地を有していた。以下、さらに図を用いて従来技術の課題について説明する。以下、ＬＧＡパッケージを例として説明する。
図９は、従来のＬＧＡパッケージ１０１の一例を示す平面図である。図９において、各パッケージランド１０３は該ランド１０３近傍のビア１０５に配線１０７で接続され、それぞれ半導体チップの電極（図示せず）に接続されている。各パッケージランド１０３の径は、ソルダーレジスト開口１０９よりも小さく、いわゆるＮＳＭＤ（Ｎｏｎ Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）構造になっている。パッケージランド１０３周辺はソルダーレジスト１１１で覆われている。

図１０は、上述のＬＧＡパッケージ１０１を搭載する実装基板１２１の平面図である。基板ランド１２３は、その径がソルダーレジスト開口１２９よりも小さく、ＮＳＭＤ構造となっている。また、基板ランド１２３は配線１２７、１３３でビア１２５、他の部品（図示せず）等へ接続されている。基板ランド１２３周辺はソルダーレジスト１３１で覆われている。

図１１は、従来のＬＧＡパッケージ１０１を従来の実装基板１２１にはんだ実装した半導体装置１００を示す断面図である。従来の半導体装置１００では、図１１に示すように、パッケージのコーナー端子１４１と隣接端子１４３との間に、はんだブリッジ１４５が発生する場合があった。はんだブリッジ１４５が発生する原因として、以下の理由が考えられる。リフロー実装時の加熱により、ＬＧＡパッケージ１０１は凸状に、実装基板１２１は凹状に反る場合がある。その際、ＬＧＡパッケージ１０１と実装基板１２１との間隔が狭くなる箇所が生じる。その結果、その箇所でははんだが押し潰される。そして、ＬＧＡパッケージ１０１と実装基板１２１との隙間をはんだが流れ、はんだブリッジ１４５が発生する。

本発明は上記事情に鑑みてなされたものであり、はんだブリッジの発生が抑制された半導体パッケージ、実装基板、および半導体装置を提供するものである。

本発明によれば、一方の面に複数の外部接続端子が設けられた半導体パッケージであって、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、半導体パッケージが提供される。
また、本発明によれば、半導体パッケージが接合される実装基板であって、前記実装基板の一方の面に複数の外部接続端子が設けられ、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、実装基板が提供される。

さらに、本発明によれば、一方の面に第一の外部接続端子が複数設けられた半導体パッケージと、一方の面に第二の外部接続端子が複数設けられた実装基板とを含む半導体装置であって、
前記半導体パッケージまたは前記実装基板の少なくともいずれか一方が、前記第一の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材、または前記第二の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材を含み、
前記半導体パッケージにおける前記第一の外部接続端子と、前記実装基板における前記第二の外部接続端子とが接合され、
前記壁状部材が設けられている領域において、前記半導体パッケージと前記実装基板との間の隙間が、その他の領域における前記半導体パッケージと前記実装基板との間の隙間よりも狭い、
半導体装置が提供される。

本発明においては、複数の外部接続端子を含む半導体パッケージおよび実装基板の少なくともいずれか一方において、該外部接続端子の周囲の一部または全部を取り囲む壁状部材が、はんだの流れを遮蔽するように設けられている。すなわち、本発明の半導体パッケージおよび実装基板を用いた半導体装置は、壁状部材により半導体パッケージと実装基板との間の隙間が狭くなっている。隙間の狭い箇所でははんだが流れにくいため、はんだブリッジの発生が抑制される。

本発明によれば、実装基板と半導体パッケージとの間の隙間の間隔を制御できる。これにより、はんだ実装後の隣接外部接続端子間のはんだブリッジが効果的に防止される。したがって、本発明によれば、実装歩留まりが高く、実装性および実装信頼性に優れた半導体パッケージ、それを搭載する実装基板、および半導体装置が提供される。

第一の実施形態に係るＬＧＡパッケージの一例を示す平面図である。 第一の実施形態に係る実装基板の一例を示す平面図である。 第一の実施形態に係る半導体装置の一例を示す断面図である。 第二の実施形態に係るＬＧＡパッケージの一例を示す平面図である。 第三の実施形態に係るＬＧＡパッケージの一例を示す平面図である。 第四の実施形態に係るＬＧＡパッケージの一例を示す平面図である。 第四の実施形態に係る実装基板の一例を示す平面図である。 第四の実施形態に係る半導体装置の一例を示す断面図である。 従来のＬＧＡパッケージの一例を示す平面図である。 従来の実装基板の一例を示す平面図である。 従来の半導体装置の一例を示す断面図である。 従来の半導体装置の一例を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第一の実施形態）
図１は、本実施形態のＬＧＡパッケージ１０１の一例を示す平面図である。ＬＧＡパッケージ１０１には、一方の面に外部接続端子として複数のパッケージランド１０３が設けられる。ランド構造はＮＳＭＤ構造になっており、各パッケージランド１０３は下層配線と接続するビア１０５に配線１０７でそれぞれ繋がっている。

本実施形態のＬＧＡパッケージ１０１では、少なくとも一つのパッケージランド１０３の周囲の一部または全部を囲むように壁状部材が設けられる。壁状部材はＬＧＡパッケージ１０１上の任意のパッケージランド１０３の周囲の一部または全部を取り囲むように設けられる。壁状部材で囲まれるパッケージランドは特に限定されないが、はんだブリッジは特にパッケージコーナー部において生じやすいため、ＬＧＡパッケージ１０１の端部またはコーナーに位置するパッケージランド１０３の周囲に壁状部材が設けられることが好ましい。

本実施形態では、コーナーに位置するパッケージランド１０３と隣接パッケージランドとの間に、配線１０７から二分するように壁状部材が設けられる。本実施形態では、壁状部材としてダミー配線１５１を設ける。本実施形態において、ダミー配線１５１はコーナーのパッケージランド１０３と電気的に繋がっている。しかしながら、ダミー配線１５１はパッケージランド１０３と電気的に繋がっていないダミーパターンでもよい。

ダミー配線１５１の高さは、実装基板に実装する際または実装した後に、隣接ランド間ではんだの流れが遮蔽される程度であれば特に限定されない。例えば、ダミー配線１５１の高さはパッケージランド１０３と同程度の高さであり、例えば１５μｍ以上、４０μｍ以下である。

また、図２に、はんだによりＬＧＡパッケージ１０１が接続される実装基板１２１の一例を示す。実装基板１２１には、一方の面に複数の基板ランド１２３が設けられる。さらに、少なくとも一つの基板ランド１２３の周囲の一部または全部を囲むように壁状部材が設けられる。図２において、端部に位置する基板ランド１２３とこれに隣接する基板ランドとの間に壁状部材としてダミーパターン１５３が設けられている。あるいは、ＬＧＡパッケージ１０１側に設けたダミー配線１５１に対応する位置にダミーパターン１５３が設けられていてもよい。

図３に、ＬＧＡパッケージ１０１を実装基板１２１にはんだ実装した本実施形態の半導体装置１００を示す。ＬＧＡパッケージ１０１におけるパッケージランド１０３と、実装基板１２１における基板ランド１２３とははんだにより接合されている。また、ダミー配線１５１およびダミーパターン１５３はお互い対向する位置に設けられている。

上記ＬＧＡパッケージ１０１および実装基板１２１上に設けられたダミー配線１５１およびダミーパターン１５３の上にはさらに、これらを覆うようにそれぞれソルダーレジスト１１１、１３１が設けられる。この結果、ダミー配線１５１またはダミーパターン１５３の設けられている領域におけるダミー配線１５１またはダミーパターン１５３およびソルダーレジスト１１１、１３１の合計した高さは、ダミー配線１５１およびダミーパターン１５３の設けられていない領域におけるソルダーレジスト１１１、１３１のみの高さよりも高くなる。言い換えると、ダミー配線１５１またはダミーパターン１５３が存在する領域のＬＧＡパッケージ１０１と実装基板１２１と間の隙間２０１は、ダミー配線１５１およびダミーパターン１５３が存在しない領域の隙間２０３よりも狭くなっている。

ダミー配線１５１およびダミーパターン１５３が設けられている領域において、ＬＧＡパッケージ１０１と実装基板１２１との間の隙間２０１の高さは、特に限定されないが、例えば０μｍ以上、３０μｍ以下である。好ましくは、ダミー配線１５１およびダミーパターン１５３が設けられている領域におけるＬＧＡパッケージ１０１と実装基板１２１との間の隙間２０１の高さは、ダミー配線１５１およびダミーパターン１５３が存在しない領域の隙間２０３よりも３０μｍ以上、５０μｍ以下狭くなっている。

本実施形態においては、ダミー配線１５１およびダミーパターン１５３をランドの周囲に設けることにより、隣接ランド間においてはんだブリッジの発生が防止される。リフロー実装時の加熱により、ＬＧＡパッケージ１０１が凸状に、実装基板１２１が凹状に反った場合、ＬＧＡパッケージ１０１と実装基板１２１との間隔が狭くなった箇所においてはんだが押しつぶされる。特に、ＬＧＡパッケージ１０１のコーナー部では、ＬＧＡパッケージ１０１と実装基板１２１との間隔が同一パッケージ内で最も狭くなる。その結果、特にパッケージコーナー部のはんだが押しつぶされやすくなる。
押しつぶされたはんだは周辺に広がろうとするため、はんだブリッジが発生しやすい。しかしながら、本実施形態においては、ランドの周囲の一部または全部を取り囲むダミー配線１５１およびダミーパターン１５３が存在することで、隣接ランド間においてはんだの流れが遮蔽される。すなわち、ＬＧＡパッケージ１０１と実装基板１２１と間の隙間２０１がより狭くなるため、はんだが流れにくくなる。その結果、隣接ランド間においてはんだブリッジを防止できる。また、はんだはＬＧＡパッケージ１０１と実装基板１２１との隙間がより広い部分に流れる傾向にある。しかしながら、このような隣接ランド間以外のところにはんだがはみ出たとしても、電気的には遮断されるため何ら問題はない。

本実施形態においては、隣接ランド間においてはんだブリッジの発生が防止されることにより、実装性および実装信頼性に優れた半導体パッケージおよび実装基板が得られ、半導体装置の高い実装歩留まりが得られる。

（第二の実施形態）
さらに、本発明の他の実施形態を説明する。図４に、本実施形態におけるＬＧＡパッケージ１０１を示す。本実施形態のＬＧＡパッケージ１０１においては、第一の実施形態におけるダミー配線１５１に加えて、ＬＧＡパッケージ１０１のコーナーに位置するパッケージランド１０３からパッケージ外側に向かうダミー配線１５５（壁状部材）が設けられている。かかるダミー配線１５５は、パッケージランド１０３からＬＧＡパッケージ１０１の外周方向に延伸して設けられる。また、ダミー配線１５５は実際に機能する信号配線でもよく、配線の太さ、長さ、および形状にとらわれない。

本実施形態においては、ＬＧＡパッケージ１０１の外周方向にさらにダミー配線１５５を設けることにより、ランドの剥がれやそれに伴うランドのクラックや断線を防止することができる。本実施形態においてランドの剥がれ等が防止される理由について以下に説明する。

図１２に、従来のＬＧＡパッケージ１０１を従来の実装基板１２１にはんだ付けした半導体装置１００の例を示す。図１２に示すように、パッケージのコーナー部に位置するパッケージランド１０３が基材１１３から剥がれ、ランド剥がれ１４７が生じる場合があった。また、これに伴いパッケージランド１０３の配線接続部で破断あるいはクラックが発生する場合があった。一般的に、半導体パッケージは、はんだ実装後あらゆる環境下にさらされることが予想される。例えば、気温の変化により半導体パッケージや実装基板がそれぞれ伸縮を繰り返す。その結果、機械的ストレスがはんだ接合部に加わることが予想される。また、一般的には半導体パッケージおよび実装基板のそれぞれの構成部材は熱膨張係数が異なる。したがって、熱膨張係数差により、特に半導体パッケージ中心から最も離れたパッケージコーナー端子のはんだ接合部にはパッケージ全端子の中で最も大きな熱ストレスが生じる。それと同時に、半導体パッケージおよび実装基板のランドにもランドを引き剥がすようなストレスが加わって、ランド剥がれ１４７やランド破断またはクラックが発生する。特に、図９に示すように、パッケージランド１０３がＮＳＭＤ構造の場合、パッケージランド１０３からビア１０５に繋がる信号配線部以外は、パッケージランド１０３外周がソルダーレジスト１１１により覆われていない。そのため、ランドを引き剥がすような力には弱く、特にパッケージの端部およびコーナーに位置するランドが剥がれやすくなっていた。

これに対し本実施形態では、図４に示すように、パッケージランド１０３の外周からＬＧＡパッケージ１０１外周に向かう方向にダミー配線１５５が設けられる。ダミー配線１５５はソルダーレジスト１１１で覆われる。ソルダーレジスト１１１で覆われたダミー配線１５５が存在することにより、ＬＧＡパッケージ１０１にかかる熱ストレス等がダミー配線１５５に加わる。その結果、特に熱ストレスや機械的ストレスの影響が大きかったパッケージコーナー端子のはんだ接合部へのストレス負荷が軽減される。

したがって、本実施形態では、はんだブリッジの発生防止に加えて、はんだ実装中あるいははんだ実装後の熱ストレスや機械的ストレスによるランド剥がれやそれに伴うランドのクラックや断線を防止できるというものである。その結果、高い半導体装置の実装信頼性を得ることができる。図４はＬＧＡパッケージ１０１を示すが、ＬＧＡパッケージ１０１が搭載される実装基板側にも同様のダミー配線等の壁状部材を設けてもよい。すなわち、実装基板のコーナーに位置する基板ランドから実装基板の外周方向に延伸して壁状部材をさらに設けてもよい。

（第三の実施形態）
図５は、本実施形態におけるＬＧＡパッケージ１０１の平面図である。ＬＧＡパッケージ１０１のコーナーに位置するパッケージランド１０３と隣接するランド間には、パッケージランド１０３の周囲の一部を取り囲むように電気的に独立したダミーパターン１５７が設けられている。またコーナーのパッケージランド１０３に繋がるビア１０５の反対方向にも、ＬＧＡパッケージ１０１のコーナーに向かってダミー配線１５５が設けられている。ダミー配線１５５は信号配線でもよい。また、図５はＬＧＡパッケージ１０１を示すが、ＬＧＡパッケージ１０１が搭載される実装基板側にも同様のダミー配線等の壁状部材を設けてもよい。
本実施形態においては、第一および第二の実施形態と同等の効果が得られる。

（第四の実施形態）
図６は、本実施形態におけるＬＧＡパッケージ１０１の平面図である。コーナーに位置するパッケージランド１０３と隣接ランドとの間のソルダーレジスト１１１上に、壁状部材として絶縁体の印刷物１５９が設けられている。印刷物１５９は、ＬＧＡパッケージ１０１のコーナーに位置するパッケージランド１０３の周囲の一部を取り囲むように、ＬＧＡパッケージ１０１の外周に向かう方向に設けられている。あるいは、図７に示すように、印刷物１５９は、実装基板１２１のコーナーに位置する基板ランド１２３とこれに対向する基板ランドとの間に設けられていてもよい。印刷物１５９は、コーナーに位置する基板ランド１２３に接続するビアから、対向する基板ランドの周囲の一部を取り囲むように設けられている。

印刷物１５９は、実装基板等に一般的に印刷される文字や記号と同じプロセスで設けることができる。ＬＧＡパッケージ１０１および実装基板１２１においては、それぞれ対応する位置に印刷物を設けてもよい。

図８は、本実施形態におけるＬＧＡパッケージ１０１を実装基板１２１にはんだ実装した半導体装置１００を示す断面図である。コーナー端子１４１とその隣接端子１４３との間に存在するソルダーレジスト１１１、１３１上に、印刷物１５９が設けられている。ＬＧＡパッケージ１０１に設けられた印刷物１５９と実装基板１２１に設けられた印刷物１５９は対向する位置に設けられている。印刷物１５９が設けられた領域におけるＬＧＡパッケージ１０１と実装基板１２１と間の間隔は、印刷物１５９がない領域と比較して狭くなっている。印刷物１５９のある領域において、ＬＧＡパッケージ１０１と実装基板１２１との間の隙間の高さは、特に限定されないが、例えば０μｍ以上、３０μｍ以下であり、印刷物１５９がない領域と比較して、例えば３０μｍ以上、５０μｍ以下狭くなっている。
本実施形態においては、第一の実施形態と同等の効果が得られる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
例えば、上記実施形態では、ＬＧＡパッケージについて説明したが、半導体パッケージはＢＧＡパッケージであってもよい。特にボール端子の高さが低いＢＧＡパッケージにおいて、本発明の効果が顕著に得られ、例えばボール端子の高さは０．０５ｍｍ以上、０．１ｍｍ以下である。

また、外部接続端子として、上記実施形態ではＬＧＡパッケージにおけるランドを例に説明したが、これに限定されず、例えばＢＧＡにおけるボール等であってもよい。

また、壁状部材は、上記実施形態で説明した配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも一つを適宜用いてよいが、これらに限定されるものではない。壁状部材として、外部接続端子間に配置して本発明の効果を発揮できるもの、すなわちはんだの流れを遮蔽できるものであれば任意の部材を用いることができる。

さらに、本発明の半導体装置において、壁状部材は半導体パッケージおよび実装基板の両方またはいずれか一方のみに設けられていてもよい。半導体パッケージおよび実装基板のいずれか一方のみに壁状部材が設けられている場合であっても、はんだブリッジの発生抑制効果が得られる。この場合であっても、壁状部材が設けられている領域は、壁状部材が設けられていない領域と比較して、半導体パッケージと実装基板との間の隙間が狭くなるためである。また、この場合も壁状部材で囲まれる外部接続端子は任意の外部接続端子を選択でき、特に限定されない。しかしながら、上述の通りはんだブリッジは特に半導体装置のコーナー部において生じやすいため、半導体パッケージまたは実装基板の端部またはコーナーに位置する外部接続端子の周囲に壁状部材が設けられることが好ましい。

さらに、壁状部材は少なくとも一つの外部接続端子の周囲に設けられるが、本発明の半導体装置に含まれるすべての外部接続端子の周囲の一部または全部に壁状部材が設けられていてもよい。しかしながら、ボイド等の空気を逃げやすくするために、全部の外部接続端子について壁状部材を設けるよりも、一部のみの外部接続端子について壁状部材を設けることが好ましい。特に、はんだブリッジの発生防止の効果を得るため、はんだブリッジの発生しやすい箇所について選択的に壁状部材を設けることが好ましい。
なお本発明によれば、以下の発明が開示されている。
（付記１）
一方の面に複数の外部接続端子が設けられた半導体パッケージであって、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、半導体パッケージ。
（付記２）
前記壁状部材が、前記半導体パッケージの端部またはコーナーに位置する前記外部接続端子とこれに隣接または対向する他の外部接続端子との間に設けられている、付記１に記載の半導体パッケージ。
（付記３）
前記壁状部材が、配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも一つである、付記１または２に記載の半導体パッケージ。
（付記４）
前記壁状部材の高さが１５μｍ以上、４０μｍ以下である、付記１乃至３のいずれかに記載の半導体パッケージ。
（付記５）
さらに、壁状部材が、前記半導体パッケージのコーナーに位置する前記外部接続端子から前記半導体パッケージの外周方向に延伸して設けられている、付記１乃至４のいずれかに記載の半導体パッケージ。
（付記６）
前記半導体パッケージがＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）またはＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージである、付記１乃至５のいずれかに記載の半導体パッケージ。
（付記７）
半導体パッケージが接合される実装基板であって、前記実装基板の一方の面に複数の外部接続端子が設けられ、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、実装基板。
（付記８）
前記壁状部材が、前記実装基板の端部またはコーナーに位置する前記外部接続端子とこれに隣接または対向する他の外部接続端子との間に設けられている、付記７に記載の実装基板。
（付記９）
前記壁状部材が、配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも一つである、付記７または８に記載の実装基板。
（付記１０）
前記壁状部材の高さが１５μｍ以上、４０μｍ以下である、付記７乃至９のいずれかに記載の実装基板。
（付記１１）
さらに、壁状部材が、前記実装基板のコーナーに位置する前記外部接続端子から前記実装基板の外周方向に延伸して設けられている、付記７乃至１０のいずれかに記載の実装基板。
（付記１２）
一方の面に第一の外部接続端子が複数設けられた半導体パッケージと、一方の面に第二の外部接続端子が複数設けられた実装基板とを含む半導体装置であって、
前記半導体パッケージまたは前記実装基板の少なくともいずれか一方が、前記第一の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材、または前記第二の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材を含み、
前記半導体パッケージにおける前記第一の外部接続端子と、前記実装基板における前記第二の外部接続端子とが接合され、
前記壁状部材が設けられている領域において、前記半導体パッケージと前記実装基板との間の隙間が、その他の領域における前記半導体パッケージと前記実装基板との間の隙間よりも狭い、半導体装置。
（付記１３）
前記壁状部材が、前記半導体パッケージの端部またはコーナーに位置する前記第一の外部接続端子とこれに隣接または対向する他の外部接続端子との間、および前記実装基板の端部またはコーナーに位置する前記第二の外部接続端子とこれに隣接または対向する他の外部接続端子との間の少なくともいずれか一方に設けられている、付記１２に記載の半導体装置。
（付記１４）
前記半導体パッケージおよび前記実装基板の両方が前記壁状部材を含み、前記半導体パッケージにおける前記壁状部材と、前記実装基板における前記壁状部材とが対向する位置に設けられている、付記１２または１３に記載の半導体装置。
（付記１５）
前記壁状部材が、配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも１つである、付記１２乃至１４のいずれかに記載の半導体装置。
（付記１６）
前記壁状部材の高さが１５μｍ以上、４０μｍ以下である、付記１２乃至１５のいずれかに記載の半導体装置。
（付記１７）
さらに、壁状部材が、前記半導体パッケージのコーナーに位置する前記第一の外部接続端子から前記半導体パッケージの外周方向に延伸して設けられ、または前記実装基板のコーナーに位置する前記第二の外部接続端子から前記実装基板の外周方向に延伸して設けられている、付記１２乃至１６のいずれかに記載の半導体装置。
（付記１８）
前記壁状部材が設けられている領域において、前記半導体パッケージと前記実装基板との間の隙間の高さが０μｍ以上、３０μｍ以下である、付記１２乃至１７のいずれかに記載の半導体装置。

１００ 半導体装置
１０１ ＬＧＡパッケージ
１０３ パッケージランド
１０５ ビア
１０７ 配線
１０９ ソルダーレジスト開口
１１１ ソルダーレジスト
１１３ 基材
１２１ 実装基板
１２３ 基板ランド
１２５ ビア
１２７ 配線
１２９ ソルダーレジスト開口
１３１ ソルダーレジスト
１３３ 配線
１４１ コーナー端子
１４３ 隣接端子
１４５ はんだブリッジ
１４７ ランド剥がれ
１５１ ダミー配線
１５３ ダミーパターン
１５５ ダミー配線
１５７ ダミーパターン
１５９ 印刷物
２０１ 隙間
２０３ 隙間

Claims (11)

1. 半導体パッケージであって、
   前記半導体パッケージのコーナー部に設けられ、ＮＳＭＤ（Ｎｏｎ Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）構造を有する第１ランドと、
   前記第１ランドの隣に位置し、ＮＳＭＤ構造を有する第２ランドと、
   一端が前記第１ランドに接続され、他端が前記コーナー部の縁に向けて延伸する第１導体パターンと、
   前記第１導体パターンを覆うソルダーレジストと、
   前記第１ランドと前記第２ランドの間に設けられ、前記ソルダーレジストで覆われた第２導体パターンと、
   前記第１ランドよりも前記半導体パッケージの内側に位置する第１ビアと、
   前記第１ビアと前記第１ランドとを接続するビア接続配線と、
   を備え、
   前記第１導体パターンの前記一端は、前記ソルダーレジストに覆われておらず、
   前記ビア接続配線は、前記第１ランドと接続する端部を除いて、前記ソルダーレジストに覆われており、
   前記第２導体パターンは、前記ビア接続配線側から、前記第１ランドと前記第２ランドの間を介して前記コーナー部の縁に向けて延伸している半導体パッケージ。
2. 請求項１に記載の半導体パッケージにおいて、
   前記第２導体パターンは、前記ビア接続配線と電気的に繋がっている半導体パッケージ。
3. 請求項１に記載の半導体パッケージにおいて、
   前記第２導体パターンは、前記ビア接続配線と電気的に繋がっていない半導体パッケージ。
4. 請求項１〜３のいずれか一項に記載の半導体パッケージにおいて、
   前記第１導体パターン又は前記第２導体パターンが設けられている部分における前記ソルダーレジストの上面の高さは、前記第１導体パターン及び前記第２導体パターンが設けられていない部分における前記ソルダーレジストの上面の高さよりも高い、半導体パッケージ。
5. 請求項４に記載の半導体パッケージにおいて、
   前記第１導体パターン及び前記第２導体パターンの高さは４０μｍ以下である半導体パッケージ。
6. 請求項４又は５に記載の半導体パッケージにおいて、
   前記第１導体パターン及び前記第２導体パターンの高さは１５μｍ以上である半導体パッケージ。
7. 請求項１〜６のいずれか一項に記載の半導体パッケージにおいて、
   前記第１導体パターンの他端は、開放端である半導体パッケージ。
8. 請求項１〜７のいずれか一項に記載の半導体パッケージにおいて、
   ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）である半導体パッケージ。
9. 請求項１〜８のいずれか一項に記載の半導体パッケージにおいて、
   第１の前記第１導体パターン及び第２の前記第１導体パターンを備え、
   前記第１の第１導体パターンは、前記コーナー部を形成している２辺の一方の辺に沿って延伸しており、
   前記第２の第１導体パターンは、前記コーナー部を形成している２辺の他方の辺に沿って延伸している半導体パッケージ。
10. 請求項１〜８のいずれか一項に記載の半導体パッケージにおいて、
    前記第１導体パターンは、前記第１ランドから、前記半導体パッケージのうち前記第１ランドが設けられているコーナーに向かって延伸している半導体パッケージ。
11. 請求項１〜１０のいずれか一項に記載の半導体パッケージにおいて、
    前記第２導体パターンの一端は、開放端である半導体パッケージ。

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