JP5466218B2 - 半導体パッケージ - Google Patents
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Description
図9は、従来のLGAパッケージ101の一例を示す平面図である。図9において、各パッケージランド103は該ランド103近傍のビア105に配線107で接続され、それぞれ半導体チップの電極(図示せず)に接続されている。各パッケージランド103の径は、ソルダーレジスト開口109よりも小さく、いわゆるNSMD(Non Solder Mask Defined)構造になっている。パッケージランド103周辺はソルダーレジスト111で覆われている。
また、本発明によれば、半導体パッケージが接合される実装基板であって、前記実装基板の一方の面に複数の外部接続端子が設けられ、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、実装基板が提供される。
前記半導体パッケージまたは前記実装基板の少なくともいずれか一方が、前記第一の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材、または前記第二の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材を含み、
前記半導体パッケージにおける前記第一の外部接続端子と、前記実装基板における前記第二の外部接続端子とが接合され、
前記壁状部材が設けられている領域において、前記半導体パッケージと前記実装基板との間の隙間が、その他の領域における前記半導体パッケージと前記実装基板との間の隙間よりも狭い、
半導体装置が提供される。
図1は、本実施形態のLGAパッケージ101の一例を示す平面図である。LGAパッケージ101には、一方の面に外部接続端子として複数のパッケージランド103が設けられる。ランド構造はNSMD構造になっており、各パッケージランド103は下層配線と接続するビア105に配線107でそれぞれ繋がっている。
押しつぶされたはんだは周辺に広がろうとするため、はんだブリッジが発生しやすい。しかしながら、本実施形態においては、ランドの周囲の一部または全部を取り囲むダミー配線151およびダミーパターン153が存在することで、隣接ランド間においてはんだの流れが遮蔽される。すなわち、LGAパッケージ101と実装基板121と間の隙間201がより狭くなるため、はんだが流れにくくなる。その結果、隣接ランド間においてはんだブリッジを防止できる。また、はんだはLGAパッケージ101と実装基板121との隙間がより広い部分に流れる傾向にある。しかしながら、このような隣接ランド間以外のところにはんだがはみ出たとしても、電気的には遮断されるため何ら問題はない。
さらに、本発明の他の実施形態を説明する。図4に、本実施形態におけるLGAパッケージ101を示す。本実施形態のLGAパッケージ101においては、第一の実施形態におけるダミー配線151に加えて、LGAパッケージ101のコーナーに位置するパッケージランド103からパッケージ外側に向かうダミー配線155(壁状部材)が設けられている。かかるダミー配線155は、パッケージランド103からLGAパッケージ101の外周方向に延伸して設けられる。また、ダミー配線155は実際に機能する信号配線でもよく、配線の太さ、長さ、および形状にとらわれない。
図5は、本実施形態におけるLGAパッケージ101の平面図である。LGAパッケージ101のコーナーに位置するパッケージランド103と隣接するランド間には、パッケージランド103の周囲の一部を取り囲むように電気的に独立したダミーパターン157が設けられている。またコーナーのパッケージランド103に繋がるビア105の反対方向にも、LGAパッケージ101のコーナーに向かってダミー配線155が設けられている。ダミー配線155は信号配線でもよい。また、図5はLGAパッケージ101を示すが、LGAパッケージ101が搭載される実装基板側にも同様のダミー配線等の壁状部材を設けてもよい。
本実施形態においては、第一および第二の実施形態と同等の効果が得られる。
図6は、本実施形態におけるLGAパッケージ101の平面図である。コーナーに位置するパッケージランド103と隣接ランドとの間のソルダーレジスト111上に、壁状部材として絶縁体の印刷物159が設けられている。印刷物159は、LGAパッケージ101のコーナーに位置するパッケージランド103の周囲の一部を取り囲むように、LGAパッケージ101の外周に向かう方向に設けられている。あるいは、図7に示すように、印刷物159は、実装基板121のコーナーに位置する基板ランド123とこれに対向する基板ランドとの間に設けられていてもよい。印刷物159は、コーナーに位置する基板ランド123に接続するビアから、対向する基板ランドの周囲の一部を取り囲むように設けられている。
本実施形態においては、第一の実施形態と同等の効果が得られる。
例えば、上記実施形態では、LGAパッケージについて説明したが、半導体パッケージはBGAパッケージであってもよい。特にボール端子の高さが低いBGAパッケージにおいて、本発明の効果が顕著に得られ、例えばボール端子の高さは0.05mm以上、0.1mm以下である。
なお本発明によれば、以下の発明が開示されている。
(付記1)
一方の面に複数の外部接続端子が設けられた半導体パッケージであって、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、半導体パッケージ。
(付記2)
前記壁状部材が、前記半導体パッケージの端部またはコーナーに位置する前記外部接続端子とこれに隣接または対向する他の外部接続端子との間に設けられている、付記1に記載の半導体パッケージ。
(付記3)
前記壁状部材が、配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも一つである、付記1または2に記載の半導体パッケージ。
(付記4)
前記壁状部材の高さが15μm以上、40μm以下である、付記1乃至3のいずれかに記載の半導体パッケージ。
(付記5)
さらに、壁状部材が、前記半導体パッケージのコーナーに位置する前記外部接続端子から前記半導体パッケージの外周方向に延伸して設けられている、付記1乃至4のいずれかに記載の半導体パッケージ。
(付記6)
前記半導体パッケージがBGA(Ball Grid Array)またはLGA(Land Grid Array)パッケージである、付記1乃至5のいずれかに記載の半導体パッケージ。
(付記7)
半導体パッケージが接合される実装基板であって、前記実装基板の一方の面に複数の外部接続端子が設けられ、少なくとも一つの前記外部接続端子の周囲の一部または全部を囲むように壁状部材が設けられている、実装基板。
(付記8)
前記壁状部材が、前記実装基板の端部またはコーナーに位置する前記外部接続端子とこれに隣接または対向する他の外部接続端子との間に設けられている、付記7に記載の実装基板。
(付記9)
前記壁状部材が、配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも一つである、付記7または8に記載の実装基板。
(付記10)
前記壁状部材の高さが15μm以上、40μm以下である、付記7乃至9のいずれかに記載の実装基板。
(付記11)
さらに、壁状部材が、前記実装基板のコーナーに位置する前記外部接続端子から前記実装基板の外周方向に延伸して設けられている、付記7乃至10のいずれかに記載の実装基板。
(付記12)
一方の面に第一の外部接続端子が複数設けられた半導体パッケージと、一方の面に第二の外部接続端子が複数設けられた実装基板とを含む半導体装置であって、
前記半導体パッケージまたは前記実装基板の少なくともいずれか一方が、前記第一の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材、または前記第二の外部接続端子の少なくとも一つの周囲の一部または全部を囲むように設けられている壁状部材を含み、
前記半導体パッケージにおける前記第一の外部接続端子と、前記実装基板における前記第二の外部接続端子とが接合され、
前記壁状部材が設けられている領域において、前記半導体パッケージと前記実装基板との間の隙間が、その他の領域における前記半導体パッケージと前記実装基板との間の隙間よりも狭い、半導体装置。
(付記13)
前記壁状部材が、前記半導体パッケージの端部またはコーナーに位置する前記第一の外部接続端子とこれに隣接または対向する他の外部接続端子との間、および前記実装基板の端部またはコーナーに位置する前記第二の外部接続端子とこれに隣接または対向する他の外部接続端子との間の少なくともいずれか一方に設けられている、付記12に記載の半導体装置。
(付記14)
前記半導体パッケージおよび前記実装基板の両方が前記壁状部材を含み、前記半導体パッケージにおける前記壁状部材と、前記実装基板における前記壁状部材とが対向する位置に設けられている、付記12または13に記載の半導体装置。
(付記15)
前記壁状部材が、配線、ダミー配線、ダミーパターン、および印刷物からなる群より選択される少なくとも1つである、付記12乃至14のいずれかに記載の半導体装置。
(付記16)
前記壁状部材の高さが15μm以上、40μm以下である、付記12乃至15のいずれかに記載の半導体装置。
(付記17)
さらに、壁状部材が、前記半導体パッケージのコーナーに位置する前記第一の外部接続端子から前記半導体パッケージの外周方向に延伸して設けられ、または前記実装基板のコーナーに位置する前記第二の外部接続端子から前記実装基板の外周方向に延伸して設けられている、付記12乃至16のいずれかに記載の半導体装置。
(付記18)
前記壁状部材が設けられている領域において、前記半導体パッケージと前記実装基板との間の隙間の高さが0μm以上、30μm以下である、付記12乃至17のいずれかに記載の半導体装置。
101 LGAパッケージ
103 パッケージランド
105 ビア
107 配線
109 ソルダーレジスト開口
111 ソルダーレジスト
113 基材
121 実装基板
123 基板ランド
125 ビア
127 配線
129 ソルダーレジスト開口
131 ソルダーレジスト
133 配線
141 コーナー端子
143 隣接端子
145 はんだブリッジ
147 ランド剥がれ
151 ダミー配線
153 ダミーパターン
155 ダミー配線
157 ダミーパターン
159 印刷物
201 隙間
203 隙間
Claims (11)
- 半導体パッケージであって、
前記半導体パッケージのコーナー部に設けられ、NSMD(Non Solder Mask Defined)構造を有する第1ランドと、
前記第1ランドの隣に位置し、NSMD構造を有する第2ランドと、
一端が前記第1ランドに接続され、他端が前記コーナー部の縁に向けて延伸する第1導体パターンと、
前記第1導体パターンを覆うソルダーレジストと、
前記第1ランドと前記第2ランドの間に設けられ、前記ソルダーレジストで覆われた第2導体パターンと、
前記第1ランドよりも前記半導体パッケージの内側に位置する第1ビアと、
前記第1ビアと前記第1ランドとを接続するビア接続配線と、
を備え、
前記第1導体パターンの前記一端は、前記ソルダーレジストに覆われておらず、
前記ビア接続配線は、前記第1ランドと接続する端部を除いて、前記ソルダーレジストに覆われており、
前記第2導体パターンは、前記ビア接続配線側から、前記第1ランドと前記第2ランドの間を介して前記コーナー部の縁に向けて延伸している半導体パッケージ。 - 請求項1に記載の半導体パッケージにおいて、
前記第2導体パターンは、前記ビア接続配線と電気的に繋がっている半導体パッケージ。 - 請求項1に記載の半導体パッケージにおいて、
前記第2導体パターンは、前記ビア接続配線と電気的に繋がっていない半導体パッケージ。 - 請求項1〜3のいずれか一項に記載の半導体パッケージにおいて、
前記第1導体パターン又は前記第2導体パターンが設けられている部分における前記ソルダーレジストの上面の高さは、前記第1導体パターン及び前記第2導体パターンが設けられていない部分における前記ソルダーレジストの上面の高さよりも高い、半導体パッケージ。 - 請求項4に記載の半導体パッケージにおいて、
前記第1導体パターン及び前記第2導体パターンの高さは40μm以下である半導体パッケージ。 - 請求項4又は5に記載の半導体パッケージにおいて、
前記第1導体パターン及び前記第2導体パターンの高さは15μm以上である半導体パッケージ。 - 請求項1〜6のいずれか一項に記載の半導体パッケージにおいて、
前記第1導体パターンの他端は、開放端である半導体パッケージ。 - 請求項1〜7のいずれか一項に記載の半導体パッケージにおいて、
LGA(Land Grid Array)である半導体パッケージ。 - 請求項1〜8のいずれか一項に記載の半導体パッケージにおいて、
第1の前記第1導体パターン及び第2の前記第1導体パターンを備え、
前記第1の第1導体パターンは、前記コーナー部を形成している2辺の一方の辺に沿って延伸しており、
前記第2の第1導体パターンは、前記コーナー部を形成している2辺の他方の辺に沿って延伸している半導体パッケージ。 - 請求項1〜8のいずれか一項に記載の半導体パッケージにおいて、
前記第1導体パターンは、前記第1ランドから、前記半導体パッケージのうち前記第1ランドが設けられているコーナーに向かって延伸している半導体パッケージ。 - 請求項1〜10のいずれか一項に記載の半導体パッケージにおいて、
前記第2導体パターンの一端は、開放端である半導体パッケージ。
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