JP5434007B2 - フリップフロップ回路、シフトレジスタ及び電子機器 - Google Patents
フリップフロップ回路、シフトレジスタ及び電子機器 Download PDFInfo
- Publication number
- JP5434007B2 JP5434007B2 JP2008199607A JP2008199607A JP5434007B2 JP 5434007 B2 JP5434007 B2 JP 5434007B2 JP 2008199607 A JP2008199607 A JP 2008199607A JP 2008199607 A JP2008199607 A JP 2008199607A JP 5434007 B2 JP5434007 B2 JP 5434007B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current path
- potential
- node
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
第1のノードと第2のノードとを有し、入力信号が供給されて、前記第1のノードの電位を示す信号と前記第2のノードの電位を示す信号とを出力するフリップフロップ回路において、
電源投入時に徐々に立ち上がり第1の電位で定常化する第1の電源と、
前記電源投入時に徐々に立ち下がり前記第1の電位よりも低い第2の電位で定常化する第2の電源と、
第1の制御端及び第1の電流路を有し、前記第1の電流路の一端が前記第1の電源に接続され、予め設定された電位の入力信号が前記第1の制御端に供給されたときに、前記第1の電源から前記第1の電流路の他端を介して前記第1のノードに、前記第1の電位を印加する第1のトランジスタと、
第2の制御端及び第2の電流路を有し、前記第2の電流路の一端が前記第2の電源に接続され、予め設定された電位のリセット信号が前記第2の制御端に供給されたときに、前記第2の電源から前記第1のノードに、前記第2の電位を印加する第2のトランジスタと、
第3の制御端及び第3の電流路を有し、前記第3の制御端が前記第1のノードに接続され、前記第3の電流路の一端が前記第2の電源に接続され、前記第1のノードの電位が前記第1の電位になったとき、前記第2のノードの電位を前記第2の電位に設定する第3のトランジスタと、
第4の制御端及び第4の電流路を有し、前記第4の制御端が前記第2のノードに接続され、前記第4の電流路の一端が前記第2の電源に接続され、前記第4の電流路の他端が前記第1のノードに接続され、前記第1のノードの電位が前記第2の電位になったとき、前記第1のノードの電位を前記第2の電位に設定する第4のトランジスタと、
第7の制御端及び第7の電流路を有し、前記第7の電流路の一端が前記第1の電源に接続され、前記リセット信号が前記第7の制御端に供給されたときに、前記第1の電源から前記第2のノードに前記第1の電位を印加する第7のトランジスタと、
第8の制御端及び第8の電流路を有し、前記第8の電流路の一端が前記第2の電源に接続され、入力信号が前記第8の制御端に供給されたときに、前記第2の電源から前記第8の電流路の他端を介して前記第2のノードに、前記第2の電位を印加する第8のトランジスタと、
第9の制御端及び第9の電流路を有し、前記第9の制御端が前記第1のノードに接続され、前記第9の電流路の一端が前記第2の電源に接続され、前記第9の電流路の他端が抵抗を介して前記第1の電源に接続された第9のトランジスタと、
第10の制御端及び第10の電流路を有し、前記第10の制御端が前記抵抗を介して前記第1の電源に接続され、前記第10の電流路の一端が前記第1の電源に接続され、前記第10の電流路の他端が前記第3のトランジスタの前記電流路の他端に接続された第10のトランジスタと、
第11の制御端及び第11の電流路を有し、前記第11の制御端及び前記第11の電流路の一端が前記第1の電源に接続され、前記電流路の他端が前記第2のノードに接続され、前記第1の電源から前記第2のノードに、前記第1の電位を印加する電圧印加抵抗としての第11のトランジスタと、を備えたことを特徴とする。
複数のシフト部が接続されて、入力信号をクロック信号に同期させて順次シフトするシフトレジスタにおいて、
前記各シフト部は、
上述のフリップフロップ回路と、
出力回路と、を備え、
前記出力回路は、
第5の制御端及び第5の電流路を有し、前記第5の制御端に前記フリップフロップ回路が出力した前記第1のノードの電位を示す信号が供給され、前記第1のノードの電位が前記第1の電位になったときに、前記第5の電流路の一端に供給されたクロック信号を前記第5の電流路の他端から出力する第5のトランジスタと、
第6の制御端及び第6の電流路を有し、前記第6の電流路の一端が前記第5のトランジスタの前記電流路の他端に接続され、前記第6の制御端に前記フリップフロップ回路が出力した前記第2のノードの電位を示す信号が供給され、前記第2のノードの電位がオンレベルになったとき、前記第6の電流路の一端の電位を前記第2の電位にする第6のトランジスタと、を備え、
前記第5のトランジスタの前記電流路の他端と前記第6のトランジスタの前記電流路の一端との接続点の信号を、入力信号として次のシフト部に供給し、リセット信号として、前段のシフト部に供給することを特徴とする。
行列配置されて、それぞれ、液晶素子を駆動する薄膜トランジスタを備える複数の画素回路と、
上述のシフトレジスタによって構成され、前記各シフト部の前記第5のトランジスタの前記電流路の他端と前記第6のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択するゲート信号として、前記各画素回路の前記薄膜トランジスタに出力するゲートドライバと、を備えたことを特徴とする。
行列配置されて、それぞれ、発光素子を駆動する薄膜トランジスタを備える複数の画素回路と、
上述のシフトレジスタによって構成され、前記各シフト部の前記第5のトランジスタの前記電流路の他端と前記第6のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択する選択信号として、前記各画素回路の前記薄膜トランジスタに出力するセレクトドライバと、を備えたことを特徴とする。
本実施形態に係るTFT−LCD1は、m行、n列(m,nはそれぞれ自然数)に配置された複数の画素回路11_11〜画素回路11_mnと、ゲートドライバ12と、データドライバ13と、コントローラ14と、を備える。
図4に示すように、TFT−LCD1に電源が投入され、コントローラ14等が起動すると、時刻t10において、図3に示すシフト回路21_kの電圧端子P(+),P(-)に、それぞれ、正の電圧Vdd、負の電圧Vssが印加される。
例えば、RSフリップフロップ回路101は、図3に示すような構成のものでなくてもよく、例えば、図5に示すように、トランジスタT21,T22を備えたものであってもよい。このRSフリップフロップ回路101は、図6に示すRSフリップフロップ回路51に、インバータ回路111と、トランジスタT20と、を備えたものでもよい。
Claims (6)
- 第1のノードと第2のノードとを有し、入力信号が供給されて、前記第1のノードの電位を示す信号と前記第2のノードの電位を示す信号とを出力するフリップフロップ回路において、
電源投入時に徐々に立ち上がり第1の電位で定常化する第1の電源と、
前記電源投入時に徐々に立ち下がり前記第1の電位よりも低い第2の電位で定常化する第2の電源と、
第1の制御端及び第1の電流路を有し、前記第1の電流路の一端が前記第1の電源に接続され、予め設定された電位の入力信号が前記第1の制御端に供給されたときに、前記第1の電源から前記第1の電流路の他端を介して前記第1のノードに、前記第1の電位を印加する第1のトランジスタと、
第2の制御端及び第2の電流路を有し、前記第2の電流路の一端が前記第2の電源に接続され、予め設定された電位のリセット信号が前記第2の制御端に供給されたときに、前記第2の電源から前記第1のノードに、前記第2の電位を印加する第2のトランジスタと、
第3の制御端及び第3の電流路を有し、前記第3の制御端が前記第1のノードに接続され、前記第3の電流路の一端が前記第2の電源に接続され、前記第1のノードの電位が前記第1の電位になったとき、前記第2のノードの電位を前記第2の電位に設定する第3のトランジスタと、
第4の制御端及び第4の電流路を有し、前記第4の制御端が前記第2のノードに接続され、前記第4の電流路の一端が前記第2の電源に接続され、前記第4の電流路の他端が前記第1のノードに接続され、前記第2のノードの電位が前記第1の電位になったとき、前記第1のノードの電位を前記第2の電位に設定する第4のトランジスタと、
第7の制御端及び第7の電流路を有し、前記第7の電流路の一端が前記第1の電源に接続され、前記リセット信号が前記第7の制御端に供給されたときに、前記第1の電源から前記第2のノードに前記第1の電位を印加する第7のトランジスタと、
第8の制御端及び第8の電流路を有し、前記第8の電流路の一端が前記第2の電源に接続され、入力信号が前記第8の制御端に供給されたときに、前記第2の電源から前記第8の電流路の他端を介して前記第2のノードに、前記第2の電位を印加する第8のトランジスタと、
第9の制御端及び第9の電流路を有し、前記第9の制御端が前記第1のノードに接続され、前記第9の電流路の一端が前記第2の電源に接続され、前記第9の電流路の他端が抵抗を介して前記第1の電源に接続された第9のトランジスタと、
第10の制御端及び第10の電流路を有し、前記第10の制御端が前記抵抗を介して前記第1の電源に接続され、前記第10の電流路の一端が前記第1の電源に接続され、前記第10の電流路の他端が前記第3のトランジスタの前記電流路の他端に接続された第10のトランジスタと、
第11の制御端及び第11の電流路を有し、前記第11の制御端及び前記第11の電流路の一端が前記第1の電源に接続され、前記電流路の他端が前記第2のノードに接続され、前記第1の電源から前記第2のノードに、前記第1の電位を印加する電圧印加抵抗としての第11のトランジスタと、を備えた、
ことを特徴とするフリップフロップ回路。 - 前記第11のトランジスタは、前記第2のノードが前記第2の電位になったときに、前記第2の電位が保持される程度に高い抵抗値を有する、
ことを特徴とする請求項1に記載のフリップフロップ回路。 - 前記第11のトランジスタは、アモルファスシリコン薄膜トランジスタによって構成されたものである、
ことを特徴とする請求項2に記載のフリップフロップ回路。 - 複数のシフト部が接続されて、入力信号をクロック信号に同期させて順次シフトするシフトレジスタにおいて、
前記各シフト部は、
請求項1乃至3のいずれか1項に記載のフリップフロップ回路と、
出力回路と、を備え、
前記出力回路は、
第5の制御端及び第5の電流路を有し、前記第5の制御端に前記フリップフロップ回路が出力した前記第1のノードの電位を示す信号が供給され、前記第1のノードの電位が前記第1の電位になったときに、前記第5の電流路の一端に供給されたクロック信号を前記第5の電流路の他端から出力する第5のトランジスタと、
第6の制御端及び第6の電流路を有し、前記第6の電流路の一端が前記第5のトランジスタの前記電流路の他端に接続され、前記第6の制御端に前記フリップフロップ回路が出力した前記第2のノードの電位を示す信号が供給され、前記第2のノードの電位がオンレベルになったとき、前記第6の電流路の一端の電位を前記第2の電位にする第6のトランジスタと、を備え、
前記第5のトランジスタの前記電流路の他端と前記第6のトランジスタの前記電流路の一端との接続点の信号を、入力信号として次のシフト部に供給し、リセット信号として、前段のシフト部に供給する、
ことを特徴とするシフトレジスタ。 - 行列配置されて、それぞれ、液晶素子を駆動する薄膜トランジスタを備える複数の画素回路と、
請求項4に記載のシフトレジスタによって構成され、前記各シフト部の前記第5のトランジスタの前記電流路の他端と前記第6のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択するゲート信号として、前記各画素回路の前記薄膜トランジスタに出力するゲートドライバと、を備えた、
ことを特徴とする電子機器。 - 行列配置されて、それぞれ、発光素子を駆動する薄膜トランジスタを備える複数の画素回路と、
請求項4に記載のシフトレジスタによって構成され、前記各シフト部の前記第5のトランジスタの前記電流路の他端と前記第6のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択する選択信号として、前記各画素回路の前記薄膜トランジスタに出力するセレクトドライバと、を備えた、
ことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008199607A JP5434007B2 (ja) | 2008-08-01 | 2008-08-01 | フリップフロップ回路、シフトレジスタ及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008199607A JP5434007B2 (ja) | 2008-08-01 | 2008-08-01 | フリップフロップ回路、シフトレジスタ及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010040074A JP2010040074A (ja) | 2010-02-18 |
JP5434007B2 true JP5434007B2 (ja) | 2014-03-05 |
Family
ID=42012481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008199607A Expired - Fee Related JP5434007B2 (ja) | 2008-08-01 | 2008-08-01 | フリップフロップ回路、シフトレジスタ及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5434007B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2234100B1 (en) * | 2009-03-26 | 2016-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
WO2011111521A1 (en) | 2010-03-12 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of display device |
JP5839896B2 (ja) * | 2010-09-09 | 2016-01-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
KR101911872B1 (ko) | 2011-11-18 | 2018-10-26 | 삼성디스플레이 주식회사 | 주사 구동 장치 및 그 구동 방법 |
JP6099372B2 (ja) * | 2011-12-05 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
CN106356018B (zh) * | 2016-11-11 | 2020-01-14 | 京东方科技集团股份有限公司 | 移位寄存单元、移位寄存器和显示装置 |
TWI607450B (zh) * | 2016-12-30 | 2017-12-01 | 友達光電股份有限公司 | 移位暫存器與採用其之閘極驅動電路 |
KR101989609B1 (ko) * | 2017-05-10 | 2019-09-30 | 성균관대학교산학협력단 | 게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치 |
KR101967378B1 (ko) * | 2018-01-15 | 2019-04-09 | 성균관대학교산학협력단 | 게이트 구동 회로 및 이를 포함하는 디스플레이 장치 |
CN112967652B (zh) * | 2021-03-08 | 2023-05-02 | 武汉天马微电子有限公司 | 扫描信号电路、显示面板、显示装置及驱动方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4473492B2 (ja) * | 2002-05-28 | 2010-06-02 | 東芝モバイルディスプレイ株式会社 | シフトレジスタ |
JP2006164477A (ja) * | 2004-12-10 | 2006-06-22 | Casio Comput Co Ltd | シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置 |
JP4752302B2 (ja) * | 2005-03-29 | 2011-08-17 | カシオ計算機株式会社 | 走査ドライバ |
JP4777004B2 (ja) * | 2005-07-28 | 2011-09-21 | 東芝モバイルディスプレイ株式会社 | シフトレジスタ及び平面表示装置 |
JP4654923B2 (ja) * | 2006-01-26 | 2011-03-23 | カシオ計算機株式会社 | シフトレジスタ回路、及び表示駆動装置 |
JP2009205706A (ja) * | 2008-02-26 | 2009-09-10 | Sony Corp | シフトレジスタ回路および表示装置ならびに電子機器 |
-
2008
- 2008-08-01 JP JP2008199607A patent/JP5434007B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010040074A (ja) | 2010-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5434007B2 (ja) | フリップフロップ回路、シフトレジスタ及び電子機器 | |
JP5258913B2 (ja) | 低電力消費のシフトレジスタ | |
JP5165153B2 (ja) | 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法 | |
JP5372268B2 (ja) | 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法 | |
TWI320171B (en) | Shift register and display driving device comprising the same | |
US9666140B2 (en) | Display device and method for driving same | |
US8179357B2 (en) | Semiconductor circuit, scanning circuit and display device using these circuits | |
JP5833119B2 (ja) | フリップフロップ、シフトレジスタ、表示パネル、及び表示装置 | |
JP5409329B2 (ja) | 画像表示装置 | |
WO2011129126A1 (ja) | 走査信号線駆動回路およびそれを備えた表示装置 | |
JP6033225B2 (ja) | 表示装置および走査信号線の駆動方法 | |
TWI529682B (zh) | A scanning signal line driving circuit, a display device including the same, and a driving method of a scanning signal line | |
JP6474486B2 (ja) | 表示装置の駆動回路 | |
JP2006277860A (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
JP5433966B2 (ja) | シフトレジスタおよびそれを用いた表示装置 | |
JP5245678B2 (ja) | 信号シフト装置、シフトレジスタ、電子機器及び信号シフト装置の駆動方法 | |
KR20090051603A (ko) | 게이트 구동회로 및 이를 포함하는 디스플레이장치 | |
JP2008299941A (ja) | シフトレジスタ回路及び表示装置 | |
KR102309625B1 (ko) | 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치 | |
JP2009288562A (ja) | 駆動制御回路、電子機器及び駆動制御回路の駆動方法 | |
US10529296B2 (en) | Scanning line drive circuit and display device including the same | |
JP2007018299A (ja) | 電圧発生回路及び表示装置 | |
JP2023072294A (ja) | 走査信号線駆動回路およびそれを備えた表示装置 | |
JP5055792B2 (ja) | マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置 | |
JP2019091516A (ja) | シフトレジスタおよびそれを備えた表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110318 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131125 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |