JP5434007B2 - フリップフロップ回路、シフトレジスタ及び電子機器 - Google Patents

Description

本発明は、フリップフロップ回路、シフトレジスタ及び電子機器に関するものである。

アモルファスシリコンによって形成されたＴＦＴを用いたシフトレジスタ回路は広く開発・研究が進められている。このシフトレジスタ回路は、例えば、液晶表示装置、有機ＥＬ表示装置等の電子機器にも応用可能である。

このシフトレジスタ回路は、例えば、複数のシフト回路が接続されることにより構成される（例えば、特許文献１参照）。

また、各シフト回路には、一般的に、図６に示すようなＲＳフリップフロップ回路５１又は図７に示すようなＲＳフリップフロップ回路５２が備えられる。

図６に示すＲＳフリップフロップ回路５１は、トランジスタＴ５１，Ｔ５２と、インバータ回路７１と、によって構成される。トランジスタＴ５１，Ｔ５２は、ｎチャンネル型電界効果トランジスタである。

トランジスタＴ５１は、そのゲートがドレインに接続され、ドレインには、信号ＩＮが供給される。

トランジスタＴ５２は、そのドレインがトランジスタＴ５１のソースに接続され、ソースには、負の電圧Ｖss（Ｌｏｗレベル）が印加され、ゲートには、リセット信号ＲＳＴが供給される。

インバータ回路７１は、負荷型のインバータであり、トランジスタＴ６１，Ｔ６２によって構成される。トランジスタＴ６１，Ｔ６２は、ｎチャンネル型電界効果トランジスタである。

トランジスタＴ６１は、そのゲートがドレインに接続され、ドレインには、正の電圧Ｖdd（Ｈｉｇｈレベル）が印加される。トランジスタＴ６２は、そのドレインがトランジスタＴ６１のソースに接続され、ゲートがトランジスタＴ５１のソースに接続され、ソースには、負の電圧Ｖssが印加される。

トランジスタＴ５１のソースとトランジスタＴ５２のドレインとの接続点をノードＡ，トランジスタＴ６１のソースとトランジスタＴ６２のドレインとの接続点をノードＢとする。

リセット信号ＲＳＴがＬｏｗレベルのときに、Ｈｉｇｈレベルの信号ＩＮが供給されると、トランジスタＴ５１は、オンし、ノードＡの電位Ｖａは、Ｈｉｇｈレベルとなる。

一方、このノードＡの電位Ｖａに従ってトランジスタＴ６２はオンし、ノードＢの電位ＶｂはＬｏｗレベルとなる。ＲＳフリップフロップ回路５１は、それぞれ、Ｈｉｇｈレベルの信号Ｑ、Ｌｏｗレベルの信号Ｑ_（Ｑバー）を出力する。

信号ＩＮがＬｏｗレベルのときに、リセット信号ＲＳＴがＨｉｇｈレベルになると、ノードＡの電位Ｖａは、Ｌｏｗレベルとなり、トランジスタＴ６２は、このノードＡの電位Ｖａに従ってオフし、ノードＢの電位Ｖｂは、Ｈｉｇｈレベルになる。ＲＳフリップフロップ回路５１は、それぞれ、Ｌｏｗレベルの信号Ｑ、Ｈｉｇｈレベルの信号Ｑ_を出力する。

図７に示すＲＳフリップフロップ回路５２は、トランジスタＴ５３，Ｔ５４と、インバータ回路７１と、によって構成される。トランジスタＴ５３，Ｔ５４は、ｎチャンネル型電界効果トランジスタである。

トランジスタＴ５３は、そのドレインには、正の電圧Ｖddが印加され、ゲートには、信号ＩＮが供給される。

トランジスタＴ５４は、そのドレインがトランジスタＴ５３のソースに接続され、ソースには、負の電圧Ｖssが印加され、ゲートには、リセット信号ＲＳＴが供給される。

トランジスタＴ５３のソースとトランジスタＴ５４のドレインとの接続点をノードＡとする。

リセット信号ＲＳＴがＬｏｗレベルのときに、Ｈｉｇｈレベルの信号ＩＮが供給されると、トランジスタＴ５３は、オンし、ノードＡの電位Ｖａは、Ｈｉｇｈレベルとなる。ＲＳフリップフロップ回路５２は、Ｈｉｇｈレベルの信号Ｑ、Ｌｏｗレベルの信号Ｑ_を、それぞれ、出力する。

信号ＩＮがＬｏｗレベルのときに、リセット信号ＲＳＴがＨｉｇｈレベルになると、ノードＡの電位Ｖａは、Ｌｏｗレベルとなり、ＲＳフリップフロップ回路５２は、それぞれ、Ｌｏｗレベルの信号Ｑ、Ｈｉｇｈレベルの信号Ｑ_を、出力する。

このように、ＲＳフリップフロップ回路５１，５２は、ノードＡの電位Ｖａをインバータ回路７１によって反転させることによって、信号Ｑ_を生成している。

しかし、このＲＳフリップフロップ回路５１，５２は、インバータ回路７１を用いて信号Ｑ_を生成しているため、信号Ｑ_がフルスイングしない（特にＬｏｗレベル側）という短所を有している。このため、高温環境での回路動作は不安定になる。

また、このＲＳフリップフロップ回路５１，５２は、回路中の各接続点のインピーダンスが高いため、誤動作する可能性がある。このような問題を改善するため、様々な回路が提案されている。

まず、信号Ｑ_をフルスイングさせるため、図８（ａ）に示すようなインバータ回路７２が提案されている。このインバータ回路７２は、トランジスタＴ６３〜Ｔ６６を有する。トランジスタＴ６３〜Ｔ６６は、ｎチャンネル型電界効果トランジスタである。

トランジスタＴ６３のドレインとトランジスタＴ６５のドレインとは、互い接続され、正の電圧Ｖddが印加される。トランジスタＴ６３のゲートは、そのドレインに接続され、トランジスタＴ６５のゲートは、トランジスタＴ６３のソースに接続されている。

トランジスタＴ６４のドレイン、トランジスタＴ６６のドレインは、それぞれ、トランジスタＴ６３のソース、トランジスタＴ６５のソースに接続され、トランジスタＴ６４のソースとトランジスタＴ６６のソースとは互いに接続されて、負の電圧Ｖssが印加される。

また、トランジスタＴ６４のゲートとトランジスタＴ６６のゲートとは互いに接続される。

トランジスタＴ６４，Ｔ６６のゲートにＨｉｇｈレベルの信号Ｑが供給されると、トランジスタＴ６４，Ｔ６６はオンし、トランジスタＴ６５のソースとトランジスタＴ６６のドレインとの接続点の電位はＬｏｗレベルとなる。

インバータ回路７２は、この接続点の信号をＱ_として、信号Ｑの電位を反転させた信号Ｑ_を出力する。

このインバータ回路７２は、信号Ｑ_の振幅をほぼ電源電圧Ｖss〜Ｖddまでフルスイングさせることができる。

図８（ｂ）に示すＲＳフリップフロップ回路５３は、このようなインバータ回路７２を備え、トランジスタＴ６４のゲートとトランジスタＴ６６のゲートとの接続点は、トランジスタＴ５３のソースとトランジスタＴ５４のドレインとの接続点に接続される。

また、誤動作を防止するための回路として、ＲＳフリップフロップ回路５２の発展系である図９に示すようなＲＳフリップフロップ回路５４が提案されている。

このＲＳフリップフロップ回路５４は、トランジスタＴ５３，Ｔ５４及びトランジスタＴ５５〜Ｔ５７を有する。トランジスタＴ５５〜Ｔ５７は、ｎチャンネル型電界効果トランジスタである。

トランジスタＴ５５は、図９に示す点をノードＢとして、入力信号ＩＮの電位に従ってノードＢの電位Ｖｂをコントロールするためのトランジスタである。トランジスタＴ５５は、そのドレインが、このノードＢを介してインバータ回路７１のトランジスタＴ６２のドレインに接続され、ゲートには、信号ＩＮが供給され、ソースには、負の電圧Ｖssが印加される。

トランジスタＴ５６は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、ゲートがノードＢに接続され、ドレインがノードＡに接続され、ソースには、負の電圧Ｖssが印加される。

トランジスタ５７は、Ｈｉｇｈレベルのリセット信号ＲＳＴが供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタである。このトランジスタＴ５７は、そのゲートには、リセット信号ＲＳＴが供給され、ドレインには、正の電圧Ｖddが印加され、ソースはノードＢに接続される。

このように、ＲＳフリップフロップ回路５４がトランジスタＴ５５〜Ｔ５７を備えることにより、各接続点のインピーダンスを低下させて誤動作が防止される。
特開２００４−１０３２２６号公報（第８頁、図５）

そして、図１０に示すように、このＲＳフリップフロップ回路５４に、出力信号Ｑ、Ｑ_がそれぞれゲートに入力されるトランジスタＴ６７及びトランジスタＴ６８を設けることによって、この回路は、シフトレジスタのシフト回路として機能する。トランジスタＴ６７は、ドレインにクロック信号ｃｋが入力され、ソースが出力ラインに接続され、トランジスタＴ６８は、ドレインがトランジスタＴ６７のソースに接続され、ソースに負の電圧Ｖssが印加されている。

このＲＳフリップフロップ回路５４のインバータ回路７１を、図８（ａ）に示すようなインバータ回路７２に置き換えると、出力信号Ｑ_の振幅を大きくすることができる一方、シフトレジスタへの電源投入時のノイズにより誤動作する可能性が高くなる。

即ち、電源が投入され、シフトレジスタが動作開始すると、クロック信号ｃｋを出力するラインとノードＡとの間の寄生容量によってノードＡのクロック信号ｃｋの電位に引っ張られて、ノードＡの電位Ｖａが本来ＬｏｗレベルになるべきタイミングにおいてＨｉｇｈレベル側に変調してしまい、それによってノードＢの電位Ｖｂが本来ＨｉｇｈレベルになるべきタイミングにおいてＬｏｗレベル側に変調してしまい、初期時のみならず、継続的に出力信号ＯＵＴが正常に出力されない状態が続く恐れがある。

本発明は、このような従来の問題点に鑑みてなされたもので、安定して動作可能なフリップフロップ回路、シフトレジスタ及び電子機器を提供することを目的とする。

この目的を達成するため、本発明の第１の観点に係るフリップフロップ回路は、
第１のノードと第２のノードとを有し、入力信号が供給されて、前記第１のノードの電位を示す信号と前記第２のノードの電位を示す信号とを出力するフリップフロップ回路において、
電源投入時に徐々に立ち上がり第１の電位で定常化する第１の電源と、
前記電源投入時に徐々に立ち下がり前記第１の電位よりも低い第２の電位で定常化する第２の電源と、
第１の制御端及び第１の電流路を有し、前記第１の電流路の一端が前記第１の電源に接続され、予め設定された電位の入力信号が前記第１の制御端に供給されたときに、前記第１の電源から前記第１の電流路の他端を介して前記第１のノードに、前記第１の電位を印加する第１のトランジスタと、
第２の制御端及び第２の電流路を有し、前記第２の電流路の一端が前記第２の電源に接続され、予め設定された電位のリセット信号が前記第２の制御端に供給されたときに、前記第２の電源から前記第１のノードに、前記第２の電位を印加する第２のトランジスタと、
第３の制御端及び第３の電流路を有し、前記第３の制御端が前記第１のノードに接続され、前記第３の電流路の一端が前記第２の電源に接続され、前記第１のノードの電位が前記第１の電位になったとき、前記第２のノードの電位を前記第２の電位に設定する第３のトランジスタと、
第４の制御端及び第４の電流路を有し、前記第４の制御端が前記第２のノードに接続され、前記第４の電流路の一端が前記第２の電源に接続され、前記第４の電流路の他端が前記第１のノードに接続され、前記第１のノードの電位が前記第２の電位になったとき、前記第１のノードの電位を前記第２の電位に設定する第４のトランジスタと、
第７の制御端及び第７の電流路を有し、前記第７の電流路の一端が前記第１の電源に接続され、前記リセット信号が前記第７の制御端に供給されたときに、前記第１の電源から前記第２のノードに前記第１の電位を印加する第７のトランジスタと、
第８の制御端及び第８の電流路を有し、前記第８の電流路の一端が前記第２の電源に接続され、入力信号が前記第８の制御端に供給されたときに、前記第２の電源から前記第８の電流路の他端を介して前記第２のノードに、前記第２の電位を印加する第８のトランジスタと、
第９の制御端及び第９の電流路を有し、前記第９の制御端が前記第１のノードに接続され、前記第９の電流路の一端が前記第２の電源に接続され、前記第９の電流路の他端が抵抗を介して前記第１の電源に接続された第９のトランジスタと、
第１０の制御端及び第１０の電流路を有し、前記第１０の制御端が前記抵抗を介して前記第１の電源に接続され、前記第１０の電流路の一端が前記第１の電源に接続され、前記第１０の電流路の他端が前記第３のトランジスタの前記電流路の他端に接続された第１０のトランジスタと、
第１１の制御端及び第１１の電流路を有し、前記第１１の制御端及び前記第１１の電流路の一端が前記第１の電源に接続され、前記電流路の他端が前記第２のノードに接続され、前記第１の電源から前記第２のノードに、前記第１の電位を印加する電圧印加抵抗としての第１１のトランジスタと、を備えたことを特徴とする。

前記第１１のトランジスタは、前記第２のノードが前記第２の電位になったときに、前記第２の電位が保持される程度に高い抵抗値を有するものであってもよい。

前記第１１のトランジスタは、アモルファスシリコン薄膜トランジスタによって構成されたものであってもよい。

前記第１１のトランジスタは、酸化半導体薄膜トランジスタによって構成されたものであってもよい。

前記第１１のトランジスタは、有機半導体薄膜トランジスタによって構成されたものであってもよい。

本発明の第２の観点に係るシフトレジスタは、
複数のシフト部が接続されて、入力信号をクロック信号に同期させて順次シフトするシフトレジスタにおいて、
前記各シフト部は、
上述のフリップフロップ回路と、
出力回路と、を備え、
前記出力回路は、
第５の制御端及び第５の電流路を有し、前記第５の制御端に前記フリップフロップ回路が出力した前記第１のノードの電位を示す信号が供給され、前記第１のノードの電位が前記第１の電位になったときに、前記第５の電流路の一端に供給されたクロック信号を前記第５の電流路の他端から出力する第５のトランジスタと、
第６の制御端及び第６の電流路を有し、前記第６の電流路の一端が前記第５のトランジスタの前記電流路の他端に接続され、前記第６の制御端に前記フリップフロップ回路が出力した前記第２のノードの電位を示す信号が供給され、前記第２のノードの電位がオンレベルになったとき、前記第６の電流路の一端の電位を前記第２の電位にする第６のトランジスタと、を備え、
前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、入力信号として次のシフト部に供給し、リセット信号として、前段のシフト部に供給することを特徴とする。

本発明の第３の観点に係る電子機器は、
行列配置されて、それぞれ、液晶素子を駆動する薄膜トランジスタを備える複数の画素回路と、
上述のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択するゲート信号として、前記各画素回路の前記薄膜トランジスタに出力するゲートドライバと、を備えたことを特徴とする。

本発明の第４の観点に係る電子機器は、
行列配置されて、それぞれ、発光素子を駆動する薄膜トランジスタを備える複数の画素回路と、
上述のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択する選択信号として、前記各画素回路の前記薄膜トランジスタに出力するセレクトドライバと、を備えたことを特徴とする。

本発明によれば、安定して動作する。

以下、本発明の実施形態に係る電子機器を図面を参照して説明する。尚、本実施形態では、電子機器を、ＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid Crystal Display）として説明する。

本実施形態に係るＴＦＴ−ＬＣＤ１の構成を図１に示す。
本実施形態に係るＴＦＴ−ＬＣＤ１は、ｍ行、ｎ列（ｍ，ｎはそれぞれ自然数）に配置された複数の画素回路１１_11〜画素回路１１_mnと、ゲートドライバ１２と、データドライバ１３と、コントローラ１４と、を備える。

ｉ行目、ｊ列目の画素回路１１_ij（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、画像の各画素に対応するものである。この画素回路１１_ijは、トランジスタＴ１と液晶容量Ｃ１と、を有する。

液晶容量Ｃ１は、液晶によって形成された液晶素子である。液晶は、液晶分子が配列されることによって構成され、各画素回路１１毎に設けられた画素電極と全画素回路１１に対応する共通電極との間に充填、保持される。画素電極は、供給された画像データに基づく信号電圧Ｖsigが印加される電極である。

また、共通電極は、コモン信号のコモン電圧Ｖcomが印加される電極であり、画素全面に設けられる。このコモン電圧Ｖcomは、液晶に長期にわたって直流成分が印加されないようフレーム反転をしている電圧である。

液晶分子は、共通電極に印加されたコモン電圧Ｖcomと、画素電極に印加された信号電圧Ｖsigと、の電位差に基づいて配向方向を変える。

トランジスタＴ１は、液晶容量に電圧を印加するためのトランジスタであり、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたＴＦＴ（薄膜トランジスタ）である。

画素回路１１_ijの各トランジスタＴ１のソースは液晶容量の画素電極に接続される。画素回路１１_1j，・・・，１１_mjのトランジスタＴ１のドレインは、それぞれ、データラインＬdjに接続される。

画素回路１１_i1，・・・，１１_inの各トランジスタＴ１のゲートは、それぞれ、ゲートラインＬg1，・・・，Ｌgnに接続される。そして、それぞれ、ゲートラインＬg1，・・・，ＬgnにＨｉｇｈレベルの信号が出力されると、画素回路１１_i1，・・・，１１_inの各トランジスタＴ１はオンし、Ｌｏｗレベルの信号が出力されるとオフする。

ゲートドライバ１２は、コントローラ１４からスタートパルスＰstart1、クロック信号ｃｋ１，ｃｋ２、リセット信号ＲＳＴ（ｎ）が供給され、このスタートパルスＰstart1、クロック信号ｃｋ１，ｃｋ２に従って、行を選択するために生成したゲート信号Ｇ（１）〜（ｎ）を順次、画素回路１１_ijに出力して、画素回路１１_ijを行毎に選択するためのドライバである。

スタートパルスＰstart1は、ゲートドライバ１２の動作を開始させるためのパルスであり、クロック信号ｃｋ１，ｃｋ２は、互いに位相１８０°異なる信号である。

このゲートドライバ１２は、図２に示すようなシフトレジスタを含んでいる。このシフトレジスタは、コントローラ１４から供給されたスタートパルスＰstart1を入力信号として、この入力信号をクロック信号ｃｋ１，ｃｋ２に同期させて、順次、シフトするものである。

シフトレジスタは、複数のシフト回路２１_１〜２１_ｎ（ｎ；偶数）を備え、シフト回路２１_１〜２１_ｎが直列接続された構造になっている。

図３に示すように、ｋ段目のシフト回路２１_ｋ（ｋ＝１〜ｎ）は、ＲＳフリップフロップ回路１０１と、出力回路１０２と、を備える。

ＲＳフリップフロップ回路１０１は、入力信号ＩＮとリセット信号ＲＳＴとが供給されて、Ｑ信号とＱ_信号とを出力するものである。

ＲＳフリップフロップ回路１０１は、入力端子Ｐinと、リセット端子Ｐrstと、出力端子Ｐout1，Ｐout2と、電圧端子Ｐ(+)，電圧端子Ｐ（-）と、を有している。

ｋ段目のシフト回路２１_ｋの入力端子Ｐinは、入力信号ＩＮ（ｋ）が供給される端子であり、１段目以外のシフト回路２１_ｋの入力端子Ｐinには、（ｋ−１）段からの出力信号ＯＵＴ（ｋ−１）である入力信号ＩＮ（ｋ）が供給され、１段目のシフト回路２１_１の入力端子Ｐinには、入力信号ＩＮ（１）として、コントローラ１４からスタートパルスＰstart1が供給される。

ｎ段目以外のシフト回路２１_ｋのリセット端子Ｐrstは、（ｋ＋１）段のシフト回路２１_（ｋ＋１）の出力信号ＯＵＴ（ｋ＋１）であるリセット信号ＲＳＴ（ｋ）が供給される端子である。ｎ段目のシフト回路２１_ｎのリセット端子Ｐrstは、コントローラ１４からのリセット信号ＲＳＴ（ｎ）が供給される端子である。つまり、シフト回路２１_１〜２１_（ｎ−１）のリセット端子Ｐrstは、それぞれ、シフト回路２１_２〜２１_ｎの出力端子Ｐoutに接続され、それぞれ出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）がリセット信号ＲＳＴ（１）〜ＲＳＴ（ｎ−１）として供給される。

ｋ段目のシフト回路２１_ｋにおいて、出力端子Ｐout1は、出力信号ＯＵＴ（ｋ）を出力する端子であり、出力端子Ｐout2は、出力信号Ｇ（ｋ）を出力する端子である。

電圧端子Ｐ(+)は、正の電圧Ｖddが印加される端子であり、電圧端子Ｐ(-）は、負の電圧Ｖssが印加される端子である。

シフト回路２１_１の入力端子Ｐinには、スタートパルスＰstart1が供給される。

シフト回路２１_ｋ（ｋ＝２〜ｎ）のＲＳフリップフロップ回路１０１の入力端子Ｐinは、シフト回路２１_（ｋ−１）のトランジスタＴ３３のソースとトランジスタＴ３４のドレインとの接続点に接続される。

シフト回路２１_ｋ（ｋ＝１〜ｎ−１）のＲＳフリップフロップ回路１０１のリセット端子Ｐrstは、シフト回路２１_（ｋ＋１）のトランジスタＴ３３のソースとトランジスタＴ３４のドレインとの接続点に接続される。

ゲートドライバ１２は、各シフト回路２１_１〜２１_ｎの出力信号Ｇ（１）〜Ｇ（ｎ）を、それぞれ、ゲートラインＬg1〜Ｌgnに出力する。

このシフト回路２１_ｋは、図３に示すように、トランジスタＴ１１〜Ｔ２０を有する。トランジスタＴ１１〜Ｔ２０は、ｎチャンネル型電界効果トランジスタである。このトランジスタＴ１１〜Ｔ２０は、アモルファスシリコンＴＦＴ（ａ−ＴＦＴ）であり画素回路１１_ijのトランジスタＴ１と一括して製造される。

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１１は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、例えば、チャンネル幅２５０〜３００μｍで形成される。尚、トランジスタＴ１１〜Ｔ２０は、例えば、すべて、チャンネル長５〜１０μｍの範囲で同じ値に形成される。トランジスタＴ１１のゲートは、入力端子Ｐinに接続され、ドレインは、電圧Ｖddの電圧源が接続され、ソースは、ノードＡに接続される。

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１２は、リセット端子Ｐrstに供給されたリセット信号ＲＳＴ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、例えば、チャンネル幅１５０〜２００μｍで形成される。トランジスタＴ１２のゲートは、リセット端子Ｐrstに接続され、ドレインは、トランジスタＴ１１のソースとノードＡとに接続され、ソースは、電圧端子Ｐ(-)に接続される。

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１３は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）に従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタであり、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１３のゲートは、入力端子Ｐinに接続され、ドレインは、ノードＢに接続され、ソースは、電圧端子Ｐ(-)に接続される。

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１４は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１４のゲートは、ノードＢに接続され、ドレインは、ノードＡに接続され、ソースは、電圧端子Ｐ(-)に接続される。

トランジスタＴ１５は、Ｈｉｇｈレベルのリセット信号ＲＳＴが供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタであり、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１５のゲートは、リセット端子Ｐrstに接続され、ドレインは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。

トランジスタＴ１６〜Ｔ１９は、負荷型のインバータである。トランジスタＴ１６は、例えば、チャンネル幅２５〜５０μｍで形成される。トランジスタＴ１６のドレインは、電圧端子Ｐ(+)に接続され、ゲートは、ドレインに接続される。

トランジスタＴ１７は、例えば、チャンネル幅２５〜５０μｍで形成される。トランジスタＴ１７のゲートは、ノードＡに接続され、ドレインは、トランジスタＴ１６のソースに接続され、ソースは、電源端子Ｐ(-)に接続される。

トランジスタＴ１８は、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１８のゲートは、トランジスタＴ１６のソースとトランジスタＴ１７のドレインとの接続点に接続され、ドレインは、電源端子Ｐ(+)に接続される。

トランジスタＴ１９は、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１９のゲートは、ノードＡとトランジスタＴ１７のゲートとに接続され、ドレインは、ノードＢに接続され、ソースは、電源端子Ｐ(-)に接続される。

トランジスタＴ２０は、電圧Ｖddの電源とノードＢとを高抵抗で接続し、ノードＢに電圧Ｖddを印加して、ノードＢの電位を上昇させるための電圧印加トランジスタでもある。

トランジスタＴ２０のドレインとゲートとは電圧端子Ｐ(+)に接続され、ソースはノードＢに接続されて、ダイオード接続される。

このトランジスタＴ２０は、例えば、アモルファスシリコン薄膜トランジスタである。但し、トランジスタＴ２０は、高抵抗であれば、ポリシリコン薄膜トランジスタやマイクロクリスタルシリコン薄膜トランジスタ、酸化薄膜トランジスタ、あるいは、有機半導体薄膜トランジスタであってもよい。

また、トランジスタＴ２０のサイズは、ＲＳフリップフロップ回路１０１の動作速度を下げない程度に、かつ、ノードＢがＬｏｗレベルになったときに、このＬｏｗレベルが保持される程度に設定され、トランジスタＴ２０は、高い抵抗値を有している。

このトランジスタＴ２０は、このように、高い抵抗値を有しているため、ノードＡの電位Ｖａの電位変化に応じて変位するノードＢの電位Ｖｂの電位速度を鈍くしてノードＡの電位Ｖａの電圧の変化に対してノードＢの電位Ｖｂの変化を時間的に遅らせるという作用を有している。さらにこのトランジスタＴ２０は、ノードＢの電位ＶｂをＨｉｇｈレベル側で安定させる作用を有している。

出力回路１０２は、トランジスタＴ３１〜Ｔ３４とコンデンサＣ１１，Ｃ１２を有する。トランジスタＴ３１〜Ｔ３４はｎチャンネル電界効果トランジスタである。

トランジスタＴ３１〜Ｔ３４のチャンネル長は、すべて５〜１０μｍの範囲で同じ値であり、トランジスタＴ３１〜Ｔ３４は、それぞれ、例えば、チャンネル幅１５００〜２０００，３５００〜４０００，２００〜２５０，３００〜３５０μｍで形成される。

奇数段の各シフト回路２１_ｋのトランジスタＴ３１のドレインとトランジスタＴ３３のドレインは、クロックラインＬck1に接続されたクロック端子Ｐckと接続される。偶数段の各シフト回路２１_ｋのトランジスタＴ３１のドレインとトランジスタＴ３３のドレインは、クロックラインＬck2に接続されたクロック端子Ｐckと接続される。シフト回路２１_１〜２１_ｎのうち奇数段のクロック端子Ｐckにはクロック信号ｃｋ１が入力され、偶数段のクロック端子Ｐckにはクロック信号ｃｋ２が入力される。

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ３１は、そのゲートにＲＳフリップフロップ回路１０１から信号Ｑが供給され、ドレインがクロック端子Ｐckに接続される。

トランジスタＴ３２のゲートには、ＲＳフリップフロップ回路１０１から信号Ｑ_が供給される。トランジスタＴ３２のドレインは、トランジスタＴ３１のソースに接続され、ソースは、電源端子Ｐ(-)に接続される。

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ３３は、そのゲートにＲＳフリップフロップ回路１０１から信号Ｑが供給される。ソースは、出力端子Ｐout１に接続され、ドレインがクロック端子Ｐckに接続される。

トランジスタＴ３４のゲートには、ＲＳフリップフロップ回路１０１から信号Ｑ_が供給される。ドレインは、トランジスタＴ３３のソースと出力端子Ｐout1とに接続され、ソースは、電源端子Ｐ(-)に接続される。

コンデンサＣ１１の一端は、トランジスタＴ３１のゲートに接続され、他端は、トランジスタＴ３１のソースに接続される。

コンデンサＣ１２の一端は、トランジスタＴ３３のゲートに接続され、他端はトランジスタＴ３３のソースに接続される。

シフト回路２１_ｋの入力端子Ｐin（ｋ）は、シフト回路２１_（ｋ−１）の出力端子Ｐout1（ｋ−１）に接続され、シフト回路２１_ｋの出力端子Ｐout1（ｋ）は、シフト回路２１_（ｋ＋１）の入力端子Ｐin（ｋ＋１）とシフト回路２１_（ｋ−１）のリセット端子Ｐrst（ｋ−１）に接続される。

シフト回路２１_ｋは、出力端子Ｐout2（ｋ）からゲート信号Ｇ（ｋ）を出力する。

図１に戻り、データドライバ１３は、外部から画像データが供給され、供給された画像データに基づくシグナル信号の信号電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmを介して、さらに、ゲートドライバ１２が選択した行の画素回路１１_ijの各トランジスタＴ１を介して、画素電極に印加（供給）するドライバである。

データドライバ１３は、コントローラ１４から、スタートパルスＰstart2及びクロック信号等が供給されて、信号電圧Ｖsigを画素回路１１_ijの画素電極に印加する。

コントローラ１４は、ゲートドライバ１２、データドライバ１３を制御するものであり、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory），ＲＡＭ（Random Access Memory）等を備える（いずれも図示せず）。

コントローラ１４は、スタートパルスＰstart1と、クロック信号ｃｋ１，ｃｋ２と、をゲートドライバ１２の初段のシフト回路２１_１に供給することにより、ゲートドライバ１２に動作を開始させる。

また、コントローラ１４は、データドライバ１３にはシグナル信号の信号電圧Ｖsigを印加するためのスタートパルスＰstart2及びクロック信号を出力してデータドライバ１３に動作を開始させる。

次に本実施形態に係るＴＦＴ−ＬＣＤ１の動作を説明する。
図４に示すように、ＴＦＴ−ＬＣＤ１に電源が投入され、コントローラ１４等が起動すると、時刻ｔ１０において、図３に示すシフト回路２１_ｋの電圧端子Ｐ(+)，Ｐ(-)に、それぞれ、正の電圧Ｖdd、負の電圧Ｖssが印加される。

電圧端子Ｐ(+)の電圧は、図４（ｆ）に示すように、徐々に立ち上がり、時刻ｔ１１に達する前に定常化された正の電圧Ｖddとなる。電圧端子Ｐ(-)の電圧は、図４（ｇ）に示すように、徐々に立ち下がり、時刻ｔ１１に達する前に定常化された負の電圧Ｖssとなる。

時刻ｔ１１以降、クロック信号ｃｋ１，ｃｋ２が正常な略矩形状の波形になり安定化したら、時刻ｔ１２において、コントローラ１４からゲートドライバ１２に、ＨｉｇｈレベルのスタートパルスＰstart1が供給されると、このスタートパルスＰstart1は、１段目のシフト回路２１_１のＲＳフリップフロップ回路１０１に、Ｈｉｇｈレベルの入力信号ＩＮとして供給される。

ＲＳフリップフロップ回路１０１のトランジスタＴ１１，Ｔ１３は、Ｈｉｇｈレベルの入力信号ＩＮが供給されてオンする。

トランジスタＴ１３がオンすると、ノードＢの電位ＶｂはＬｏｗレベルとなり、トランジスタＴ１４はオフする。また、トランジスタＴ１１がオンすると、ノードＡには、正の電圧Ｖddが印加され、ノードＡの電位Ｖａは、Ｈｉｇｈレベルとなる。

ノードＡの電位ＶａがＨｉｇｈレベルとなるため、出力回路１０２のトランジスタＴ３１，Ｔ３３はオンし、ノードＢの電位ＶｂがＬｏｗレベルとなるため、トランジスタＴ３２，Ｔ３４は、オフする。

時刻ｔ１３において、クロック信号ｃｋ１，ｃｋ２が、それぞれ、Ｈｉｇｈレベル、Ｌｏｗレベルになると、シフト回路２１_１は、出力端子Ｐout1（１），Ｐout2（１）から、それぞれ、Ｈｉｇｈレベルの出力信号ＯＵＴ（１）、ゲート信号Ｇ（１）を出力する。

２段目のシフト回路２１_２は、シフト回路２１_１からＨｉｇｈレベルの出力信号ＯＵＴ（１）が入力信号ＩＮ（２）として供給される。

シフト回路２１_２のＲＳフリップフロップ回路１０１のトランジスタＴ１１，Ｔ１３は、Ｈｉｇｈレベルの入力信号ＩＮが供給されてオンし、ノードＡの電位Ｖａ、ノードＢの電位Ｖｂは、それぞれ、Ｈｉｇｈレベル、Ｌｏｗレベルとなる。

電位ＶａがＨｉｇｈレベルとなるため、トランジスタＴ３１，Ｔ３３は、オンし、電位ＶｂがＬｏｗレベルとなるため、トランジスタＴ３２，Ｔ３４はオフする。

時刻ｔ１４において、クロック信号ｃｋ１，ｃｋ２が、それぞれ、Ｌｏｗレベル、Ｈｉｇｈレベルになると、シフト回路２１_２は、出力端子Ｐout1（２），Ｐout2（２）から、それぞれ、Ｈｉｇｈレベルの出力信号ＯＵＴ（２）、ゲート信号Ｇ（２）を出力する。

シフト回路２１_２の出力端子Ｐout1（２）から出力されたＨｉｇｈレベルの出力信号ＯＵＴ（２）は、シフト回路２１_１のリセット端子Ｐrst（１）に、Ｈｉｇｈレベルのリセット信号ＲＳＴとして供給される。

シフト回路２１_１のトランジスタＴ１２，Ｔ１５は、ゲートにＨｉｇｈレベルのリセット信号ＲＳＴが供給されてオンする。

トランジスタＴ１２がオンすると、ノードＡの電位ＶａはＬｏｗレベルになる。また、トランジスタＴ１５がオンすると、ノードＢの電位Ｖｂは、Ｈｉｇｈレベルとなる。

ノードＡの電位ＶａはＬｏｗレベルになると、出力回路１０２のトランジスタＴ３１，Ｔ３３はオフし、ノードＢの電位ＶｂがＨｉｇｈレベルになると、トランジスタＴ３２，Ｔ３４はオンする。

トランジスタＴ３３がオフすると、シフト回路２１_１の出力信号ＯＵＴ（１）は、Ｌｏｗレベルとなる。

また、トランジスタＴ３４がオフすると、シフト回路２１_１のゲート信号Ｇ（１）は、Ｌｏｗレベルとなる。

このように、コントローラ１４がゲートドライバ１２にクロック信号ｃｋ１，ｃｋ２を供給し、スタートパルスＰstart1を供給すると、ゲートドライバ１２は、順次、Ｈｉｇｈレベルのゲート信号Ｇ（１），Ｇ（２），・・・を出力する。

従って、図４（ｃ）に示すように、コントローラ１４が、時刻ｔ１２〜ｔ１３において、ＨｉｇｈレベルのスタートパルスＰstart1を出力すると、シフト回路２１_１は、図４（ａ）に示すように、クロック信号ｃｋ１がＨｉｇｈレベルになる時刻ｔ１３〜ｔ１４において、Ｈｉｇｈレベルの出力信号ＯＵＴ（１），ゲート信号Ｇ（１）を出力する（図４（ｄ））。

シフト回路２１_２は、図４（ｂ）に示すように、クロック信号ｃｋ２がＨｉｇｈレベルになる時刻ｔ１４〜ｔ１５において、Ｈｉｇｈレベルの出力信号ＯＵＴ（２），Ｇ（２）を出力する（図４（ｅ））。

同様に、シフト回路２１_３〜２１_ｎは、順次、出力信号ＯＵＴ（３）〜ＯＵＴ（ｎ），ゲート信号Ｇ（３）〜Ｇ（ｎ）を出力する。

ゲートドライバ１２が、このＨｉｇｈレベルのゲート信号Ｇ（１）をゲートラインＬd1に出力すると、第１行目の画素回路１１_11〜１１_m1のトランジスタＴ１は、オンする。このようにして、ゲートドライバ１２は、第１行目の画素回路１１_11〜１１_m1を選択する。

同様に、ゲートドライバ１２は、Ｈｉｇｈレベルの出力信号Ｇ（２）〜Ｇ（ｎ）を、順次、ゲートラインＬg2〜Ｌgnに出力して、第２行の画素回路１１_12〜１１_m2、・・・、第ｎ行目の画素回路１１_1n〜１１_mnを順次選択する。

上述のように安定した動作が行われる作用について説明する。図４（ｈ）は、１段目のＲＳフリップフロップ回路１０１のノードＡの電圧Ｖaを示す図であるが、時刻ｔ１０〜時刻ｔ１３までは、全段のＲＳフリップフロップ回路１０１のノードＡの電圧Ｖaと同じ波形である。図４（ｉ）は、１段目のＲＳフリップフロップ回路１０１のノードＢの電圧Ｖｂを示す図であるが、時刻ｔ１０〜時刻ｔ１３までは、全段のＲＳフリップフロップ回路１０１のノードＢの電圧Ｖｂと同じ波形である。

電源が投入される時刻ｔ１０の前においては、正の電圧Ｖdd、負の電圧Ｖssが印加されていないため、ノードＡの電圧Ｖaは、Ｖｂは、不定である。

ＴＦＴ−ＬＣＤ１に電源が投入され、コントローラ１４等が起動する時刻ｔ１０において、スタートパルスＰstart1が供給されなければ、トランジスタＴ１１，Ｔ１３は、オフしている。

また、トランジスタＴ１２，Ｔ１５は、リセット信号ＲＳＴがＨｉｇｈレベルでないので、オフしている。各ＲＳフリップフロップ回路１０１にトランジスタＴ２０が設けられていない場合では、トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１５がオフしているとき、各段のノードＡの電圧Ｖa及び各段のノードＢの電位Ｖｂは、それぞれ各ノードＡとクロックラインＬck1、クロックラインＬck2との寄生容量、各ノードＡとクロックラインＬck1、クロックラインＬck2との寄生容量によって、クロック信号ｃｋ１，ｃｋ２の振幅の影響を受け不安定な状態になる。

しかし、各ＲＳフリップフロップ回路１０１にトランジスタＴ２０が設けられていると、正の電圧Ｖddにしたがって、各ＲＳフリップフロップ回路１０１のノードＢの電位ＶｂはＨｉｇｈレベルに安定し、それに応じてトランジスタＴ１４によって各ＲＳフリップフロップ回路１０１のノードＡの電圧ＶaはＬｏｗレベルに安定していく。

このため、ＨｉｇｈレベルのスタートパルスＰstart1が出力される時刻ｔ１２の前に、各ＲＳフリップフロップ回路１０１のノードＢの電位ＶｂはＨｉｇｈレベルに安定し、それに応じてトランジスタＴ１４によって各ＲＳフリップフロップ回路１０１のノードＡの電圧ＶaはＬｏｗレベルに安定する。したがって、時刻ｔ１２以降、各ＲＳフリップフロップ回路１０１は正常に動作することができる。

このように、トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１５がオフしていても、正の電圧Ｖddが立ち上がれば、電位Ｖｂは、電位Ｖａに影響されることなく立ち上がる。

以上説明したように、本実施形態によれば、ＲＳフリップフロップ回路１０１は、ノードＢと電圧Ｖddとを高抵抗のトランジスタＴ２０で接続するようにした。

従って、ノードＡの電位Ｖａに対してノードＢの電位Ｖｂの反応が鈍くなり、さらに、ノードＢの電位ＶｂがＨｉｇｈレベル側で安定するようになる。このため、ノードＢの電位Ｖｂをフルスイングさせつつ、電源投入時にクロック信号ｃｋ１，ｃｋ２に重畳したノイズによる誤動作を防止することができる。

尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。
例えば、ＲＳフリップフロップ回路１０１は、図３に示すような構成のものでなくてもよく、例えば、図５に示すように、トランジスタＴ２１，Ｔ２２を備えたものであってもよい。このＲＳフリップフロップ回路１０１は、図６に示すＲＳフリップフロップ回路５１に、インバータ回路１１１と、トランジスタＴ２０と、を備えたものでもよい。

また、トランジスタＴ３１及びトランジスタＴ３３を１つのトランジスタにして、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ）及び出力信号Ｇ（ｋ）を出力するようにしてもよく、トランジスタＴ３２及びトランジスタＴ３４を１つのトランジスタにして、Ｌｏｗレベルの出力信号ＯＵＴ（ｋ）及び出力信号Ｇ（ｋ）を出力するようにしてもよい。

また、上記実施形態では、電子機器をＴＦＴ−ＬＣＤとして説明した。しかし、電子機器は、発光素子としての有機ＥＬ素子を備えたＡＭ−ＯＬＥＤ（Active-Matrix−Organic light-emitting diode)表示装置であってもよい。

この場合、ＡＭ−ＯＬＥＤは、セレクトドライバを備え、このセレクトドライバに、図２に示すシフトレジスタを備える。

そして、セレクトドライバは、シフト回路２１_ｋの出力回路１０２のトランジスタＴ３１のソースとトランジスタＴ３２のドレインとの接続点の信号を、ＡＭ−ＯＬＥＤ表示装置の各画素回路の行を選択する選択信号として、各画素回路のトランジスタＴ１に出力するように構成される。また上述したシフトレジスタは、表示装置のみならず、プリンタヘッドの露光装置等の電子機器にも応用が可能となる。

本発明の本実施形態に係るＴＦＴ−ＬＣＤの構成を示す図である。 図１に示すゲートドライバを構成するシフトレジスタを示す図である。 図２に示すシフト回路の構成を示す回路図である。 図２に示すシフトレジスタの動作を示すタイミングチャートである。 ＲＳフリップフロップ回路の応用例を示す回路図である。 従来のＲＳフリップフロップ回路（１）の回路図である。 従来のＲＳフリップフロップ回路（２）の回路図である。 従来のＲＳフリップフロップ回路（３）の回路図であり、（ａ）は、ＲＳフリップフロップ回路（３）を構成するインバータ回路、（ｂ）は、このインバータ回路を備えたＲＳフリップフロップ回路（３）の各回路を示す。 従来のＲＳフリップフロップ回路（４）の回路図である。 図９に示すＲＳフリップフロップ回路を用いたシフトレジスタのシフト回路の構成を示す回路図である。

符号の説明

１１・・・画素回路、１２・・・ゲートドライバ、１３・・・データドライバ、１４・・・コントローラ、２１_ｋ・・・シフト回路、１０１・・・ＲＳフリップフロップ回路、１０２・・・出力回路、１１１・・・インバータ回路

Claims (6)

1. 第１のノードと第２のノードとを有し、入力信号が供給されて、前記第１のノードの電位を示す信号と前記第２のノードの電位を示す信号とを出力するフリップフロップ回路において、
   電源投入時に徐々に立ち上がり第１の電位で定常化する第１の電源と、
   前記電源投入時に徐々に立ち下がり前記第１の電位よりも低い第２の電位で定常化する第２の電源と、
   第１の制御端及び第１の電流路を有し、前記第１の電流路の一端が前記第１の電源に接続され、予め設定された電位の入力信号が前記第１の制御端に供給されたときに、前記第１の電源から前記第１の電流路の他端を介して前記第１のノードに、前記第１の電位を印加する第１のトランジスタと、
   第２の制御端及び第２の電流路を有し、前記第２の電流路の一端が前記第２の電源に接続され、予め設定された電位のリセット信号が前記第２の制御端に供給されたときに、前記第２の電源から前記第１のノードに、前記第２の電位を印加する第２のトランジスタと、
   第３の制御端及び第３の電流路を有し、前記第３の制御端が前記第１のノードに接続され、前記第３の電流路の一端が前記第２の電源に接続され、前記第１のノードの電位が前記第１の電位になったとき、前記第２のノードの電位を前記第２の電位に設定する第３のトランジスタと、
   第４の制御端及び第４の電流路を有し、前記第４の制御端が前記第２のノードに接続され、前記第４の電流路の一端が前記第２の電源に接続され、前記第４の電流路の他端が前記第１のノードに接続され、前記第２のノードの電位が前記第１の電位になったとき、前記第１のノードの電位を前記第２の電位に設定する第４のトランジスタと、
   第７の制御端及び第７の電流路を有し、前記第７の電流路の一端が前記第１の電源に接続され、前記リセット信号が前記第７の制御端に供給されたときに、前記第１の電源から前記第２のノードに前記第１の電位を印加する第７のトランジスタと、
   第８の制御端及び第８の電流路を有し、前記第８の電流路の一端が前記第２の電源に接続され、入力信号が前記第８の制御端に供給されたときに、前記第２の電源から前記第８の電流路の他端を介して前記第２のノードに、前記第２の電位を印加する第８のトランジスタと、
   第９の制御端及び第９の電流路を有し、前記第９の制御端が前記第１のノードに接続され、前記第９の電流路の一端が前記第２の電源に接続され、前記第９の電流路の他端が抵抗を介して前記第１の電源に接続された第９のトランジスタと、
   第１０の制御端及び第１０の電流路を有し、前記第１０の制御端が前記抵抗を介して前記第１の電源に接続され、前記第１０の電流路の一端が前記第１の電源に接続され、前記第１０の電流路の他端が前記第３のトランジスタの前記電流路の他端に接続された第１０のトランジスタと、
   第１１の制御端及び第１１の電流路を有し、前記第１１の制御端及び前記第１１の電流路の一端が前記第１の電源に接続され、前記電流路の他端が前記第２のノードに接続され、前記第１の電源から前記第２のノードに、前記第１の電位を印加する電圧印加抵抗としての第１１のトランジスタと、を備えた、
   ことを特徴とするフリップフロップ回路。
2. 前記第１１のトランジスタは、前記第２のノードが前記第２の電位になったときに、前記第２の電位が保持される程度に高い抵抗値を有する、
   ことを特徴とする請求項１に記載のフリップフロップ回路。
3. 前記第１１のトランジスタは、アモルファスシリコン薄膜トランジスタによって構成されたものである、
   ことを特徴とする請求項２に記載のフリップフロップ回路。
4. 複数のシフト部が接続されて、入力信号をクロック信号に同期させて順次シフトするシフトレジスタにおいて、
   前記各シフト部は、
   請求項１乃至３のいずれか１項に記載のフリップフロップ回路と、
   出力回路と、を備え、
   前記出力回路は、
   第５の制御端及び第５の電流路を有し、前記第５の制御端に前記フリップフロップ回路が出力した前記第１のノードの電位を示す信号が供給され、前記第１のノードの電位が前記第１の電位になったときに、前記第５の電流路の一端に供給されたクロック信号を前記第５の電流路の他端から出力する第５のトランジスタと、
   第６の制御端及び第６の電流路を有し、前記第６の電流路の一端が前記第５のトランジスタの前記電流路の他端に接続され、前記第６の制御端に前記フリップフロップ回路が出力した前記第２のノードの電位を示す信号が供給され、前記第２のノードの電位がオンレベルになったとき、前記第６の電流路の一端の電位を前記第２の電位にする第６のトランジスタと、を備え、
   前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、入力信号として次のシフト部に供給し、リセット信号として、前段のシフト部に供給する、
   ことを特徴とするシフトレジスタ。
5. 行列配置されて、それぞれ、液晶素子を駆動する薄膜トランジスタを備える複数の画素回路と、
   請求項４に記載のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択するゲート信号として、前記各画素回路の前記薄膜トランジスタに出力するゲートドライバと、を備えた、
   ことを特徴とする電子機器。
6. 行列配置されて、それぞれ、発光素子を駆動する薄膜トランジスタを備える複数の画素回路と、
   請求項４に記載のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択する選択信号として、前記各画素回路の前記薄膜トランジスタに出力するセレクトドライバと、を備えた、
   ことを特徴とする電子機器。

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