TWI607450B - 移位暫存器與採用其之閘極驅動電路 - Google Patents

Description

移位暫存器與採用其之閘極驅動電路

本發明係關於顯示器之相關技術，尤其是有關於一種移位暫存器與一種採用上述移位暫存器之閘極驅動電路。

運用在顯示器中的閘極驅動電路乃是由多個移位暫存器所組成，每一移位暫存器用以輸出一閘極訊號，並透過此閘極訊號提供一脈衝來開啟對應列的畫素，以使該列畫素中的每一畫素皆能寫入所需的灰階值。

然而，在傳統的移位暫存器電路架構下，當移位暫存器將其所提供的脈衝由高位準轉態為低位準時，卻常因位脈衝的下降時間（falling time）過長而導致畫素寫入錯誤的灰階值，進而影響了顯示品質，此缺點在高解析度的顯示器中尤其明顯。

本發明之一目的在提供一種移位暫存器，其可縮短其所提供之脈衝的下降時間。

本發明之另一目的在提供一種採用上述移位暫存器之閘極驅動電路。

本發明提出一種移位暫存器，此移位暫存器包括有輸入訊號選擇電路、輸出電路、下拉電路與電壓抬升電路。輸入訊號選擇電路耦接一節點、第一訊號源、第二訊號源、第一輸入訊號源與第二輸入訊號源。輸出電路耦接上述節點、移位暫存器之輸出端與第一時脈訊號源。下拉電路耦接上述輸出端、第二時脈訊號源與參考電位源。電壓抬升電路耦接上述節點、上述輸出端、第一訊號源、第二訊號源、第三訊號源與第四訊號源。

本發明另提出一種閘極驅動電路，其包括有多個移位暫存器，每一移位暫存器又包括有輸入訊號選擇電路、輸出電路、下拉電路與電壓抬升電路。輸入訊號選擇電路耦接一節點，用以依據第一訊號源的訊號來決定是否將上述節點耦接至第一輸入訊號源，並用以依據第二訊號源的訊號來決定是否將上述節點耦接至第二輸入訊號源。輸出電路耦接上述節點與移位暫存器之輸出端，用以依據上述節點的電壓大小決定是否將第一時脈訊號源的訊號提供至上述輸出端。下拉電路耦接上述輸出端，用以依據第二時脈訊號源的訊號決定是否將上述輸出端耦接至參考電位源，其中第二時脈訊號源與第一時脈訊號源的訊號的脈衝致能時間互不重疊。電壓抬升電路耦接上述節點與上述輸出端，用以依據第一訊號源的訊號、第三訊號源的訊號與上述輸出端的電壓而決定是否提供上述節點第一耦合電壓，並用以依據第一訊號源的訊號、第三訊號源的訊號、第四訊號源的訊號、第二訊號源的訊號與上述輸出端的電壓來決定是否提供上述節點第二耦合電壓。

本發明之移位暫存器在將其所提供的脈衝由高位準轉態為低位準之前，由於已先利用電壓抬升電路將上述節點（其可視為與移位暫存器中之驅動電晶體的閘極相同的節點）的電壓抬升至比傳統移位暫存器電路架構所採電壓更高的位準，讓移位暫存器的輸出端可以更快地透過驅動電晶體進行放電，進而縮短移位暫存器所提供之脈衝的下降時間。

為了讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

為使讀者易於了解，以下將先說明本發明之閘極驅動電路。圖1即為依照本發明一實施例之移位暫存器的電路圖，如圖1所示，此閘極驅動電路乃是由多個移位暫存器所組成，於圖1中僅繪示其中的第n-3級移位暫存器至第n+3級移位暫存器，並僅繪示第n級移位暫存器的完整耦接方式，而其餘移位暫存器的完整耦接方式當可依照以下之說明類比推之，在此便不再贅述。

如圖1所示，第n-2級移位暫存器、第n級移位暫存器與第n+2級移位暫存器皆是接收時脈訊號CK1與CK3，而第n-3級移位暫存器、第n-1級移位暫存器、第n+1級移位暫存器與第n+3級移位暫存器皆是接收時脈訊號CK2與CK4。也就是說，奇數級的移位暫存器皆是接收時脈訊號CK1與CK3，而偶數級的移位暫存器皆是接收時脈訊號CK2與CK4；或者，奇數級的移位暫存器皆是接收時脈訊號CK2與CK4，而偶數級的移位暫存器皆是接收時脈訊號CK1與CK3。

第n-3級移位暫存器至第n+3級移位暫存器分別用以輸出閘極訊號G[n-3]~G[n+3]。此外，每一級移位暫存器還接收了前二級移位暫存器所輸出的閘極訊號與後二級移位暫存器所輸出的閘極訊號。以第n級移位暫存器為例，其還接收了第n-2級移位暫存器所輸出的閘極訊號G[n-2]、第n-1級移位暫存器所輸出的閘極訊號G[n-1]、第n+1級移位暫存器所輸出的閘極訊號G[n+1]與第n+2級移位暫存器所輸出的閘極訊號G[n+2]。

接下來將說明上述之移位暫存器的實現方式，並以第n級移位暫存器來舉例說明之。圖2即為依照本發明一實施例之移位暫存器的電路圖，如圖2所示，此移位暫存器包括有輸入訊號選擇電路110、輸出電路120、下拉電路130、電壓抬升電路140、穩壓電路150與穩壓控制電路160。輸入訊號選擇電路110耦接節點Q、第一訊號源、第二訊號源、第一輸入訊號源與第二輸入訊號源。此輸入訊號選擇電路110用以依據第一訊號源的訊號來決定是否將節點Q耦接至第一輸入訊號源，並用以依據第二訊號源的訊號來決定是否將節點Q耦接至第二輸入訊號源。在此例中，第一訊號源用以提供第n-2級移位暫存器所輸出的閘極訊號G[n-2]，第二訊號源用以提供第n+2級移位暫存器所輸出的閘極訊號G[n+2]，第一輸入訊號源用以提供高準位電壓U2D，此高準位電壓U2D例如是電源電壓VDD，而第二輸入訊號源用以提供低準位電壓D2U，此低準位電壓D2U例如是參考電位VSS。

輸出電路120耦接節點Q、移位暫存器之輸出端170與第一時脈訊號源，此輸出電路120用以依據節點Q的電壓大小決定是否將第一時脈訊號源的訊號提供至上述輸出端170。在此例中，第一時脈訊號源用以提供時脈訊號CK3。下拉電路130耦接上述輸出端170、第二時脈訊號源與參考電位源，此下拉電路130用以依據第二時脈訊號源的訊號決定是否將上述輸出端170耦接至參考電位源。在此例中，第二時脈訊號源用以提供時脈訊號CK1，而參考電位源用以提供參考電位VSS。此外，時脈訊號CK1與CK3的脈衝致能時間互不重疊。

電壓抬升電路140耦接節點Q、上述輸出端170、第一訊號源、第二訊號源、第三訊號源與第四訊號源，此電壓抬升電路140用以依據第一訊號源的訊號、第三訊號源的訊號與輸出端170的電壓而決定是否提供節點Q第一耦合電壓，並用以依據第一訊號源的訊號、第三訊號源的訊號、第四訊號源的訊號、第二訊號源的訊號與輸出端170的電壓來決定是否提供節點Q第二耦合電壓。如同前述，第一訊號源用以提供第n-2級移位暫存器所輸出的閘極訊號G[n-2]，第二訊號源用以提供第n+2級移位暫存器所輸出的閘極訊號G[n+2]。此外，在此例中，第三訊號源用以提供第n-1級移位暫存器所輸出的閘極訊號G[n-1]，而第四訊號源用以提供第n+1級移位暫存器所輸出的閘極訊號G[n+1]。

穩壓電路150耦接節點Q、輸出端170、穩壓控制訊號源與參考電位源，此穩壓電路150用以依據穩壓控制訊號源的訊號決定是否將節點Q與輸出端170耦接至參考電位源。如同前述，參考電位源用以提供參考電位VSS。此外，在此例中，穩壓控制訊號源用以提供穩壓控制訊號P[n]。穩壓控制電路160耦接穩壓電路150、第一時脈訊號源與節點Q，此穩壓控制電路160用以依據第一時脈訊號源的訊號與節點Q的電壓大小來提供穩壓控制訊號源。如同前述，第一時脈訊號源用以提供時脈訊號CK3，而穩壓控制訊號源用以提供穩壓控制訊號P[n]。

接下來將繼續說明輸入訊號選擇電路110、輸出電路120、下拉電路130、電壓抬升電路140、穩壓電路150與穩壓控制電路160的實現方式，請繼續參照圖2。輸入訊號選擇電路110包括有電晶體111與112。電晶體111的第一端耦接第一輸入訊號源，以接收第一輸入訊號源所提供的高準位電壓U2D。電晶體111的第二端耦接節點Q，以接收節點Q上的訊號Q[n]。而電晶體111的控制端耦接第一訊號源，以接收第一訊號源所提供的閘極訊號G[n-2]。電晶體112的第一端耦接第二輸入訊號源，以接收第二輸入訊號源所提供的低準位電壓D2U。電晶體112的第二端耦接節點Q，以接收節點Q上的訊號Q[n]。電晶體112的控制端耦接第二訊號源，以接收第二訊號源所提供的閘極訊號G[n+2]。

輸出電路120包括有電晶體121（其用以作為驅動電晶體）。電晶體121的第一端耦接第一時脈訊號源，以接收第一時脈訊號源所提供的時脈訊號CK3。電晶體121的第二端耦接輸出端170，而電晶體121的控制端耦接節點Q，以接收節點Q上的訊號Q[n]。下拉電路130包括有電晶體131。電晶體131的第一端耦接輸出端170，電晶體131的第二端耦接參考電位源，以接收參考電位源所提供的參考電位VSS，而電晶體131的控制端耦接第二時脈訊號源，以接收第二時脈訊號源所提供的時脈訊號CK1。

電壓抬升電路140包括有電容141、電容142、電晶體143與電晶體144。電容141的第一端耦接節點Q，電容142的第一端耦接電容141的第二端，而電容142的第二端耦接輸出端170。電晶體143的第一端耦接第三訊號源，以接收第三訊號源所提供的閘極訊號G[n-1]。電晶體143的第二端耦接電容141的第二端，而電晶體143控制端耦接第一訊號源，以接收第一訊號源所提供的閘極訊號G[n-2]。電晶體144的第一端耦接第四訊號源，以接收第四訊號源所提供的閘極訊號G[n+1]，電晶體144的第二端耦接電容141的第二端，而電晶體144的控制端耦接第二訊號源，以接收第二訊號源所提供的閘極訊號G[n+2]。

穩壓電路150包括有電晶體151與電晶體152。電晶體151的第一端耦接節點Q，以接收節點Q上的訊號Q[n]。電晶體151的第二端耦接參考電位源，以接收參考電位源所提供的參考電位VSS。而電晶體151的控制端耦接穩壓控制訊號源，以接收穩壓控制訊號源所提供的穩壓控制訊號P[n]。電晶體152的第一端耦接輸出端170，電晶體152的第二端耦接參考電位源，以接收參考電位源所提供的參考電位VSS，而電晶體152的控制端耦接穩壓控制訊號源，以接收穩壓控制訊號源所提供的穩壓控制訊號P[n]。穩壓控制電路160包括有電容161與電晶體162。電容161的第一端耦接第一時脈訊號源，以接收第一時脈訊號源所提供的時脈訊號CK3。電晶體162的第一端耦接電容161的第二端，並用以提供上述之穩壓控制訊號源。電晶體162的第二端耦接參考電位源，以接收參考電位源所提供的參考電位VSS。而電晶體162的控制端耦接節點Q，以接收節點Q上的訊號Q[n]。

圖3為依照本發明一實施例之移位暫存器的訊號時序圖。在圖3中，標示與圖1、圖2中之標示相同者表示為相同的訊號。請同時參照圖2與圖3，在圖2的說明中，第一訊號源用以提供第n-2級移位暫存器所輸出的閘極訊號G[n-2]，第二訊號源用以提供第n+2級移位暫存器所輸出的閘極訊號G[n+2]，第三訊號源用以提供第n-1級移位暫存器所輸出的閘極訊號G[n-1]，第四訊號源用以提供第n+1級移位暫存器所輸出的閘極訊號G[n+1]，而藉由圖3所示之閘極訊號G[n-2]、G[n-1]、G[n+1]與G[n+2]的波形，可知第一訊號源、第二訊號源、第三訊號源與第四訊號源的訊號中各具有一脈衝，且第一訊號源與第三訊號源的訊號的脈衝致能時間有部分重疊，第二訊號源與第四訊號源的訊號的脈衝致能時間有部分重疊，第一訊號源與第三訊號源的訊號的脈衝致能時間皆不與第二訊號源與第四訊號源的訊號的脈衝致能時間重疊。

請再同時參照圖2與圖3。以下將以圖3所示的七個階段（階段1~7）來說明圖2所示之移位暫存器的操作，並假設高準位電壓U2D的位準、各時脈訊號中的脈衝的高位準與各閘極訊號中的脈衝的高位準皆為電源電壓VDD的位準，而低準位電壓D2U的位準、各時脈訊號中的脈衝的低位準與各閘極訊號中的脈衝的低位準皆為參考電位VSS的位準。

在階段1中，電晶體112、144、151與152皆呈現關閉（turned off）狀態，而電晶體111、121、143、162與131皆呈現導通（turned on）狀態。此時，訊號Q[n]的電壓大小為 ，其中 為電晶體111的臨界電壓，而訊號R[n]與閘極訊號G[n]的電壓大小皆為 。在階段2中，電晶體111、112、144、151與152皆呈現關閉狀態，而電晶體121、143、162與131皆呈現導通狀態。此時，訊號Q[n]的電壓大小為 ，其中 為電壓抬升電路140提供給節點Q的第一耦合電壓。而訊號R[n]的電壓大小為 ，其中 為電晶體143的臨界電壓。至於閘極訊號G[n]的電壓大小，則為 。由上述可知，在閘極訊號G[n]的脈衝產生之前，電壓抬升電路140便已將節點Q耦合至更高的電位，藉此提高電晶體121的導通程度，進而能夠縮短閘極訊號G[n]的脈衝的上升時間（rising time）。

在階段3中，電晶體111、112、143、144、151、152與131皆呈現關閉狀態，而電晶體162與121皆呈現導通狀態。此時，訊號Q[n]的電壓大小為 ，其中 為電壓抬升電路140提供給節點Q的第二耦合電壓，而閘極訊號G[n]的電壓大小為 。由上述可知，在閘極訊號G[n]的脈衝由高電位轉態至低電位之前，電壓抬升電路140便已將節點Q耦合至比階段2時更高的電位，藉此再進一步提高電晶體121的導通程度，進而能夠縮短閘極訊號G[n]的脈衝的下降時間。

在階段4中，電晶體111、112、143、144、151、152與131皆呈現關閉狀態，而電晶體121與162皆呈現導通狀態。此時，訊號Q[n]的電壓大小為 ，而閘極訊號G[n]的電壓大小為 。在階段5中，電晶體111、143、121、162、151與152皆呈現關閉狀態，而電晶體112、144與131皆呈現導通狀態。此時，訊號Q[n]、訊號R[n]與閘極訊號G[n]的電壓大小皆為 。在階段6中，由於各電晶體皆呈現關閉狀態，因此移位暫存器沒有動作。在階段7中，電晶體111、112、143、144、121、162與131皆呈現關閉狀態，而電晶體151與152皆呈現導通狀態。此時，訊號Q[n]與閘極訊號G[n]的電壓大小皆為 。

此外，由上述教示可知，圖2所示之移位暫存器中的穩壓電路150與穩壓控制電路160這二者皆可依照實際的電路設計需求而選擇性地決定是否採用。另外，儘管依據上述圖2、圖3所示實施方式的說明，可以得知對應的閘極驅動電路乃是自閘極訊號G[n-2]至G[n+2]來依序提供脈衝，因此這個閘極驅動電路乃是採用正向掃描的方式來驅動顯示器中的各閘極線（gate line），然此並非用以限制本發明，上述這個閘極驅動電路也是可以採用反向掃描（其與正向掃描的方向相反）的方式來驅動顯示器中的各閘極線，只要將圖2所示之閘極訊號G[n-2]與G[n+2]的耦接關係對調，並將閘極訊號G[n-1]與G[n+1]的耦接關係對調，就可以做到反向掃描。

綜上所述，本發明之移位暫存器在將其所提供的脈衝由高位準轉態為低位準之前，由於已先利用電壓抬升電路將上述節點（其可視為與移位暫存器中之驅動電晶體的閘極相同的節點）的電壓抬升至比傳統移位暫存器電路架構所採電壓更高的位準，讓移位暫存器的輸出端可以更快地透過驅動電晶體進行放電，進而縮短移位暫存器所提供之脈衝的下降時間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技術者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110‧‧‧輸入訊號選擇電路

111、112、121、131、143、144、151、152、162‧‧‧電晶體

141、142、161‧‧‧電容

120‧‧‧輸出電路

130‧‧‧下拉電路

140‧‧‧電壓抬升電路

150‧‧‧穩壓電路

160‧‧‧穩壓控制電路

170‧‧‧輸出端

CK1、CK2、CK3、CK4‧‧‧時脈訊號

D2U‧‧‧低準位電壓

G[n-3]、G[n-2]、G[n-1]、G[n]、G[n+1]、G[n+2]、G[n+3]‧‧‧閘極訊號

P[n]、Q[n]、R[n]‧‧‧訊號

Q‧‧‧節點

U2D‧‧‧高準位電壓

VSS‧‧‧參考電位

圖1為依照本發明一實施例之閘極驅動電路的電路方塊圖； 圖2為依照本發明一實施例之移位暫存器的電路圖； 圖3為依照本發明一實施例之移位暫存器的訊號時序圖。

110‧‧‧輸入訊號選擇電路

111、112、121、131、143、144、151、152、162‧‧‧電晶體

141、142、161‧‧‧電容

120‧‧‧輸出電路

130‧‧‧下拉電路

140‧‧‧電壓抬升電路

150‧‧‧穩壓電路

160‧‧‧穩壓控制電路

170‧‧‧輸出端

CK1、CK3‧‧‧時脈訊號

D2U‧‧‧低準位電壓

G[n-2]、G[n-1]、G[n]、G[n+1]、G[n+2]‧‧‧閘極訊號

P[n]、Q[n]、R[n]‧‧‧訊號

Q‧‧‧節點

U2D‧‧‧高準位電壓

VSS‧‧‧參考電位

Claims (18)

1. 一種移位暫存器，其包括：一輸入訊號選擇電路，耦接一節點、一第一訊號源、一第二訊號源、一第一輸入訊號源與一第二輸入訊號源；一輸出電路，耦接該節點、該移位暫存器之一輸出端與一第一時脈訊號源；一下拉電路，耦接該輸出端、一第二時脈訊號源與一參考電位源；以及一電壓抬升電路，耦接該節點、該輸出端、該第一訊號源、該第二訊號源、一第三訊號源與一第四訊號源。
2. 如申請專利範圍第1項所述之移位暫存器，其中該輸入訊號選擇電路包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端耦接該第一輸入訊號源，該第二端耦接該節點，而該第一控制端耦接該第一訊號源；以及一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端耦接該第二輸入訊號源，該第四端耦接該節點，而該第二控制端耦接該第二訊號源。
3. 如申請專利範圍第1項所述之移位暫存器，其中該輸出電路包括：一電晶體，具有一第一端、一第二端與一控制端，該第一端耦接該第一時脈訊號源，該第二端耦接該輸出端，而該控制端耦接該節點。
4. 如申請專利範圍第1項所述之移位暫存器，其中該下拉電路包括：一電晶體，具有一第一端、一第二端與一控制端，該第一端耦接該輸出端，該第二端耦接該參考電位源，而該控制端耦接該第二時脈訊號源。
5. 如申請專利範圍第1項所述之移位暫存器，其中該電壓抬升電路包括：一第一電容，具有一第一端與一第二端，該第一端耦接該節點；一第二電容，具有一第三端與一第四端，該第三端耦接該第二端，而該第四端耦接該輸出端；一第一電晶體，具有一第五端、一第六端與一第一控制端，該第五端耦接該第三訊號源，該第六端耦接該第二端，而該第一控制端耦接該第一訊號源；以及一第二電晶體，具有一第七端、一第八端與一第二控制端，該第七端耦接該第四訊號源，該第八端耦接該第二端，而該第二控制端耦接該第二訊號源。
6. 如申請專利範圍第1項所述之移位暫存器，其更包括：一穩壓電路，耦接該節點、該輸出端、一穩壓控制訊號源與該參考電位源；以及一穩壓控制電路，耦接該穩壓電路、該第一時脈訊號源、該節點與該參考電位源，並用以提供該穩壓控制訊號源。
7. 如申請專利範圍第6項所述之移位暫存器，其中該穩壓電路包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端耦接該節點，該第二端耦接該參考電位源，而該第一控制端耦接該穩壓控制訊號源；以及一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端耦接該輸出端，該第四端耦接該參考電位源，而該第二控制端耦接該穩壓控制訊號源。
8. 如申請專利範圍第6項所述之移位暫存器，其中該穩壓控制電路包括：一電容，具有一第一端與一第二端，該第一端耦接該第一時脈訊號源；以及一電晶體，具有一第三端、一第四端與一控制端，該第三端耦接該第二端，並用以提供該穩壓控制訊號源，該第四端耦接該參考電位源，而該控制端耦接該節點。
9. 如申請專利範圍第1項所述之移位暫存器，其中該第一訊號源、該第二訊號源、該第三訊號源與該第四訊號源的訊號中各具有一脈衝，且該第一訊號源與該第三訊號源的訊號的脈衝致能時間有部分重疊，該第二訊號源與該第四訊號源的訊號的脈衝致能時間有部分重疊，該第一訊號源與該第三訊號源的訊號的脈衝致能時間皆不與該第二訊號源與該第四訊號源的訊號的脈衝致能時間重疊。
10. 一種閘極驅動電路，包括多個移位暫存器，每一移位暫存器包括：一輸入訊號選擇電路，耦接一節點，用以依據一第一訊號源的訊號來決定是否將該節點耦接至一第一輸入訊號源，並用以依據一第二訊號源的訊號來決定是否將該節點耦接至一第二輸入訊號源；一輸出電路，耦接該節點與該移位暫存器之一輸出端，用以依據該節點的電壓大小決定是否將一第一時脈訊號源的訊號提供至該輸出端；一下拉電路，耦接該輸出端，用以依據一第二時脈訊號源的訊號決定是否將該輸出端耦接至一參考電位源，其中該第二時脈訊號源與該第一時脈訊號源的訊號的脈衝致能時間互不重疊；以及一電壓抬升電路，耦接該節點與該輸出端，用以依據該第一訊號源的訊號、一第三訊號源的訊號與該輸出端的電壓而決定是否提供該節點一第一耦合電 壓，並用以依據該第一訊號源的訊號、該第三訊號源的訊號、一第四訊號源的訊號、該第二訊號源的訊號與該輸出端的電壓來決定是否提供該節點一第二耦合電壓。
11. 如申請專利範圍第10項所述之閘極驅動電路，其中該輸入訊號選擇電路包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端耦接該第一輸入訊號源，該第二端耦接該節點，而該第一控制端耦接該第一訊號源；以及一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端耦接該第二輸入訊號源，該第四端耦接該節點，而該第二控制端耦接該第二訊號源。
12. 如申請專利範圍第10項所述之閘極驅動電路，其中該輸出電路包括：一電晶體，具有一第一端、一第二端與一控制端，該第一端耦接該第一時脈訊號源，該第二端耦接該輸出端，而該控制端耦接該節點。
13. 如申請專利範圍第10項所述之閘極驅動電路，其中該下拉電路包括：一電晶體，具有一第一端、一第二端與一控制端，該第一端耦接該輸出端，該第二端耦接該參考電位源，而該控制端耦接該第二時脈訊號源。
14. 如申請專利範圍第10項所述之閘極驅動電路，其中該電壓抬升電路包括：一第一電容，具有一第一端與一第二端，該第一端耦接該節點； 一第二電容，具有一第三端與一第四端，該第三端耦接該第二端，而該第四端耦接該輸出端；一第一電晶體，具有一第五端、一第六端與一第一控制端，該第五端耦接該第三訊號源，該第六端耦接該第二端，而該第一控制端耦接該第一訊號源；以及一第二電晶體，具有一第七端、一第八端與一第二控制端，該第七端耦接該第四訊號源，該第八端耦接該第二端，而該第二控制端耦接該第二訊號源。
15. 如申請專利範圍第10項所述之閘極驅動電路，其更包括：一穩壓電路，耦接該節點與該輸出端，用以依據一穩壓控制訊號源的訊號決定是否將該節點與該輸出端耦接至該參考電位源；以及一穩壓控制電路，耦接該穩壓電路，用以依據該第一時脈訊號源的訊號與該節點的一電壓大小來提供該穩壓控制訊號源。
16. 如申請專利範圍第15項所述之閘極驅動電路，其中該穩壓電路包括：一第一電晶體，具有一第一端、一第二端與一第一控制端，該第一端耦接該節點，該第二端耦接該參考電位源，而該第一控制端耦接該穩壓控制訊號源；以及一第二電晶體，具有一第三端、一第四端與一第二控制端，該第三端耦接該輸出端，該第四端耦接該參考電位源，而該第二控制端耦接該穩壓控制訊號源。
17. 如申請專利範圍第15項所述之閘極驅動電路，其中該穩壓控制電路包括：一電容，具有一第一端與一第二端，該第一端耦接該第一時脈訊號源；以及 一電晶體，具有一第三端、一第四端與一控制端，該第三端耦接該第二端，並用以提供該穩壓控制訊號源，該第四端耦接該參考電位源，而該控制端耦接該節點。
18. 如申請專利範圍第10項所述之閘極驅動電路，其中該第一訊號源、該第二訊號源、該第三訊號源與該第四訊號源的訊號中各具有一脈衝，且該第一訊號源與該第三訊號源的訊號的脈衝致能時間有部分重疊，該第二訊號源與該第四訊號源的訊號的脈衝致能時間有部分重疊，該第一訊號源與該第三訊號源的訊號的脈衝致能時間皆不與該第二訊號源與該第四訊號源的訊號的脈衝致能時間重疊。