JP2008299941A - シフトレジスタ回路及び表示装置 - Google Patents

Abstract

【課題】出力部における駆動能力を高く保ったまま、回路寿命を長くすることができるシフトレジスタ回路及びそれを用いた表示装置を提供すること。
【解決手段】ブートストラップ回路であるコンデンサＣが設けられたＭＯＳトランジスタＴ１５のゲート端子に接続される入力回路であるＭＯＳトランジスタＴ１１ａと、インバータであるＭＯＳトランジスタＴ１４のゲート端子に接続される入力回路であるＭＯＳトランジスタＴ１１ｂの２系統の入力回路を設ける。２系統の入力回路を設けることにより、シフト動作時に、ＭＯＳトランジスタＴ１１ａの出力部における電位レベルをコンデンサＣによって上昇させることができるとともに、ＭＯＳトランジスタＴ１１ａの出力部における電位レベルが上昇してもＭＯＳトランジスタＴ１４にゲートストレスが与えられない。
【選択図】図２

Description

本発明は、シフトレジスタ回路及びそれを備える表示装置に関する。

近年、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス方式の液晶表示装置や有機ＥＬ表示装置などが開発されている。このようなアクティブマトリクス方式の表示装置は、表示パネルを構成する画素マトリクスの各行を順次に走査する信号を発生するゲートドライバを有している。ゲートドライバは、画素マトリクスの各行を順次に走査する信号を発生するための回路としてシフトレジスタ回路を有している。

ここで、ゲートドライバは、画素マトリクスの各列に映像信号を供給するソースドライバに比べると動作周波数が低いため、画素マトリクス内のアクティブ素子（ＴＦＴ）と同一工程で一体形成することも可能である。その際、薄膜半導体層としてポリシリコンが用いられることが多いが、アモルファスシリコンやＺｎＯ等、アニール工程を必要としない薄膜を用いることもできる。ただしその場合、ポリシリコンを用いた場合と異なりＰＭＯＳが形成できない、移動度が小さいなどの制約があるため、駆動力を高める工夫が必要となる。

シフトレジスタ回路における出力部の駆動能力を高める手法として、例えば、特許文献１においては、シフトレジスタ回路の出力部を構成するトランジスタにおけるゲート−ソース間の寄生容量を利用してブートストラップ効果を起こさせることで出力部を構成するトランジスタのゲート電圧を上昇させ、これによって出力信号の立ち上りを向上させることが開示されている。

図９を参照して特許文献１のシフトレジスタ回路について簡単に説明する。なお、図９は、シフトレジスタ回路を構成する１段分の保持回路の構成を示している。図９に示すレジスタ回路は、６個のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）Ｔ１１〜Ｔ１６と、コンデンサＣとを有している。特許文献１においてはコンデンサＣがＭＯＳトランジスタＴ１５のゲート−ソース間の寄生容量から構成されている。

そして、ＭＯＳトランジスタＴ１１は、保持回路の入力信号が供給される入力端子ＩＮに対してダイオード接続されている。ＭＯＳトランジスタＴ１２は、ＭＯＳトランジスタＴ１１と一定の低電位電源Ｖｇｌとの間にドレイン、ソース端子が接続されており、ゲート端子にリセット信号の入力端子ＲＳＴが接続される。ＭＯＳトランジスタＴ１３は、一定の高電位電源ＶｇｈとＭＯＳトランジスタ１４との間にダイオード接続されている。ＭＯＳトランジスタＴ１４は、ＭＯＳトランジスタＴ１３と低電位電源Ｖｇｌとの間にドレイン、ソース端子が接続され、ゲート端子がＭＯＳトランジスタＴ１１に接続されている。ＭＯＳトランジスタＴ１５は、ゲート端子がＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１２との接点に接続され、所定のパルス信号の入力端子ＣＫが接続される。ＭＯＳトランジスタＴ１６は、ＭＯＳトランジスタＴ１３とＴ１４の接点にゲート端子が接続されている。さらに、ＭＯＳトランジスタ１５のゲート−ソース端子間にはコンデンサＣが設けられ、ＭＯＳトランジスタＴ１５とＭＯＳトランジスタＴ１６との接点には出力端子ＯＵＴが設けられている。

このような構成において、入力端子ＩＮにハイレベル（例えばＶｇｈ）の入力信号が供給されると、Ａ点における電位がハイレベルＶｇｈとなってＭＯＳトランジスタＴ１４及びＴ１５がオン動作する。このときＢ点における電位がローレベルＶｇｌとなってＭＯＳトランジスタＴ１６がオフ動作する。この状態で、ＭＯＳトランジスタＴ１５にハイレベル（例えばＶｇｈ）のパルス信号が供給されると、コンデンサＣにおけるブートストラップ効果によってＡ点の電位がさらに上昇する。これにより、ＭＯＳトランジスタＴ１５のゲート電圧が飽和すると、出力端子ＯＵＴの電位は、迅速且つ実質的にパルス信号ＣＫの信号レベルと同等となる。このような効果によって、出力端子ＯＵＴにおける駆動能力が高められる。
特開２００２−１９７８８５号公報

ここで、上述の図９のようなシフトレジスタ回路の場合、ブートストラップ効果によってＡ点の電位を一時的に入力信号のハイレベルの電位よりも上昇させることが可能であり、これによって出力部を構成するＭＯＳトランジスタＴ１５の駆動能力を高めることが可能である。しかしながら、Ａ点の電位が上昇することによってインバータを構成するＭＯＳトランジスタＴ１４のゲート電位も上昇してしまう。一般に、ＭＯＳトランジスタに高いゲート電圧を印加すると、ＭＯＳトランジスタの素子寿命は劣化しやすいが、この傾向はＭＯＳトランジスタをアモルファスシリコンで構成した場合に特に顕著に現われる。したがって、このゲート電位の上昇が回路寿命を短くする要因の１つとなる。

本発明は、上記の事情に鑑みてなされたもので、出力部における駆動能力を高く保ったまま、回路寿命を長くすることができるシフトレジスタ回路及びそれを用いた表示装置を提供することを目的とする。

上記の目的を達成するために、本発明の第１の態様によるシフトレジスタ回路は、入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、前記インバータ回路からの出力と前記第１の入力回路からの出力とが入力され、前記インバータ回路の出力と前記第１の入力回路の出力に基づく出力信号を出力する出力端を有する出力回路と、前記第１の入力回路と前記出力回路との接続点と前記出力端との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路とを具備することを特徴とする。

また、上記の目的を達成するために、本発明の第２の態様による表示装置は、複数の走査線及び複数の信号線の各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルをデジタル信号の表示データに基づいて駆動して画像表示を行う表示装置において、前記複数の走査線に走査信号を順次出力して前記表示画素を順次選択状態に設定する走査側駆動手段と、前記選択状態に設定された表示画素に前記表示データに対応した映像信号を出力する信号側駆動手段とを具備し、前記走査側駆動手段は、入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、前記インバータ回路からの出力と前記第１の入力回路からの出力とが入力されて前記走査信号を出力する出力端を有する出力回路と、前記第１の入力回路と前記出力回路との接続点と前記出力端との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路と、を有するシフトレジスタ回路を含むことを特徴とする。

本発明によれば、出力部における駆動能力を高く保ったまま、回路寿命を長くすることができるシフトレジスタ回路及びそれを用いた表示装置を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るシフトレジスタ回路の全体構成を示す概略構成図である。図１に示すシフトレジスタ回路は、複数段（例えば２４０段）の保持回路１０１、１０２、１０３、…が直列に配置されて構成される。そして、それぞれの保持回路は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック信号入力端子ＣＫと、高電位電源入力端子Ｖｇｈと、低電位電源入力端子Ｖｇｌとを有している。そして、１段目の保持回路１０１の入力端子ＩＮには１段目の入力信号である入力信号ＳＴが供給される。また、２段目以後の保持回路の入力端子ＩＮには前段の保持回路の出力信号が供給される。また、各保持回路のリセット端子ＲＳＴには次段の保持回路の出力信号が供給される。ただし、最終段（例えば２４０段目）の保持回路（図示せず）のリセット端子ＲＳＴにはリセット信号ＥＮＤが供給される。

さらに、奇数段目の保持回路のクロック信号入力端子ＣＫにはパルス信号ＣＫ＿１が供給され、偶数段目の保持回路のクロック信号入力端子ＣＫにはパルス信号ＣＫ＿１に対して位相が１クロック分遅延されたパルス信号ＣＫ＿２が供給される。また、各保持回路の高電位電源入力端子Ｖｇｈには所定の高電圧Ｖｇｈが供給され、各保持回路の低電位電源入力端子Ｖｇｌには所定の低電圧Ｖｇｌが供給される。

図２は、本実施形態のシフトレジスタ回路を構成する１段分の保持回路の回路構成図である。ここで、図２において、各ＭＯＳトランジスタは、ｎチャネル型のＭＯＳトランジスタにより構成されている例について説明する。もちろん、ｐチャネル型のＭＯＳトランジスタを用いて構成するようにしても良い。

図２に示すように、１段分のレジスタ回路は、入力端子ＩＮに対してダイオード接続されるＭＯＳトランジスタＴ１１ａと、ゲート端子にリセット端子ＲＳＴが接続されドレイン端子がＭＯＳトランジスタ１１ａのドレイン端子に接続されるＭＯＳトランジスタ１２ａと、を有する第１の入力回路と、ＭＯＳトランジスタＴ１１ａと並列にダイオード接続されるＭＯＳトランジスタＴ１１ｂと、ゲート端子にリセット端子ＲＳＴが接続されドレイン端子がＭＯＳトランジスタ１１ｂのドレイン端子に接続されるＭＯＳトランジスタ１２ｂと、を有する第２の入力回路と、の２系統の入力回路を有する。ここで、ＭＯＳトランジスタ１１ａのドレイン端子は第１の入力回路の出力端をなし、ＭＯＳトランジスタ１１ｂのドレイン端子は第２の入力回路の出力端をなす。

さらに、ＭＯＳトランジスタＴ１１ａのドレイン端子（第１の入力回路の出力端）は、ＭＯＳトランジスタＴ１５のゲート端子に接続されている。ＭＯＳトランジスタＴ１６のソース端子はＭＯＳトランジスタＴ１５のソース端子と接続され、そして、ＭＯＳトランジスタＴ１５とＭＯＳトランジスタＴ１６の接点に出力端子ＯＵＴが接続され、ＭＯＳトランジスタＴ１５とＭＯＳトランジスタＴ１６とはプッシュプル回路を構成して出力回路をなし、ＭＯＳトランジスタＴ１５のゲート端子及びＭＯＳトランジスタＴ１６のゲート端子は当該出力回路の入力端子をなす。ＭＯＳトランジスタＴ１５のドレイン端子はクロック信号入力端子ＣＫに接続され、ソース端子はＭＯＳトランジスタＴ１５のソース端子に接続されている。そして、ＭＯＳトランジスタＴ１５のゲート端子とソース端子との間にはコンデンサＣが接続されている。なお、コンデンサＣの容量は、ＭＯＳトランジスタＴ１４のゲート−ソース間に発生する寄生容量よりも十分大きな値を持つものである。また、コンデンサＣをＭＯＳトランジスタＴ１５のソース−ゲート間の寄生容量から構成するようにしても良い。

また、ＭＯＳトランジスタＴ１１ｂのドレイン端子（第２の入力回路の出力端）は、インバータ回路をなすＭＯＳトランジスタＴ１４のゲート端子に接続されている。ＭＯＳトランジスタＴ１４のドレイン端子には、所定の高電位電源Ｖｇｈにダイオード接続され、負荷として機能するＭＯＳトランジスタＴ１３が接続されている。そして、ＭＯＳトランジスタＴ１３とＭＯＳトランジスタＴ１４の接点であるＢ点は当該インバータ回路の出力端をなし、ＭＯＳトランジスタＴ１６のゲート端子に接続されている。

さらに、ＭＯＳトランジスタＴ１２ａ、ＭＯＳトランジスタＴ１２ｂ、ＭＯＳトランジスタＴ１４のソース端子、及びＭＯＳトランジスタＴ１６のドレイン端子は共通に低電位電源Ｖｇｌに接続されている。

次に、図３は、上述したようなシフトレジスタ回路の動作について図面を参照して説明する。図３は、本実施形態のシフトレジスタ回路のシフト動作時の入力信号及び出力信号の変化を示すタイミングチャートである。なお、図３は、シフトレジスタ回路を表示装置における走査線を駆動するための走査信号を出力するための駆動回路（ゲートドライバ）に適用した例を示している。また、図３の例では１画面（１フレーム）の走査線の本数が２４０本の場合を示している。

図１に示すシフトレジスタ回路にシフト動作を開始させる前（図３の水平期間０）に、１段目の保持回路１０１の入力端子ＩＮへの入力信号ＳＴをハイレベル（例えばＶｇｈ）とする。これによって、ダイオード接続されたＭＯＳトランジスタＴ１１ａ及びＴ１１ｂを介してＡ＿ａ点及びＡ＿ｂ点の電位がハイレベルＶｇｈとなる。ここで、Ａ＿ａ点は第１の入力回路と出力回路との接続点であり、ＭＯＳトランジスタ１１ａのドレイン端子であって第１の入力回路の出力端であり、且つ、ＭＯＳトランジスタＴ１５のゲート端子であって出力端子の入力端である。また、Ａ＿ｂ点はＭＯＳトランジスタ１１ｂのドレイン端子であって第２の入力回路の出力端であり、且つ、ＭＯＳトランジスタＴ１４のゲート端子であってインバータ回路の入力端である。そして、Ａ＿ａ点の電位がハイレベルＶｇｈとなることにより、ＭＯＳトランジスタＴ１５がオン動作する。また、Ａ＿ｂ点の電位がハイレベルＶｇｈとなることにより、ＭＯＳトランジスタＴ１４がオン動作する。ＭＯＳトランジスタＴ１４がオン動作することによりＢ点の電位がローレベル（図２ではＶｇｌ）となる。この結果、ＭＯＳトランジスタＴ１６はオフ動作する。このとき、保持回路１０１のクロック信号入力端子ＣＫの入力信号ＣＫ＿１はローレベル（例えば、Ｖｇｌ）となっており、保持回路１０１の出力ＯＵＴ＿００１はローレベルＶｇｌとなる。なお、Ａ＿ａ点及びＡ＿ｂ点の電位は、ＭＯＳトランジスタＴ１１ａ及びＴ１１ｂがオフ動作となっても、ＭＯＳトランジスタＴ１２ａ及びＴ１２ｂがオン動作するまでは保持される。

続く、水平期間１において、各奇数段目の保持回路のクロック信号入力端子ＣＫの入力信号ＣＫ＿１をハイレベル（例えば、Ｖｇｈ）とし、各偶数段目のクロック信号入力端子ＣＫの入力信号ＣＫ＿２をローレベル（例えば、Ｖｇｌ）とする。パルス信号ＣＫ＿１の信号レベルの変化に応じて保持回路１０１の出力ＯＵＴ＿００１の信号レベルが上昇する。また、パルス信号ＣＫ＿１がハイレベルＶｇｈとなることにより、ＭＯＳトランジスタＴ１５に接続されたコンデンサＣへの電荷の蓄積が生じてＡ＿ａ点の電位がさらに上昇するブートストラップ効果が生じる。これにより、ＭＯＳトランジスタＴ１５のゲート電圧が飽和電圧にまで達すると、ＭＯＳトランジスタＴ１５のソース−ドレイン間電流が飽和して、保持回路１０１の出力ＯＵＴ＿００１は、迅速且つ実質的にパルス信号ＣＫ＿１の信号レベル（即ちハイレベルＶｇｈ）と略同等となる。ここで、図２の回路においては、Ａ＿ａ点の電位が上昇しても、インバータを構成するＭＯＳトランジスタＴ１４のゲート端子の電位であるＡ＿ｂ点の電位は上昇しないため、ＭＯＳトランジスタＴ１４に余計なゲートストレスを与えることはない。

保持回路１０１の出力ＯＵＴ＿００１がハイレベルＶｇｈとなると、２段目の保持回路１０２の入力端子ＩＮの信号レベルがハイレベルＶｇｈとなる。これにより、２段目の保持回路１０２におけるＡ＿ａ点及びＡ＿ｂ点の電位がハイレベルＶｇｈに保持される。

その後の、水平期間２において、各奇数段目の保持回路のクロック信号入力端子ＣＫの入力信号ＣＫ＿１をローレベルＶｇｌとし、各偶数段目のクロック信号入力端子ＣＫの入力信号ＣＫ＿２をハイレベルＶｇｈとする。パルス信号ＣＫ＿２の信号レベルの変化に応じて保持回路１０２の出力ＯＵＴ＿００２の信号レベルが上昇する。これによって１段目の保持回路１０１の場合と同様の作用によって保持回路１０２の出力ＯＵＴ＿００２は、迅速且つ実質的にパルス信号ＣＫ＿２の信号レベル（即ちハイレベルＶｇｈ）と略同等となる。２段目の保持回路１０２の出力ＯＵＴ＿００２がハイレベルＶｇｈとなることにより、１段目の保持回路１０１におけるＭＯＳトランジスタＴ１２ａ及びＴ１２ｂがオン動作する。これによって、１段目の保持回路１０１におけるＡ＿ａ点及びＡ＿ｂ点の電位がローレベルＶｇｌとなる。

以下、奇数番目の水平期間においてＣＫ＿１をハイレベルＶｇｈ、ＣＫ＿２をローレベルＶｇｌにし、偶数番目の水平期間においてＣＫ＿２をハイレベルＶｇｈ、ＣＫ＿１をローレベルＶｇｌにすることで、上述したのと同様の作用により各保持回路は、入力信号の保持動作、入力信号のシフト動作、入力信号のリセット動作を順次行う。このようにして、各保持回路の出力は図３に示すものとなる。

なお、リセット信号ＥＮＤは最終段（例えば２４０段目）の保持回路のリセット端子ＲＳＴに印加される信号であって、最終段の保持回路に保持される信号をリセットするための信号である。

以上説明したように、本実施形態によれば、入力信号の入力回路を２系統設けることにより、ブートストラップ効果によって電位上昇が起こるＡ＿ａ点にインバータを構成するＭＯＳトランジスタＴ１４を接続する必要がないので、ＭＯＳトランジスタＴ１４に余分なゲートストレスを与えることがなく、出力部における駆動能力を高めつつ、素子寿命及び回路寿命を長くすることができる。

ここで、インバータを構成するＭＯＳトランジスタＴ１４のハイレベルのゲート電圧を抑えると、その分、ローレベルの出力電圧が浮き上がりやすくなるが、標準的な特性のＭＯＳトランジスタであれば、素子のサイズ（ディメンジョン）を調整することで全く問題を生じない。このことを図４に示す。図４は、本実施形態のシフトレジスタ回路におけるＡ＿ａ点、Ａ＿ｂ点、出力端子ＯＵＴの電位をそれぞれ回路シミュレーションによって測定した結果を示す図である。なお、図４は、８段目の保持回路における各点の電位を示している。また、保持回路を構成するＭＯＳトランジスタの特性は標準的なものを用いている。さらに、電源電圧は、Ｖｇｌ＝−１５Ｖ、Ｖｇｈ＝＋１５Ｖとしている。図４に示すように、Ａ＿ａ点の電位は４０Ｖ近くまで上昇しているのに対して、Ａ＿ｂ点の電位は１０Ｖ程度となっている（Ｖｇｈよりも若干降下するのは寄生容量の結合等によるものである）。Ａ＿ｂの点の電位が降下しても、出力ＯＵＴはきちんとＶｇｈ（１５Ｖ）まで上昇している。

また、本実施形態では、入力回路として入力端子ＩＮに対してダイオード接続されるＭＯＳトランジスタを用いているが、入力回路としては図５に示すような構成を用いることもできる。図５は第１の入力回路の構成を示しており、入力端子ＩＮにはＭＯＳトランジスタＴ１１ａのゲート端子が接続され、ＭＯＳトランジスタＴ１１ａのドレイン端子には所定の高電位電源（例えばＶｇｈ）が接続されている、また、リセット端子ＲＳＴにはＭＯＳトランジスタＴ１２ａのゲート端子が接続され、ＭＯＳトランジスタＴ１２ａのドレイン端子には所定の低電位電源（例えばＶｇｌ）が接続されている。さらに、ＭＯＳトランジスタＴ１１ａのソース端子とＭＯＳトランジスタＴ１２ａのソース端子とは共通に図２のＡ＿ａ点に接続される。なお、第２の入力回路については図示していないが図５と同様の構成で良く、ＭＯＳトランジスタＴ１１ａのソース端子とＭＯＳトランジスタＴ１２ａのソース端子とが図２のＡ＿ｂ点に接続される点のみが異なる。

図５のような構成の入力回路を用いた場合、入力端子ＩＮの信号レベルがハイレベルＶｇｈとなり、Ａ＿ａ点の電位ハイレベルＶｇｈとなった場合でも、高電位電源ＶｇｈがあるためにＭＯＳトランジスタＴ１１ａのドレイン−ソース間に電位差が発生しない。したがって、Ａ＿ａ点の電位が図２で示した入力回路よりも精度良くＶｇｈに保持される。

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態で説明したシフトレジスタ回路を表示装置に適用した例である。図６は、第２の実施形態における表示装置の全体構成を示す概略構成図である。図６に示す表示装置は、表示パネル２０１と、ゲートドライバ（走査側駆動手段）を構成する回路（右）２０２ａ及び回路（左）２０２ｂと、ソースドライバ（信号側駆動手段）２０３とを有している。

表示パネル２０１は、行方向に配設された複数の走査線と、列方向に配設された複数の信号線とを備え、走査線と信号線との各交点近傍に表示画素が設けられた画素マトリクスを有して構成されている。

ゲートドライバは、回路（右）２０２ａと回路（左）２０２ｂの２つの回路が表示パネル２０１の左右の辺に沿って設けられ、行方向の表示画素を順次走査するための走査信号を出力する。ここで、回路（右）２０２ａと回路（左２０２ｂ）はそれぞれ図２で示した回路の異なる回路部分を有している。

ソースドライバ２０３は、列方向の表示画素に映像信号を供給して表示パネル２０１においてゲートドライバによって走査された表示画素を順次表示状態とする。

図７は、ゲートドライバを構成する回路（右）２０２ａと回路（左）２０２ｂの構成を示す図である。まず、回路（右）は、ブロック１＿ａと、図２に示すＭＯＳトランジスタＴ１５とコンデンサＣとを有して構成されている。ブロック１ａは、図８（ａ）に示す構成であり、図２に示すＭＯＳトランジスタＴ１１ａと、ＭＯＳトランジスタＴ１２ａとを有して構成されている。また、回路（左）は、ブロック１＿ｂと、ブロック２と、図２に示すＭＯＳトランジスタＴ１６とを有して構成されている。ブロック１＿ｂは、図８（ａ）に示す構成であり、図２に示すＭＯＳトランジスタＴ１１ｂと、ＭＯＳトランジスタＴ１２ｂとを有して構成されている。また、ブロック２は、図８（ｂ）に示す構成であり、図２に示すＭＯＳトランジスタＴ１３と、ＭＯＳトランジスタＴ１４とを有して構成されている。即ち、回路（右）と回路（左）とで図２の回路と同一の回路を構成している。なお、図８（ａ）に示すブロック１＿ａとブロック１＿ｂとは回路の構成としては同一であるが、素子サイズ（ディメンジョン）は特性を最適にするように定めることが望ましい。

以上説明したようにして、図２の回路を回路（右）２０２ａと回路（左）２０２ｂの２つに分け、それぞれの回路を表示パネル２０１の左右の辺に沿って配置することで、表示パネル２０１の一辺に全ての回路を配置するよりも、表示パネル２０１の一辺の幅を狭くでき、所謂表示パネルの狭額縁化を行いやすい。ここで、図６では図２の回路を表示パネル２０１の左右の辺に分けて配置した例を示したが、それぞれの回路を表示パネル２０１の上下の辺に分けて配置しても良い。

また、第１の実施形態においては入力信号の入力回路として図５に示す構成も示したが、第２の実施形態においては図２で示した入力回路を用いることが望ましい。これは、図５の構成においては入力回路に高電位電源Ｖｇｈを接続する必要があるためである。このような図５の回路を第２の実施形態に適用した場合、Ｖｇｈの信号線が回路（右）２０２ａにも必要になってしまう。

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

本発明の第１の実施形態に係るシフトレジスタ回路の全体構成を示す概略構成図である。 本発明の第１の実施形態に係るシフトレジスタ回路を構成する１段分の保持回路の回路構成図である。 本発明の第１の実施形態に係るシフトレジスタ回路のシフト動作時の入力信号及び出力信号の変化を示すタイミングチャートである。 Ａ＿ａ点、Ａ＿ｂ点、出力端子ＯＵＴの電位をそれぞれ回路シミュレーションによって測定した結果を示す図である。 入力回路の変形例について示す図である。 本発明の第２の実施形態における表示装置の全体構成を示す概略構成図である。 ゲートドライバを構成する回路（右）と回路（左）の構成を示す図である。 図８（ａ）はブロック１＿ａ及び１＿ｂの構成を示す図であり、図８（ｂ）はブロック２の構成を示す図である。 従来例におけるシフトレジスタ回路を構成する１段分の保持回路の回路構成図である。

符号の説明

Ｔ１１ａ，Ｔ１１ｂ，Ｔ１２ａ，Ｔ１２ｂ，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６…ＭＯＳトランジスタ、Ｃ…コンデンサ、２０１…表示パネル、２０２ａ…回路（右）、２０２ｂ…回路（左）、２０３…ソースドライバ

Claims (7)

1. 入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、
   前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、
   前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、
   前記インバータ回路からの出力と前記第１の入力回路からの出力とが入力され、前記インバータ回路の出力と前記第１の入力回路の出力に基づく出力信号を出力する出力端を有する出力回路と、
   前記第１の入力回路と前記出力回路との接続点と前記出力端との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路と、
   を具備することを特徴とするシフトレジスタ回路。
2. 前記第１及び第２の入力回路は、ダイオード接続されるトランジスタを介して前記入力端子に接続されていることを特徴とする請求項１に記載のシフトレジスタ回路。
3. 前記ブートストラップ回路は、前記出力回路を構成するトランジスタのゲート端子とソース端子との間に設けられる容量素子から構成されることを特徴とする請求項１に記載のシフトレジスタ回路。
4. 前記容量素子の容量値は、前記インバータ回路を構成するトランジスタに生じる寄生容量の容量値よりも大きいことを特徴とする請求項３に記載のシフトレジスタ回路。
5. 複数の走査線及び複数の信号線の各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルをデジタル信号の表示データに基づいて駆動して画像表示を行う表示装置において、
   前記複数の走査線に走査信号を順次出力して前記表示画素を順次選択状態に設定する走査側駆動手段と、
   前記選択状態に設定された表示画素に前記表示データに対応した映像信号を出力する信号側駆動手段と、
   を具備し、
   前記走査側駆動手段は、
   入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、
   前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、
   前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、
   前記インバータ回路からの出力と前記第１の入力回路からの出力とが入力されて前記走査信号を出力する出力端を有する出力回路と、
   前記第１の入力回路と前記出力回路との接続点と前記出力端との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路と、
   を有するシフトレジスタ回路を含むことを特徴とする表示装置。
6. 前記第１及び第２の入力回路は、ダイオード接続されるトランジスタを介して前記入力端子に接続されていることを特徴とする請求項５に記載の表示装置。
7. 前記第１の入力回路と前記第２の入力回路とが前記表示パネルの互いに平行な２辺に沿ってそれぞれ配置されることを特徴とする請求項５に記載の表示装置。

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