JP2007018299A - 電圧発生回路及び表示装置 - Google Patents
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Abstract
【課題】LCD等のゲート線駆動用シフトレジスタに於ける非晶質シリコン薄膜トランジスタで生じる閾値電圧のシフト分に応じた高い電源電圧を生成できる回路を提供する。
【解決手段】制御信号SETがLレベルにあるとき、a−SiTFTである第1トランジスタQMのゲートは電源電圧VDDAでバイアスされる。ノードN5の電圧が電圧VDDAを維持出来る周期で制御信号SETがHレベルに立ち上がり、第1トランジスタQMはダイオード接続され、ノードN2の電圧は第1トランジスタQMの閾値電圧Vthになり、電源電圧VDDAはVth+Vc(Vcは定電圧)となる。即ち、a−SiTFTの閾値電圧Vthが検知される。その後、第1トランジスタQMが電源電圧VDDAでバイアスされ続けられる結果、閾値電圧Vthが増大すると、制御信号SETのHレベルへの立ち上がりにより、電源電圧VDDAは閾値電圧Vthの当該増大分だけ増大する。
【選択図】図7
【解決手段】制御信号SETがLレベルにあるとき、a−SiTFTである第1トランジスタQMのゲートは電源電圧VDDAでバイアスされる。ノードN5の電圧が電圧VDDAを維持出来る周期で制御信号SETがHレベルに立ち上がり、第1トランジスタQMはダイオード接続され、ノードN2の電圧は第1トランジスタQMの閾値電圧Vthになり、電源電圧VDDAはVth+Vc(Vcは定電圧)となる。即ち、a−SiTFTの閾値電圧Vthが検知される。その後、第1トランジスタQMが電源電圧VDDAでバイアスされ続けられる結果、閾値電圧Vthが増大すると、制御信号SETのHレベルへの立ち上がりにより、電源電圧VDDAは閾値電圧Vthの当該増大分だけ増大する。
【選択図】図7
Description
本発明は表示装置の駆動回路を成すシフトレジスタの電源電圧を発生させる電圧発生回路に関しており、特に非晶質シリコン薄膜トランジスタ(a−SiTFT;以下、特に断らない限り、単にトランジスタとも称す)で構成されたシフトレジスタの電源回路に関わる。
シフトレジスタ及びその電源回路に関する従来技術としては、特許文献1に記載されたものがある。N型の非晶質シリコン薄膜トランジスタでは、ゲート・ソース間に正の電圧を継続的にバイアスすると、そのしきい値電圧(Vth)がシフト(増大)する。特許文献1においては、その図2に於けるトランジスタ17と19が継続的に正バイアスされてしきい値電圧Vthのシフトが起こるので、その対策として、図4に示される回路が提案されている。
特許文献1の図4においては、トランジスタ199が非晶質シリコンの薄膜トランジスタであり、トランジスタ199以外のトランジスタは単結晶シリコンのトランジスタである。トランジスタ199は、特許文献1の図2に於ける両トランジスタ17,19のしきい値電圧Vthのシフトを検知して、シフト分だけ電源電圧VDDをシフトさせる働きをすると、記載されている。ところが、特許文献1の図2におけるトランジスタ17,19のゲート・ソース間のバイアスは電圧VDDであるが、特許文献1の図4に於けるトランジスタ199はダイオード接続されており、そのゲート・ソース間電圧(V199)はほぼしきい値電圧Vthとなる。
即ち、特許文献1では、上記トランジスタ199のゲート・ソース間のバイアスが上記トランジスタ17,19のゲート・ソース間のバイアスVDDよりも小さいので、トランジスタ17,19と同じしきい値電圧Vthのシフトが起らず、その結果、しきい値電圧Vthのシフトに応じた高い電圧VDDを生成することができず、シフトレジスタが誤動作するという問題点がある。
本発明は上記の問題点を解決するためになされたものであり、しきい値電圧Vthのシフトに応じた高い電源電圧VDDAを生成可能なシフトレジスタ用の電圧発生回路、及び、当該電圧発生回路を有する表示装置の提供を、その目的としている。
本発明の主題は、そのしきい値電圧が電源電圧に基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに出力を非選択レベルに設定する出力プルダウントランジスタを有する単位シフトレジスタに於ける前記電源電圧を発生させるための電圧発生回路であって、前記出力プルダウントランジスタと同様にシフトし得るしきい値電圧を有する第1トランジスタを備えており、所定の周期で前記第1トランジスタの前記しきい値電圧を検知して、検知した当該しきい値電圧に応じた出力電圧を前記電源電圧として出力ノードより出力すると共に、前記所定の周期中、前記第1トランジスタの前記しきい値電圧の非検知時には、前記出力プルダウントランジスタの前記バイアス電圧に略等しい電圧を前記第1トランジスタのバイアスとして継続的に印加することを特徴とする。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
本発明の主題によれば、しきい値電圧シフトに応じた単位シフトレジスタの電源電圧を生成出来るので、しきい値電圧がシフトするトランジスタを持つ単位シフトレジスタの動作寿命を長くすることが出来ると言う効果がある。
以下、本発明の実施の各形態を図面に基づき説明する。尚、図中における同一符号は、同一または相当部分を示すものとする。
(実施の形態1)
図1は、表示装置のゲート線駆動信号G1〜G4を生成するシフトレジスタの概略構成図であり、当該シフトレジスタは、本実施の形態に係る電圧発生回路の出力電圧VDDAを、その電源電圧として用いる。図1のシフトレジスタは、単位シフトレジスタSR1〜SR4を4段分縦続接続して成る回路である。図1は、互いに逆相の2相クロック信号(C1,C2)で駆動されるシフトレジスタの例を示す。勿論、3相以上のクロックでシフトレジスタを駆動することも可能である。
図1は、表示装置のゲート線駆動信号G1〜G4を生成するシフトレジスタの概略構成図であり、当該シフトレジスタは、本実施の形態に係る電圧発生回路の出力電圧VDDAを、その電源電圧として用いる。図1のシフトレジスタは、単位シフトレジスタSR1〜SR4を4段分縦続接続して成る回路である。図1は、互いに逆相の2相クロック信号(C1,C2)で駆動されるシフトレジスタの例を示す。勿論、3相以上のクロックでシフトレジスタを駆動することも可能である。
図2は、3相のクロック信号(C1、C2、C3)で駆動されるシフトレジスタの構成例を示す。図4は、図2のシフトレジスタに於ける動作波形を示すタイミングチャートであり、その動作は特許文献1のシフトレジスタと同様である。
図1において、各段の単位シフトレジスタSR1〜SR4には、電源電圧VDD,VDDAと接地電圧VSSとが供給され、奇数段にはクロック信号C1が、偶数段にはクロック信号C2が各々入力される。
図3は、図1のシフトレジスタに於ける動作波形を示すタイミングチャートである。初段の単位シフトレジスタSR1の出力信号G1が次段の単位シフトレジスタSR2のGn−1入力端に入力され、単位シフトレジスタSR2の出力信号G2は、3段目の単位シフトレジスタSR3のGn−1入力端に入力されると同時に、単位シフトレジスタSR1のGn+1入力端にも入力される。各単位シフトレジスタSR1〜SR4の出力信号G1〜G4は、表示装置側の対応するゲート線の駆動信号である。初段の出力信号G1が出力される前に次段の出力信号G2は出力されないので、実際にはシフトレジスタの最終段まで動作する1回のダミー動作が行われる。初段の単位シフトレジスタSR1のGn−1入力端には、外部より開始信号INが入力される。
又、最終段での出力信号Gn+1を得るために、N+1段の単位シフトレジスタ(図示せず)がダミー段として設けられる。
図5は、N型のトランジスタ(a−SiTFT)を用いた単位シフトレジスタの回路例を示す図である(特許文献1に用いられている回路がベース)。尚、図5を含め本願においては、説明の都合上、低電位側の電源電圧を基準電位(接地電圧)VSSとしているが、実使用においては、画素に書込まれる電圧データの電位が基準となり、図5における高電位側の電源電圧VDDには正電圧(例えば17V)が、低電位側の電源電圧VSSには負電位(例えば−12V)が各々用いられる。
図6は、図5の単位シフトレジスタに於ける動作波形を示すタイミングチャートである。 図6は、図5の回路が非選択状態(Gn=L)から選択状態(Gn=H)になり、再び非選択状態(Gn=L)になることを示している。
非選択状態においては、出力ノードN3に接続された表示装置側のゲート線(図示せず)と絶縁膜(図示せず)を挟んで交叉するデータ線(図示せず)との間の寄生容量による容量結合ノイズ等を低減するために、出力ノードN3を、低インピーダンスでLレベルに維持する必要がある。若しゲート線上に正側ノイズが生じた場合には、ゲート線は選択状態に近づき、当該ゲート線で選択する画素に誤ったデータが書込まれる場合がある。
加えて、非選択状態においては、ノードN9をもLレベルに維持する必要性がある。非選択状態において、クロック信号CLKは繰り返し入力される。トランジスタQ1のドレイン(N4)とゲート(N9)間にはゲート電極部とドレイン電極部の重なりによって生じる比較的大きな寄生容量(図示せず)が存在しており、クロック信号CLKのLレベルからHレベルへのレベル変化時に、この変化分が当該寄生容量を介してゲート(N9)に結合する。若しノードN9のインピーダンスが高いと、ノードN9のレベルが高くなりトランジスタQ1がONする場合がある。非選択状態においてトランジスタQ1がONすると、図5の回路は選択状態に近づき、出力信号(第n行のゲート線の駆動信号)GnのLレベルが一定分上昇する。レベル上昇分が比較的小さくても、1フレーム間にこの動作が繰り返し行われることになるので、画素に書込まれたデータが徐々にデータ線にリークして、そのレベルが低下するという問題が起こる。従って、非選択状態においては、ノードN9をもLレベルに維持しなければならない。
図5及び図6において、電源電圧VDDAの値としては、両トランジスタQ2,Q4が所定のインピーダンスでONする電圧であれば、任意の電圧で良い。
図5の回路に於いて、初期状態として、ノードN8は電源電圧VDDAに、ノードN9は接地電圧VSSに設定される。
時刻t0で前段の単位シフトレジスタのゲート線駆動信号Gn−1がH(VDD)レベルになると、トランジスタQ6がONしてノードN8は接地電圧VSSになり、トランジスタQ4がOFFする。と同時に、ノードN9のレベルは、トランジスタQ3がONして、VDD−Vthになる。
時刻t1で、ゲート線駆動信号Gn−1がLレベル(VSS)となり、トランジスタQ6,Q3はOFFするが、ノードN8,N9のレベルは、それぞれのノードの寄生容量(図示せず)により保持される。
時刻t2で、クロック信号CLKがHレベル(VDD)になると、トランジスタQ1がONしているので、ノードN3(Gn)のレベルが上昇する。トランジスタQ1はONしているので、ゲート(N9)とトランジスタのチャネル間の容量(図示せず)によりクロック信号CLKがノードN9に容量結合して、ノードN9のレベルはクロック信号CLKのレベル上昇と共に上昇する。ノードN9の寄生容量値に比べて、トランジスタQ1のゲートとチャネル間の容量値が充分大きいので、ノードN9のレベルはクロック信号CLKのほぼ変化分(VDD)だけ上昇する。この結果、ノードN9のレベルは、VDD−Vth+VDD=2・VDD−Vthとなる。この電圧はトランジスタQ1を非飽和領域で動作させる条件を満たしているので、しきい値電圧降下は起こらず、ノードN3(Gn)のレベルは、クロック信号CLKのHレベルと同じ電源電圧VDDとなる(選択状態)。
時刻t3で、クロック信号CLKが基準電位VSSに降下すると、トランジスタQ1はONしているので、ノードN3はクロック信号CLKと同時に降下し、そのレベルは接地電圧VSSになる。ノードN9のレベルは、時刻t2と同じくクロック信号CLKと結合して変化するが、時刻t2の場合と逆の方向に変化し、VDD−Vthとなる。
時刻t4で、次段の単位シフトレジスタのゲート線駆動信号Gn+1がHレベル(VDD)になると、トランジスタQ5がONして、ノードN8が電源電圧VDDAとなる。この結果、トランジスタQ4がONしてノードN9が接地電圧VSSになる。同時に、トランジスタ(出力プルダウントランジスタ)Q2もONして、ノードN3のレベルも低インピーダンスのVSSレベルになる。
時刻t4以降、ゲート線駆動信号Gnの当該シフトレジスタは非選択状態になり、トランジスタQ2,Q4の各ゲートに正バイアス(VDDA)が継続的に加わる状態になり、既述した通り、しきい値電圧Vthのシフトが起こる。
しきい値電圧Vthのシフト量(ΔVth)とゲートバイアスとの関係は、以下の式(1)で表される。
(1)式において、Aは係数を、VGSはトランジスタのゲート・ソース間電圧を、Vthはしきい値電圧を、各々表す。
(1)式より、しきい値電圧Vthのシフトはゲートのバイアス電圧が大きい程起こりやすいことが理解される。従って、しきい値電圧Vthのシフト量を少なくするには、バイアス電圧VGSを小さく設定すれば良い。
他方、前述の通り、トランジスタQ2はノードN3に接続されたゲート線の非選択時にONとなりゲート線のレベルをLレベル(VSS)にするが、そのON抵抗が高くなると、ゲート線と結合するノイズを低減できなくなり、画素トランジスタがONする程度までゲート線のレベルが上昇して表示不具合が起こる。ゲート線の非選択時、トランジスタQ2は非飽和領域で動作しており、そのON抵抗は以下の式で表される。トランジスタQ2に流れる電流は、以下の式(2)で表される。
ここで、VGSはトランジスタQ2のゲート・ソース間電圧、VDSはトランジスタQ2のドレイン・ソース間電圧(ゲート線電圧)、βはトランジスタQ2の電流増幅係数である。(2)式より、
トランジスタQ2のON抵抗RONは
(3)式より、
ここで、B=1/βである。
ドレイン・ソース間電圧VDSは、ゲート線に正極性ノイズが加わった場合、トランジスタQ2の導通により制御されたゲート線の電圧に相当する。
通常、VGS−Vth>>VDSなので、(4)式は以下の(5)式の様になる。
(5)式より、ON抵抗RONを一定にするためには、VGS−Vthを一定にすれば良いということになる。
(1)式及び(5)式より、ゲート・ソース間電圧VGSの初期値を小さくしておいて、しきい値電圧Vthのシフト分だけゲート・ソース間電圧VGSを大きくしてVGS−Vthを一定にすれば、トランジスタQ2のON抵抗RONを長時間一定に出来るということになる。
本発明では、駆動初期のバイアスをトランジスタのONに必要な最低限程度の値にしておいて、しきい値電圧Vthのシフトが起り難い状態にしておく。この条件でのしきい値電圧Vthのシフト量を検知して、しきい値電圧Vthのシフト量に応じてバイアス量をその分だけ増大させる電圧発生回路を提供することを、その目的としている。
つまり、(1)式におけるVGS−Vthの項を必要最小限の値にしておく。この値をバイアス電圧VBとすると、しきい値電圧Vthがシフトしてもバイアス電圧VBの値が一定となるように制御し、(4)式の括弧内のVGS−Vth(=VB)が一定となる様にして、トランジスタQ2がONしている時間を長くすることを、目的としている。
いま、初期のゲート・ソース間電圧VGS、しきい値電圧Vth及びバイアス電圧VBをそれぞれVGS0、Vth0、VB0とすると、
しきい値電圧の初期値Vth0がシフトして値Vthになったとすると、その変化分ΔVthは、
この時のバイアス電圧をVBとすると、
つまり、バイアス電圧VBが変化分ΔVth分だけ小さくなる。
仮に、(8)式においてゲート・ソース間電圧VGSを変化分ΔVth分だけ増加させると、
つまり、バイアス電圧VBは変化しないことになる。この結果、(5)式も変化しないので、トランジスタQ2のON抵抗も変化しない。
図7は、本実施の形態に係るVDDA電圧発生回路を示す。同回路の出力電圧VDDAは、例えば図5に示すシフトレジスタのQ2、Q4のゲートをバイアスする電源電圧VDDAとして用いられる。図7の回路は、しきい値電圧Vthを検知して、当該しきい値電圧Vthのシフト量に応じて出力電圧VDDAを相当分シフトする電圧発生回路である。図7において、(第1)トランジスタQMは、しきい値電圧Vthのシフトを検知するための非晶質シリコン薄膜トランジスタであり、上記シフトレジスタと同一の絶縁基板(例えばガラス)上に形成される。
トランジスタQM以外の抵抗素子(R1,R2)、スイッチ素子(SW1,SW2,SW3)、定電圧回路(Vc)、オペアンプ(OPA)、及び容量素子(Cs)は、例えば単結晶シリコン基板上に形成されたトランジスタあるいはいわゆるディスクリート素子等であり、上記薄膜トランジスタQMとは別に形成される。
図7において、第1スイッチSW1は、トランジスタQMをダイオード接続するためにトランジスタQMのドレインとゲートとの間に設けられたスイッチ素子である。第2スイッチSW2は、トランジスタQMがバイアスされている間にトランジスタQMのドレイン・ソース間に流れる電流を遮断するためのスイッチ素子である。当該電流を遮断できるのであれば、スイッチ素子SW2は、ノードN4と定電圧回路Vcとの間、抵抗素子R2とノードN4との間、電源ノードVCCとR2との間のいずれに接続されても良い。第3スイッチSW3は、ノードN4に出力された電圧をオペアンプの非反転入力ノードN5に伝達して保持するためのスイッチ素子である。本例では、スイッチ素子SW1〜SW3は同一の制御信号SETで制御されているが、以下で述べる動作が満足されるならば、各スイッチ素子SW1〜SW3の制御信号は異なったタイミングの信号であっても良い。
尚、抵抗素子R2の抵抗値が大きく、抵抗素子R2で消費される電力が小さい場合には、第2スイッチSW2を設けなくても良い。
定電圧回路Vcは、ノードN3の電圧よりもノードN4の電圧を一定レベル高くするための定電圧生成回路であり、その詳細は後述する。
オペアンプOPAは、出力ノードと反転入力ノードとが接続された電圧フォロワモードで動作し、ノードN5の電圧と同じ電圧値の電圧VDDAを低インピーダンスで出力ノードN6に出力する。オペアンプOPAは、高インピーダンスの入力ノードN5と低インピーダンスの出力ノードN6との間でインピーダンス変換回路として働いており、この機能を実現できる回路(素子)があれば、オペアンプOPAを用いなくても良い。例えば、後述する様に、ソースフォロワ回路をインピーダンス変換回路として用いても良い。
容量素子Chは、ノードN5に取り込まれた電圧レベルを所定期間保持するための容量素子である。ノードN5の寄生容量等によりその電圧レベルが保持される場合には、容量素子Chは必ずしも必要ではない。
容量素子Csは、ノードN6(VDDA)に負荷電流が流れた時、オペアンプOPAの出力インピーダンスに起因する瞬時電圧降下を防止するための電圧安定化容量素子である。但し、負荷電流が小さい時には、容量素子Csは必ずしも必要ではない。
抵抗素子R1は、トランジスタQMのゲートに電圧VDDA電圧を伝達すると共に、トランジスタQMがダイオード接続された時にノードN2のレベルをしきい値電圧Vthに設定する。このため、トランジスタQMのON抵抗に比べて、抵抗素子R1は充分大きな抵抗値に設定されている。
抵抗素子R2は、抵抗素子R1と同様、トランジスタQMがダイオード接続された時にノードN2のレベルをしきい値電圧Vthに設定する。従って、トランジスタQMのON抵抗に比べて、抵抗素子R2は充分大きな抵抗値に設定されている。抵抗素子R2はノードN4に所定の電圧を生成する電流を流すことができれば良く、抵抗素子R2の代わりに、電流源を用いても良い。
図7の回路は、以下の様に動作する。図8を参照して、その動作を説明する。
制御信号SETがLレベルにある時、スイッチ素子SW1、SW2、SW3は全てOFF状態にある。この時、トランジスタQMのゲート(N1)電圧はVDDA、ドレイン(N2)電圧は0V、ソース(接地)電圧は0Vであり、トランジスタQMは図5のシフトレジスタのトランジスタQ2、Q4と同じバイアス状態に設定され、トランジスタQMのしきい値電圧Vthはシフトする状態にある。電圧VDDAはノードN5に保持された電圧によって設定されるが、ノードN5の電圧はノードN5の保持容量Chに保持された電圧であるので、リーク電流により時間と共に失われそのレベルが低下し、その結果、電圧VDDAのレベルも低下する。これを防止するために、制御信号SETが一定周期TでHレベルに立ち上がる。
制御信号SETがHレベルになり、スイッチ素子SW1、SW2がONすると、トランジスタQMはダイオード接続され、抵抗素子R1,R2を介してトランジスタQMに所定周期で電流が流れるが、抵抗素子R1,R2の抵抗値はトランジスタQMのON抵抗に比べて充分高く設定されているので、ノードN2(=N3)のレベルはトランジスタQMのしきい値電圧Vthとなる。このレベルは、定電圧回路の電圧Vc分レベルアップされてノードN4に出力される。つまり、
この時スイッチ素子SW3もONしているので、ノードN5のレベルはVth+Vcとなり、オペアンプOPAの出力電圧VDDAはVth+Vcとなる。尚、図8では、トランジスタQMのしきい値電圧Vthの初期値は電圧Vth1にあるものとして、この段階での出力電圧VDDAはVth1+Vcにあるものとして表されている。
制御信号SETがLレベルになると、ノードN5にはVth+Vcのレベルの電圧が保持される。他方、スイッチ素子SW2がOFFとなり、電源ノードVCCからの電流が遮断されるので、ノードN4のレベルはVCCまで上昇する。
以下、ノードN5のレベルが殆ど低下しない周期Tで制御信号SETを繰り返しHレベルにすることで、出力電圧VDDAのレベルをVth+Vcに保つことが出来る。
以下の動作を続けると、トランジスタQMのゲートバイアスによりしきい値電圧Vthが上昇するが、制御信号SETがHレベルになる時、ノードN5には(10)式で示される電圧が入力されるので、オペアンプOPAの出力(N6)にはしきい値電圧Vthのシフトを反映した電圧が出力される。この点に関して、図8では、しきい値電圧Vthが初期値Vth1から値Vth2(>Vth1)に上昇するものとして、当該しきい値電圧Vthのシフトを反映した出力電圧Vth2+VcがノードN6に出力される状態が示されている。
この出力電圧VDDAを図5の単位シフトレジスタの電源電圧として用いることにより、しきい値電圧Vthがシフトしても、トランジスタQ2,Q4を一定バイアスVBでONさせることができるので、単位シフトレジスタを長時間動作させることができる(シフトレジスタの動作の長寿命化)。
(実施の形態2)
図9は、本実施の形態に係る単位シフトレジスタ用電圧発生回路の構成例を示す回路図である。図9に示す本電圧発生回路は、図7の電圧発生回路に於ける抵抗素子R1の替わりに、第4のスイッチとして、スイッチ素子SW4を用いる点を、その特徴点とする。その他の点は、実施の形態1の場合と同様である。図9の本回路では、図7の抵抗素子R1に流れる電流を無くすことができるので、低消費電力化を図ることが可能である。
図9は、本実施の形態に係る単位シフトレジスタ用電圧発生回路の構成例を示す回路図である。図9に示す本電圧発生回路は、図7の電圧発生回路に於ける抵抗素子R1の替わりに、第4のスイッチとして、スイッチ素子SW4を用いる点を、その特徴点とする。その他の点は、実施の形態1の場合と同様である。図9の本回路では、図7の抵抗素子R1に流れる電流を無くすことができるので、低消費電力化を図ることが可能である。
加えて、直接に出力電圧VDDAをトランジスタQMのゲートに入力するので、時間遅れなく出力電圧VDDAをトランジスタQMのゲートに入力することができるので、バイアス精度を高めることが出来る。
但し、図9の回路では、制御信号SETと逆相の制御信号/SETが必要となる。
図9の回路では、制御信号/SETがHレベルの期間、スイッチ素子SW4がONし、トランジスタQMのゲートに出力電圧VDDAが入力され、トランジスタQMは出力電圧VDDAにバイアスされる(この時、制御信号SETはLレベルにある)。
制御信号/SETがLレベルになると、スイッチ素子SW4がOFF状態となり、トランジスタQMのゲートと出力電圧VDDAとが分離される。この時、ほぼ同時に制御信号SETがHレベルとなり、以下、既述した実施の形態1と同じ動作が行われ、ノードN5に、その時のトランジスタQMのしきい値電圧Vthに定電圧Vcを加えた電圧Vth+VcがノードN5に書き込まれ、出力電圧VDDAとしてノードN6に出力される。
再び制御信号/SETがHレベルになると、スイッチ素子SW4がONして、上記VDDAでトランジスタQMのゲートが再びバイアスされる(制御信号SETはLレベル)。
(実施の形態3)
本実施の形態は、既述した電圧発生回路に於ける定電圧回路の構成例に関する。即ち、図10は、図7又は図9の定電圧回路の具体例を示す。
本実施の形態は、既述した電圧発生回路に於ける定電圧回路の構成例に関する。即ち、図10は、図7又は図9の定電圧回路の具体例を示す。
図10の(a)は、ツェナーダイオードD1をノードN3とノードN4との間に接続して定電圧回路を構成した例であり、そのブレークダウン電圧が既述した定電圧Vcとなる。
図10の(b)は、ノードN3とノードN4との間にn個(任意の数)のダイオードを直列接続して定電圧回路を構成した例であり、各ダイオードの順方向電圧降下(Vf)を利用している。Vc≒n・Vfとなる。
図10の(c)は、ノードN3とノードN4との間にダイオード接続されたn個(任意の数)の電界効果トランジスタを直列接続して定電圧回路を構成した例であり、各トランジスタのしきい値電圧をVTとすると、Vc≒n・VTとなる。
(実施の形態4)
図11は、本実施の形態に係る単位シフトレジスタ用電圧発生回路の構成例を示す回路図である。
図11は、本実施の形態に係る単位シフトレジスタ用電圧発生回路の構成例を示す回路図である。
図11の回路構成は、この発明に係る電圧発生回路が適用される表示装置のコストを低減するために、当該電圧発生回路の素子を表示装置側の表示素子と同じ絶縁基板(ガラス)上に形成する場合の例を示す。図11においては、抵抗素子R1,R2,R3、出力電圧安定化容量Cs以外の回路部品は、全て上記絶縁基板上に、表示素子と同時に形成される。
図11では、図7におけるスイッチ素子SW1〜SW3に対応するものとして、それぞれトランジスタ(a−SiTFT)QS1,QS2,QS3が用いられ、図7の定電圧回路としては、ダイオード接続され且つノードN3とノードN4間で直列接続されたトランジスタ(a−SiTFT)QC1,QC2が用いられ、インピーダンス変換回路としては、ソースフォロワ動作をするトランジスタ(a−SiTFT)Q0が用いられ、保持容量Chとしては、表示素子中の画素の保持容量と同一構造の容量が用いられている。
図11の回路は以下の様に動作する。図12の波形図を参照して、制御信号SET(周期T)がLレベルの時、トランジスタQS1,QS2,QS3はOFF状態にある。この時、トランジスタQMのゲート(N1)電圧はVDDA、ドレイン(N2)電圧は0V、ソース(接地)電圧は0Vであり、トランジスタQMは図5のシフトレジスタのトランジスタQ2,Q4と同じバイアス状態に設定され、トランジスタQMのしきい値電圧(Vth1とする)がシフトする状態にある。出力電圧VDDAの値はノードN5に保持された電圧によって設定されるが、ノードN5の電圧はノードN5の保持容量Chに保持された電圧であるので、リーク電流により時間と共に失われ、そのレベルが低下する。その結果、出力電圧VDDAのレベルも低下する。これを防止するために、制御信号SETが一定周期TでHレベルとなる。
制御信号SETがHレベルとなり、トランジスタQS1,QS2がONすると、抵抗素子R1,R2を介してトランジスタQMに所定周期で電流が流れるが、抵抗素子R1,R2の抵抗値はトランジスタQMのON抵抗に比べて充分高く設定されているので、ノードN2(=N3)のレベルはトランジスタQMのしきい値電圧Vth1となる。このレベルは、トランジスタQC1,QC2で構成される定電圧回路の電圧Vc分だけレベルアップされてノードN4に出力される。定電圧回路のトランジスタQC1,QC2のON抵抗値は抵抗素子R2の抵抗値に比べて十分低く設定されており、ドレイン・ソース間電圧がそれぞれトランジスタQC1,QC2のしきい値電圧となる。つまり、ゲート(ドレイン)・ソース間電圧がしきい値電圧となる。
その結果、(1)式より、トランジスタQC1,QC2のしきい値電圧シフトは起こらない。従って、トランジスタQC1,QC2のしきい値電圧は初期値(Vth0)から変わらず、ノードN3とノードN4間の電圧は常に2・Vth0となる。この結果、ノードN4の電圧はVth1+2・Vth0となる。
トランジスタQ0は、ソースフォロワ動作を行う。ソースフォロワ動作では、直流的な負荷電流が流れない場合、トランジスタQ0のゲート・ソース間電圧はほぼしきい値電圧(Vth0)となるので、トランジスタQ0に於ける、しきい値電圧(Vth0)のシフトは起こらない。抵抗素子R3はトランジスタQ0のON抵抗値に比べて十分に高い抵抗値を有する抵抗素子であって、トランジスタQ0のソース・ドレイン間のリーク電流によるノードN6の電圧上昇を防止するためのものである。なお、抵抗素子R3は、同じ電流値の定電流回路で構成されても良い。
図11の回路では、抵抗素子R3の電流を除き、直流的な負荷電流は流れない。
制御信号SETがLレベルになると、ノードN5にはノードN4のレベルが保持される。
ノードN5の電圧はノードN4の電圧と等しくなるので、出力電圧VDDAは以下の式で表される。
以下の動作を続けると、トランジスタQMのゲートバイアスにより、トランジスタQMのしきい値電圧が上昇するが、制御信号SETがHレベルになる時、ノードN5には(11)式で示される電圧が入力されるので、出力(N6)にはしきい値電圧のシフトを反映した電圧Vth2+Vth0が出力される。
(実施の形態5)
しきい値電圧のシフトはゲートバイアスの印加と停止とを繰り返すことで緩和されることが、非特許文献1の論文で報告されている。
しきい値電圧のシフトはゲートバイアスの印加と停止とを繰り返すことで緩和されることが、非特許文献1の論文で報告されている。
つまり、図5の出力プルダウントランジスタQ2に代えて、図13に示す様に出力プルダウントランジスタを2個(Q2L、Q2R)並列に設け、それらのトランジスタQ2L、Q2Rのゲート電圧を図14に示す様に時間T1で交互にバイアス有り(VDDA)とバイアス無し(VSS)の状態にすることにより(このときの図13のゲート線は接地電圧VSSに維持されている)、出力プルダウントランジスタのしきい値電圧のシフトが緩和される(トランジスタQ4についても同じ)。
図15は、上記の動作を行うシフトレジスタのブロック図を示す。同じタイミングの制御信号CNTがシフトレジスタに入力される。
図16は、トランジスタQMのゲートが上記の様にバイアスされる場合の、本実施の形態に係る電圧発生回路の構成例を示す図である。図16では、図9におけるノードN1が出力電圧VDDAでバイアスされる替わりに、制御信号CNTのレベルシフトを行い、スイッチ素子SW4の制御信号/SETがHレベルにある期間において、制御信号CNTのレベルがHレベルの場合に出力電圧VDDAをトランジスタQMのゲートに印加してトランジスタQMを正バイアスし、他方、制御信号CNTのレベルがLレベルの場合には接地電圧VSSの信号をトランジスタQMのゲートに与えている。これにより、トランジスタQMのゲートが、図13のトランジスタQ2L、Q2Rと同じバイアス状態になる。もし、制御信号CNTのHレベルとLレベルとがトランジスタQ2L,Q2Rのゲートバイアスと同じレベルであれば(図14参照)、図16においてレベルシフタは不要となり、制御信号CNTを、スイッチ素子SW4を介して、トランジスタQMのゲートに直接に入力する様にしても良い。トランジスタQMのしきい値電圧の検知方法及び出力電圧VDDAの生成は実施の形態1で既述した通りであり、その動作説明を割愛する。
(実施の形態6)
図17は、他の単位シフトレジスタ(公知)の構成例を示す図である。図17の単位シフトレジスタの動作については、後述する。
図17は、他の単位シフトレジスタ(公知)の構成例を示す図である。図17の単位シフトレジスタの動作については、後述する。
図17の単位シフトレジスタでは、出力プルダウン用トランジスタQ2のゲート電圧(ノードN8の電圧)は、電圧VDDAからトランジスタQ5のしきい値電圧Vth0分だけ低下した電圧VDDA−Vth0となる。
図18は、図17の単位シフトレジスタに対応した電圧発生回路の構成例を示す図である。図18の回路が図7の回路と相違する点は、本電圧発生回路の出力(ノード6)と抵抗素子R1との間にダイオード接続されたトランジスタQ8が接続されている点にある。ノードN10と接地電圧VSSとの間に接続された高抵抗値の抵抗素子R4は、トランジスタQ8のドレイン・ソース間のリーク電流によるノードN10の電圧上昇を低下させるためのものである。抵抗素子R4はトランジスタQ8のON抵抗に比べて十分に高い抵抗値を有するので、ノードN10のレベルはほぼVDDA−Vth0となる。
この結果、トランジスタQMのゲートに、図17のトランジスタQ2のゲート電圧に略等しいVDDA−Vth0の電圧が与えられることとなり、図17の回路に図18の回路を適用する場合には、実施の形態1と同様な動作を実現出来る。
参考として、図17の単位シフトレジスタの動作を簡潔に記載すれば、次の通りとなる。
ある時刻t0で信号Gn+1のレベルが0VからVDDになると、トランジスタQ7がONしてノードN9のレベルが下がる。すると、トランジスタQ6がOFFするため、ノードN8はVDDA−Vth0のレベルになり、それによりトランジスタQ4がONしてノードN9はVSSになる。その結果、トランジスタQ1がOFF、トランジスタQ2がONの状態になるので出力端子N3はVSSとなり、ゲート線は低インピーダンスの非活性状態(非選択状態)になる。
次の時刻t1で信号Gn+1がVSSに戻ると、トランジスタQ7はOFFになるが、トランジスタQ4はON、トランジスタQ6はOFFのままなので、ノードN9はVSS、ノードN8はVDDA−Vth0のレベルから変わらない。
次の時刻t2で、入力端子N5に信号Gn−1が入力され、当該入力端子N5のレベルがVDDになると、トランジスタQ3がONとなりノードN9のレベルが上昇する。すると、トランジスタQ6がONしてノードN8はVSSになり、それによりトランジスタQ2,Q4はOFFするので、ノードN9はVDD−Vthのレベルになる。
次の時刻t3で入力端子N5がVSSに戻ると、トランジスタQ3はOFFになるが、トランジスタQ4,Q7もOFFであるので、ノードN9はフローティングになる。ノードN9にリーク電流は殆ど生じず、ノードN9のレベルは確実にVDD−Vthのまま保持される。
次の時刻t4で、端子N4のクロック信号CLKがVSSからVDDになると、トランジスタQ1のゲート・チャネル間容量による容量結合により、当該ゲートのレベルはクロック信号CLKの上昇に伴って上昇し、ノードN9は2×VDD−Vthのレベルにまで昇圧される。出力端子N3はクロック信号CLKの立ち上がりに追随してVDDのレベルになり、それによりゲート線が活性化される。
次の時刻t5でクロック信号CLKがVSSになると、ノードN9のリーク電流は殆ど生じていないため、このときまでノードN9のレベルは2×VDD−Vthに保たれており、出力端子N3のレベルはクロック信号CLKに追随して下降しVSSになる。それ以降は上記の動作を繰り返す。
(まとめ)
上記の各実施の形態の記載より、本発明に係る電圧発生回路は、そのしきい値電圧Vthが電源電圧VDDAに基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに単位シフトレジスタの出力N3を非選択レベルに設定する出力プルダウントランジスタQ2を有する単位シフトレジスタに於ける上記電源電圧VDDAを発生させるための回路である。そして、本発明に係る電圧発生回路は、出力プルダウントランジスタQ2と同様にシフトし得るしきい値電圧Vthを有する第1トランジスタQMを備えており、所定の周期T(即ち、周期T中、制御信号SETがHレベルにある期間)で第1トランジスタQMのしきい値電圧Vthを検知して、検知した当該しきい値電圧Vthに応じた出力電圧を上記電源電圧VDDAとして出力ノードN6より出力する。しかも、本発明に係る電圧発生回路は、所定の周期T中、第1トランジスタQMのしきい値電圧Vthの非検知時(即ち、制御信号SETがLレベルにある期間)には、出力プルダウントランジスタQ2のバイアス電圧(VDDA又はVDDA−Vth0)に略等しい電圧を第1トランジスタQMのバイアスとして継続的に印加する。ここで、「継続的に」とは、期間中に常にバイアスされている状態のみならず、期間中にバイアス有りの状態とバイアス無しの状態とが引き続く場合(例えば実施の形態5の場合)をも含む概念である。又、「電流制限素子」には、抵抗素子R2の他に、それに代わる定電流トランジスタも含まれる。
上記の各実施の形態の記載より、本発明に係る電圧発生回路は、そのしきい値電圧Vthが電源電圧VDDAに基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに単位シフトレジスタの出力N3を非選択レベルに設定する出力プルダウントランジスタQ2を有する単位シフトレジスタに於ける上記電源電圧VDDAを発生させるための回路である。そして、本発明に係る電圧発生回路は、出力プルダウントランジスタQ2と同様にシフトし得るしきい値電圧Vthを有する第1トランジスタQMを備えており、所定の周期T(即ち、周期T中、制御信号SETがHレベルにある期間)で第1トランジスタQMのしきい値電圧Vthを検知して、検知した当該しきい値電圧Vthに応じた出力電圧を上記電源電圧VDDAとして出力ノードN6より出力する。しかも、本発明に係る電圧発生回路は、所定の周期T中、第1トランジスタQMのしきい値電圧Vthの非検知時(即ち、制御信号SETがLレベルにある期間)には、出力プルダウントランジスタQ2のバイアス電圧(VDDA又はVDDA−Vth0)に略等しい電圧を第1トランジスタQMのバイアスとして継続的に印加する。ここで、「継続的に」とは、期間中に常にバイアスされている状態のみならず、期間中にバイアス有りの状態とバイアス無しの状態とが引き続く場合(例えば実施の形態5の場合)をも含む概念である。又、「電流制限素子」には、抵抗素子R2の他に、それに代わる定電流トランジスタも含まれる。
(付記)
尚、既述した各実施の形態では電圧VDDAが正の場合について説明したが、電圧VDDAが負の場合でももちろん本発明を適用可能である。この場合、トランジスタの極性は逆になる。
尚、既述した各実施の形態では電圧VDDAが正の場合について説明したが、電圧VDDAが負の場合でももちろん本発明を適用可能である。この場合、トランジスタの極性は逆になる。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
本発明に係る電圧発生回路は、液晶表示装置や有機EL表示装置等の表示装置に於けるゲート線駆動用のシフトレジスタの電源回路として利用可能である。
QM 第1トランジスタ(非晶質シリコン薄膜トランジスタ)、SET 制御信号、SW1,SW2,SW3 スイッチ、Vc 定電圧、OPA オペアンプ、VDDA 電源電圧、Vth,Vth1,Vth2 閾値電圧、Q1〜Q7 トランジスタ(非晶質シリコン薄膜トランジスタ)、SR1〜SR4 単位シフトレジスタ。
Claims (6)
- そのしきい値電圧が電源電圧に基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに出力を非選択レベルに設定する出力プルダウントランジスタを有する単位シフトレジスタに於ける前記電源電圧を発生させるための電圧発生回路であって、
前記出力プルダウントランジスタと同様にシフトし得るしきい値電圧を有する第1トランジスタを備えており、
所定の周期で前記第1トランジスタの前記しきい値電圧を検知して、検知した当該しきい値電圧に応じた出力電圧を前記電源電圧として出力ノードより出力すると共に、
前記所定の周期中、前記第1トランジスタの前記しきい値電圧の非検知時には、前記出力プルダウントランジスタの前記バイアス電圧に略等しい電圧を前記第1トランジスタのバイアスとして継続的に印加することを特徴とする、
電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記しきい値電圧の前記非検知時に前記第1トランジスタに印加される前記バイアス電圧の値は、前記出力ノードより出力する前記出力電圧に略等しい電圧であることを特徴とする、
電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記しきい値電圧の前記非検知時に前記第1トランジスタに印加される前記バイアス電圧の値は、前記出力ノードより出力する前記出力電圧よりも小さい電圧に略等しい電圧であることを特徴とする、
電圧発生回路。 - 請求項1記載の電圧発生回路であって、
低電圧源と高電圧源との間に、前記しきい値電圧の検知時にはダイオード接続される前記第1トランジスタと、定電圧回路と、電流制限素子とが、この順序で直列に接続されており、
前記電流制限素子と前記定電圧回路との接続ノードのインピーダンス変換を行い、その出力信号を前記出力ノードに出力するインピーダンス変換回路を更に備えており、
前記第1トランジスタ、前記定電圧回路を構成するトランジスタ及び前記インピーダンス変換回路を構成するトランジスタの全ては、非晶質シリコン薄膜トランジスタであって、且つ、表示素子と同じ絶縁基板上に形成されていることを特徴とする、
電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記出力プルダウントランジスタが、互いに並列接続され且つ当該単位シフトレジスタの前記非選択状態においてある周期で交互にバイアス有り状態とバイアス無し状態とに制御される2個のトランジスタによって構成される場合には、
前記第1トランジスタは、前記しきい値電圧の前記非検知の期間中、前記出力プルダウントランジスタの前記バイアス電圧に略等しい前記電圧がバイアスされる状態と、当該電圧がバイアスされない状態とを有することを特徴とする、
電圧発生回路。 - 行列状に構成された表示素子を含む複数の画素と、
請求項1記載の前記電圧発生回路と、
請求項1記載の前記単位シフトレジスタを複数個有し、前記表示素子の行を選択する行選択回路とを備えることを特徴とする、
表示装置。
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-
2005
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