JP5431624B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)などの半導体記憶装置に関し、更に詳しくは、並列的にデータを読み出してテストするいわゆるパラレルテスト技術に関する。

従来、複数のバンクから構成された半導体記憶装置があり、この種の半導体記憶装置として例えばＳＤＲＡＭが知られている。この種の半導体記憶装置では、各バンクは独立したメモリとして機能するが、データ用の外部端子（データ端子）は、各バンクで共通に使用されるようになっている。例えば４つのバンクから構成されたＳＤＲＡＭでは、各バンクが１６ビットデータを入出力可能なように構成されていても、外部端子数の制約により、データ用の外部端子として１６ビット分しか設けられていない。

従ってこの場合、テスト時に４バンク分の６４ビットデータを１６ビット分のデータ端子を介して外部に読み出そうとすると、４回に分けてデータの読み出し行う必要があり、テストに時間を要する。
そこで、一般には、半導体記憶装置の内部に、各バンクから読み出されたデータをデータ端子数に応じたビット幅に圧縮するためのデータ圧縮回路を設けておき、いわゆるパラレルテストにより各バンクを同時に活性化し、各バンクから並列的に読み出されたデータをデータ圧縮回路により圧縮して外部に出力する。これにより、バンク構成の半導体記憶装置のテスト効率を改善している。

発明が解決しようとする課題

しかしながら、上述の従来技術にかかる半導体記憶装置によれば、パラレルテスト時に、全バンクを同時に活性化して各バンクから並列的にデータを読み出すと、センスアンプの一斉動作に起因して、内部ノイズや電源のピーク電流が増えるという問題がある。

このため、パラレルテストのリード動作時に、外部からロウアドレスを取り込んでからカラムアドレスを取り込むまでのタイミングを規定するラス（ＲＡＳ）・カス（ＣＡＳ）・ディレイ時間（ｔＲＣＤ）に余裕を持たせ、内部ノイズが低減した後にセンスアンプを動作させる必要が生じる。この結果、テストサイクルがながくなり、テストに時間を要するという問題がある。

また、全バンクを並列的に動作させると、消費電流のピーク値が増える。特に多数のデバイスを被試験対象とするバーンインテストなどでは深刻となる。すなわち、バーンインテストでは、被試験対象の多数の半導体記憶装置に所定の試験信号を共通に印加して並列動作させるため、バーンインテスト装置の電源電流供給能力を越えるピーク電流が発生する場合があるという問題がある。

この発明は、上記事情に鑑みてなされたもので、いわゆるパラレルテストにおいて、センスアンプ動作に起因するノイズおよびピーク電流の発生を抑制することのできる半導体記憶装置を提供することを目的とする。

課題を解決するための手段

【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。すなわち、この発明にかかる半導体記憶装置は、行方向と列方向に分割された複数の領域を含むメモリセルアレイと、前記メモリセルアレイの行方向に配線された複数のメインワード線と、前記メインワード線に従属して選択され前記列方向の複数の領域に対応づけて分割された複数のサブワードドライバに接続する複数のサブワード線と、前記メモリセルアレイの列ごとに設けられた複数のセンスアンプと、を含み、通常の動作モード時に、前記メモリセルアレイの同一行に属する前記列方向の複数の領域毎の複数のサブワード線がそれぞれ選択されると共に、対応する前記列方向の複数の領域毎の前記複数のセンスアンプがそれぞれ動作するように構成された半導体記憶装置において、テストモードの時に、前記列方向の複数の領域を選択する外部信号に基づき、前記同一行に属する前記複数のサブワード線と前記複数のセンスアンプとをそれぞれ対応づけて、前記複数のサブワード線の一部と前記複数のセンスアンプの一部とを選択的に非活性状態とするセンスアンプ非活性化制御系を備え、前記センスアンプ非活性化制御系は、前記テストモードを示すテスト信号と前記外部信号から、前記列方向の複数の領域を選択する第１の信号を出力する、センスアンプ活性化制御回路と、それぞれが前記第１の信号を受け、前記列方向の複数の領域にそれぞれ含まれる前記複数のサブワードドライバを選択する第２の信号を出力する第１のドライバ、及び前記列方向の複数の領域にそれぞれ含まれる前記複数のセンスアンプを選択する第３の信号を出力する第２のドライバを含み、前記センスアンプ活性化制御回路は、前記テストモードの時、前記第１と第２のドライバによって、前記通常の動作モード時に活性化する前記複数の領域の数よりも少ない数の前記複数の領域を活性する、ことを特徴とする。

この構成によれば、テスト時に、外部信号に基づいて、例えば読み出し対象外の領域に設けられたセンスアンプ（複数のセンスアンプの一部）が非活性状態に制御される。これにより、活性状態に制御されるセンスアンプの個数が低減される。また、このとき、非活性状態に制御されるセンスアンプが設けられた領域のサブワード線も非活性状態に制御されるので、この非活性状態に制御されたセンスアンプに接続されるメモリセルのデータが保護される。したがって、この構成によれば、テストの対象とされる領域に応じて外部信号を設定すれば、テストモードにおいて、データの破壊を伴うことなく、活性状態に制御されるセンスアンプの個数を低減させることができ、したがって、センスアンプの動作に起因したノイズやピーク電流の発生を抑制することが可能となる。

ここで、前記半導体記憶装置において、前記センスアンプ非活性化制御系は、例えば、前記領域ごとに設けられた一群のセンスアンプを単位として、前記複数のサブワード線と複数のセンスアンプを活性化する半導体装置の外部から供給されるコマンドに対応して、前記複数のサブワード線の一部と前記複数のセンスアンプの一部とを選択的に非活性状態とする、ことを特徴とする。

また、前記半導体記憶装置において、前記センスアンプ非活性化制御系は、例えば、前記複数の領域のうち、隣接する２つの領域にわたって設けられたサブワード線を選択するする動作において、前記複数のサブワード線の一部と前記複数のセンスアンプの一部とを選択的に非活性状態とする、ことを特徴とする。この構成によれば、例えば、隣接する２つの領域にわたって設けられたサブワード線を非活性状態とする。そして、このサブワード線の選択する動作において、非選択状態とされたサブワード線が設けられた２つの領域のセンスアンプを非活性状態とする。ここで、サブワード線の選択は、２つの領域にわたって設けられたサブワード線を単位として行われるので、サブワード線を選択的に駆動するための回路が隣接する２つの領域で共有されている場合に一部のセンスアンプを非活性状態に制御することが可能となる。

さらに、前記半導体記憶装置において、前記センスアンプ活性化制御回路は、例えば、前記テスト信号と前記外部信号を入力する論理ゲートを含む、ことを特徴とする。

さらにまた、前記半導体記憶装置において、前記論理ゲートは、更に、前記複数のサブワード線を選択するアドレスを入力する、ことを特徴とする。

さらにまた、前記半導体記憶装置において、例えば、前記コマンドは、少なくとも前記メインワード線を選択するロウアドレスの入力タイミングと同一タイミングで前記外部信号を取り込む、ことを特徴とする。これにより、動作サイクルを延ばすことなく、センスアンプの非活性状態を制御することが可能となる。さらにまた、前記半導体記憶装置において、例えば、前記メモリセルアレイは複数のメモリセルを含み、前記通常の動作モード時に入出力データの一部のビットをマスクするデータマスク用の信号が割り付けられた外部端子を介して、前記外部信号を取り込む、ことを特徴とする。これにより、外部端子を増設することなくセンスアンプの非活性状態を制御することが可能となる。

以下、図面を参照して、この発明の形態の形態を説明する。
＜実施の形態１＞
図１に、この発明の実施の形態１にかかる半導体記憶装置の全体構成例を概略的に示す。この半導体記憶装置は、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、４つのバンク１００Ａ，１００Ｂ，１００Ｃ，１００Ｄと、周辺回路２００とを含み、各バンクは、周辺回路２００から供給される行アドレス信号Ｘ０〜Ｘ１３および列アドレス信号Ｙ０〜Ｙ８を受けて、１６ビットのデータＤＱ０〜ＤＱ１５を入出力するように構成される。

周辺回路２００は、制御端子ＳＴを介して入力される各種の制御信号と、アドレス端子ＡＴを介して入力されるアドレス信号とに基づき、データ端子ＤＱＴ０〜ＤＱＴ１５を介して各バンクのデータＤＱ０〜ＤＱ１５を入出力するように構成される。バンク１００Ａ〜１００Ｄと周辺回路２００との間のデータＤＱ０〜ＤＱ１５の授受は、１６ビット幅のリードライトバスＲＷＢを介して行われる。

バンク１００Ａ〜１００Ｄのそれぞれは、サブアレイ１１０１〜１１０４からなるメモリセルアレイ（符号なし）と、ロウデコーダ１２００と、カラムデコーダ１３００と、データアンプ１４０１〜１４０４と、ＲＡドライバ１５０１〜１５０４とを含んで構成される。ここで、サブアレイ１１０１〜１１０４は、ＤＱ０〜ＤＱ１５の１６ビットうち、データＤＱ０〜ＤＱ３、データＤＱ４〜ＤＱ７、データＤＱ８〜ＤＱ１１、データＤＱ１２〜ＤＱ１５の各４ビットをそれぞれ記憶する。

ロウデコーダ１２００は、周辺回路２００から出力された行アドレス信号Ｘ０〜Ｘ１３を受けて、サブアレイ１１０１〜１１０４からなるメモリセルアレイの行を選択するためのものであり、具体的には後述のメインワード線およびプレート選択線を駆動する。カラムデコーダ１３００は、周辺回路２００から出力された列アドレス信号Ｙ０〜Ｙ８を受けて、上述のメモリセルアレイの列を選択するためのものである。

データアンプ１４０１〜１４０４は、サブアレイ１１０１〜１１０４からそれぞれ出力された４ビットのデータを増幅するためのものである。ＲＡドライバ１５０１〜１５０４は、サブアレイ１１０１〜１１０４に設けられた後述のサブワード線を選択的に駆動するための信号を生成するものである。図１では特に示していないが、各サブアレイには、後述するセンスアンプ活性化制御回路（ＳＡＡ）が設けられている。

図２に、サブアレイ１１０１〜１１０４の詳細な構成を示す。
各サブアレイには、プレート（ＰＬＴ）とサブワードドライバ（ＳＷＤ）とが８行２列のマトリックス状に配置され、サブアレイ１１０１は、２つの領域に分割されている。この例では、例えばサブアレイ１１０１は、複数の領域１１０１Ａおよび領域１１０１Ｂに分割されており、例えば領域１１０１Ａには、プレート１１０１０，１１０２０，１１０３０などの８個のプレートが存在する。

各プレートには、行方向に６４本のメインワード線が配線され、各サブアレイには、合計５１２本のメインワード線が配線されている。この５１２本のメインワード線のうちの１本が上述のロウデコーダ１２００により選択されるようになっている。また、後述するように、図２に示す奇数列の領域（１１０１Ａ，１１０２Ａなど）と偶数列の領域（１１０１Ｂ，１１０２Ｂなど）とは、アドレス信号Ｙ８に基づきセンスアンプ活性化制御回路（ＳＡＡ）により相補的に選択され、全プレートの半分が非活性状態とされる。

図３に、プレート１１０２０，１１０２１，１１０３０，１１０３１の周辺の具体的構成を示す。この図に示す例では、サブアレイ１１０１は、プレート１１０２０，１１０２１，１１０３０，１１０３１に分割されている。サブアレイ１１０１の行方向にはメインワード線ＭＷＬが配線され、このメインワード線に従属して選択されるサブワード線ＳＷＬが、プレートに対応づけられて配線されている。各プレートの１辺側には、サブワードドライバ（ＳＷＤ）が設けられており、各サブワードドライバには、８本のサブワード線ＳＷＬが接続される。

この図に示す例では、各プレートには、１個のサブワードドライバしか記載されていないが、１つのプレートには６４個のサブワードドライバが配置され、各サブワードドライバに１本のメインワード線ＭＷＬが接続される。したがって、ひとつのプレートには行方向に６４本のメインワード線ＭＷＬが配線され、メモリセルアレイ全体で合計５１２本のメインワード線が配線されている。

また、１行分のプレート群を単位として、後述するプレート選択線が設けられている。図１および図２に示す例では、プレート１１０２０，１１０２１，１１０２２，１１０２３，〜，１１０２７の１行分のプレート群に対してプレート選択線ＰＬ１Ｌ，ＰＬ１Ｒが設けられており、プレート１１０３０，１１０３１，１１０３２，１１０３３，〜，１１０３７の１行分のプレート群に対してプレート選択線ＰＬ２Ｌ，ＰＬ２Ｒが設けられている。このプレート選択線により、行単位でプレートを非活性状態に制御し、センスアンプの動作電流を抑える。

１列分のプレートを単位としてＲＡドライバ（ＲＡＤ）が設けられている。同一列に属する各サブワードドライバ（ＳＷＤ）には、ＲＡドライバ（ＲＡＤ）から、行アドレス信号Ｘ０，Ｘ１，Ｘ２をデコードして得られた８ビットの信号が供給される。図３に示す例では、プレート１１０２０，１１０３０等が属する列に設けられたサブワードドライバには、ＲＡドライバ（ＲＡＤ）１５０１Ａから信号ＲＡＡが供給され、プレート１１０２１，１１０３１が属する列に設けられたサブワードドライバには、ＲＡドライバ（ＲＡＤ）１５０１Ｂから信号ＲＡＢが供給される。

図４に、ＲＡドライバ（ＲＡＤ）１５０１Ａ（１５０１Ｂ）の構成例を示す。
この図に示すように、ＲＡドライバ１５０１Ａ（１５０１Ｂ）は、アドレス信号Ｘ０，Ｘ１，Ｘ２を受けて反転させるインバータ１５１１〜１５１３と、アドレス信号Ｘ０，Ｘ１，Ｘ２の正論理信号と負論理信号（インバータ１５１１〜１５１３の出力信号）とを選択的に入力する否定的論理積ゲート回路１５１４〜１５２１と、この否定的論理積ゲート回路の出力信号を受けて信号ＲＡ０〜ＲＡ７を出力するインバータ１５１２〜１５１９とから構成される。

なお、否定的論理積ゲート回路１５１４〜１５２１には、後述するセンスアンプ活性化制御回路から出力される信号Ｙ８Ａ（Ｙ８Ｂ）が共通に入力され、この信号Ｙ８Ａ（Ｙ８Ｂ）が非活性化されると、信号ＲＡ０〜ＲＡ７も強制的に非活性化されるようになっている。

図３に説明を戻す。
サブワードドライバ（ＳＷＤ）は、ＲＡドライバ１５０１Ａ，１５０１Ｂが出力する信号ＲＡＡ，ＲＡＢを受けて、８本のサブワード線のうちの１本を選択的に駆動するように構成される。例えばプレート１１０２０の場合、６４本のメインワード線ＭＷＬのうちの１本が選択されると、このメインワード線に接続されたサブワードドライバが、信号ＲＡＡに応じて８本のサブワード線のうちの１本を選択的に駆動する。非選択状態にあるメインワード線に接続されたサブワードドライバは、ＲＡドライバ（ＲＡＤ）からの信号にかかわりなく、何れのサブワード線をも駆動しない。

各プレートには、サブワード線と直交するように８対のビット線が設けられている。奇数番目のビット線対と偶数番目のビット線対とにそれぞれ接続される合計８個のセンスアンプ（ＳＡ）は、４個づつに分割されてプレートの両側に配置され、メモリセルアレイの列ごとにセンスアンプが設けられている。各センスアンプには、プレート選択線の信号がドライバ（Ｄ）を介して供給され、このドライバ（Ｄ）の出力信号により各センスアンプの活性状態が制御される。プレート１１０２０，１１０３０等の列に配置されたセンスアンプの出力信号と、プレート１１０２１，１１０３１等の列に配置されたセンスアンプの出力信号は、カラムスイッチＹＳＷにより選択され、グローバルデータ線ＧＩＯを介してデータアンプ１４０１に与えられる。ここで、列アドレス信号Ｙ８は、カラムスイッチＹＳＷを制御することにより、プレート１１０２０，１１０３０等の列と、プレート１１０２１，１１０３１等の列とを区別するための信号として振る舞う。

１列分のプレートを単位として、センスアンプ活性化制御回路（ＳＡＡ）が設けられており、その出力信号は、上述のドライバ（Ｄ）とＲＡドライバ（ＲＡＤ）に供給される。図３に示す例では、プレート１１０２０、１１０３０が属する列には、センスアンプ活性化制御回路１１０１Ａが設けられ、プレート１１０２１，１１０３１が属する列には、センスアンプ活性化制御回路１１０１Ｂが設けられている。

このセンスアンプ活性化制御回路（ＳＡＡ）は、上述のＲＡドライバと共に、テストモード時に、外部信号（後述する信号ＤＱＭ）に基づき、サブワード線とセンスアンプとを対応づけて、一部のサブワード線と一部のセンスアンプとを選択的に非活性状態とするセンスアンプ非活性化制御系をなす。

図５に、センスアンプ活性化回路１６０１Ａ，１６０１Ｂの構成例を示す。同図（ａ）に示すように、センスアンプ活性化制御回路１６０１Ａは、否定的論理積ゲート回路から構成され、信号ＤＱＭと信号ＴＥＳＴを入力して信号Ｙ８Ａを出力する。また、同図（ｂ）に示すように、センスアンプ活性化制御回路１６０１Ｂは、インバータと否定的論理積から構成され、インバータで信号ＤＱＭを受けて反転し、信号ＤＱＭの反転信号と信号ＴＥＳＴとを否定的論理積ゲート回路で受けて信号Ｙ８Ｂを出力する。この信号ＤＱＭは、結果としてプレート１１０２０，１１０３０等の列とプレート１１０２１，１１０３１等の列とを区別する点において、列アドレス信号Ｙ８と同じである。

信号ＤＱＭは、通常動作時に入出力データの一部のビットをマスクするためのデータマスク信号であり、アクティブコマンド時に外部から取り込まれる外部信号である。また、信号ＴＥＳＴは、一般のユーザには開放されないテストコマンドを実行した場合に半導体記憶装置の内部で生成される信号であり、内部の回路状態をテスト内容に応じた状態に制御するための信号である。この実施の形態１では、外部から印加される信号ＤＱＭは、テストモード時に一部のサブワード線と一部のセンスアンプを非活性状態とするための外部信号として使用され、アクティブコマンドの実行時にロウアドレスの入力タイミングと同一タイミングで装置内部に取り込まれる。換言すれば、テストモード時に一部のサブワード線と一部のセンスアンプを非活性状態とするための外部信号は、データマスク用の信号が割り付けられた外部端子を介し、信号ＤＱＭとしてアクティブコマンドの実行時に装置内部に取り込まれる信号である。

以下、この実施の形態１の動作について、センスアンプ活性化制御回路（ＳＡＡ）に着目して説明する。
通常の動作モード（読み出しモード）では、図５において、信号ＴＥＳＴが論理値「０」に固定される。この結果、信号ＤＱＭに関係なく、信号センスアンプ活性化制御回路１６０１Ａは信号Ｙ８Ａとして論理値「１」を出力し、センスアンプ活性化制御回路１６０１Ｂは、信号Ｙ８Ｂとして論理値「１」を出力する。

図３において、ＲＡドライバ１５０１Ａ，１５０１Ｂは、信号Ｙ８Ａ，Ｙ８Ｂとして論理値「１」を受ける結果、行アドレス信号Ｘ０，Ｘ１，Ｘ２に基づき信号ＲＡＡ，ＲＡＢをそれぞれ出力する。具体的には、行アドレス信号Ｘ０，Ｘ１，Ｘ２の論理値の組み合わせに応じて、８ビットのうちの１ビットが論理値「１」をとる信号ＲＡＡ，ＲＡＢを生成する。信号ＲＡＡは、プレート１１０２０，１１０３０等に設けられたサブワードドライバ（ＳＷＤ）に出力され、信号ＲＡＢは、プレート１１０２１，１１０３１等に設けられたサブワードドライバ（ＳＷＤ）に出力される。

一方、ロウデコーダ１２００は、行アドレス信号Ｘ３〜Ｘ１１に基づき、５１２本のメインワード線のうちの１本を選択的に駆動する。いま、プレート１１０２０，１１０２１等が属する１行分のプレートに配線されたメインワード線が選択されたとすると、この１行分のプレート１１０２０，１１０２１等に配置されたサブワードドライバ（ＳＷＤ）が、上述のＲＡドライバ（ＲＡＤ）１５０１Ａ，１５０１Ｂから出力された信号ＲＡＡ，ＲＡＢに応じてサブワード線を駆動する。このとき、他のメインワード線は非選択状態とされるので、他の行のプレートに配置されたサブワードドライバは非活性状態とされ、何れのサブワード線も駆動しない。

このとき、プレート選択信号ＰＬ１Ｌ，ＰＬ１Ｒが活性化され、１行分のプレート１１０２０，１１０２１等に配置された全センスアンプが活性状態とされる。結局、選択された各プレートの８本のサブワード線のうち、同一行のサブワード線の全てが選択され、このサブワード線により選択されたメモリセルのデータがビット線上に読み出されて、センスアンプにより増幅される。そして、列アドレス信号Ｙ８に基づき、カラムスイッチＹＳＷによりプレート１１０２０またはプレート１１０２１の何れかのセンスアンプの出力信号が選択され、グローバルデータ線ＧＩＯを介してデータアンプＤＡに送出される。
このように、通常の動作モードでは、メモリセルアレイの同一行に属する複数のサブワード線の全てが選択されると共に、メインワード線により選択された１行分のプレートの各列に設けられた全センスアンプが動作し、データの読み出しが行われる。

次に、テストモード時の動作を説明する。
まず、テストモードを起動するためのテストコマンドが実行され、信号ＴＥＳＴが「１」とされる。この状態から、テスト内容に従って各種のコマンドが実行され、各テストパターンについてのテストが行われる。図６に、リード動作に関するテストにおける各信号のタイミングの一例を示す。同図に示すように、リード動作を行う場合、先ず外部クロックに同期して、アクティブコマンドおよびロウアドレスと共に、サブワード線およびセンスアンプを選択的に非活性状態に制御するための外部信号（ＤＱＭ）を取り込む。このアクティブコマンド時に取り込まれたロウアドレスと外部信号（ＤＱＭ）とに基づいて、以下に説明するように、サブワード線の選択とセンスアンプの活性化が行われる。

先ず、テストコマンドが実行されて、信号ＴＥＳＴが論理値「１」とされる結果、図５において、信号Ｙ８Ａは、信号ＤＱＭの反転信号として振る舞い、信号Ｙ８Ｂは、信号ＤＱＭの同相信号として振る舞う。すなわち、信号ＤＱＭに応じて信号Ｙ８Ａと信号Ｙ８Ｂは相補的に活性化される。また、信号Ｙ８Ａ（Ｙ８Ｂ）が活性化されると、前述の図４において、信号ＲＡ０〜ＲＡ７は、行アドレス信号Ｘ０，Ｘ１，Ｘ２に応じた論理値をとり、８分の１の選択を行う信号として振る舞う。

ここで、信号ＤＱＭが論理値「０」であれば、センスアンプ活性化制御回路１６０１Ａから出力される信号Ｙ８Ａが論理値「１」となり、ＲＡドライバ１５０１Ａから行アドレス信号Ｘ０，Ｘ１，Ｘ２に応じた信号ＲＡＡが出力される。このとき、センスアンプ活性化制御回路１６０１Ｂから出力される信号Ｙ８Ｂは論理値「０」であるから、ＲＡドライバ１５０１Ｂから出力される信号ＲＡＢは非活性化される。

一方、信号Ｙ８Ａは、メインワード線に接続されたドライバ（Ｄ）に供給される。この結果、プレート１１０２０，１１０３０等の列のセンスアンプがプレート選択線上の信号に応じて活性状態が制御される。また、信号Ｙ８Ｂは、メインワード線に接続されたドライバ（Ｄ）に供給される。この結果、プレート１１０２１，１１０３１等の列のセンスアンプがプレート選択線上の信号にかかわりなく非活性状態に固定される。この後、図６に示すように、リードコマンドが実行されてカラムアドレスが取り込まれ、センスアンプが活性化されるが、上述のようにプレート１１０２１，１１０３１等の列のセンスアンプが強制的に非活性状態に固定されるので、結局、メインワード線により選択された１行分のプレートのうち、信号Ｙ８Ｂおよび信号ＲＡＢが供給されるプレートが選択的に非活性状態とされ、したがって通常の動作時の半分のセンスアンプしか動作せず、残りの半分のセンスアンプは非活性状態とされる。
なお、リードコマンドの実行後、図６に示すように、プリチャージコマンドが実行されてビット線の電位等が初期化され、次の動作サイクルに備える。

以上のように、センスアンプ活性化制御回路（ＳＡＡ）およびＲＡドライバ（ＲＡＤ）からなるセンスアンプ非活性化制御系は、プレート（領域）ごとに設けられた一群のセンスアンプを単位としてセンスアンプの出力信号を選択するための動作に協調して、外部から印加される信号ＤＱＭに基づき一部のサブワード線と一部のセンスアンプとを選択的に非活性状態とする。これにより、動作するセンスアンプの数が半減し、センスアンプの動作に起因したノイズやピーク電流が抑制される。

この実施の形態では、テストモード時に、信号ＤＱＭをロウアドレスの入力タイミングと同一タイミングで装置内部に取り込むものとしたが、このようにロウアドレスを取り込む際（アクティブコマンドに実行時）に信号ＤＱＭを取り込むことにより、動作サイクルの追加を伴うことなく信号ＤＱＭを任意に取り込むことが可能となる。

ちなみに、信号ＤＱＭの取り込み方法としては、上述のアクティブコマンドの実行時に取り込む方法以外に、アクティブコマンドの前に取り込む方法も採用可能である。この場合、アクティブコマンドの前のサイクルのカラムアドレスをそのまま使用するようにしてもよい。ただし、この方法によれば、サブワード線、センスアンプを選択するカラムアドレスは、前の動作サイクルで決定されるため、テストパターンの構成が多少ながら制約される。

また、動作サイクルの増加が許容されるのであれば、アクティブコマンドの入力後であってリード・ライトコマンドの入力前に、信号ＤＱＭをカラムアドレスとして取り込む方法を用いることも可能である。この場合、ロウアドレスの入力後、次のサイクルでカラムアドレスが入力されてからワード線の選択動作とセンスアンプの活性化が行われることとなる。

上述したように、この実施の形態１では、信号ＤＱＭをサブワード線を駆動するための信号ＲＡＡ，ＲＡＢに反映させるものとしたが、これに限定されることなく、メモリセルアレイのプレートを選択するための内部信号であれば、どのような信号に反映させてもよい。

＜実施の形態２＞
以下、この発明の実施の形態２を説明する。
図７に、１バンク分のメモリセルアレイの構成を示す。
プレート（ＰＬＴ）とサブワードドライバ（ＳＷＤ）とがマトリックス状に配置され、ロウデコーダ２２００と、カラムデコーダ２３００と、ＲＡドライバ２５００Ａ〜Ｄが配置されている。

ここで、図７に示す構成と上述の図２に示す構成との本質的な相違点は、図２では、各プレートとサブワードドライバとが１対１に対応づけられて配置されていたのに対し、図７に示すサブワードドライバ（ＳＷＤ）が、隣接する２つのプレート（ＰＬＴ）に共有される点と、サブワードドライバに応じてＲＡドライバ（ＲＡＤ）の構成が異なる点である。また、上述の実施の形態１では、プレートの列は、列アドレス信号Ｙ８のみにより区別されるものとしたが、この実施の形態では、各プレートの列は列アドレス信号Ｙ７，Ｙ８により区別されるものとなっている。

図８に、プレート２１０２０，２１０２１，２１０３０，２１０３１の周辺の具体的構成を示す。この図に示す例では、各プレートの行方向にはメインワード線ＭＷＬが配線され、このメインワード線に従属して選択されるサブワード線ＳＷＬが、プレートに対応づけられて配線されている。各プレートの両側には、サブワードドライバ（ＳＷＤ）が設けられており、各サブワードドライバには、４本のサブワード線ＳＷＬが接続される。また、上述の実施の形態１と同様に、１つのプレートには６４個のサブワードドライバが配置され、メモリセルアレイ全体で合計５１２本のメインワード線が配線され、１行分のプレート群を単位として、プレート選択線が設けられている。

図８において、ＲＡドライバ（ＲＡＤ）２５０１Ｂ，２５０１Ｃ，２５０１Ｄから、行アドレス信号Ｘ０，Ｘ１，Ｘ２をデコードして得られた４ビットの信号ＲＡ−Ｂ，ＲＡ−Ｃ，ＲＡ−Ｄが各サブワードドライバに供給される。なお、図８では省略されているが、プレート２１０２０，２１０３０等に隣接するプレートに信号ＲＡ−Ａを供給するためのＲＡドライバ２５０１Ａが配置されている。

図９に、ＲＡドライバ（ＲＡＤ）２５０１Ａの構成例を示す。
この図に示すように、ＲＡドライバ２５０１Ａは、インバータ２５１１、否定的論理積ゲート回路２５１４〜２５１７、インバータ２５１８〜２５２１、インバータ２５２２、否定的論理積ゲート回路２５２３、インバータ２５２４から構成される。

インバータ２５１１〜２５１３は、行アドレス信号Ｘ０，Ｘ１，Ｘ２を反転させる。このうち、行アドレス信号Ｘ０の反転信号はインバータ２５１１から否定的論理積ゲート回路２５１４〜２５１７に共通に与えられる。否定的論理積ゲート回路２５１４〜２５１７は、行アドレス信号Ｘ１，Ｘ２の正論理信号と負論理信号とを選択的に入力して、４分の１の選択を行う４ビットの信号を生成する。インバータ２５１８〜２５２１は、否定的論理積ゲート回路２５１４〜２５１７の出力信号を受けて信号ＲＡ−Ａ０〜ＲＡ−Ａ３を出力する。

図１０に、ＲＡドライバ（ＲＡＤ）２５０１Ｂの構成例を示す。このＲＡドライバ２５０１Ｂは、上述のＲＡドライバ２５０１Ａの構成において、インバータ２５１１を省き、行アドレス信号Ｘ０を直接的に否定的論理積ゲート回路２５１４〜２５１７に供給するようにしたものである。

図１１に、ＲＡドライバ（ＲＡＤ）２５０１Ｃの構成例を示す。このＲＡドライバ２５０１Ｃは、上述のＲＡドライバ２５０１Ａの構成において、インバータ２５２２を省き、信号ＤＱＭを直接的に否定的論理積ゲート回路２５２３に供給するようにしたものである。

図１２に、ＲＡドライバ（ＲＡＤ）２５０１Ｄの構成例を示す。このＲＡドライバ２５０１Ｄは、上述のＲＡドライバ２５０１Ａの構成において、インバータ２５１１，２５２２を省き、行アドレス信号Ｘ０を直接的に否定的論理積ゲート回路２５１４〜２５１７に供給し、信号ＤＱＭを直接的に否定的論理積ゲート回路２５２３に供給するようにしたものである。

図８に説明を戻す。
サブワードドライバ（ＳＷＤ）は、ＲＡドライバ１５０１Ａ，１５０１Ｂが出力する信号ＲＡＡ，ＲＡＢを受けて、４本のサブワード線のうちの１本を選択的に駆動するように構成される。例えばプレート２１０２０に設けられたサブワードドライバ（プレート２１０２０の下側）とプレート２１０３０に設けられたサブワードドライバ（プレート２１０３０の上側）はそれぞれ４本のサブワード線のうちの１本を選択するように構成される。

また、１列分のプレートを単位として、センスアンプ活性化制御回路（ＳＡＡ）が設けられており、その出力信号は、上述のドライバ（Ｄ）とＲＡドライバ（ＲＡＤ）に供給される。図８に示す例では、プレート２１０２０，２１０３０等が属する列には、センスアンプ活性化制御回路２６０１Ｂが設けられ、プレート２１０２１，２１０３１等が属する列には、センスアンプ活性化制御回路２６０１Ｃが設けられている。

このセンスアンプ活性化制御回路（ＳＡＡ）は、上述のＲＡドライバと共にセンスアンプ活性化制御系を構成し、このセンスアンプ活性化制御系は、テストモード時に、複数のプレート（領域）のうち、隣接する２つのプレートにわたって設けられたサブワード線を選択するための動作に協調して、行アドレス信号Ｘ０と信号ＤＱＭ（外部信号）とに基づき、一部のサブワード線と一部のセンスアンプとを選択的に非活性状態とするものであって、外部から印加された信号ＤＱＭを、サブワード線を選択するためのアドレス信号に反映させるものと言える。

図１３に、センスアンプ活性化回路２６０１Ａ〜２６０１Ｄの構成例を示す。
図１３（ａ）に示すように、センスアンプ活性化制御回路２６０１Ａは、否定的論理積ゲート回路から構成され、信号ＤＱＭと信号ＴＥＳＴを入力して信号Ｙ８−Ａを出力する。
また、図１３（ｂ）に示すように、センスアンプ活性化制御回路２６０１Ｂは、インバータ２６１１，２６１２と、論理積ゲート回路２６１３，２６１４と、否定的論理和ゲート回路２６１５と、否定的論理積ゲート回路２６１６とから構成される。

ここで、インバータ２６１１には信号ＤＱＭが入力され、このインバータ２６１１の出力信号は行アドレス信号Ｘ０と共に論理積ゲート回路２６１３に入力される。また、インバータ２６１２には行アドレス信号ＸＯが入力され、このインバータの出力信号は信号ＤＱＭと共に論理積ゲート回路２６１４に入力される。論理積ゲート回路２６１３，２６１４の出力信号は否定的論理和ゲート回路２６１５に入力され、この否定的論理和ゲート回路２６１５の出力信号は、信号ＴＥＳＴと共に否定的論理積ゲート回路２６１６に入力される。否定的論理積ゲート回路２６１６の出力信号が信号Ｙ８−Ｂとされる。

このセンスアンプ活性化制御回路２６０１Ｂの機能を集約すると、テスト時（信号ＴＥＳＴ＝「１」）に、行アドレス信号Ｘ０が論理値「１」の場合、信号Ｙ８−Ｂとして信号ＤＱＭの反転信号を出力し、行アドレス信号Ｘ０が論理値「０」の場合、信号Ｙ８−Ｂとして信号ＤＱＭを出力する。通常の動作時（ＴＥＳＴ＝「０」）には、信号Ｙ８−Ｂは論理値「１」に固定される。

図１３（ｃ）に示すように、センスアンプ活性化制御回路２６０１Ｃは、インバータと否定的論理積ゲート回路から構成され、インバータで信号ＤＱＭを受けて反転し、この信号ＤＱＭの反転信号は信号ＴＥＳＴと共に否定的論理積ゲート回路に入力される。この否定的論理積ゲート回路の出力信号が信号Ｙ８−Ｃとされる。

図１３（ｄ）に示すように、センスアンプ活性化制御回路２６０１Ｄは、上述のセンスアンプ活性化制御回路２６０１Ｂの構成において、インバータ２６１１を省いて、信号ＤＱＭを直接的に論理積ゲート回路２６１３に与えると共に、信号ＤＱＭを入力するインバータ２６１７が設けられ、この信号ＤＱＭを反転させて、論理積ゲート回路２６１４に与えるようにしたものである。

このセンスアンプ活性化制御回路２６０１Ｄの機能を集約すると、テスト時（信号ＴＥＳＴ＝「１」）に、行アドレス信号Ｘ０が論理値「１」の場合、信号Ｙ８−Ｂとして信号ＤＱＭを出力し、行アドレス信号Ｘ０が論理値「０」の場合、信号Ｙ８−Ｂとして信号ＤＱＭの反転信号を出力する。通常の動作時（ＴＥＳＴ＝「０」）には、信号Ｙ８−Ｂは論理値「１」に固定される。
なお、メインワード線（ＭＷＬ）、センスアンプ（ＳＡ）、およびカラムスイッチ（ＹＳＷ）の各構成については上述の実施の形態１と同様である。

以下、この実施の形態２の動作を説明する。
先ず、通常の動作時には、図９〜図１２に示すＲＡドライバ２５０１Ａ〜２５０１Ｄは、信号ＤＱＭにかかわりなく、行アドレス信号Ｘ０〜Ｘ２に基づいて信号ＲＡ−Ａ０〜ＲＡ−Ａ３，ＲＡ−Ｂ０〜ＲＡ−Ｂ３，ＲＡ−Ｃ０〜ＲＡ−Ｃ３，ＲＡ−Ｄ０〜ＲＡ−Ｄ３をそれぞれ出力する。また、センスアンプ活性化制御回路２６０１Ａ〜２６０１Ｄの出力信号は、何れも論理値「１」に固定される。

ここで、図８において、例えばプレート２１０２０，２１０２１等の行が選択されている場合を考える。この場合、図１０に示すＲＡドライバ２５０１Ｃは、行アドレス信号Ｘ０が論理値「０」であって、行アドレス信号Ｘ０が論理値「１」のとき、プレート２１０２０のサブワードドライバ（プレート２１０２０の下側）と、プレート２１０２１のサブワードドライバ（プレート２１０２１の上側）と対して、信号ＲＡ−Ｃ０〜ＲＡ−Ｃ３を共通に与える。これらのサブワードドライバは、信号ＲＡ−Ｃ０〜ＲＡ−Ｃ３に基づき４本のサブワード線のうちの１本を選択する。この場合、プレート２１０２０とプレート２１０２１のサブワード線が同時に選択される。

また、この場合、図９、図１１、図１２に示す各センスアンプ活性化制御回路の出力は非活性状態に固定される。したがって、図８において、プレート２１０２０の上側に隣接するプレートと、プレート２１０２１の下側に隣接するプレートは共に非選択状態とされる。このとき、図１３に示すセンスアンプ活性化回路２６０１Ｂ，２６０１Ｃの出力信号Ｙ８−Ｂ，Ｙ８−Ｃのみが論理値「１」をとる。結局、行方向に連続する４つのプレートのうち、２つのプレート２１０２０，２１０２１のサブワード線およびセンスアンプが選択的に活性状態とされ、同一行の全プレートに着目すれば、半分のプレートが非活性状態に固定される。

参考までに、図１４に、行アドレス信号Ｘ０および信号ＤＱＭの組み合わせに応じて選択されるプレートを模式的に示す。
図１４において、プレートに付した符号は、便宜上のものであって、例えばプレート２，３が、図８に示すプレート２１０２０、２１０２１に相当する。まず、行アドレス信号Ｘ０が「０」であって、信号ＤＱＭが「０」の場合、図１４（ａ）に示すように、プレート１およびプレート４が選択され、プレート２，３が非選択状態とされる。行アドレス信号Ｘ０が「１」であって、信号ＤＱＭが「０」の場合、図１４（ｂ）に示すように、プレート１およびプレート２が選択され、プレート３，４が非選択状態とされる。

また、行アドレス信号Ｘ０が「０」であって、信号ＤＱＭが「１」の場合、図１４（ｃ）に示すように、プレート２およびプレート３が選択され、プレート１，４が非選択状態とされる。行アドレス信号Ｘ０が「１」であって、信号ＤＱＭが「１」の場合、図１４（ｄ）に示すように、プレート３およびプレート４が選択され、プレート１，２が非選択状態とされる。このように、行方向に連続する４つのプレートに着目すれば、常に半分のプレートが非活性状態に制御される。

以上のように、この実施の形態２では、まず、選択されるサブワード線を信号ＤＱＭにより半分にする。ここで、サブワード線は入れ子状に配置されているので、列アドレス信号Ｙ８のみによっては、選択されるプレートを単純に半分にすることはできない。そこで、一部のプレートについては、行アドレスＸ０に基づいて信号ＤＱＭが「１」または「０」の何れで選択するかを決定する。すなわち、テストモード時には、ＲＡドライバに信号ＤＱＭを入力して選択されるサブワード線を半分に減らし、その上で、選択されたワード線が存在するプレートを活性化するものとしている。

以上、この発明の実施の形態１ないし３を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、メモリセルアレイが行に関して分割された場合を説明したが、これに限定されることなく、行に関しては分割されていなくてもよい。

発明の効果

以上説明したように、この発明によれば、以下の効果を得ることができる。
すなわち、この発明にかかる半導体記憶装置によれば、テストモード時に、メモリセルアレイの複数の領域を区別するアドレス信号に基づき、サブワード線とセンスアンプとを対応づけて、一部のサブワード線と一部のセンスアンプとを選択的に非活性状態とするセンスアンプ非活性化制御系を備えたので、いわゆるパラレルテストにおいて、センスアンプ動作に起因するノイズおよびピーク電流の発生を抑制することができる。

この発明の実施の形態１にかかる半導体記憶装置の全体構成を示すブロック図である。 この発明の実施の形態１にかかるプレートとサブワードドライバの配置を説明するためのブロック図である。 この発明の実施の形態１にかかるサブアレイ周辺の具体的構成を示すブロック図である。 この発明の実施の形態１にかかるＲＡドライバの構成例を示す回路図である。 この発明の実施の形態１にかかるセンスアンプ活性化制御回路の構成例を示すブロック図である。 この発明の実施の形態１にかかる半導体記憶装置のリード動作における各信号のタイミングの一例を示すタイミングチャートである。 この発明の実施の形態２にかかるプレートとサブワードドライバの配置を説明するためのブロック図である。 この発明の実施の形態２にかかるサブアレイ周辺の具体的構成を示すブロック図である。 この発明の実施の形態２にかかるＲＡドライバ（タイプＡ）の構成例を示す回路図である。 この発明の実施の形態２にかかるＲＡドライバ（タイプＢ）の構成例を示す回路図である。 この発明の実施の形態２にかかるＲＡドライバ（タイプＣ）の構成例を示す回路図である。 この発明の実施の形態２にかかるＲＡドライバ（タイプＤ）の構成例を示す回路図である。 この発明の実施の形態２にかかるセンスアンプ活性化制御回路の構成例を示すブロック図である。 この発明の実施の形態２にかかるプレートの選択状態を説明するための図である。

１００Ａ〜１００Ｄ：バンク
２００：周辺回路
１１０１〜１１０４：サブアレイ
１１０１Ａ〜１１０１Ｂ：領域
１２００：ロウデコーダ
１３００：カラムデコーダ
１４０１〜１４０４：データアンプ
１５０１〜１５０４：ＲＡドライバ
１５０１Ａ，１５０１Ｂ：ＲＡドライバ
１６０１Ａ，１６０１Ｂ：センスアンプ活性化制御回路
１１０１０〜１１０１７：プレート
１１０２０〜１１０２７：プレート
１１０３０〜１１０３７：プレート
２２００：ロウデコーダ
２３００：カラムデコーダ
２５０１Ａ〜２５０１Ｄ：ＲＡドライバ
２６０１Ｂ，２６０１Ｃ：センスアンプ活性化制御回路
２１０１０〜２１０１７：プレート
２１０２０〜２１０２７：プレート
２１０３０〜２１０３７：プレート

Claims (7)

1. 行方向と列方向に分割された複数の領域を含むメモリセルアレイと、
   前記メモリセルアレイの行方向に配線された複数のメインワード線と、
   前記メインワード線に従属して選択され前記列方向の複数の領域に対応づけて分割された複数のサブワードドライバに接続する複数のサブワード線と、
   前記メモリセルアレイの列ごとに設けられた複数のセンスアンプと、を含み、
   通常の動作モード時に、前記メモリセルアレイの同一行に属する前記列方向の複数の領域毎の複数のサブワード線がそれぞれ選択されると共に、対応する前記列方向の複数の領域毎の前記複数のセンスアンプがそれぞれ動作するように構成された半導体記憶装置において、
   テストモードの時に、前記列方向の複数の領域を選択する外部信号に基づき、前記同一行に属する前記複数のサブワード線と前記複数のセンスアンプとをそれぞれ対応づけて、前記複数のサブワード線の一部と前記複数のセンスアンプの一部とを選択的に非活性状態とするセンスアンプ非活性化制御系を備え、
   前記センスアンプ非活性化制御系は、前記テストモードを示すテスト信号と前記外部信号から、前記列方向の複数の領域を選択する第１の信号を出力するセンスアンプ活性化制御回路と、
   それぞれが前記第１の信号を受け、前記列方向の複数の領域にそれぞれ含まれる前記複数のサブワードドライバを選択する第２の信号を出力する第１のドライバ、及び前記列方向の複数の領域にそれぞれ含まれる前記複数のセンスアンプを選択する第３の信号を出力する第２のドライバを含み、
   前記センスアンプ活性化制御回路は、前記テストモードの時、前記第１と第２のドライバによって、前記通常の動作モード時に活性化する前記複数の領域の数よりも少ない数の前記複数の領域を活性する、ことを特徴とする半導体記憶装置。
   
2. 前記センスアンプ非活性化制御系は、前記領域ごとに設けられた一群のセンスアンプを単位として、前記複数のサブワード線と複数のセンスアンプを活性化する半導体装置の外部から供給されるコマンドに対応して、前記複数のサブワード線の一部と前記複数のセンスアンプの一部とを選択的に非活性状態とする、ことを特徴とする請求項１に記載された半導体記憶装置。
   
3. 前記センスアンプ非活性化制御系は、前記複数の領域のうち、隣接する２つの領域にわたって設けられたサブワード線を選択する動作において、前記複数のサブワード線の一部と前記複数のセンスアンプの一部とを選択的に非活性状態とする、ことを特徴とする請求項１に記載された半導体記憶装置。
   
4. 前記センスアンプ活性化制御回路は、前記テスト信号と前記外部信号を入力する論理ゲートを含む、ことを特徴とする請求項２または３の何れかに記載された半導体記憶装置。
   
5. 前記論理ゲートは、更に、前記複数のサブワード線を選択するアドレスを入力する、ことを特徴とする請求項４に記載された半導体記憶装置。
   
6. 前記コマンドは、少なくとも前記メインワード線を選択するロウアドレスの入力タイミングと同一タイミングで前記外部信号を取り込む、ことを特徴とする請求項２ないし５の何れかに記載された半導体記憶装置。
   
7. 前記メモリセルアレイは複数のメモリセルを含み、前記通常の動作モード時に入出力データの一部のビットをマスクするデータマスク用の信号が割り付けられた外部端子を介して、前記外部信号を取り込む、ことを特徴とする請求項２ないし６の何れかに記載された半導体記憶装置。

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