JPH0973774A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電流で高速にデータ転送およびアクセ
スのできる半導体記憶装置を提供する。 【解決手段】 複数のアレイブロックＭＢａ〜ＭＢｄ各
々は、アレイ活性制御回路４の制御のもとに、互いに独
立に駆動可能とされる。アレイ活性制御回路４の制御の
もとに、１つのアレイブロックからデータを読出したと
きに、別のアレイブロックにおいて列を選択してグロー
バルＩ／ＯバスＧＩ／Ｏに接続することにより、１つの
アレイブロックから別のアレイブロックへのデータ転送
を行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、高速でアクセスすることのできるダイナミ
ック型半導体記憶装置に関する。

【０００２】

【従来の技術】図９７は、従来の半導体記憶装置の要部
の構成を概略的に示す図である。図９７において、半導
体記憶装置は、複数のアレイブロックＭＢａ〜ＭＢｎを
含む。アレイブロックＭＢａ〜ＭＢｎの各々は、行列状
に配置される複数のメモリセルＭＣと、各行に対応して
配置され、各々に対応の行のメモリセルが接続される複
数のワード線ＷＬと、各列に対応して配置され、各々に
対応の列のメモリセルが接続される複数のビット線対Ｂ
ＬＰを含む。図９７においては、アレイブロックＭＢａ
〜ＭＢｎ各々において、１本のワード線ＷＬと１つのビ
ット線対ＢＬＰを代表的に示す。

【０００３】アレイブロックＭＢａ〜ＭＢｎそれぞれに
対応して、ＸデコーダＸＤａ〜ＸＤｎ、センスアンプ帯
ＳＡＢａ〜ＳＡＢｎおよびセレクタ帯ＳＴＲａ〜ＳＴＲ
ｎが配置され、またアレイブロックＭＢａ〜ＭＢｎに共
通にＹデコーダＹＤおよびグローバルＩ／Ｏ線ＧＩ／Ｏ
が設けられる。

【０００４】ＸデコーダＸＤａ〜ＸＤｎは活性化時、与
えられた行アドレス信号（この経路は示さず）をデコー
ドし、対応のアレイブロックＭＢａ〜ＭＢｎのアドレス
指定された行に対応して配置されたワード線を選択状態
へと駆動する。

【０００５】センスアンプ帯ＳＡＢａ〜ＳＡＢｎは、対
応のアレイブロックＭＢａ〜ＭＢｎの各列（ビット線対
ＢＬＰ）に対応して配置されるセンスアンプを含み、活
性化時、対応のビット線対ＢＬＰ上に現れたメモリセル
データを検知し増幅しラッチする。

【０００６】ＹデコーダＹＤは、与えられた列アドレス
信号をデコードし、アドレス指定された列を選択する列
選択信号を列選択信号線ＣＳ上に伝達する。セレクタ帯
ＳＴＲａ〜ＳＴＲｎは、ＹデコーダＹＤから列選択信号
線ＣＳ上に伝達された列選択信号と図示しないアレイブ
ロック選択信号とに応答して、アレイブロック選択信号
の指定するアレイブロックのアドレス指定された列（ビ
ット線対ＢＬＰ）をグローバルＩ／ＯバスＧＩ／Ｏへ接
続する。

【０００７】グローバルＩ／ＯバスＧＩ／Ｏには、デー
タ読出時に活性化され、グローバルＩ／ＯバスＧＩ／Ｏ
上のデータを増幅して内部リード／ライトバスＲＷＢＳ
上へ伝達するリードドライバＲＤＲと、データ書込時に
活性化され、内部リード／ライトバスＲＷＢＳ上のデー
タをバッファ処理してグローバルＩ／ＯバスＧＩ／Ｏへ
伝達するライトドライバＷＤＲが設けられる。

【０００８】リード／ライトバスＲＷＢＳとデータ入出
力端子ＤＱとの間に、データ読出時に活性化され、内部
リード／ライトバスＲＷＢＳ上のデータをバッファ処理
してデータ入出力端子ＤＱへ出力する出力バッファＯＢ
Ｆと、データ書込時に活性化され、データ入出力端子Ｄ
Ｑへ与えられたデータ信号から内部書込データを生成し
て内部リード／ライトバスＲＷＢＳへ伝達する入力バッ
ファＩＢＦが設けられる。

【０００９】図９７に示す半導体記憶装置においては、
複数のアレイブロックＭＢａ〜ＭＢｎのうち１つのアレ
イブロックのみが活性化される。ここで、「アレイ活性
化」は、アレイにおいてワード線が選択状態とされ、こ
の選択されたワード線に接続されるメモリセルのデータ
が各ビット線対ＢＬＰ上に読出されてセンスアンプによ
り増幅される状態を示す。アレイブロック選択信号によ
り指定されたアレイブロックに対してのみデータの書込
／読出が行なわれる。

【００１０】図９８は、図９７に示すアレイブロックＭ
Ｂａ〜ＭＢｎの内部構成を詳細に示す図である。図９８
においては、１つのアレイブロックの１列に関連する部
分の構成を代表的に示す。また、１本のワード線ＷＬの
みが示される。

【００１１】図９８において、ビット線対ＢＬＰは、互
いに相補なデータ信号を伝達するビット線ＢＬおよびＺ
ＢＬを含む。ビット線ＢＬとワード線ＷＬの交差部に配
置されるメモリセルＭＣは、データを電荷の形態で格納
するキャパシタＭＱと、ワード線ＷＬ上の信号電位に応
答して、メモリキャパシタＭＱをビット線ＢＬへ接続す
るｎチャネルＭＯＳトランジスタで構成されるアクセス
トランジスタＭＴを含む。

【００１２】センスアンプ帯ＳＡＢに含まれるセンスア
ンプＳＡは、ビット線ＢＬに接続される一方導通端子
と、ビット線ＺＢＬに接続されるコントロールゲート
と、センスアンプ活性化信号Ｖｐを受ける他方導通端子
とを有するｐチャネルＭＯＳトランジスタＰ１と、ビッ
ト線ＺＢＬに接続される一方導通端子と、ビット線ＢＬ
に接続されるコントロールゲートと、センスアンプ活性
化信号Ｖｐを受ける他方導通端子とを有するｐチャネル
ＭＯＳトランジスタＰ２と、ビット線ＢＬに接続される
一方導通端子と、ビット線ＺＢＬに接続されるコントロ
ールゲートと、センスアンプ活性化信号Ｖｎを受ける他
方導通端子とを有するｎチャネルＭＯＳトランジスタＮ
４と、ビット線ＺＢＬに接続される一方導通端子と、ビ
ット線対ＢＬに接続されるコントロールゲートと、セン
スアンプ活性化信号Ｖｎを受ける他方導通端子とを有す
るｎチャネルＭＯＳトランジスタＮ５を含む。

【００１３】ｐチャネルＭＯＳトランジスタＰ１および
Ｐ２は、フリップフロップを構成し、センスアンプ活性
化信号Ｖｐの活性化時（ハイレベル）、ビット線ＢＬお
よびＺＢＬのうちの電位の高いビット線をハイレベルへ
駆動する。ｎチャネルＭＯＳトランジスタＮ４およびＮ
５も、フリップフロップを構成し、センスアンプ活性化
信号Ｖｎの活性化時（ローレベル）、ビット線ＢＬおよ
びＺＢＬの低電位のビット線をローレベルへ駆動する。

【００１４】アレイブロックＭＢ♯Ａ（ＭＢａ〜ＭＢｎ
のいずれか）に対しては、ローカルＩ／Ｏ線ＬＩＯａお
よびＬＩＯｂからなるローカルＩ／ＯバスＬＩ／ＯＡが
配置される。

【００１５】セレクタ帯ＳＴＲはビット線ＢＬおよびＺ
ＢＬに対して設けられ、列選択信号ＣＳ（図９７に示す
列選択信号線上に伝達される信号であり、同じ符号で示
す）に応答してビット線ＢＬおよびＺＢＬをローカルＩ
／Ｏ線ＬＩＯａおよびＬＩＯｂへ接続する列選択ゲート
ＣＳＥＬと、アレイブロック選択信号ＴＧＡに応答して
ローカルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂをグローバル
Ｉ／ＯバスＧＩ／Ｏを構成するグローバルＩ／Ｏ線ＧＩ
ＯａおよびＧＩＯｂへそれぞれ接続するブロック選択ゲ
ートＢＳＥＬＡを含む。列選択ゲートＣＳＥＬは、ビッ
ト線ＢＬとローカルＩ／Ｏ線ＬＩＯａの間に配置される
ｎチャネルＭＯＳトランジスタで構成されるトランスフ
ァゲートＮ６と、ビット線ＺＢＬとローカルＩ／Ｏ線Ｌ
ＩＯｂの間に配置されるｎチャネルＭＯＳトランジスタ
で構成されるトランスファゲートＮ７を含む。ブロック
選択ゲートＢＳＥＬＡは、ローカルＩ／Ｏ線ＬＩＯａと
グローバルＩ／Ｏ線ＧＩＯａの間に配置されるｎチャネ
ルＭＯＳトランジスタで構成されるトランスファゲート
Ｎ８と、ローカルＩ／Ｏ線ＬＩＯｂとグローバルＩ／Ｏ
線ＧＩＯｂの間に配置されるｎチャネルＭＯＳトランジ
スタで構成されるトランスファゲートＮ９を含む。

【００１６】図９８においては、また別のアレイブロッ
クＭＢ♯Ｂに対して設けられるブロック選択ゲートＢＳ
ＥＬＢを示す。このブロック選択ゲートＢＳＥＬＢは、
ブロック選択信号ＴＧＢに応答して、このアレイブロッ
クＭＢ♯Ｂに対して配置されるローカルＩ／Ｏ線をグロ
ーバルＩ／ＯバスＧＩ／Ｏへ接続する。

【００１７】リードドライバＲＤＲは、このグローバル
Ｉ／ＯバスＧＩ／Ｏ上に現れた相補的な信号を差動増幅
して内部リード／ライトバスＲＷＢＳへ伝達する。ライ
トドライバＷＤＲは、内部リード／ライトバスＲＷＢＳ
上の信号を増幅して相補書込データを生成してグローバ
ルＩ／Ｏバス線ＧＩＯａおよびＧＩＯｂ上に伝達する。

【００１８】ビット線ＢＬおよびＺＢＬには、イコライ
ズ信号ＥＱに応答してビット線ＢＬおよびＺＢＬを所定
のプリチャージ電位Ｖｐｒにプリチャージしかつイコラ
イズするプリチャージ／イコライズ回路ＥＰが設けられ
る。このイコライズ／プリチャージ回路ＥＰは、イコラ
イズ信号ＥＱに応答してビット線ＢＬおよびＺＢＬを接
続するｎチャネルＭＯＳトランジスタＮ１と、イコライ
ズ信号ＥＱに応答してプリチャージ電位Ｖｐｒをビット
線ＢＬへ伝達するｎチャネルＭＯＳトランジスタＮ２
と、イコライズ信号ＥＱに応答してプリチャージ電位Ｖ
ｐｒをビット線ＺＢＬへ伝達するｎチャネルＭＯＳトラ
ンジスタＮ３を含む。イコライズ信号ＥＱは、この半導
体記憶装置のスタンバイサイクル時において活性状態の
ハイレベルとされる。次に動作について説明する。

【００１９】今、画像データ処理などにおいてよく行な
われる、ある画素データを別の画素データで書換える動
作を考える。このような動作は、画像の複製の処理など
において実行される。今、特に、１つのアレイブロック
ＭＢ♯Ａから別のアレイブロックＭＢ♯Ｂへ画素データ
を転送する動作をその動作波形図である図９９を参照し
て説明する。図９９においては、アレイブロックＭＢ♯
Ａに関連する制御信号およびローカルＩ／Ｏバスは、そ
の末尾に文字「Ａ」を付し、アレイブロックＭＢ♯Ｂに
ついての制御信号およびローカルＩ／Ｏ線等について
は、その末尾に「Ｂ」を付して示す。

【００２０】ロウアドレスストローブ信号ＺＲＡＳがハ
イレベルの非活性状態においては、イコライズ信号ＥＱ
ＡおよびＥＱＢはともに活性状態のハイレベルにある。
アドレスストローブ信号ＺＲＡＳがローレベルの活性状
態とされると、この半導体記憶装置のメモリセル選択動
作が始まる。今、外部から与えられるアドレス信号（図
示せず）がアレイブロックＭＢ♯Ａを指定しているた
め、このアレイブロックＭＢ♯Ａに対してのイコライズ
信号ＥＱＡがローレベルとされ、イコライズ／プリチャ
ージ回路ＥＰが非活性状態とされる。これにより、アレ
イブロックＭＢ♯Ａにおいてビット線ＢＬおよびＺＢＬ
はプリチャージ電位Ｖｐｒでフローティング状態とされ
る。続いて、図９７に示すＸデコーダによりロウアドレ
スストローブ信号ＺＲＡＳの立下がり時に与えられたア
ドレス信号に従って、アレイブロックＭＢ♯Ａにおいて
ワード線ＷＬＡが選択され、ワード線ＷＬＡ上の電位が
上昇する。これにより、ビット線対ＢＬＰ上に、この選
択ワード線ＷＬＡに接続されるメモリセルのデータが読
出され、ビット線対ＢＬＰＡの電位がこの選択メモリセ
ルデータに応じて変化する。図９９においては、ハイレ
ベルのデータが読出された場合の波形が一例として示さ
れる。

【００２１】次いで、所定時間が経過し、ビット線対Ｂ
ＬＰＡのビット線ＢＬＡおよびＺＢＬＡの電位差が十分
に大きくなると、センスアンプ活性化信号ＶｐおよびＶ
ｎが活性状態とされて、センスアンプ帯ＳＡＢＡに含ま
れるセンスアンプＳＡが、このビット線対ＢＬＰＡ上の
電位を差動的に増幅する。

【００２２】センスアンプＳＡにより、ビット線ＢＬお
よびＺＢＬの電位差が十分に拡大した後、ＹデコーダＹ
Ｄからの列選択信号ＣＳＡが選択状態を示すハイレベル
に立上がり、列選択ゲートＣＳＥＬが導通し、ビット線
ＢＬおよびＺＢＬがローカルＩ／Ｏ線ＬＩＯａおよびＬ
ＩＯｂに接続される。

【００２３】次いで、図示しないブロックデコーダから
のブロック選択信号ＴＧＡが選択状態を示すハイレベル
とされ、ブロック選択ゲートＢＳＥＬＡが導通し、ロー
カルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂがグローバルＩ／
Ｏ線ＧＩＯａおよびＧＩＯｂに接続される。これによ
り、センスアンプＳＡにより検知増幅された選択メモリ
セルデータがグローバルＩ／ＯバスＧＩ／Ｏ上に伝達さ
れる。

【００２４】この後、リードドライバＲＤＲが活性化さ
れ、このグローバルＩ／ＯバスＧＩ／Ｏ上に与えられた
信号を差動増幅し、内部読出データを生成して内部リー
ド／ライトバスＲＷＢＳ上に伝達する。この内部リード
／ライトバスＲＷＢＳ上の内部読出データは、出力バッ
ファＯＢＦ（図９７参照）を介してデータ入出力端子Ｄ
Ｑへ伝達される。この読出されたデータは、半導体記憶
装置の別のアレイブロックに再書込みするため、一旦レ
ジスタなどの外部に設けられたデータ保持手段に格納さ
れる。半導体記憶装置においては別のワード線を選択す
るためにアレイプリチャージ動作が行なわれる。すなわ
ち、ロウアドレスストローブ信号ＺＲＡＳを非活性状態
のハイレベルとし、選択アレイブロックＭＢ♯Ａの選択
ワード線ＷＬＡを非選択状態とし、メモリセルＭＣに含
まれるアクセストランジスタＭＴを非導通状態とする。
この後、センスアンプ活性化信号ＶｐおよびＶｎを非活
性状態とし、次いでイコライズ信号ＥＱＡをハイレベル
として、イコライズ／プリチャージ回路ＥＰを活性化し
て、ビット線対ＢＬＰＡのビット線ＢＬおよびＺＢＬを
中間電位Ｖｐｒにプリチャージする。このときまた、列
選択信号ＣＳＡはローレベルの非選択状態とされてお
り、ビット線対ＢＬＰＡとローカルＩ／Ｏ線ＬＩ／ＯＡ
とは切離され、またローカルＩ／ＯバスＬＩ／ＯＡとグ
ローバルＩ／ＯバスＧＩ／Ｏも切離される。またデータ
入出力端子ＤＱの出力バッファＯＢＦが非活性状態とさ
れ、出力ハイインピーダンス状態とされる。

【００２５】次に、アレイブロックＭＢ♯Ｂを選択する
ためにロウアドレスストローブ信号ＺＲＡＳが再び活性
状態のローレベルとされる。このとき同時にアドレス信
号が与えられ、アレイブロックＭＢ♯Ｂの指定およびア
レイブロックＭＢ♯Ｂにおけるワード線ＷＬＢの指定が
行なわれる。これにより、指定されたアレイブロックＭ
Ｂ♯Ｂにおいて、イコライズ信号ＥＱＢがローレベルと
され、イコライズ／プリチャージ回路ＥＰが非活性状態
とされる。ビット線対ＢＬＰＢに選択メモリセルデータ
が現れた後、センスアンプ活性化信号ＶｐＢおよびＶｎ
Ｂが活性状態とされ、ビット線対ＢＬＰＢの電位が選択
メモリセルデータに応じて変化する。次いで列選択信号
ＣＳＢがハイレベルとされ、このビット線対ＢＬＰＢが
ローカルＩ／ＯバスＬＩ／ＯＢに接続される。一方、デ
ータ書込のため、入力バッファＩＢＦを介して、先に読
出されて一旦保持されているデータが書込まれ、ライト
ドライバＷＤＲを介して書込データがグローバルＩ／Ｏ
バス上に伝達される。

【００２６】グローバルＩ／Ｏバス上のデータが伝達さ
れると、次いでアレイブロック選択信号ＴＧＢがハイレ
ベルとされ、ブロック選択ゲートＢＳＥＬＢが導通し、
グローバルＩ／ＯバスＧＩ／ＯとローカルＩ／ＯバスＬ
Ｉ／ＯＢが接続されてローカルＩ／ＯバスＬＩ／ＯＢに
書込データが伝達され、次いで列選択ゲートＣＳＬＥＢ
を介して選択ビット線対ＢＬＰＢへ書込データが伝達さ
れる。ライトドライバＷＤＲの駆動力は、センスアンプ
ＳＡのラッチ力も大きいため、ビット線対ＢＬＰＢに設
けられたセンスアンプＳＡのラッチデータが書込データ
に対応するデータとなる。

【００２７】書込動作が完了すると、再びロウアドレス
ストローブ信号ＺＲＡＳがハイレベルの非活性状態とさ
れ、アレイブロックＭＢ♯Ｂにおける選択ワード線が再
び非活性状態とされ、センスアンプ活性化信号ＶｐＢお
よびＶｎＢが非活性状態とされ、セレクタＳＴＲＢも非
導通状態とされ、ローカルＩ／ＯバスＬＩ／ＯＢとグロ
ーバルＩ／ＯバスＧＩ／Ｂも切離される。これにより、
アレイブロックＭＢ♯Ｂのプリチャージ状態とされる。

【００２８】

【発明が解決しようとする課題】メモリアレイが複数の
アレイブロックに分割され、１つのアレイブロックのみ
が活性状態とされるアレイ分割構造の半導体記憶装置に
おいて、１つのアレイブロックのメモリセルのデータを
別のアレイブロックのメモリセルへ転送する場合、２つ
のＺＲＡＳサイクル（ロウアドレスストローブ信号ＺＲ
ＡＳについてのサイクル）が必要とされる。すなわち、
１つのアレイブロックのメモリセルを選択し、この選択
メモリセルのデータを装置外部を読出すサイクルと、別
のアレイブロックのメモリセルを選択し、この選択メモ
リセルへ外部に読出されたデータを書込むサイクルとが
必要とされる。このため、アレイブロック間データ転送
を高速で行なうことができないという問題が生じる。特
に、画像処理用途にこの半導体記憶装置を用いる場合、
複製処理などの画像処理を高速で行なうことができず、
データ処理速度（描画速度）が低下し、処理システムの
性能が低下する。

【００２９】また、データ転送時において、ビット線の
充放電が１つのアレイブロックと別のアレイブロックと
において合計２回行なわれる。このビット線充放電はセ
ンスアンプ活性化信号ＶｐおよびＶｎを伝達する信号線
を介して行なわれる。このため、センスアンプ駆動のた
めの電流消費が大きくなるという問題が生じる。

【００３０】また、アレイ分割構造の半導体記憶装置に
おいて１つのアレイブロックから別のアレイブロックへ
アクセス先を変更する場合、半導体記憶装置を一旦プリ
チャージ状態（非選択状態）へ駆動する必要がある（ア
レイブロックは互いに独立に駆動することができないた
め）。このため、アレイブロック変更時において最小限
ＲＡＳプリチャージ時間と呼ばれる時間が必要とされ、
アクセス時間が長くなり、高速アクセスすることができ
なくなるという問題が生じる。

【００３１】また、１つのアレイブロックにおいてペー
ジモードでアクセスする場合、ページ切換（選択ワード
線の切換）においては、選択ページ（選択ワード線）を
一旦非選択状態へ駆動した後次のページ（ワード線）を
選択状態へ駆動する必要があり、この場合においても、
ＲＡＳプリチャージ時間と呼ばれる時間が最小限必要と
され、応じてページ切換を高速で行なうことができず、
高速アクセスがすることができなくなるという問題が生
じる。

【００３２】さらに、従来の半導体記憶装置の場合、内
部データバスすなわち入出力バッファと外部データバス
のバス線と接続は固定的に１対１対応で定められてい
る。ある種のＣＰＵ（中央演算処理装置）においては、
バイトスワップ機能が設けられており、たとえば１６ビ
ットデータバスのうち上位または下位の８ビットデータ
バスを用いてデータ転送を行なうことにより、１６ビッ
ト処理システムにおいて、８ビットデータを格納する８
ビットメモリおよび８ビットデータを利用可能としてい
る。しかしながら、このバイトスワップ機能において
は、単に、ＣＰＵバスとメモリバスとの間の接続が上位
バイトと下位バイトで切換えられるが、切換態様は、各
メモリに対し固定的に定められている。たとえば、１つ
の８ビットメモリは、ＣＰＵバスの８ビット上位バスま
たは下位８ビットバスのみと接続されている。たとえ
ば、この８ビットメモリのデータ書込時および読出時に
おいて利用されるＣＰＵバスを変更することはできず、
処理用途に応じてこの８ビットメモリから読出された８
ビットデータをＣＰＵバスの上位バスまたは下位バスへ
選択的に接続することはできず、したがってＣＰＵの内
部レジスタでその演算処理内容に応じて適宜データを格
納することができず、ＣＰＵが内部で再びその演算処理
内容に応じて８ビットデータの格納位置を変更してお
り、ＣＰＵの処理操作が煩雑となるという欠点が生じ
る。またこのバイトスワップ機能を用いてデータ転送を
行なう場合、利用されていないデータバスは空き状態で
あり、バス利用効率が低いという問題が生じる。

【００３３】それゆえ、この発明の目的は、アレイブロ
ック間のデータ転送を高速かつ低消費電流で行なうこと
のできる半導体記憶装置を提供することである。

【００３４】この発明の他の目的は、低消費でセンスア
ンプを駆動することのできる半導体記憶装置を提供する
ことである。

【００３５】この発明の他の目的は、複数のブロック間
にわたって高速でアクセスすることのできる半導体記憶
装置を提供することである。

【００３６】この発明のさらに他の目的は、ページ変更
を高速で行なうことのできる半導体記憶装置を提供する
ことである。

【００３７】この発明のさらに他の目的は、高速かつ効
率的にデータ転送を外部処理装置とメモリ半導体記憶装
置との間で行なうことのできる半導体記憶装置を提供す
ることである。

【００３８】

【課題を解決するための手段】この発明は、要約すれ
ば、複数のアレイブロックを互いに独立に駆動可能とす
るとともに、センスアンプ活性化信号線を選択的に容量
に結合し、この容量の充電電圧をセンスアンプ活性化信
号として利用するものである。

【００３９】すなわち、請求項１に係る半導体記憶装置
は、共通データバス線に接続される複数のアレイブロッ
クと、アドレス信号に従ってこれら複数のアレイブロッ
クのうちの１つのアレイブロックを選択し、この選択さ
れたアレイブロックのメモリセルを選択し、かつ選択メ
モリセルデータを共通データバス線へ読出すアレイ制御
手段と、転送指示と転送アドレス信号とに応答して、ア
レイ制御手段により共通データバス線へ読出されたメモ
リセルデータをこの転送アドレス信号が指定するアレイ
ブロックへ転送する転送手段とを備える。

【００４０】請求項２に係る半導体記憶装置は、アレイ
ブロックの各々が、メモリセルの行に対応して配置され
る複数のワード線と、メモリセルの各列に対応して配置
される複数のビット線対と、各列に対応して配置される
複数のセンスアンプとを有する。このアレイ制御手段
は、アドレス信号が指定するアレイブロックのセンスア
ンプを活性化する手段と、このアドレス信号に従って、
選択アレイブロックの対応の列のセンスアンプを共通デ
ータバス線へ接続する列選択手段とを含み、また転送手
段が、転送アドレス信号に応答して共通データバス線を
転送アドレス信号が指定する転送アレイブロックの列に
接続する手段と、転送指示と転送アドレス信号に応答し
て、この転送アレイブロックのセンスアンプを活性化す
る手段とを備える。

【００４１】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置において、アレイブロックそれ
ぞれに対応して配置されるローカルデータバス線をさら
に備え、列選択手段が対応のアレイブロックの列のセン
スアンプを対応のローカルデータバス線へ接続する手段
と、アドレス信号に応答してこの対応のローカルデータ
バス線を共通データバス線へ接続する手段とを含み、転
送手段は、転送アドレス信号に従って、共通データバス
線を転送アレイブロックのローカルデータバス線に接続
する手段と、この転送アドレス信号の指定する転送アレ
イブロックの列のセンスアンプをこのローカルデータバ
ス線に接続する手段とを含む。

【００４２】請求項４に係る半導体記憶装置は、転送手
段が、転送指示と転送アドレス信号とに応答して、転送
アドレス信号が指定する転送アレイブロックのセンスア
ンプ活性化前にこの転送アドレス信号が指定する行のワ
ード線を選択状態へ駆動する手段を備える。

【００４３】請求項５に係る半導体記憶装置は、転送手
段が、上記転送指示と上記転送アドレス信号とに応答し
て、この転送アドレス信号が指定する転送アレイブロッ
クのワード線を非選択状態に維持する手段を備える。

【００４４】請求項６に係る半導体記憶装置は、請求項
４の半導体記憶装置において、各列のビット線対とセン
スアンプとの間に配置される接続ゲートをさらに備え、
転送手段が、転送指示と転送アドレス信号とに応答し
て、転送アレイブロックの接続ゲートを非導通状態に維
持する手段を備える。

【００４５】請求項７に係る半導体記憶装置は、請求項
１ないし５のいずれかの半導体記憶装置が、共通データ
バス線上のデータを増幅して出力バッファへ伝達するリ
ードドライバと、このリードドライバの出力信号を受け
るように結合される入力部を有し、入力バッファからの
データをバッファ処理して共通内部データ線へ伝達する
ライトドライバと、転送指示に応答してこのライトドラ
イバを所定期間活性化する手段を備える。

【００４６】請求項８に係る半導体記憶装置は、請求項
３の半導体記憶装置の転送手段が、転送指示に応答して
転送アレイブロックのセンスアンプと対応のローカルデ
ータバス線との接続およびこのローカルデータバス線と
共通内部データバス線との接続の確立の後、転送アレイ
ブロックのセンスアンプを活性化する手段を含む。

【００４７】請求項９に係る半導体記憶装置は、請求項
７の転送手段が、転送指示に応答して転送アレイブロッ
クのセンスアンプの活性化の後ライトドライバを活性化
する手段を含む。

【００４８】請求項１０に係る半導体記憶装置は、請求
項２ないし９のいずれかの半導体記憶装置が、さらに、
容量手段と、センスアンプの各アレイブロックに対応し
て配置されるセンスアンプ活性化信号線と、アドレス信
号に従ってこのアレイブロックのセンスアンプの活性化
から非活性化への移行時にアレイブロックのセンスアン
プ活性化信号線を容量手段へ結合する手段と、転送アド
レス信号と転送指示とに応答して転送アレイブロックの
センスアンプ活性化信号線をこの転送アレイブロックの
センスアンプの非活性化から活性化への移行時に容量手
段へ所定期間結合する手段を備える。

【００４９】請求項１１に係る半導体記憶装置は、各々
が、行列状に配列される複数のメモリセルと、各列に対
応して配置される複数のビット線対と、各行に対応して
配置されるワード線と、各列に対応して配置される複数
のセンスアンプとを有する複数のアレイブロックと、こ
れら複数のアレイブロックの隣接アレイブロックの各列
を相互接続するための複数のゲートと、アドレス信号と
転送指示とに応答して、アドレス信号が指定するアレイ
ブロックのメモリセルを選択する手段と、このアドレス
信号と選択手段とに応答して、このアドレス信号が指定
する選択アレイブロックのセンスアンプを活性化する手
段と、このアドレス信号と転送指示とに応答して、選択
アレイブロックと隣接アレイブロックとの間のゲートを
導通状態とする接続手段と、このアドレス信号と転送指
示と接続手段とに応答して、この隣接アレイブロックの
センスアンプを活性化する手段を備える。

【００５０】請求項１２に係る半導体記憶装置は、請求
項１ないし１０のいずれかの半導体記憶装置が、さらに
転送アレイブロックのセンスアンプの活性化時、リフレ
ッシュ指示とリフレッシュアドレス信号とに応答して、
この転送アレイブロックのセンスアンプの保持データを
この転送アレイブロックと異なるアレイブロックのセン
スアンプへ転送し、該異なるアレイブロックのセンスア
ンプを活性化する手段と、リフレッシュ指示の活性化か
ら非活性化への移行時、この異なるアレイブロックのセ
ンスアンプの保持データを転送アレイブロックのセンス
アンプへ返送し、該センスアンプを活性状態としかつ異
なるアレイブロックのセンスアンプを非活性状態とする
手段をさらに備える。

【００５１】請求項１３に係る半導体記憶装置は、請求
項１ないし１１のいずれかの転送手段が、転送指示と同
時に与えられる保持指示に応答して、この転送アレイブ
ロックのセンスアンプを保持指示の活性期間中、活性状
態に維持する手段をさらに備える。

【００５２】請求項１４に係る半導体記憶装置は、各々
が、行列状に配列される複数のメモリセルと、各列に対
応して配置される複数のビット線対と、各行に対応して
配置される複数のワード線と、各列に対応して配置され
る複数のセンスアンプとを有する複数のアレイブロック
と、これら複数のアレイブロックの隣接アレイブロック
の各列のビット線対を相互接続する複数のゲートと、ア
ドレス信号と転送指示とに応答して、このアドレス信号
が指定する選択アレイブロックのセンスアンプを活性化
するセンス活性化手段と、リフレッシュアドレス信号と
リフレッシュ指示とに応答して、このリフレッシュアド
レス信号が選択アレイブロックを指定するとき、複数の
ゲートのうち対応のゲートを導通状態とする接続制御手
段と、この接続制御手段に応答して、選択アレイブロッ
クの隣接するアレイブロックのセンスアンプを活性化す
るセンスアンプ活性化制御手段と、このセンスアンプ活
性化制御手段とリフレッシュアドレス信号とリフレッシ
ュ指示とに応答して、対応のゲートを非導通状態とし、
かつ選択アレイブロックのリフレッシュアドレス信号の
指定するメモリセルデータをリフレッシュするリフレッ
シュ制御手段と、このリフレッシュ制御手段に応答し
て、リフレッシュ完了後隣接アレイブロックのゲートを
導通状態とし、選択アレイブロックのセンスアンプ活性
化手段を活性状態とする制御手段とを備える。

【００５３】請求項１５に係る半導体記憶装置は、請求
項１ないし１３のいずれかの半導体記憶装置が、外部か
ら周期的に与えられる一定のパルス幅を有するクロック
信号に同期して、外部から与えられる行および列アドレ
ス信号を同時に取込んで内部アドレス信号を生成する手
段を備える。

【００５４】請求項１６に係る半導体記憶装置は、請求
項１５の半導体記憶装置が、アレイブロック各々に対応
して配置され、クロック信号に同期して与えられるチッ
プ活性化信号によりイネーブルされて内部アドレス信号
をラッチするラッチ手段を含む。このラッチ手段は、内
部アドレス信号が対応のアレイブロックを指定するとき
に、その与えられた内部アドレス信号をラッチする。

【００５５】請求項１７に係る半導体記憶装置は、請求
項１４または１５の半導体記憶装置が、クロック信号に
同期して、外部から与えられる内部動作指定用制御信号
を取込んで内部制御信号を発生する手段を含む。

【００５６】請求項１８に係る半導体記憶装置は、請求
項１５の半導体記憶装置のアレイ制御手段は、アドレス
信号により指定される選択アレイブロックを、チップ活
性化信号の活性化から所定の時間のみ選択アレイブロッ
クを活性状態に維持する手段を含む。

【００５７】請求項１９に係る半導体記憶装置は、請求
項１ないし１８の半導体記憶装置がアドレス信号と転送
アドレスとをリンクして格納する格納手段と、外部から
与えられるアドレス信号とこの格納手段の格納されたア
ドレス信号の一致／不一致を判別する手段と、この判別
手段の一致検出時には格納手段の対応の転送アドレスを
選択し、かつ不一致検出時には外部から与えられるアド
レス信号を選択してアドレス信号として各アレイブロッ
クへ与える手段をさらに備える。

【００５８】請求項２０に係る半導体記憶装置は、請求
項１の半導体記憶装置が、アドレス信号によりアドレス
指定されたメモリセルのデータを装置外部へ読出す手段
をさらに備える。

【００５９】請求項２１に係る半導体記憶装置は、行列
状に配列される複数のメモリセルと、各行に対応して配
置され、各々に対応の行のメモリセルが接続される複数
のワード線と、各ビット線対に対応して配置され、セン
スアンプ活性化信号線上のセンスアンプ活性化信号に応
答して対応のビット線対上の電位を検知し、増幅しかつ
ラッチする複数のセンスアンプと、センスアンプ駆動信
号に応答して、このセンスアンプ活性化信号線を選択状
態へと駆動するためのセンスアンプ駆動手段と、キャパ
シタと、センスアンプ活性化信号の非活性化から活性化
への移行時に所定期間キャパシタをセンスアンプ活性化
信号線へ結合し、かつセンスアンプ活性化信号の活性化
から非活性化への移行時に所定期間キャパシタをセンス
アンプ活性化信号線に結合する接続手段とを備える。

【００６０】請求項２２に係る半導体記憶装置は、セン
スアンプ駆動信号が、キャパシタとセンスアンプ活性化
信号線との結合の後活性状態へ駆動される。

【００６１】請求項２３に係る半導体記憶装置は、請求
項２０または２１の半導体記憶装置の、センスアンプ駆
動信号は、センスアンプ活性化信号の非活性化への移行
時にキャパシタとセンスアンプ活性化信号線とを結合し
て所定期間経過後非活性状態とされる。

【００６２】請求項２４に係る半導体記憶装置は、アレ
イブロックの各々が、ワード線が低抵抗導体と接続され
るワード線シャント領域を含み、キャパシタがこのワー
ド線シャント領域に配置される。

【００６３】請求項２５に係る半導体記憶装置は、各々
が複数のメモリセルを有しかつそれぞれに固有のアドレ
スが割当てられる複数のメモリブロックと、これら複数
のメモリブロックの１つを指定するアドレス信号を受け
てこれら複数のメモリブロックのこの１つと異なる別の
メモリブロックを指定するアドレス信号に変換して内部
アドレス信号として出力する変換手段と、この変換手段
からの内部アドレス信号に従って別のメモリブロックを
アクセスする手段とを備える。

【００６４】請求項２６に係る半導体記憶装置は、請求
項２５の複数のメモリブロックの各々は互いに独立に選
択状態および非選択状態へ駆動することが可能である。

【００６５】請求項２７に係る半導体記憶装置は、請求
項２５または２６の変換手段が、与えられたアドレス信
号に所定の演算処理を施して別のメモリブロックを指定
する内部アドレス信号に変換して出力する手段を含む。

【００６６】請求項２８に係る半導体記憶装置は、請求
項２５ないし２７のいずれかの装置が、さらに、外部か
らの動作モード指定信号をこのアドレス変換手段により
生成された内部アドレス信号に従って別のメモリブロッ
クに対する内部動作モード指定信号を生成する手段を含
む。

【００６７】請求項２９に係る半導体記憶装置は、請求
項２５ないし２８のいずれかの装置がさらに、この変換
されるべきアドレス信号を格納するアドレスマッピング
メモリと、このマッピングメモリに格納されたアドレス
信号と与えられたアドレス信号とを比較する比較手段
と、この比較手段からの比較結果が一致を示すときアド
レス変換手段を活性化する手段を備える。

【００６８】請求項３０に係る半導体記憶装置は、請求
項２９の変換手段が、マッピングメモリに格納されたア
ドレス信号に対応して変換後のアドレスを格納するアド
レスレジスタと、この比較手段の比較結果の一致指示に
応答して、アドレスレジスタの対応の変換アドレス信号
を読出す読出手段と、与えられるアドレス信号と読出さ
れたアドレス信号とを受け、比較手段の比較結果の一致
指示に応答してこの読出手段により読出されたアドレス
信号を選択して内部アドレス信号として出力する選択手
段とを備える。

【００６９】請求項３１に係る半導体記憶装置は、請求
項２５の装置において、アドレス変換される１つのメモ
リブロックは、その情報を正常に記憶することのできな
い不良メモリブロックである。

【００７０】請求項３２に係る半導体記憶装置は、請求
項２５ないし３１のいずれかの装置が、さらに、複数の
メモリブロック各々に対応して設けられ、対応のメモリ
ブロックの良／不良を示すフラグを格納する複数のレジ
スタを含む。これら複数のレジスタは入力ポートと出力
ポートとの間に直列に接続されてクロック信号に応答し
て格納したフラグを順次転送するシフトレジスタを構成
するように接続される。

【００７１】請求項３３に係る半導体記憶装置は、各々
が複数のメモリセルを有する複数のメモリブロックと、
これら複数のメモリブロックに共通に設けられ、選択さ
れたメモリブロックとデータの授受を行なう内部データ
バスと、装置外部に設けられる外部バスと、内部データ
バスと外部データバスとの間に設けられ、動作モードに
応じて内部データバスのバス線と外部データバスのバス
線との接続態様を変更するバス変換手段とを備える。

【００７２】請求項３４に係る半導体記憶装置は、請求
項３３のバス変換手段が、内部データバスの有効データ
を転送するバス線の数を示すバス幅を変更する手段を含
む。

【００７３】請求項３５に係る半導体記憶装置は、請求
項３３のバス変換手段が、内部データバスの所定数のバ
ス線を外部データバスの各々がこの所定数のバス線と同
数のバス線を有する複数のグループにそれぞれ接続する
手段とを備える。

【００７４】請求項３６に係る半導体記憶装置は、請求
項３３のバス変換手段が、外部データバスの所定数と同
数のバス線を内部データバスの各グループに同時に結合
する手段とを備える。

【００７５】請求項３７に係る半導体記憶装置は、請求
項３３のバス変換手段が、内部データバスの各々が所定
数のバス線を有する複数のグループ各々を別々のメモリ
ブロックへ並列に結合する手段と、外部データバスの各
々が所定数と同数のバス線を有する複数のグループとこ
の内部データバスの複数のグループとの接続を動作モー
ド指示に応じて切換える手段とを備える。

【００７６】請求項３８に係る半導体記憶装置は、請求
項２５または３３の変換手段が、この変換態様を規定す
る情報を格納するプログラマブル格納手段と、この格納
手段の格納情報に従って対応の変換処理を行なう手段と
含む。

【００７７】請求項３９に係る半導体記憶装置は、請求
項３８の装置が、さらに、動作モードに応じてこのプロ
グラマブル格納手段の情報を変更するプログラム手段を
さらに備える。

【００７８】請求項４０に係る半導体記憶装置は、請求
項２５または３３の装置が、さらに、複数のメモリブロ
ックを互いに非同期的に活性化／非活性化する手段を備
える。

【００７９】請求項４１に係る半導体記憶装置は、請求
項２５ないし４０のいずれかの装置において、複数のメ
モリブロックの各々が、各々が行列状のメモリセルを有
する複数のサブアレイを含むメモリモジュールであり、
これら複数のサブアレイの各々は、互いに独立に活性化
／非活性化が可能である。

【００８０】請求項４２に係る半導体記憶装置は、請求
項４１の装置が、サブアレイ各々に対応して設けられ、
各対応のサブアレイの良／不良を示す情報を格納するレ
ジスタを備える。これらのレジスタは、各メモリモジュ
ール内においてシフトレジスタを構成するように接続さ
れかつ複数のメモリモジュールにおいて１つのシフトレ
ジスタを構成するように各メモリモジュールのレジスタ
がさらに相互接続される。アドレスを変換するための変
換手段は、このレジスタ内容を読出して変換すべきアド
レス信号を決定し、該決定したアドレス信号を格納する
マッピングメモリと、与えられたアドレス信号がこのマ
ッピングメモリに格納されたアドレス信号と一致すると
き、アドレス変換を行なう手段とを備える。

【００８１】請求項４３に係る半導体記憶装置は、請求
項２５のアドレスを変換するための変換手段が、連続し
て与えられる同一メモリブロック指定のためのアドレス
信号を異なるメモリブロックを指定するように変換する
手段と備える。

【００８２】請求項１に係る半導体記憶装置において
は、アレイ制御手段により共通データバス線上に読出さ
れたメモリセルデータが、転送手段により転送先のアレ
イブロックへ転送されるため、メモリセルデータを、デ
ータ転送のために装置外部へ読出す必要がなく、高速で
アレイブロック間のデータ転送を行なうことができる。

【００８３】請求項２に係る半導体記憶装置において
は、転送先のアレイブロックのセンスアンプを活性化し
ており、確実に選択メモリセルのデータを転送先へ転送
し、そこにラッチすることができる。

【００８４】請求項３に係る半導体記憶装置において
は、アレイブロック各々にローカルＩ／Ｏバスが配置さ
れており、ローカルＩ／Ｏバス線から共通データバスを
介して転送先のアレイブロックのローカルＩ／Ｏバスを
介してデータを転送しており、余分のデータ転送経路を
新たに設ける必要がない。

【００８５】請求項４に係る半導体記憶装置において
は、転送アレイブロックのセンスアンプの活性化前にワ
ード線を選択状態としており、センスアンプ活性化時
に、メモリセルのデータをこの転送先のアレイブロック
のメモリセルへ書込むことができる。

【００８６】請求項５に係る半導体記憶装置において
は、ワード線は非選択状態を維持しており、センスアン
プに転送データがラッチされる。これにより、センスア
ンプをキャッシュとして利用することができる。

【００８７】請求項６に係る半導体記憶装置において
は、データ転送時に、転送先のアレイブロックのビット
線対をセンスアンプと切離しており、センスアンプのセ
ンスノードの容量を小さくすることができ、このセンス
アンプのセンスノードの電位を転送データに応じて変化
させることができ、確実にセンスアンプによる転送デー
タの検知、増幅およびラッチを行なわせることができ
る。

【００８８】請求項７に係る半導体記憶装置において
は、リードドライバで増幅されたデータがライトドライ
バを活性化して共通データバスへ伝達しているため、転
送先のアレイブロックの対応の列へ確実に転送データを
書込むことができる。

【００８９】請求項８に係る半導体記憶装置において
は、転送先のアレイブロックの対応のセンスアンプと共
通データバスとの接続の後センスアンプを活性化してお
り、データ転送のために大きな駆動力を有するドライバ
を新たに設けて用いる必要がなく、対応のセンスアンプ
のセンスノードの電位をこの共通データバス上に伝達さ
れた転送データに応じて確実に変化させることができ
る。

【００９０】請求項９に係る半導体記憶装置において
は、転送先のアレイブロックのセンスアンプの活性化の
後、ライトドライバを活性化しており、余分のデータ転
送用のドライバを用いることなく通常のデータ書込動作
と同様の動作シーケンスで転送データを転送アレイブロ
ックの対応の列へ書込むことができる。

【００９１】請求項１０に係る半導体記憶装置において
は、センスアンプ活性化信号線が容量に選択的に所定期
間結合されるため、センスアンプ活性化信号線の充放電
電流を容量に保存して次のセンスアンプ活性化信号の活
性化時に再利用することができ、センスアンプ駆動部の
消費電流を低減することができる。

【００９２】請求項１１に係る半導体記憶装置において
は、転送指示が与えられると、ゲートを用いて隣接アレ
イブロック間のビット線対を接続しており、高速で１行
のメモリセルのデータを隣接アレイブロックへ転送する
ことができる。

【００９３】請求項１２に係る半導体記憶装置において
は、センスアンプのデータ保持状態においてリフレッシ
ュを行なう場合、このセンスアンプの保持データは別の
アレイブロックに転送されてセンスアンプにより保持さ
れた後、このもとのアレイブロックのリフレッシュを行
なうため、センスアンプの保持データが破壊されること
なくこのアレイブロックのリフレッシュを行なうことが
できる。

【００９４】請求項１３に係る半導体記憶装置において
は、保持指示に応答して、転送アレイブロックのセンス
アンプを活性状態に維持するように構成しているため、
この転送先のアレイブロックのセンスアンプをキャッシ
ュとして利用することができる。

【００９５】請求項１４に係る半導体記憶装置において
は、センスアンプが活性化されてデータ保持状態にある
ときにリフレッシュ指示が与えられると、隣接アレイブ
ロックのビット線対をこのアレイブロックのビット線対
と接続して、次いで隣接するブロックのセンスアンプを
活性化しており、リフレッシュされるアレイブロックの
センスアンプの保持データを隣接アレイブロックに退避
させることができ、保持データを破壊することなくリフ
レッシュされるアレイブロックのリフレッシュを行なう
ことができる。

【００９６】請求項１５に係る半導体記憶装置において
は、クロック信号に同期して行および列アドレス信号を
取込んでおり、行選択系回路および列選択系回路を互い
に独立に駆動することができ、複数のアレイブロックを
重複的に活性状態としてデータ転送を行なうことができ
る。

【００９７】請求項１６に係る半導体記憶装置において
は、アレイブロック各々に対応してアドレスラッチが配
置されており、各アレイブロックにおいて互いに独立に
アドレス指定を行なうことができる。

【００９８】請求項１７に係る半導体記憶装置において
は、内部動作を指定する制御信号が外部クロック信号に
同期して与えられており、信号取込タイミングおよび内
部動作開始タイミングを容易に確立することができる。

【００９９】請求項１８に係る半導体記憶装置において
は、各アレイブロックの活性化期間は、チップ活性化信
号の活性化から所定期間とされており、各アレイブロッ
クの活性化を重複して行なう際のアレイブロック活性化
の制御が容易となる。

【０１００】請求項１９に係る半導体記憶装置において
は、アドレス信号と対応の転送アドレス信号とをリンク
して格納し、外部アドレス信号と格納アドレス信号の一
致／不一致に従って外部アドレス信号および転送アドレ
スの一方を選択しており、センスアンプをキャッシュと
して利用することができ、高速アクセスが可能となる。

【０１０１】請求項２０に係る半導体記憶装置において
は、アドレス指定されたメモリセルのデータは装置外部
へ読出されており、内部データ転送と平行して外部で読
出したデータの処理を行なうことができる。

【０１０２】請求項２１に係る半導体記憶装置において
は、センスアンプの非活性化から活性化への移行時およ
び活性化から非活性化への移行時の所定期間、センスア
ンプ活性化信号線と容量とが結合されており、センスア
ンプ活性化信号の充放電電荷を再利用してセンスアンプ
活性化信号を活性状態とすることができ、センスアンプ
活性化信号の充放電に消費される電流（電荷）を低減す
ることができる。

【０１０３】請求項２２に係る装置においては、キャパ
シタとセンスアンプ活性化信号との結合の後センスアン
プ駆動信号が活性状態へ駆動されており、キャパシタか
らセンスアンプ活性化信号へ電荷が伝達されてからセン
スアンプ駆動信号が活性状態へ駆動され、センスアンプ
駆動信号を高速で活性状態へ駆動することができる。

【０１０４】請求項２３および２４に係る半導体装置に
おいては、センスアンプ活性化信号の非活性化への移行
時においてキャパシタとセンスアンプ活性化信号とを結
合して所定時間経過後センスアンプ駆動信号を非活性状
態へ駆動しており、このセンスアンプ駆動信号の電荷を
キャパシタへ確実に格納することができ、センスアンプ
駆動信号線の電荷が電源線または接地線へ無駄に伝達さ
れることがなく、有効にキャパシタに格納されて利用さ
れる。

【０１０５】請求項２５の半導体記憶装置においては、
外部からのアドレスが変換されて別のメモリブロックを
指定するため、この処理用途に応じて指定されるメモリ
ブロックを変更することができ、連続するメモリブロッ
クの指定時の高速ページ変換、および不良ブロックの救
済等を容易に実現することができる。

【０１０６】また、内部データバスと外部データバスと
の接続態様を動作モードに応じて変更することにより、
バスを効率的に利用することができ、高速データ転送を
実現することができる。

【０１０７】またこの半導体記憶装置は、複数のチッ
プ、すなわちメモリモジュールで構成された場合におい
ても、各メモリモジュールをバンクとして利用する場合
においても、各メモリモジュールのメモリブロックが互
いに独立的にアクセス指定可能でない場合においても、
異なるメモリモジュールを連続的にアクセスすることが
でき、高速アクセスが可能となり、またメモリモジュー
ルと外部バスとの接続態様を変更することにより、デー
タ転送を効率的に行なうことができ、メモリモジュール
を用いる場合においても、高速アクセスが実現される。

【０１０８】

【発明の実施の形態】

［実施の形態１］図１は、この発明の第１の実施の形態
である半導体記憶装置の全体の構成を概略的に示す図で
ある。図１において、半導体記憶装置は、１つのデータ
入出力端子ＤＱに対し４つのアレイブロックＭＢａ〜Ｍ
Ｂｄを一例として含む。このアレイブロックの数は複数
個であればよく、さらに多く設けられてもよい。

【０１０９】アレイブロックＭＢａ〜ＭＢｄの各々は、
後にその構成は詳細に説明するが、行および列状に配置
される複数のメモリセルと、各行に対応して配置される
複数のワード線と、各列に対応して配置される複数のビ
ット線対を含む。

【０１１０】アレイブロックＭＢａ〜ＭＢｄそれぞれに
対応して、活性化時、与えられた行アドレス信号をデコ
ードし、対応のアレイブロックＭＢａ〜ＭＢｄのワード
線を選択するＸデコーダＸＤａ〜ＸＤｄと、対応のアレ
イブロックのビット線対それぞれに対応して配置され、
対応のビット線対上の電位を検知し増幅しかつラッチす
る複数のセンスアンプを含むセンスアンプ帯ＳＡＢａ〜
ＳＡＢｄと、列選択信号に従って、対応のアレイブロッ
クの対応の列に配置されたセンスアンプをグローバルＩ
／ＯバスＧＩ／Ｏへ接続するセレクタＳＴＲａ〜ＳＴＲ
ｄが設けられる。

【０１１１】この図１に示す構成において、アレイブロ
ックＭＢａ〜ＭＢｄそれぞれに対応して、活性化時、列
選択信号を発生するためのＹデコーダＹＤａ〜ＹＤｄが
設けられる。ＹデコーダＹＤａ〜ＹＤｄは、活性化時、
対応のアレイブロックに対応して設けられたセレクタに
対してのみ列選択信号（ＣＳ）を出力する。グローバル
Ｉ／ＯバスＧＩ／Ｏに対しては、リード／ライトドライ
バＤＲが設けられ、またリード／ライトドライバＤＲ
は、内部リード／ライトバスＲＷＢＳを介して入出力バ
ッファＢＦに接続される。入出力バッファＢＦは、デー
タ入出力端子ＤＱとデータの授受を行なう。

【０１１２】図１に示す半導体記憶装置はさらに、外部
から周期的に与えられる一定のパルス幅を有するクロッ
ク信号ＣＬＫを受けて内部クロック信号を生成するクロ
ックバッファ１と、このクロックバッファ１からの内部
クロック信号に同期して外部から与えられる制御信号Ｃ
Ｅ，Ｗ／Ｒおよびφを取込み内部制御信号を発生する制
御回路２と、クロックバッファ１からの内部クロック信
号と制御回路２からの指示信号に従って外部から与えら
れるアドレス信号を取込み内部アドレス信号ＢＡ、ＲＡ
およびＣＡを生成するアドレスバッファ３を含む。制御
信号ＣＥは、チップイネーブル信号であり、クロック信
号ＣＬＫの立上がり時に活性状態のハイレベルとされる
と、内部での行選択動作が開始される。信号Ｗ／Ｒは、
データの書込／読出を示す信号であり、チップイネーブ
ル信号ＣＥの活性化時に同時にデータの書込／読出を示
す状態に設定される。制御信号φは、内部動作を指定す
る制御信号信号を総称的に示す信号であり、後に詳細に
説明するが、転送指示、データ書換指示、データ保持指
示などの各種制御信号を含む。制御信号ＣＥ，Ｗ／Ｒお
よびφをクロック信号ＣＬＫに同期して取込み内部動作
を開始する構成とすることにより、通常のアレイ分割構
造の異なり、１つのアレイブロックが活性状態にあると
きに、これと独立に別のアレイブロックを活性化するこ
とが可能となる。

【０１１３】アドレスバッファ３は外部から与えられる
アドレス信号を取込み、行アドレス信号ＲＡおよび列ア
ドレス信号ＣＡを同時に生成する。行アドレス信号ＲＡ
および列信号ＣＡをチップイネーブル信号ＣＥの活性化
時に同時に生成することにより、各アレイブロックにお
いて行選択系回路および列選択系回路の動作を互いに独
立に制御することができ、かつセンスアンプの活性／非
活性をワード線の選択／非選択と独立に制御することが
できる。

【０１１４】半導体記憶装置は、さらに、この制御回路
２からの内部制御信号とアドレスバッファ３から与えら
れるブロックアドレスＢＡに従って、このブロックアド
レスＢＡが所定するアレイブロックに対し、必要な制御
信号を与えるアレイ活性制御回路４を含む。

【０１１５】このアレイ活性制御回路４は、後のその構
成については詳細に説明するが、アレイブロックＭＢａ
〜ＭＢｄ各々を互いに独立に活性化／プリチャージす
る。すなわち、制御バッファ２から与えられるチップイ
ネーブル信号ＣＥの活性化に応答して、アドレスバッフ
ァ３から与えられるブロックアドレスＢＡが指定するア
レイブロックを一定の期間活性状態とする。アレイ活性
制御回路４により、アレイブロックＭＢａ〜ＭＢｄを、
互いに独立に駆動する構成とすることにより、１つのア
レイブロックにおいて選択されたメモリセルのデータを
高速で他のアレイブロックへ伝達することができる。

【０１１６】図２は、図１に示すアレイブロックの構成
をより詳細に示す図である。図２において、図５５に示
す従来の半導体記憶装置の構成要素と対応する構成要素
には同一の参照符号を付し、それらの詳細説明は省略す
る。

【０１１７】図２において、ビット線対ＢＬＰそれぞれ
に対し、メモリセルＭＣが配置される部分とプリチャー
ジ／イコライズ回路ＥＰおよびセンスアンプＳＡを含む
ビット線周辺回路との間に、ビット線分離信号ＢＬＩに
応答して選択的に非導通状態とされるビット線分離ゲー
ト５が配置される。このビット線分離ゲート５は、ビッ
ト線ＢＬに対して設けられるｎチャネルＭＯＳトランジ
スタＮ１０と、ビット線ＺＢＬに対して設けられるｎチ
ャネルＭＯＳトランジスタＮ１１を含む。これらのＭＯ
ＳトランジスタＮ１０およびＮ１１のゲートへビット線
分離信号ＢＬＩが与えられる。このビット線分離ゲート
５を各ビット線対ＢＬＰに設けることによりメモリセル
データを別のアレイブロックへ転送するときに他のアレ
イブロックのセンスアンプをキャッシュとして利用する
ことが可能となる（これについては後に詳細に説明す
る）。

【０１１８】リード／ライトドライバＤＲは、従来と同
様、リードドライバＲＤＲおよびライトドライバＷＤＲ
を含む。次に動作について、その動作波形図である図３
を参照して説明する。

【０１１９】今、アレイブロックＭＢ♯Ａ（アレイブロ
ックＭＢａ〜ＭＢｄのいずれか）から他のアレイブロッ
クＭＢ♯Ｂへのデータ転送動作について説明する。

【０１２０】クロックバッファ１へは、半導体記憶装置
へのアクセスの有無にかかわらず、常時クロック信号Ｃ
ＬＫが印加される。アクセス時においては、チップイネ
ーブル信号ＣＥをワンショットのパルスの形で制御バッ
ファ２へ与える。制御バッファ２は、クロック信号ＣＬ
Ｋの立上がり時にチップイネーブル信号ＣＥを取込み、
内部チップイネーブル信号をアドレスバッファ３および
アレイ活性制御回路４へ与える。アドレスバッファ３
は、この制御バッファ２からの内部チップイネーブル信
号の活性化時、与えられたアドレス信号を取込み内部ア
ドレス信号ＢＡ、ＲＡおよびＣＡを出力する。アレイ活
性制御回路４は、この制御バッファ２からの内部チップ
イネーブル信号の活性化時活性化され、アドレスバッフ
ァ３からのブロックアドレス信号ＢＡを取込み、このブ
ロックアドレス信号ＢＡが指定するアレイブロックに対
して設けられたＸデコーダＸＤを活性化する。

【０１２１】ブロックアドレス信号ＢＡが指定するアレ
イブロックＭＢ♯Ａにおいては、対応のＸデコーダＸＤ
♯Ａ（ＸＤａ〜ＸＤｄのいずれか）が活性化され、アド
レスバッファ３からの内部行アドレス信号ＲＡをデコー
ドし、アレイブロックＭＢ♯Ａにおいてアドレス指定さ
れたワード線ＷＬＡを選択状態へ駆動する。これによ
り、アレイブロックＭＢ♯Ａにおいては、この選択ワー
ド線ＷＬＡに接続されるメモリセルデータが各ビット線
対ＢＬＰ上に読出される。ここで、図３においては、ワ
ード線ＷＬＡに接続するメモリセルのハイレベルのデー
タがビット線対ＢＬＰＡに読出された状態が一例として
示される。このチップイネーブル信号ＣＥの活性化時に
おいて書換指示信号φが非活性状態のローレベルを維持
しており、アレイ活性制御回路４の制御のもとに、この
選択アレイブロックＭＢ♯Ａのセンスアンプ帯ＳＡＢ♯
Ａの各センスアンプが所定のタイミングで活性状態とさ
れ、選択されたワード線に接続されるメモリセルのデー
タの検知、増幅およびラッチが行なわれる。

【０１２２】選択アレイブロックＭＢ♯Ａでのセンスア
ンプ活性化と並行してまたはその活性化の完了の後、新
たにチップイネーブル信号ＣＥがワンショットのパルス
形態で印加され、制御バッファ２により、クロック信号
ＣＬＫの立上がり時にチップイネーブル信号ＣＥがハイ
レベルの活性状態であり、新たなアクセス動作が指定さ
れたと判定され、内部チップイネーブル信号ＣＥがアド
レスバッファ３およびアレイ活性制御回路４へ与えられ
る。制御バッファ２は、またこのとき書換指示信号φが
ワンショットのパルス形態で印加されるため、同様、ク
ロック信号ＣＬＫが立上がりで、このハイレベルの活性
状態にある書換指示信号φを取込み、アレイ活性制御回
路４へ与える。アドレスバッファ３は、制御バッファ２
からの内部チップイネーブル信号に応答して活性化さ
れ、クロック信号ＣＬＫの立上がり時に与えられたアド
レス信号ＲＡおよびＣＡならびにブロックアドレス信号
ＢＡを取込み内部アドレス信号を発生する。後に詳細に
説明するが、アドレスバッファ３から新たに内部アドレ
ス信号が与えられても、先に選択状態とされているアレ
イブロックＭＢ♯Ａに対して設けられたＸデコーダＸＤ
♯Ａは、先に与えられたアドレス信号をラッチしてお
り、この新たに与えられたアドレス信号によりそのラッ
チした、アドレス信号が変化するのは防止される。

【０１２３】アレイ活性制御回路４は、この制御バッフ
ァ２からの書換指示信号φに応答して、このアクセスサ
イクルで与えられたアドレス信号は、先に選択されたア
レイブロックのメモリセルデータを転送するアレイブロ
ックのメモリセルを指定するアドレスであると判定す
る。この状態においては、アレイ活性制御回路４の制御
のもとに、新たにアドレス指定されたアレイブロック
（転送アレイブロック）ＭＢ♯Ｂにおいて、ワード線選
択が行なわれ、このアレイブロックＭＢ♯Ｂにおいて選
択されたワード線ＷＬＢの接続するメモリセルのデータ
が各対応のビット線対ＢＬＰ上に伝達される。

【０１２４】一方、アレイ活性制御回路４は、先に指定
されたアレイブロックＭＢ♯Ａに対し所定のタイミング
でＹデコーダＹＤ♯Ａを活性化する。活性化されたＹデ
コーダＹＤ♯Ａは、既にラッチしていた列アドレス信号
ＣＡをデコードし、選択アレイブロックＭＢ♯Ａの対応
の列すなわちビット線対ＢＬＰを選択するための列選択
信号ＣＳを活性状態とする。これにより、アレイブロッ
クＭＢ♯ＡのセレクタＳＴＲの列選択ゲートが導通し、
選択ビット線対ＢＬＰがローカルＩ／ＯバスＬＩ／ＯＡ
に接続される。同様に、ブロックアドレス信号ＢＡに従
ってブロック選択ゲートＢＳＥＬＡが導通状態とされ、
このローカルＩ／ＯバスＬＩ／ＯＡがグローバルＩ／Ｏ
バスＧＩ／Ｏに接続される。これにより、選択アレイブ
ロックＭＢ♯Ａのアドレス指定されたメモリセルデータ
がグローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。

【０１２５】アレイ活性制御回路４は、制御バッファ２
から与えられた活性状態の書換指示信号φに応答して、
転送先アレイブロックにおいては、センスアンプの活性
化タイミングを遅らせる。グローバルＩ／ＯバスＧＩ／
Ｏ上に転送されるべきメモリセルデータが現われるのを
保証するためである。

【０１２６】次いで、この書換指示信号φが与えられて
から所定期間経過後、内部書換信号φｉが活性状態とさ
れる。この内部書換信号φｉの活性化に応答して、転送
アレイブロックのセレクタがＹデコーダＹＤ♯Ｂの出力
信号および図示しないブロックデコーダの出力信号に従
って導通し、アドレス指定された列のセンスアンプがグ
ローバルＩ／ＯバスＧＩ／Ｏに接続される。この後、転
送アレイブロックＭＢ♯Ｂのセンスアンプが活性状態と
され、選択メモリセルへ転送メモリセルデータが書込ま
れる。アレイブロックＭＢ♯ＡおよびＭＢ♯Ｂにおいて
は、チップイネーブル信号ＣＥの活性化から所定期間経
過後、アレイ活性制御回路４の制御のもとにアレイプリ
チャージ動作が実行される。

【０１２７】図４は、この発明の第１の実施の形態のデ
ータ転送動作をより詳細に示す波形図である。以下、図
４を参照してより具体的にデータ転送動作について説明
する。

【０１２８】アレイブロックＭＢ♯Ａにおいては、チッ
プイネーブル信号ＣＥの活性化に応答して、イコライズ
信号ＥＱＡがローレベルの非活性状態とされ、イコライ
ズ／プリチャージ回路が非活性状態とされる。次いで、
ビット線分離指示信号ＢＬＩＡがハイレベルとなり、ビ
ット線対ＢＬＰＡがセンスアンプＳＡ♯Ａのセンスノー
ドに結合される。ここで、センスアンプのセンスノード
とは、交差結合されたセンスアンプのＭＯＳトランジス
タのゲートとドレインが接続されるノードを示す。次い
で、行アドレス信号ＲＡに従ってワード線が選択され、
選択ワード線ＷＬＡの電位が立上がり、センスアンプＳ
Ａ♯Ａのセンスノードの電位がこの選択ワード線ＷＬＡ
に接続されるメモリセルデータに応じて変化する。セン
スノードの電位が十分に拡大した後、センスアンプ活性
化信号ＶｐＡおよびＶｎＡが活性状態のハイレベルおよ
びローレベルとされ、このセンスアンプＳＡ♯Ａのセン
スノードの電位が増幅される。センスアンプＳＡ♯Ａの
センスノードの電位が十分に増幅され後、ＹデコーダＹ
Ｄ♯Ａの出力する列選択信号ＣＳＡがハイレベルとな
り、この列選択信号ＣＳＡが指定する列がローカルＩ／
ＯバスＬＩ／ＯＡに接続され、ローカルＩ／ＯバスＬＩ
／ＯＡの電位が変化する。次いでブロック選択ゲートＢ
ＳＥＬＡがブロック選択信号ＴＧＡに活性化に従って導
通し、ローカルＩ／ＯバスＬＩ／ＯＡがグローバルＩ／
ＯバスＧＩ／Ｏに接続され、グローバルＩ／Ｏバスの電
位が変化する。

【０１２９】クロック信号ＣＬＫの立上がり時に与えら
れたリード／ライト信号Ｗ／Ｒに従って、リードドライ
バＲＤＲおよび出力バッファＯＢＦが活性化され、この
グローバルＩ／ＯバスＧＩ／Ｏ上のデータが増幅されて
データ入出力端子ＤＱへ出力される。

【０１３０】一方、このアレイブロックＭＢ♯Ａへのア
クセス動作と並行して、アレイブロックＭＢ♯Ｂにおい
て、転送アドレス信号に従ってビット線分離信号ＢＬＩ
Ｂがハイレベルとなり、また選択ワード線ＷＬＢの電位
がハイレベルとなる。これにより、センスアンプＳＡ♯
Ｂのセンスノードへ、選択ワード線ＷＬＢに接続される
メモリセルのデータが伝達され、センスアンプＳＡ♯Ｂ
のセンスノード電位が変化する。書換指示信号φが活性
状態とされているため、アレイブロックＭＢ♯Ｂのセン
スアンプ活性化は、内部書換信号φｉ活性状態とされる
まで待合せられる。グローバルＩ／ＯバスＧＩ／Ｏ上の
データが確定状態とされた後にセンス動作を行なうため
である。

【０１３１】内部書換信号φｉが活性状態とされると、
まずライトドライバが活性状態とされ、グローバルＩ／
ＯバスＧＩ／Ｏ上の電位が増幅される。図２に示すよう
に、内部リード／ライトバスＲＷＢＳはリードドライバ
ＲＤＲの出力部に接続されかつライトドライバＷＤＲの
入力部に接続されている。したがって、グローバルＩ／
ＯバスＧＩ／Ｏ上の電位は、アレイブロックＭＢ♯Ａに
おいて選択されたメモリセルのデータをさらに増幅した
電位レベルとされる。次いでアレイブロックＭＢ♯Ｂに
おいて、列選択信号ＣＳＢが活性状態となり、対応の列
のビット線対ＢＬＰＢ（センスアンプＳＡ♯Ｂのセンス
ノード）がローカルＩ／ＯバスＬＩ／ＯＢに接続され
る。ローカルＩ／ＯバスＬＩ／ＯＢとビット線対との接
続により、このセンスアンプＳＡ♯Ｂのセンスノードの
電位が変動しても、このセンスアンプＳＡ♯Ｂのセンス
ノードの電位は、アレイブロックＭＢ♯Ａからの転送デ
ータで書換えられるため、何ら問題は生じない。

【０１３２】次いでアレイブロックＭＢ♯Ｂに対するブ
ロック選択信号ＴＧＢがハイレベルの活性状態となり、
ブロック選択ゲートＢＳＥＬＢが導通し、ローカルＩ／
ＯバスＬＩ／ＯＢがグローバルＩ／ＯバスＧＩ／Ｏに接
続され、ローカルＩ／ＯバスＬＩ／ＯＢの電位がライト
ドライバＷＤＲから与えられた電位に従って変化し、応
じてセンスアンプＳＡ♯Ｂのセンスノード電位も変化す
る。次いでアレイブロックＭＢ♯Ｂのセンスアンプを活
性化し、選択メモリセルへのデータの書込および選択ワ
ード線ＷＬＢに接続される残りのメモリセルデータのリ
ストア動作を行ない、所定期間が経過した後に、データ
転送サイクルが終了する。

【０１３３】以上のように、アレイブロックを互いに独
立して駆動可能とすることにより、１つのアレイブロッ
クが活性状態とされているときに、別のアレイブロック
を活性状態とすることができ、ロウアドレスストローブ
信号ＺＲＡＳの２サイクル期間よりもはるかに短い期間
でアレイブロック間のデータ転送を行なうことができ
る。

【０１３４】［転送動作の変更例］図５は、この発明の
第１の実施の形態である半導体記憶装置のデータ転送動
作の第１の変更例を示す波形図である。

【０１３５】図５に示すデータ転送動作において、アレ
イブロックＭＢ♯ＡからアレイブロックＭＢ♯Ｂへのデ
ータ転送が行なわれる。この場合、アレイブロックＭＢ
♯Ａにおける動作は、先の図４に示す動作と同様の動作
が行なわれる。書換指示信号φが与えられても、ライト
ドライバの活性化は行なわれず、したがってグローバル
Ｉ／ＯバスＧＩ／Ｏ上の電位は、アレイブロックＭＢ♯
Ａから読出されたデータの電位を維持する。

【０１３６】アレイブロックＭＢ♯Ｂにおいては、転送
アドレス信号に従って、ワード線ＷＬＢが選択状態とさ
れ、またビット線分離信号ＢＬＩＢもハイレベルの活性
状態とされる。これにより、選択ワード線ＷＬＢに接続
されるメモリセルのデータが各ビット線対ＢＬＰＢを介
してセンスアンプＳＡ♯Ｂのセンスノードへ伝達され
る。書換指示信号φに応答して、所定時間経過後に、Ｙ
デコーダＹＤ♯Ｂからの列選択信号ＣＳＢおよび図示し
ないブロックデコーダからのブロック選択信号ＴＧＢが
ハイレベルとされる。これにより、選択列に対応して配
置されたセンスアンプＳＡ♯Ｂのセンスノードがグロー
バルＩ／ＯバスＧＩ／Ｏに接続される。センスアンプＳ
Ａ♯Ｂは非活性状態であるため、そのセンスノードの電
位がグローバルＩ／ＯバスＧＩ／Ｏ上の電位に従って変
化する。この後、センスアンプ活性化信号ＶｐＢおよび
ＶｎＢが活性状態とされ、センスアンプＳＡ♯Ｂのセン
スノードの電位が増幅され、メモリセルに書込まれる。
センスアンプＳＡ♯ＢのセンスノードがローカルＩ／Ｏ
バスＬＩ／ＯＢに接続されたとき、センスアンプＳＡ♯
Ｂのセンスノード電位が不定状態となっても、この不定
データはグローバルＩ／ＯバスＧＩ／Ｏ上の電位により
書換えられるデータであり、センスアンプ活性化信号Ｖ
ｐＢおよびＶｎＢの活性化前に、センスアンプＳＡ♯Ｂ
のセンスノードの電位がグローバルＩ／ＯバスＧＩ／Ｏ
上の電位に応じて変化すれば何ら問題は生じない。列選
択信号ＣＳＢおよびブロック選択信号ＴＧＢの活性化
は、いずれが先に行なわれてもよい。またワード線ＷＬ
とビット線分離信号ＢＬＩは、いずれが先に活性状態と
されてもよい。

【０１３７】この図５に示すように、ライトドライバＷ
ＤＲをデータ書換時において非活性状態に維持しても、
転送アレイブロックのセンスアンプＳＡ♯Ｂの活性化
を、グローバルＩ／ＯバスＧＩ／Ｏとセンスノードとの
接続の後に行なうことにより正確にデータを転送するこ
とができる。

【０１３８】［周辺回路の構成］ アレイ活性制御回路：図６は、図１に示すアレイ活性制
御回路４の内部構成を概略的に示すブロック図である。
図４において、アレイ活性制御回路４は、アレイブロッ
クＭＢａ〜ＭＢｄを互いに独立に駆動するために、アレ
イブロックＭＢａ〜ＭＢｄそれぞれに対応して設けられ
るアレイ活性化／プリチャージ制御回路を含む。すなわ
ち、アレイ活性制御回路４は、チップイネーブル信号Ｃ
Ｅに応答して活性され、ブロックアドレス信号ＢＡをデ
コードし、アドレス指定されたアレイブロックを指定す
る信号を出力するブロックデコーダ１０と、ブロックデ
コーダ１０からのブロック指定（活性化）信号に応答し
て活性化されて、活性化時、対応のアレイブロックのイ
コライズ回路を非活性状態とするイコライズ／プリチャ
ージ制御回路１２ａ〜１２ｄと、イコライズ／プリチャ
ージ制御回路１２ａ〜１２ｄによるイコライズ動作非活
性化に応答して、対応のアレイブロックのワード線選択
動作を活性化するワード線駆動制御回路１４ａ〜１４ｄ
と、チップイネーブル信号ＣＥと書換指示信号φとに応
答して所定のタイミングで内部書換信号φｉを出力する
書換制御回路１５と、ワード線駆動制御回路１４ａ〜１
４ｄからの出力信号と書換制御回路１５からの内部書換
指示信号φｉとに応答して、対応のアレイブロックのセ
ンスアンプを活性化するセンスアンプ活性化信号Ｖｐお
よびＶｎを出力するセンスアンプ制御回路１６ａ〜１６
ｄと、ワード線駆動制御回路１４ａ〜１４ｄからのワー
ド線選択動作開始指示信号と書換制御回路１５からの内
部書換指示信号φｉとに応答して対応のアレイブロック
の列選択動作を開始する列選択制御回路１８ａ〜１８ｄ
を含む。

【０１３９】イコライズ／プリチャージ制御回路１２ａ
〜１２ｄは、ブロックデコーダ１０からのブロック指定
信号の活性化時、対応のアレイブロックに対し所定の時
間期間イコライズ信号ＥＱＡ〜ＥＱＤを非活性状態とす
る。ワード線駆動制御回路１４ａ〜１４ｄの各々は、対
応のイコライズ／プリチャージ制御回路１２ａ〜１２ｄ
の出力信号の変化に応答して、ビット線分離信号ＢＬＩ
Ａ〜ＢＬＩＤを所定期間活性状態のハイレベルとすると
ともに、後にその構成を説明するＸデコーダを所定期間
活性状態とする。

【０１４０】センスアンプ制御回路１６ａ〜１６ｄは、
内部書換指示信号φｉの非活性化時には、ワード線駆動
制御回路１４ａ〜１４ｄからのワード線選択動作開始指
示信号に応答して所定期間所定のタイミングで対応のア
レイブロックに対しセンスアンプ活性化信号ＶｐＡ，Ｖ
ｎＡ〜ＶｐＤ，ＶｎＤを活性状態とする。内部書換指示
信号φｉの活性化時には、センスアンプ制御回路１６ａ
〜１６ｄは、この内部書換指示信号φｉの活性化に応答
して対応のセンスアンプ活性化信号ＶｐＡ，ＶｎＡ〜Ｖ
ｐＤ，ＶｎＤを所定期間活性状態とする。

【０１４１】列選択制御回路１８ａ〜１８ｄは活性化
時、所定のタイミングでブロック選択信号ＴＧＡ〜ＴＧ
Ｄを所定期間活性状態とするとともに、対応のＹデコー
ダを活性状態とする。内部書換指示信号φｉの活性化時
には、列選択制御回路１８ａ〜１８ｄは、この内部書換
指示信号φｉに応答してブロック選択信号ＴＧＡ〜ＴＧ
Ｄを活性化し、また対応のＹデコーダＹＤａ〜ＹＤｄか
らの列選択信号を活性状態とする。

【０１４２】図７は、図６に示すブロックデコーダ１０
の構成および動作を示す図である。図７（Ａ）におい
て、ブロックデコーダ１０は、制御バッファ２からの内
部チップイネーブル信号ＣＥおよびアドレスバッファ３
からのブロックアドレス信号ＢＡをデコードするデコー
ド回路２１と、デコード回路２１からの活性化信号（ハ
イレベル信号）の立下がりを所定時間遅延する立下がり
遅延回路２２を含む。この立下がり遅延回路２２から対
応のアレイブロックを活性化するブロック活性化信号φ
ｂｒが出力される。

【０１４３】デコード回路２１は、たとえばＡＮＤ型回
路で構成され、内部チップイネーブル信号ＣＥおよびブ
ロックアドレス信号ＢＡ（２ビットのアドレス信号：ア
レイブロックが４つの場合）がすべてハイレベルのとき
に選択状態を示すハイレベルの信号を出力する。立下が
り遅延回路２２は、パルス幅を拡張する機能を備える回
路であれば任意の回路構成を利用することができる。次
に図７（Ｂ）を参照して、この図７（Ａ）に示すブロッ
クデコーダ１０の動作について説明する。

【０１４４】外部のクロック信号ＣＬＫの立下がり時に
外部チップイネーブル信号ｅｘｔＣＥがハイレベルとさ
れ、外部から与えられるブロックアドレス信号ｅｘｔ．
ＢＡが確定状態とされる。この状態において、チップア
クセスが指定され、内部チップイネーブル信号ＣＥがク
ロック信号ＣＬＫの立上がりに応答して所定期間ハイレ
ベルとされ、また内部のブロックアドレス信号ＢＡも所
定期間確定状態とされる。デコーダ回路２１は、この確
定状態とされた内部チップイネーブル信号ＣＥおよび内
部ブロックアドレス信号ＢＡをデコードし、ブロックア
ドレス信号ＢＡが指定するアレイブロックにハイレベル
の信号を出力する。これにより、立下がり遅延回路２２
から出力されるブロック活性化信号φｂｒが、デコード
回路２１の出力信号の立上がりから所定期間ハイレベル
の活性状態とされる。立下がり遅延回路２２を用いてブ
ロック活性化信号φｂｒのパルス幅を十分な広さとする
ことにより、クロック信号ＣＬＫのパルス幅が短く、内
部のチップイネーブル信号ＣＥおよびブロックアドレス
信号ＢＡの確定期間が短い場合においても、アドレス指
定されたアレイブロックを確実に活性状態とする信号を
出力することができる。

【０１４５】図８（Ａ）は、図６に示すイコライズ／プ
リチャージ制御回路１２ａ〜１２ｄおよびワード線駆動
制御回路１４ａ〜１４ｄの構成の一例を示す図である。
図８（Ａ）においては、１つのアレイブロックに対する
イコライズ／プリチャージ制御回路１２およびワード線
駆動制御回路１４の構成を示す。図８（Ａ）において、
イコライズ／プリチャージ制御回路１２は、ブロック活
性化信号φｂｒの活性化に応答してセットされるリセッ
ト優先型セット／リセットフリップフロップ２４を含
む。このフリップフロップ２４の補出力ＺＱからイコラ
イズＥＱが出力される。フリップフロップ２４の真出力
Ｑからの出力信号は、遅延回路２６を介してリセット入
力Ｒへフィードバックされる。遅延回路２６の与える遅
延時間によりイコライズ信号ＥＱの非活性化期間が決定
される。

【０１４６】ワード線駆動制御回路１４は、イコライズ
／プリチャージ制御回路１２に含まれるフリップフロッ
プ２４の真出力Ｑからの出力信号を所定時間遅延する遅
延回路２７と、この遅延回路２７の出力信号の活性化
（ハイレベル）時にセットされるリセット優先型フリッ
プフロップ２８を含む。フリップフロップ２８から、ワ
ード線選択動作活性化信号φｗｌが出力される。このフ
リップフロップ２８の出力信号φｗｌは、また遅延回路
２９を介してフリップフロップ２８のリセット入力Ｒへ
フィードバックされる。遅延回路２９の有する遅延時間
により、このワード線選択動作活性化信号φｗｌの活性
化期間が決定される。次にこの図８（Ａ）に示す回路の
動作を、その動作波形図である図８（Ｂ）を参照して説
明する。

【０１４７】ブロック活性化信号φｂｒの立上がりに応
答してフリップフロップ２４がセットされ、その補出力
ＺＱからのイコライズ信号ＥＱがローレベルとされる。
フリップフロップ２４の真出力Ｑの出力信号は遅延回路
２６を介してフリップフロップ２４のリセット入力Ｒへ
フィードバックされる。したがって、イコライズＥＱが
ローレベルの非活性状態とされてから所定時間経過後、
このフリップフロップ２４がリセットされ、イコライズ
信号ＥＱがハイレベルへ復帰する。

【０１４８】一方、ワード線駆動制御回路１４において
は、フリップフロップ２４の真出力Ｑの出力する信号が
遅延回路２７を介してフリップフロップ２８のセット入
力Ｓへ与えられる。したがって、このイコライズ信号Ｅ
Ｑがローレベルの非活性状態とされてから遅延回路２７
が与える遅延時間が経過した後、フリップフロップ２８
の真出力Ｑからの信号φｗｌがハイレベルの活性状態と
され、ワード線選択動作が行なわれる。この信号φｗｌ
が活性状態とされてから遅延回路２９が与える遅延時間
が経過した後、このフリップフロップ２８のリセット入
力Ｒへ与えられる信号がハイレベルの活性状態とされ、
フリップフロップ２８がリセットされ、信号φｗｌがロ
ーレベルの非活性状態とされる。

【０１４９】各アレイブロックにおいて、ワード線選択
期間をそれぞれ所定期間とする構成を用いることによ
り、アレイブロックそれぞれ独立にアレイブロックの活
性化／プリチャージを行なうことができる。

【０１５０】なお、図８（Ａ）に示す構成において、遅
延回路２９の出力信号が遅延回路２６の入力部へ与えら
れてもよい。この場合には、遅延回路２６の有する遅延
時間を小さくすることができ、装置回路規模を低減する
ことができる。また、確実にワード線選択動作が完了し
た後にイコライズ信号ＥＱをハイレベルとしてイコライ
ズ／プリチャージ回路を活性化することができる。

【０１５１】なおこの信号φｗｌは、ビット線分離信号
ＢＬＩとして利用されてもよい。図９は、図６に示すセ
ンスアンプ制御回路１６の構成を概略的に示す図であ
る。図９においては、センスアンプ制御回路１６ａ〜１
６ｄそれぞれは同一の構成を備えるため、１つのセンス
アンプ制御回路１６を代表的に示す。図９において、セ
ンスアンプ制御回路１６は、ワード線選択動作活性化信
号φｗｌを所定時間遅延する遅延回路３０と、書換指示
信号φとブロック活性化信号φｂｒの論理積信号φ・φ
ｂｒに応答して、内部書換信号φｉと遅延回路３０の出
力信号の一方を選択するセレクタ３２と、セレクタ３２
の出力信号の活性化時にセットされるリセット優先型フ
リップフロップ３４を含む。フリップフロップ３４のリ
セット入力Ｒへは、ワード線選択動作活性化信号φｗｌ
を受けるインバータ３５の出力信号が与えられる。

【０１５２】センスアンプ制御回路１６は、さらに、フ
リップフロップ３４の真出力Ｑの出力信号に応答して導
通し、センスアンプ活性化信号Ｖｎを接地電位レベルへ
と駆動するセンスアンプ活性化トランジスタ３６と、フ
リップフロップ３４の補出力ＺＱの出力信号に応答して
導通し、センスアンプ活性化信号Ｖｐを電源電圧または
高電圧レベルのハイレベルへ駆動するセンスアンプ活性
化用トランジスタ３８を含む。

【０１５３】セレクタ３２は、書換指示信号φがハイレ
ベルの活性状態にあり、かつアレイブロック活性化信号
φｂｒがハイレベルの活性化のときに、内部書換信号φ
ｉを選択する。すなわち、転送アレイブロックとして指
定されたアレイブロックに対しては、センスアンプの活
性化タイミングは内部書換信号φｉに従って決定され
る。信号φ・φｂｒがローレベルの非活性化時には、セ
レクタ３２は、遅延回路３０の出力信号を選択する。フ
リップフロップ３４は、セット入力Ｓへ与えられる信号
がハイレベルとされると、その真出力Ｑをハイレベル、
補出力ＺＱをローレベルとする。フリップフロップ３４
は、リセット入力Ｒへ与えられる信号がハイレベルへ立
上がるときにリセットされて、真出力Ｑをローレベル
に、補出力ＺＱをハイレベルとする。したがって、セン
スアンプ活性化信号ＶｎおよびＶｐの活性化から非活性
化への移行は、ワード線選択動作活性化信号φｗｌの非
活性化への移行により決定される。

【０１５４】この図９に示す構成を利用することによ
り、転送アレイブロックにおいてのみセンスアンプの活
性化タイミングを内部書換信号に従って決定することが
できる。

【０１５５】図６に示す列選択制御回路１８ａ〜１８ｄ
も、この図９に示すセンスアンプ制御回路１６と同様の
構成を備える。フリップフロップ３４の出力部に設けら
れたトランジスタ３６および３８が用いられないだけで
ある。フリップフロップの出力信号（出力ＱおよびＺＱ
いずれでもよい）に従って列選択動作（セレクタＳＴＲ
の導通／非導通の制御）が行なわれる。

【０１５６】図６に示す書換制御回路１５は、チップイ
ネーブル信号ＣＥおよび書換指示信号φがともにハイレ
ベルの活性状態のとき、所定時間経過後に、所定の幅を
有する内部書換信号φｉを出力する。この構成は、ワン
ショットパルス発生回路と遅延回路を用いることにより
容易に実現できる。

【０１５７】図１０は、アレイブロックそれぞれに対応
して配置されるアドレスラッチの構成の一例を示す図で
ある。図１０においては、１つのアレイブロックに対応
して配置されるアドレスラッチを示し、参照番号４０で
総称的にアドレスラッチを示す。

【０１５８】図１０において、アドレスラッチ４０は、
アドレスバッファから与えられる内部アドレス信号Ａ
（行および列アドレス信号ＲＡおよびＣＡ両者を含む）
をワンショットパルス発生回路４１からの取込指示信号
φｂｒ′により取込み、かつワンショットパルス発生回
路４３からのショットパルスに従って、その内部アドレ
スＡｉをリセットする。ワンショットパルス発生回路４
１は、アレイブロック活性化信号φｂｒの立上がりに応
答して所定パルス幅を有するアドレス取込指示信号φｂ
ｒ′を発生する。ワンショットパルス発生回路４３は、
対応のアレイブロックのイコライズ信号ＥＱの非活性化
に従って所定期間ローレベルとされるパルス信号ＥＱ′
を出力する。

【０１５９】アドレスラッチ４０は、アドレス取込指示
信号φｂｒ′に応答して導通し、アドレスバッファから
与えられるアドレス信号Ａを通過させるｎチャネルＭＯ
Ｓトランジスタでたとえば構成されるトランスファゲー
ト４４と、トランスファゲート４４を介して与えられた
アドレス信号を増幅する２段の縦続接続されたインバー
タ４５および４６と、インバータ４５の出力信号を受け
て反転してインバータ４５の入力部へ伝達するインバー
タ４７を含む。インバータ４７の駆動力はインバータ４
５のそれよりも小さくされる。インバータ４６から内部
アドレス信号Ａｉが出力され、インバータ４５から内部
アドレス信号ＺＡｉが出力される。

【０１６０】アドレスラッチ４０は、さらに、ワンショ
ットパルス発生回路４３からのパルス信号ＥＱ′に応答
して、内部アドレス信号ＡｉおよびＺＡｉをローレベル
にリセットするリセットトランジスタ４８および４９を
含む。次に、この図１０に示すアドレスラッチ４０の動
作を、その動作波形図である図１１を参照して説明す
る。

【０１６１】クロック信号ＣＬＫの立上がり時に内部チ
ップイネーブル信号ＣＥがハイレベルの活性状態とさ
れ、そのときに与えられたアドレス信号Ａが確定状態と
される。このチップイネーブル信号ＣＥの立上がりに応
答して、図６に示すブロックデコーダ１０から、アドレ
ス指定されたアレイブロックに対して、ブロック活性化
信号φｂｒが出力される。このブロック活性化信号φｂ
ｒの活性化に応答して、ワンショットパルス発生回路４
１が、所定の時間幅（ブロック活性化信号φｂｒのパル
ス幅よりも短いパルス幅）を有する信号φｂｒ′を出力
する。この信号φｂｒ′のハイレベルへの移行に応答し
て、トランスファゲート４４が導通し、そのときに与え
られているアドレス信号Ａを通過させてインバータ４５
の入力部へ与える。一方、ワンショットパルス発生回路
４３は、また図８（Ａ）に示すイコライズ／プリチャー
ジ制御回路からのイコライズ信号ＥＱに応答してパルス
信号ＥＱ′が所定期間ローレベルとし、リセット用トラ
ンジスタ４８および４９が非導通状態とされる。これに
より、内部アドレスＡｉおよびＺＡｉがそのときに与え
られたアドレス信号Ａに従って変化し、インバータ４５
および４７によりラッチされる。

【０１６２】トランスファゲート４４は、信号φｂｒ′
がローレベルとなると、非導通状態とされる。これによ
り、アレイブロックに対して、有効状態とされたアドレ
スＡｉおよびＺＡｉ（互いに相補なアドレス信号）が持
続的に出力される。アドレスラッチ４０が内部アドレス
信号ＡｉおよびＺＡｉのラッチ中に、次の転送アドレス
が与えられても、この場合には、ワンショットパルス発
生回路４１の出力する信号φｂｒ′は転送アレイブロッ
クに対してのみハイレベルの活性状態とされるため、先
にアドレス指定されたアレイブロックにおいては何ら影
響を受けることなく内部アドレス信号ＡｉおよびＺＡｉ
が継続してラッチされる。

【０１６３】信号ＥＱ′がローレベルに立下がってから
所定時間が経過すると、この信号ＥＱ′がハイレベルに
立上がり、リセットトランジスタ４８および４９が導通
し、内部アドレス信号ＡｉおよびＺＡｉがともにローレ
ベルとされる。この信号ＥＱ′がハイレベルとされてか
ら所定期間経過後にイコライズ信号ＥＱがハイレベルと
なる。

【０１６４】図１２は、図１に示すＸデコーダＸＤの具
体的構成を示す図である。図１２において１本のワード
線ＷＬに対して設けられるＸデコーダ回路の構成を代表
的に示す。図１２において、Ｘデコーダ回路は、内部ア
ドレス信号をデコードし、対応のワード線を指定する行
選択信号を生成するロウデコード回路５０と、このロウ
デコード回路５０の出力信号に従って対応のワード線Ｗ
Ｌを選択状態へと駆動するためのワードドライバ５５を
含む。ロウデコード回路６０は、内部ノードＺと接地ノ
ードとの間に直列に接続され、それぞれが内部アドレス
信号Ａ１〜Ａ３をゲートに受けるｎチャネルＭＯＳトラ
ンジスタ５０ａ，５０ｂおよび５０ｃを含む。ロウデコ
ード回路５０は、ＮＡＮＤ型デコード回路である。この
ロウデコード回路５０の構成において、アドレス信号Ａ
３は、複数のワード線（たとえば４本）のワード線に対
して設けられたロウデコード回路に対し共通に与えられ
てもよい。この４本のうちのワード線のうちの１本が残
りのアドレス信号Ａ１およびＡ２により選択される。

【０１６５】ワードドライバ５５は、高電圧Ｖｐｐを受
けるノードと接地ノードの間に接続され、そのゲートが
内部ノードＺに接続されるｐチャネルＭＯＳトランジス
タ５５ａおよびｎチャネルＭＯＳトランジスタ５５ｂを
含む。ＭＯＳトランジスタ５５ａおよび５５ｂはインバ
ータを構成し、内部ノードＺ上の電位がローレベルのと
きに、対応のワード線ＷＬＡへ高電圧Ｖｐｐを伝達す
る。内部ノードＺ上の電位がハイレベルのときには、対
応のワード線ＷＬは非選択状態のローレベルとされる。

【０１６６】ワードドライバ５５は、さらに、ワード線
選択動作活性化信号φｗｌの非活性化時に導通し、内部
ノードＺへ高電圧Ｖｐｐを伝達するｐチャネルＭＯＳト
ランジスタ５５ｃと、ワード線ＷＬ上の電位がローレベ
ルのとき導通し、内部ノードＺへ高電圧Ｖｐｐを伝達す
るｐチャネルＭＯＳトランジスタ５５ｄを含む。ワード
線選択動作が行なわれるときには、信号φｗｌはハイレ
ベルであり、ＭＯＳトランジスタ５５ｃは非導通状態で
ある。この場合には、ロウデコード回路５０の出力信号
に従って内部ノードＺの電位が決定されて、この内部ノ
ードＺ上の電位に従ってワード線ＷＬの電位が決定され
る。信号φｗｌがローレベルとされると、ワード線選択
動作が完了し、ＭＯＳトランジスタ５５ｃが導通し、内
部ノードＺが高電圧Ｖｐｐレベルに充電される。このと
きには、アドレス信号Ａ１〜Ａ３はすべてローレベルに
リセットされており（図１０のアドレスラッチ参照）、
ロウデコード回路５０は出力ハイインピーダンス状態と
される。内部ノードＺを高電圧Ｖｐｐレベルに保持する
ことにより、ＭＯＳトランジスタ５５ａを確実に非導通
状態とし、非選択状態のワード線ＷＬをＭＯＳトランジ
スタ５５ｂを介して接地電位レベルに保持する。

【０１６７】［アレイの変更例］図１３は、この発明の
第１の実施の形態の変更例の構成を示す図である。図１
３において、半導体記憶装置のアレイおよびデータ伝達
のためのＩ／Ｏバスを概略的に示す。図１３に示す構成
において、アレイブロックＭＢａ〜ＭＢｄそれぞれに対
応して複数ビット（図１３において４ビット）のデータ
を伝達するためのローカルＩ／ＯバスＬＩ／Ｏａ〜ＬＩ
／Ｏｄが配置される。これらの４ビットローカルＬＩ／
Ｏａ〜ＬＩ／Ｏｄに共通に、４ビットのグローバルＩ／
ＯバスＧＩ／Ｏが配置される。ローカルＩ／ＯバスＬＩ
／Ｏａ〜ＬＩ／ＯｄとグローバルＩ／ＯバスＧＩ／Ｏの
交差部には、それぞれブロック選択ゲートＢＳＬＥａ〜
ＢＳＬＥｄが配置される。これらのブロック選択ゲート
ＢＳＥＬａ〜ＢＳＥＬｄの構成は、先の図２において示
すものと同じである。

【０１６８】グローバルＩ／ＯバスＧＩ／Ｏに対し、１
ビットのデータの入出力を行なうためのリード／ライト
ドライバＲＷＤＲが配置される。このリード／ライトド
ライバＲＷＤＲは、内部リード／ライトバスＲＷＢＳを
介して入出力バッファＢＦに結合される。

【０１６９】図１４は、この図１３に示すリード／ライ
トドライバＲＷＤＲの構成を概略的に示す図である。図
１４において、リード／ライトドライバＲＷＤＲは、グ
ローバルＩ／ＯバスＧＩＯ１に対して設けられるリード
ドライバＲＤＲａおよびライトドライバＷＤＲａと、グ
ローバルＩ／ＯバスＧＩＯ２に対して設けられるリード
ドライバＲＤＲｂおよびライトドライバＷＤＲｂと、グ
ローバルＩ／ＯバスＧＩＯ３に対して設けられるリード
ドライバＲＤＲｃおよびライトドライバＷＤＲｃと、グ
ローバルＩ／ＯバスＧＩＯ４に対して設けられるリード
ドライバＲＤＲｄおよびライトドライバＷＤＲｄを含
む。リードドライバＲＤＲａは、アレイブロックＭＢａ
を指定するブロックアドレス信号ＢＡａとプリアンプイ
ネーブル信号（内部読出指示信号）ＰＲがともに活性状
態のときに活性状態とされてグローバルＩ／ＯバスＧＩ
Ｏ１上のデータを増幅して内部リード／ライトバスＲＷ
ＢＳ上に伝達する。ライトドライバＷＤＲａは、ブロッ
クアドレス信号ＢＡａと内部書込指示信号Ｗｉがともに
活性状態のときに活性化され、リード／ライトバスＲＷ
ＢＳ上のデータを増幅してグローバルＩ／ＯバスＧＩＯ
１上に伝達する。

【０１７０】リードドライバＲＤＲｂは、アレイブロッ
クＭＢｂを指定するブロックアドレス信号ＢＡｂとプリ
アンプイネーブル信号ＰＲがともに活性状態のときに活
性状態とされてグローバルＩ／ＯバスＧＩＯ２上のデー
タを増幅して内部リード／ライトバスＲＷＢＳ上に伝達
する。ライトドライバＷＤＲｂは信号ＷｉおよびＢ４ｂ
の活性化時に活性化される。

【０１７１】リードドライバＲＤＲｃは、アレイブロッ
クＭＢｃを指定するブロックアドレス信号ＢＡｃとプリ
アンプイネーブル信号ＰＲがともに活性状態のときに活
性化され、グローバルＩ／ＯバスＧＩＯ３上のデータを
増幅して内部リード／ライトバスＲＷＢＳ上に伝達す
る。ライトドライバＷＤＲｃは、ブロックアドレス信号
ＢＡｃと内部書込指示信号Ｗａがともに活性状態のとき
に活性化され、内部リード／ライトバスＲＷＢＳ上のデ
ータを増幅してグローバルＩ／ＯバスＧＩＯ３上に伝達
する。リードドライバＲＤＲｄは、アレイブロックＭＢ
ｄを指定するブロックアドレス信号ＢＡｄとプリアンプ
イネーブル信号ＰＲの活性化時に活性化され、グローバ
ルＩ／ＯバスＧＩＯ４上のデータを増幅して内部リード
／ライトバスＲＷＢＳ上に伝達する。ライトドライバＷ
ＤＲｄは、ブロックアドレス信号ＢＡｄと内部書込指示
信号Ｗｉがともに活性状態のときに活性化され、内部リ
ード／ライトバスＲＷＢＳ上のデータを増幅してグロー
バルＩ／ＯバスＧＩＯ４上に伝達する。

【０１７２】入出力バッファは、読出指示信号Ｒに応答
して活性化されて内部リード／ライトバスＲＷＢＳ上の
データを増幅してデータ出力端子ＤＱへ伝達する出力バ
ッファＯＢＦと、書込指示信号Ｗの活性化時に活性化さ
れ、データ入出力端子ＤＱ上のデータを増幅して内部リ
ード／ライトバスＲＷＢＳ上に伝達する入力バッファＩ
ＢＦを含む。

【０１７３】この図１３および図１４に示す構成によれ
ばリード／ライトドライバＲＷＤＲに含まれるライトド
ライバＷＤＲａ〜ＷＤＲｄをデータ転送時用いない場合
には、図５に示す動作波形図に従って、４ビットのメモ
リセルデータを１つのアレイブロックから他のアレイブ
ロックへ伝達することができる。データ転送時にライト
ドライバを用いる場合、転送元のアレイブロックにおい
て列選択信号を非活性状態とすることにより、元のデー
タの書換を伴なうことなく、４ビットのうちの１ビット
のメモリセルデータを転送先アレイブロックへ転送する
ことができる。この４ビットのうちの１ビットの選択
は、たとえば最下位２ビットの列アドレスをデコードす
ることにより生成される。１つのアレイブロックにおい
て、４つのビット線対が同時に選択状態とされるため、
この同時に選択状態とされる４つのビット線対のうちの
１対を選択する。この場合、図４に示す動作波形に従っ
てデータ転送が行なわれる。列選択信号ＣＳＡおよびＣ
ＳＢが同時に選択状態となるのを避けることによりデー
タ読出と並行してデータ転送を行なうことができる。

【０１７４】［アレイの変更例２］図１５は、この発明
の第１の実施の形態である半導体記憶装置の第２の変更
例を示す図である。図１５において、１つのアレイブロ
ックの１列のメモリセルに関連する部分の構成のみを示
す。図１５に示す構成においては、ビット線がメインビ
ット線とサブビット線の階層構造とされる。すなわち、
メインビット線ＭＢＬおよびＺＭＢＬからなるメインビ
ット線対ＭＢＬＰに対し、複数のサブビット線対ＳＢＬ
Ｐ１〜ＳＢＬＰｎが配置される。サブビット線対ＳＢＬ
Ｐ１が、ビット線分離信号ＢＬＩＡ１に応答して導通す
る選択ゲートＳＧ１を介してメインビット線対ＭＢＬＰ
に接続される。サブビット線対ＳＢＬＰ２が、ビット線
分離信号ＢＬＩＡ２を通して導通する選択ゲートＳＧ２
を介してメインビット線対ＭＢＬＰに接続される。サブ
ビット線対ＳＢＬＰｎは、ビット線分離信号ＢＬＩＡｎ
に応答して導通する選択ゲートＳＧｎを介してメインビ
ット線対ＭＢＬＰに接続される。メインビット線対ＭＢ
ＬＰには、センスアンプＳＡおよびプリチャージ／イコ
ライズ回路ＰＥが配置される。このメインビット線対Ｍ
ＢＬＰが列選択ゲートＣＳＥＬを介してローカルＩ／Ｏ
バスＬＩ／ＯＡに接続される。サブビット線対ＳＢＬＰ
１〜ＳＢＬＰｎそれぞれとワード線との交差部にメモリ
セル（図示せず）が配置される。メインビット線対ＭＢ
ＬＰにはメモリセルは直接接続されない。したがって、
このメモリセルの有する寄生容量はメインビット線対Ｍ
ＢＬＰには接続されず、メインビット線対ＭＢＬＰの寄
生容量を低減することができる。

【０１７５】動作時においては、選択ワード線を含むサ
ブビット線対ＳＢＬＰｉ（ｉ＝１〜ｎのいずれか）のみ
がメインビット線対ＭＢＬＰに接続される。この図１５
に示すような階層ビット線の構成を備える半導体記憶装
置であっても、上述の実施の形態と同様にして、１つの
アレイブロックから別のアレイブロックへデータ転送を
行なうことができる。先の実施の形態におけるビット線
分離信号ＢＬＩＡを、サブビット線対とメインビット線
対とを接続する信号として利用すればよい。他の動作は
全く同様にしてデータ転送を行なうことができる。

【０１７６】以上のように、この発明の第１の実施の形
態に従えば、アレイブロックをそれぞれ個々独立に駆動
可能とし、かつクロック信号に同期して外部制御信号お
よびアドレス信号を取込むように構成しているため、複
雑なタイミング制御を伴うことなく高速でアレイブロッ
ク間のデータ転送を行なうことができる。

【０１７７】［実施の形態２］図１６は、この発明の第
２の実施の形態である半導体記憶装置の動作を示す信号
波形図である。まずこの発明に従う第２の実施の形態の
半導体記憶装置の動作について説明し、次いで、この動
作を実現するための構成について説明する。

【０１７８】この発明の第２の実施の形態において、２
つの命令、すなわちアンプ転送命令φＴＡおよびセル転
送命令φＴＭが用いられる。アンプ転送命令φＴＡは、
１つのアレイブロックのメモリセルのデータを、別のア
レイブロックのセンスアンプに転送し、そこでラッチさ
せる命令である。セル転送命令φＴＭは、１つのアレイ
ブロックのメモリセルのデータを別のアレイブロックの
メモリセルへ転送しそこに書込む命令である。アンプ転
送命令φＴＡを用いた場合には、転送先のアレイブロッ
クのメモリセルへのデータ書込が行なわれず、センスア
ンプによるラッチのみが行なわれる。これにより、セン
スアンプを常時活性化することによりセンスアンプをキ
ャッシュとして利用することができ、また１つのアレイ
ブロックのメモリセルデータを別のアレイブロックのセ
ンスアンプに退避させておくことができる。あるメモリ
セルのデータを外部で加工し、その加工したデータを元
のメモリセルに書込むとともに、加工前のデータを別の
アレイブロックのセンスアンプに保持しておく。必要な
ときに、加工前のデータを取出すことができ、たとえば
演算処理において、同一の係数データを用いて連続して
加算または乗算などの演算を行なうことができる。

【０１７９】図１６において、クロック信号ＣＬＫの立
上がりにチップイネーブル信号ＣＥが活性状態のハイレ
ベルとされる。この状態においては、アンプ転送命令φ
ＴＡおよびセル転送命令φＴＭはともに非活性状態のロ
ーレベルである。このときには通常のアクセス動作が行
なわれ、このクロック信号ＣＬＫの立上がり時に与えら
れたアドレス信号が取込まれ、アドレス指定されたアレ
イブロックにおいて行および列の選択動作が行なわれ
る。すなわちアレイブロック（ＭＢ♯Ａとする）におい
て、アドレス指定されたワード線ＷＬＡが選択され、こ
の選択ワード線ＷＬＡの電位が上昇する。これに応答し
て、選択ワード線ＷＬＡに接続するメモリセルデータが
各対応のビット線対ＢＬＰＡに伝達され、ビット線対Ｂ
ＬＰＡの電位が変化する。次いで、適当な間隔をおい
て、チップイネーブル信号ＣＥが再びクロック信号ＣＬ
Ｋの立上がり時に活性状態のハイレベルとされる。この
とき、併せてアンプ転送命令φＴＡが活性状態のハイレ
ベルとされる。アンプ転送命令φＴＡの活性化時におい
ては、このときに取込まれたアドレス信号の行アドレス
を指定する部分は無視され、アレイブロックにおけるワ
ード線選択は行なわれず、非選択状態を維持する。ブロ
ックアドレス信号と列アドレス信号のみが利用される。

【０１８０】一方、アレイブロックＭＢ♯Ａにおいて
は、通常動作時と同様にして、列選択信号が列アドレス
信号のデコード結果に従って活性状態のハイレベルとさ
れ、対応のメモリセルのデータがグローバルＩ／Ｏ線上
に伝達される。この後、アンプ転送命令φＴＡの活性化
に応答して所定のタイミングで（列選択信号ＣＳＡの活
性化の後）内部転送信号φＴＲｉがハイレベルの活性状
態とされる。この内部転送信号φＴＲｉに応答して、転
送先のアレイブロック（ＭＢ♯Ｂとする）においてＹデ
コーダが活性化され、列選択信号ＣＳＢがハイレベルと
され、先にグローバルＩ／Ｏ線ＧＩ／Ｏ上に読出された
アレイブロックＭＢ♯ＡからのデータがセンスアンプＳ
Ａ♯Ｂのセンスノードに伝達され、このセンスノードの
電位が変化する。このとき、まだセンスアンプＳＡ♯Ｂ
は活性化されていない。これにより、容易にセンスアン
プＳＡ♯Ｂのセンスノード電位がグローバルＩ／Ｏ線上
の電位に従って変化する。次いで内部転送信号φＴＲｉ
が活性化されてから所定の期間が経過した後、その転送
先アレイブロックＭＢ♯ＢのセンスアンプＳＡ♯Ｂの活
性化が行なわれ、センスノードに現われた電位差（転送
データ）の増幅およびラッチが行なわれる。上述の一連
の動作により、アレイブロックＭＡ♯Ａのメモリセルデ
ータが別のアレイブロックＭＡ♯ＢのセンスアンプＳＡ
♯Ｂのセンスノードにラッチされる。

【０１８１】図１７は、アンプ転送動作時における内部
信号を示す波形図である。以下、図１７を参照してアレ
イの内部動作についてより詳細に説明する。

【０１８２】まず図１６に示すように、最初にチップイ
ネーブル信号ＣＥが活性状態とされると、アレイブロッ
クＭＢ♯Ａにおいて、メモリセルの選択動作が実行され
る。すなわちイコライズ信号ＥＱＡが非活性状態のロー
レベルとされ、次いでワード線ＷＬＡが選択されてその
電位が上昇する。このときまたビット線分離信号ＢＬＩ
Ａもハイレベルとされ、選択メモリセルのデータがセン
スアンプＳＡ♯Ａのセンスノードへ伝達される。次い
で、そのセンスアンプＳＡ♯Ａのセンスノードの電位が
十分に拡大されると、センスアンプ活性化信号ＶｐＡ，
ＶｎＡが活性状態とされ、センスアンプＳＡ♯Ａのセン
スノードの電位が差動的に増幅される。その後、Ｙデコ
ーダからの列選択信号ＣＳＡがハイレベルとされ、セン
スアンプＳＡ♯Ａのセンスノードの電位がローカルＩ／
ＯバスＬＩ／ＯＡ上に伝達される。次いでブロック選択
ゲートＢＳＥＬＡがブロック選択信号ＴＧＡに従って導
通し、このローカルＩ／ＯバスＬＩ／ＯＡ上の電位がグ
ローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。

【０１８３】アレイブロックＭＢ♯Ｂにおいては、この
アレイブロックＭＢ♯Ｂのメモリセル選択動作およびデ
ータの読出動作と並行して、イコライズ信号ＥＱＢの非
活性化が行なわれる。このとき、アンプ転送命令φＴＡ
により、ワード線選択が行なわれず、またビット線分離
信号ＢＬＩＢも非活性状態のローレベルを維持する。ア
ンプ転送命令φＴＡが与えられてから所定期間が経過す
ると内部転送信号φＴＲｉに応答して、列選択信号ＣＳ
Ｂおよびブロック選択信号ＴＧＢが所定期間ハイレベル
の活性状態とされ、グローバルＩ／Ｏバス上に伝達され
たデータがセンスアンプＳＡ♯Ｂのセンスノードへ伝達
され、センスアンプＳＡ♯Ｂのセンスノードの電位が変
化する。このとき、ビット線分離信号ＢＬＩＢはローレ
ベルの非活性状態を維持しており、センスアンプＳＡ♯
Ｂのセンスノードの寄生容量は小さく、容易にこのセン
スアンプＳＡ♯Ｂのセンスノードの電位はグローバルＩ
／Ｏバス上の電位に従って変化する。センスアンプＳＡ
♯Ｂのセンスノード電位が変化し、この電位差が十分拡
大されると、センスアンプ活性化信号ＶｐＢおよびＶｎ
Ｂが活性状態とされ、このセンスアンプＳＡ♯Ｂのセン
スノードの電位が活性化されたセンスアンプＳＡ♯Ｂに
より増幅されてラッチされる。以後、この状態を維持す
る。

【０１８４】図１８は、このアンプ転送動作時における
メモリセルデータの転送経路を模式的に示す図である。
この図１８に示す半導体記憶装置の構成においては、ロ
ーカルＩ／ＯバスＬＩ／ＯＡおよびＬＩ／ＯＢおよびグ
ローバルＩ／ＯバスＧＩ／Ｏは、すべて４ビットの幅を
備える構成が一例として示される。アレイブロックＭＢ
♯Ａにおいて同時に選択された４ビットのメモリセルデ
ータがグローバルＩ／ＯバスＧＩ／Ｏを介して転送され
て外部に読出され（１ビットのみが読出されてもよく、
また４ビットデータが読出されてもよい）、これと同時
に、アレイブロックＭＢ♯ＢのローカルＩ／ＯバスＬＩ
／ＯＢを介してこのアレイブロックＭＢ♯Ｂのセンスア
ンプへ転送されてここでラッチされる。なおこの図１８
に示す構成においては、先の図１４に示す構成と同様、
アレイブロックＭＢ♯Ｂのセンスアンプへは、１ビット
のデータのみが転送されてもよい。

【０１８５】図１９は、セル転送時における動作を示す
信号波形図である。セル転送命令φＴＭの活性化時にお
いては、転送先アレイブロックにおいて、ワード線の選
択が行なわれる。このときには、クロック信号ＣＬＫの
立上がり時に活性状態とされたチップイネーブル信号Ｃ
Ｅと同期して与えられたアドレス信号は行アドレス信
号、列アドレス信号、およびブロックアドレス信号すべ
てが利用される。この場合、すでに、先に与えられたチ
ップイネーブル信号ＣＥとそれと同時に与えられたアド
レス信号に従ってアレイブロックＭＢ♯Ａにおいては、
先のアンプ転送動作時と同様にワード線選択およびメモ
リセルの選択動作が実行される。

【０１８６】セル転送命令φＴＭの活性化時において
は、まず転送アレイブロックＭＢ♯Ｂにおいて、ワード
線選択が行なわれ、選択ワード線ＷＬＢの電位が立上が
る。このとき、また後に説明するが、ビット線分離信号
ＢＬＩＢもハイレベルの活性状態とされ、この選択ワー
ド線ＷＬＢに接続されるメモリセルのデータがセンスア
ンプにより増幅される。アレイブロックＭＢ♯Ａにおい
て、列選択信号ＣＳＡがハイレベルに立上がり、選択メ
モリセルデータがグローバルＩ／ＯバスＧＩ／Ｏへ転送
された後、アレイブロックＭＢ♯Ｂにおいては、内部転
送信号φＴＲｉの活性化に応答して、列選択動作が行な
われ、選択された列に対する列選択信号ＣＳＢがハイレ
ベルとなり、グローバルＩ／ＯバスＧＩ／Ｏがこのアレ
イブロックＭＢ♯ＢのセンスアンプＳＡ♯Ｂのセンスノ
ードに接続される。センスアンプＳＡ♯Ｂはまだ活性状
態とされていないため、アレイブロックＭＢ♯Ｂの選択
メモリセルデータが伝達されていても、センスアンプＳ
Ａ♯Ｂのセンスノードの電位（ビット線対ＢＬＰＢの電
位）は、容易にこのグローバルＩ／ＯバスＧＩ／Ｏ上の
電位に従って変化する。センスアンプＳＡ♯Ｂのセンス
ノードの電位が十分変化した後、センスアンプ活性化信
号（図１９には示さず）が活性状態とされ、センスアン
プＳＡ♯Ｂがセンス動作を行ない、このグローバルＩ／
ＯバスＧＩ／Ｏから伝達されたメモリセルデータを検知
し増幅し、選択メモリセルへ書込む。これら一連の動作
により、アレイブロックＭＢ♯Ａの選択メモリセルデー
タがアレイブロックＭＢ♯Ｂのメモリセルへ書込まれ
る。

【０１８７】図２０は、セル転送動作時における内部信
号波形を示す図である。アレイブロックＭＢ♯Ａにおい
ては、イコライズ信号ＥＱＡが立上がってから、選択ワ
ード線ＷＬＡおよびビット線分離信号ＢＬＩＡがハイレ
ベルに立上がり、この選択ワード線ＷＬＡに接続される
メモリセルデータがセンスアンプＳＡ♯Ａのセンスノー
ドへ伝達される。次いで、所定のタイミングでセンスア
ンプ活性化信号ＶｐＡおよびＶｎＡが活性状態とされ、
次いで、列選択信号ＣＳＡがハイレベルとされ、このセ
ンスアンプＳＡ♯Ａのセンスノードの電位がローカルＩ
／ＯバスＬＩ／ＯＡへ伝達される。この後、ブロック選
択信号ＴＧＡがハイレベルとされ、このローカルＩ／Ｏ
バスＬＩ／ＯＡ上のデータがグローバルＩ／ＯバスＧＩ
／Ｏ上に伝達される。

【０１８８】一方、このアレイブロックＭＢ♯Ａでのメ
モリセルデータの検知増幅およびグローバルＩ／Ｏバス
ＧＩ／Ｏへの伝達と並行して、アレイブロックＭＢ♯Ｂ
において同様にメモリセルの選択動作が行なわれる。す
なわち、イコライズ信号ＥＱＢがローレベルとされた
後、ワード線ＷＬＢおよびビット線分離信号ＢＬＩＢが
ハイレベルに立上がり、選択メモリセルのデータがセン
スアンプＳＡ♯Ｂのセンスノードへ伝達される。この
後、内部転送信号の活性化に従ってブロック選択信号Ｔ
ＧＢおよび列選択信号ＣＳＢがハイレベルとされ、グロ
ーバルＩ／ＯバスＧＩ／Ｏ上のデータがローカルＩ／Ｏ
バスＬＩ／ＯＢを介してセンスアンプＳＡ♯Ｂのセンス
ノードへ伝達される。このときまだセンスアンプＳＡ♯
Ｂは活性化されていないため、センスアンプＳＡ♯Ｂの
センスノードは、グローバルＩ／ＯバスＧＩ／Ｏから伝
達されたデータに応じて変化する。この後、センスアン
プ活性化信号ＶｐＢおよびＶｎＢが活性化され、選択メ
モリセルのデータがこのアレイブロックＭＢ♯Ｂの選択
メモリセルへ書込まれる。次いで選択ワード線ＷＬＢの
電位が立上がり、イコライズ信号ＥＱＢがハイレベルと
され、ビット線対の電位およびセンスアンプＳＡ♯Ｂの
センスノードのイコライズが行なわれた後、ビット線分
離信号ＢＬＩＢがローレベルとされる。

【０１８９】なお、図２０において、列選択信号ＣＳＡ
は、アレイブロックＭＢ♯Ｂの列選択信号ＣＳＢと重な
り合わないタイミングで活性化されているが、これは図
２０において破線で示すように、互いに重なり合うタイ
ミングで活性状態を維持するように構成されてもよい。

【０１９０】上述の一連の動作を行なうことにより、図
２１に示すように、アレイブロックＭＢ♯Ａにおいて選
択されたメモリセルデータがローカルＩ／ＯバスＬＩ／
ＯＡ、グローバルＩ／ＯバスＧＩ／Ｏ、およびローカル
Ｉ／ＯバスＬＩ／ＯＢを介してアレイブロックＭＢ♯Ｂ
のメモリセルへ伝達されてそこに書込まれる。このとき
またアレイブロックＭＢ♯Ａの選択メモリセルのデータ
が外部に読出される。なお、図２１においては、４ビッ
トのメモリセルが１つのアレイブロックにおいて同時に
選択される構成が一例として示されている。この場合、
４ビットのメモリセルデータがアレイブロックＭＢ♯Ａ
からアレイブロックＭＢ♯Ｂへ伝達されてもよい。

【０１９１】図２２は、この発明の第２の実施の形態の
別の動作波形を示す図である。この図２２においては、
アンプ転送命令φＴＡおよびセル転送命令φＴＭ両者が
活性状態とされる。この状態においては、アレイブロッ
クＭＢ♯Ａにおいて選択されたメモリセルのデータがア
レイブロックＭＢ♯Ｂのメモリセルへ書込まれるととも
に、センスアンプで持続的にラッチされる。すなわち先
のアンプ転送動作およびセル転送動作両者が組合せて実
行される。

【０１９２】［センス保持データ書換動作］図２３は、
センス転送動作により保持されたデータを書換える際の
動作を示す信号波形図である。図２３において、アレイ
ブロックＭＢ♯Ｂにおいては、センスアンプが、センス
転送動作による転送データを保持している。この状態に
おいて、再びアレイブロックＭＢ♯Ａまたは別のアレイ
ブロックからアレイブロックＭＢ♯Ｂの同一のアドレス
位置へデータが転送される。この場合、アレイブロック
ＭＢ♯Ａにおいては、先の動作と同様にして、ワード線
ＷＬＡの選択およびビット線分離信号ＢＬＩＡの活性化
が行なわれ、次いでセンスアンプＳＡ♯Ａによる検知増
幅が行なわれて、この検知増幅されたデータがローカル
Ｉ／ＯバスＬＩ／ＯＡおよびグローバルＩ／ＯバスＧＩ
／Ｏへ伝達される。センス転送命令が活性状態とされか
つそのときの転送アドレスが先に与えられた転送アドレ
スと同じ場合、アレイブロックＭＢ♯Ｂにおいては、セ
ンスアンプ活性化信号ＶｐＢおよびＶｎＢが非活性状態
とされかつイコライズ信号ＥＱＢが活性状態とされ、セ
ンスアンプＳＡ♯Ｂのセンスノードのイコライズが行な
われる。次いで、イコライズ信号ＥＱＢを非活性状態と
した後、列選択信号ＣＳＢおよびブロック選択信号ＴＧ
Ｂがハイレベルとされ、グローバルＩ／ＯバスＧＩ／Ｏ
上のデータがセンスアンプＳＡ♯Ｂのセンスノードへ伝
達される。この後、センスアンプ活性化信号ＶｐＢおよ
びＶｎＢが活性状態とされ、このグローバルＩ／Ｏバス
ＧＩ／Ｏから伝達されたデータがセンスアンプＳＡ♯Ｂ
のセンスノードにおいて増幅されかつラッチされる。

【０１９３】なお、図２３において破線で示すように、
センス転送動作時に、アレイブロックＭＢ♯Ｂのイコラ
イズ信号ＥＱＢを非活性状態のローレベルに維持し、か
つセンスアンプ活性化信号ＶｐＢおよびＶｎＢを所定期
間非活性状態とする構成が利用されてもよい。この場
合、センスアンプＳＡ♯Ｂのセンスノードが、その保持
データに対する電位でフローティング状態とされる。こ
の状態で、グローバルＩ／ＯバスＧＩ／Ｏとセンスアン
プＳＡ♯Ｂのセンスノードと接続すれば、このセンスア
ンプＳＡ♯Ｂのセンスノードの電位はグローバルＩ／Ｏ
バスＧＩ／Ｏからの信号電位に応じて変化する。センス
アンプＳＡ♯Ｂのセンスノードの容量は、グローバルＩ
／Ｏバスの容量に比べて十分小さく、したがってセンス
アンプＳＡ♯Ｂのセンスノード電位は十分このグローバ
ルＩ／ＯバスＧＩ／Ｏからのデータ信号（電荷）に従っ
て充放電されてその電位を変化させることができる。

【０１９４】なおこの図２３に示す動作波形図におい
て、メモリセルへのデータ書込が行なわれるセル転送動
作が併せて行なわれる場合には、図２３に示す信号波形
図において、ワード線ＷＬＢおよびビット線分離信号Ｂ
ＬＩＢがイコライズ信号ＥＱＢの非活性化の後センスア
ンプＳＡ♯Ｂの活性化の前に活性状態のハイレベルとさ
れる。

【０１９５】［制御回路］図２４は、この発明の第２の
実施の形態である半導体記憶装置のアレイ活性制御部の
構成を概略的に示すブロック図である。この第２の実施
の形態に従う半導体記憶装置の全体の構成は、図１に示
す構成と同じである。

【０１９６】図２４において、アレイ活性制御部は、内
部チップイネーブル信号ＣＥの活性化時に活性化され、
内部ブロックアドレス信号ＢＡをデコードし、アドレス
指定されたアレイブロックを活性化するためのブロック
活性化信号φｂｒを出力するブロックデコーダ１０を含
む。このブロック活性化信号φｂｒが、各アレイブロッ
クそれぞれに対応して発生される。活性状態とされたブ
ロック活性化信号φｂｒ（φｂｒａ〜φｂｒｄ）のアレ
イブロックのみが活性状態とされる。

【０１９７】アレイ活性制御部は、さらに、ブロックデ
コーダ１０からのブロック活性化信号φｂｒと内部チッ
プイネーブル信号ＣＥとセンスアンプ転送指示信号（ア
ンプ転送命令）φＴＡとメモリセル転送指示信号（セル
転送命令）φＴＭを受けて、内部転送指示信号φＴＲｉ
を所定のタイミングで出力しかつイコライズ／プリチャ
ージ制御回路１２０ａ〜１２０ｄのイコライズ／プリチ
ャージ動作を制御する信号を発生する転送制御回路１１
０を含む。イコライズ／プリチャージ制御回路１２０ａ
〜１２０ｄは、アレイブロックＭＡａ〜ＭＡｄそれぞれ
に対応して設けられ、活性化時対応のアレイブロックの
イコライズ／プリチャージ動作を実行する。アレイ活性
制御部は、さらに、アレイブロックＭＡａ〜ＭＡｄそれ
ぞれに対応して配置されるワード線駆動制御回路１４０
ａ〜１４０ｄ、センスアンプ制御回路１６０ａ〜１６０
ｄ、および列選択制御回路１８０ａ〜１８０ｄを含む。
これらの回路部分の機能自体は先の実施の形態１におい
て示したものと同じであるが、その内部構成が、転送指
示信号φＴＲｉを受けるため異なる。この構成について
は後に説明する。

【０１９８】次に各部の具体的構成について説明する。
ブロックデコーダ１０の構成は、先の図７において示す
ものと同じであり、クロック信号ＣＬＫの立上がりに同
期して発生された内部チップイネーブル信号ＣＥに従っ
て活性化されて、そのときに与えられたブロックアドレ
ス信号ＢＡをデコードし、アドレス指定されたアレイブ
ロックに対し所定の時間幅を有するブロック活性化信号
φｂｒ（φｂｒａ〜φｂｒｄ）を出力する。

【０１９９】図２５は、図２４に示す転送制御回路１１
０の構成を概略的に示す図である。この図２５において
は、転送制御回路１１０のうちの、内部転送指示信号を
発生する部分の構成を示す。残りの部分（センスアンプ
制御回路１６０ａ〜１６０ｄを制御する部分およびイコ
ライズ／プリチャージ制御回路１２０ａ〜１２０ｄを制
御する部分）の構成については後に各部分の構成と組合
せて説明する。

【０２００】図２５において、転送制御回路１１０は、
センスアンプ転送指示信号φＴＡとメモリセル転送指示
信号φＴＭを受けるＯＲゲート１１１と、ＯＲゲート１
１１の出力信号を所定時間遅延する遅延回路１１２と、
遅延回路１１２の出力信号の立上がりに応答して、所定
の時間幅を有するワンショットのパルスを発生するワン
ショットパルス発生回路１１３を含む。このワンショッ
トパルス発生回路１１３は、先に説明したフリップフロ
ップおよび遅延回路の構成を用いて実現されればよい。

【０２０１】この図２５に示す転送制御回路１１０にお
いては、転送指示信号φＴＡおよびφＴＭの少なくとも
一方がハイレベルの活性状態とされたときに、ワンショ
ットパルス発生回路１１３から、所定のタイミングでデ
ータ転送を指示するワンショットのパルス信号φＴＲｉ
が発生される。

【０２０２】［イコライズ／プリチャージ制御回路およ
びワード線駆動制御回路の構成］図２６は、この発明の
第２の実施の形態である半導体記憶装置のイコライズ／
プリチャージ制御回路１２０（１２０ａ〜１２０ｄ）お
よびワード線駆動制御回路１４０（１４０ａ〜１４０
ｄ）の構成を示す図である。図２６において、ワード線
駆動制御回路１４０は、先の第１の実施の形態において
図８において示した構成と同じ構成を備え、対応する部
分には同一の参照番号を付す。

【０２０３】イコライズ／プリチャージ制御回路１２０
は、信号φＴＡおよびφＴＭを受けるＯＲゲート１１８
（ＯＲゲート１１１に対応）と、イコライズ信号ＥＱ
（ＥＱａ〜ＥＱｄ）を所定時間遅延する遅延回路１１９
と、遅延回路１１９の出力信号を偽入力に受け、ブロッ
ク活性化信号φｂｒおよびＯＲゲート１１８の出力信号
を真入力に受けるゲート回路１２１と、ゲート回路１２
１の出力信号がハイレベルのときに所定期間ハイレベル
となるパルス信号を発生するパルス発生回路１２３と、
ブロック活性化信号φｂｒを反転するインバータ１２２
と、ゲート回路１２１の出力信号とインバータ１２２の
出力信号を受けるＮＯＲゲート１２５と、ＮＯＲゲート
１２５の出力信号の立上がりに応答してセットされるリ
セット優先型セット／リセットフリップフロップ１２４
を含む。

【０２０４】このプリチャージ／イコライズ制御回路１
２０は、さらに、フリップフロップ１２４の補出力ＺＱ
からの出力信号とパルス発生回路１２３からの出力信号
とを受けるＯＲ回路１２７と、フリップフロップ１２４
の補出力ＺＱからの出力信号を所定時間遅延する遅延回
路１２６と、ＮＯＲ回路１２５の出力信号に応答してリ
セットされ、かつセンスアンプ転送指示信号φＴＡに応
答してセットされるセット／リセットフリップフロップ
１２８と、フリップフロップ１２８の真出力Ｑからの出
力信号と遅延回路１２６の出力信号とを受けるＮＯＲ回
路１２９を含む。ＮＯＲ回路１２９の出力信号はフリッ
プフロップ１２４のリセット入Ｒへ与えられる。フリッ
プフロップ１２４のＱ出力からの信号は、信号φＴＭを
一方入力に受けるＯＲ回路１３１を介して遅延回路２７
へ与えられる。次にこのプリチャージ／イコライズ制御
回路１２０の動作についてその動作波形図である図２７
（Ａ）および（Ｂ）を参照して説明する。

【０２０５】図２７（Ａ）において、ブロック活性化信
号φｂｒが指定するアレイブロックが既にセンスアンプ
にデータを保持している場合、イコライズ信号ＥＱはロ
ーレベルにある。この状態において、新たにこのセンス
アンプにデータを保持している状態においてさらにセン
スアンプ転送指示信号が活性状態とされると、ゲート回
路１２１の出力信号がハイレベルとなり、パルス発生回
路１２３から所定期間ハイレベルとなるパルス信号が出
力される。このときゲート回路１２１の出力信号はハイ
レベルであり、ＮＯＲ回路１２５の出力信号はローレベ
ルに固定され、フリップフロップ１２４のセット動作は
禁止される。したがってＯＲ回路１２７からのイコライ
ズ信号ＥＱが所定時間の間ハイレベルに立上がる。フリ
ップフロップ１２４はリセット状態を維持している。こ
の状態においては、信号φＴＭはローレベルであり、ワ
ード線駆動制御回路１４０においてワード線選択動作活
性化信号φｗｌはローレベルを維持しており、この転送
アレイブロックにおいてのワード線選択動作は禁止され
る。

【０２０６】遅延回路１１９が設けられているのは、こ
のイコライズ信号ＥＱのローレベルからハイレベルへの
移行時にゲート回路１２１の出力信号がローレベルとさ
れ、フリップフロップ１２４がセット状態とされるのを
防止するためである。

【０２０７】転送アレイブロックがセンスアンプにデー
タを保持していない場合においては、イコライズ信号Ｅ
Ｑはハイレベルにある。この状態においては、ゲート回
路１２１の出力信号はローレベルにあり、パルス発生回
路１２３のパルス発生動作は禁止される。この場合、Ｎ
ＯＲ回路１２５がインバータとして機能し、ブロック活
性化信号φｂｒに応答して、ハイレベルの信号を出力す
る。これにより、フリップフロップ１２４がセットさ
れ、かつフリップフロップ１２８がリセットされる。こ
のとき、センスアンプ転送指示信号φＴＡも活性状態に
あり、このセット／リセットフリップフロップ１２８
は、セット優先型の構成を備えており、そのセット入力
Ｓおよびリセット入力Ｒに活性状態の信号が与えられた
ときには、セット状態とされ、その真出力Ｑからの出力
信号はハイレベルに設定される。これにより、ＮＯＲ回
路１２９の出力信号はローレベルに固定され、フリップ
フロップ１２４のリセットが禁止される。フリップフロ
ップ１２４がセットされて、その真出力Ｑからの出力信
号がハイレベルに立上がると、遅延回路２７の出力信号
が所定時間経過後に立上がり、フリップフロップ２８が
セットされ、ワード線選択動作活性化信号φｗｌが所定
時間ハイレベルの活性状態とされる。

【０２０８】図２７（Ｂ）に示すメモリセル転送動作時
においては、信号φＴＡがローレベルであり、ブロック
活性化信号φｂｒがハイレベルである。この場合には、
メモリセル転送指示信号φＴＭがハイレベルであり、Ｏ
Ｒ回路１１８の出力信号がハイレベルとされ、ゲート回
路１２１の出力信号は、イコライズ信号ＥＱがローレベ
ルのときにはハイレベル、イコライズ信号ＥＱがハイレ
ベルのときにはローレベルとなる。したがって、転送ア
レイブロックがセンスアンプにデータを保持しているか
否かに従ってイコライズ信号ＥＱの活性／非活性が制御
される。転送アレイブロックが既にセンスアンプにデー
タを保持している場合には、このメモリセル転送指示信
号φＴＭとフリップフロップ１２４の真出力Ｑの出力信
号を受けるＯＲ回路１３１の出力信号がハイレベルとさ
れ、遅延回路２７の出力信号によりフリップフロップ２
８がセットされて所定期間ワード線選択動作活性化信号
φｗｌが活性状態とされる。これにより、転送アレイブ
ロックがセンスアンプにデータを保持しているか否かに
かかわらず、メモリセル転送指示信号φＴＭが与えられ
ると、転送アレイブロックにおいてワード線選択動作が
実行される。

【０２０９】［センスアンプ制御回路の構成］図２８
は、図２４に示すセンスアンプ制御回路の構成の一例を
示す図である。図２８において、センスアンプ制御回路
１６０は、転送指示信号φＴＡおよびφＴＭを受けるＯ
Ｒ回路１６１と、ＯＲ回路１６１の出力信号とブロック
活性化信号φｂｒを受けるＡＮＤ回路１６２とを含む。
回路１６１および１６２は、図２４に示す転送制御回路
１５０に含まれてもよい。この図２８に示すセンスアン
プ制御回路１６０は、図９に示すセンスアンプ制御回路
の構成に加えて、さらに、センスアンプ転送指示信号φ
ＴＡの活性化時ワード線選択動作活性化信号φｗｌを受
けるインバータ３５の出力信号の伝達を禁止する禁止ゲ
ート１６３と、ブロック活性化信号φｂｒおよびイコラ
イズ信号ＥＱを受けるゲート回路１６４と、禁止ゲート
１６３の出力信号とゲート回路１６４の出力信号を受け
るＯＲ回路１６５をさらに含む。他の構成は、先に図９
において示したセンスアンプ制御回路の構成と同じであ
り、対応する部分には同一の参照番号を付す。

【０２１０】禁止ゲート１６３はセンスアンプ転送指示
信号φＴＡの活性化時、その出力信号をローレベルの非
活性状態に固定的に設定する。この禁止ゲート１６３に
は、たとえば、センスアンプ転送指示信号φＴＡに応答
して非導通状態とされ、信号φｗｌの非活性化に応答し
て導通状態とされるラッチ回路を利用することができ
る。ゲート回路１６４は、イコライズ信号ＥＱがローレ
ベルにあり、かつブロック活性化信号φｂｒがハイレベ
ルのときハイレベルの信号を出力する。

【０２１１】この図２８に示す構成は、残りの構成は図
９に示すセンスアンプ制御回路の構成と同じであり、対
応する部分には同一の参照番号を付す。次に動作につい
て図２９を参照して説明する。

【０２１２】ブロック活性化信号φｂｒおよびセンスア
ンプ転送指示信号φＴＡがともにハイレベルにあり、イ
コライズ信号ＥＱがハイレベルのときには、先に図２６
を参照して説明した回路部分により、イコライズ信号Ｅ
Ｑがローレベルとされる。このときフリップフロップ３
４は、ＯＲ回路１６５の出力信号により、リセットされ
る可能性はあるが、この場合、既にフリップフロップ３
４はリセット状態にあり、何ら問題は生じない。

【０２１３】またこのとき、ＯＲ回路１６１およびＡＮ
Ｄ回路１６２の出力信号がハイレベルとされ、セレクタ
３２は、内部転送指示信号φＴＲｉを選択する状態に設
定される。内部転送指示信号φＴＲｉが活性状態とされ
ると、セレクタ３２を介してフリップフロップ３４のセ
ット入力Ｓに活性状態の信号が与えられてフリップフロ
ップ３４がセットされ、トランジスタ３６および３８が
導通し、センスアンプ活性化信号ＶｎおよびＶｐが活性
状態とされる。信号φＴＡの活性化に応答して禁止ゲー
ト１６３は、インバータ３５の出力信号の伝達を禁止し
ているため、フリップフロップ３４のリセットは行なわ
れず、フリップフロップ３４はセット状態を維持する。
これにより、センスアンプ活性化信号ＶｐおよびＶｎは
活性状態を維持する。

【０２１４】次いでこの状態で、このアレイブロックに
対し再びアクセスが行なわれる場合には、イコライズ信
号ＥＱがローレベルのため、ゲート回路１６４の出力信
号がブロック活性化信号φｂｒの活性化に応答してハイ
レベルに立上がり、ＯＲ回路１６５を介してフリップフ
ロップ３４がリセットされる。これにより、センスアン
プ活性化信号ＶｐおよびＶｎが非活性状態とされる。こ
こで、イコライズ信号ＥＱがローレベルから所定期間ハ
イレベルとなる構成は図２６に示す構成により実現され
る。

【０２１５】次いで、通常アクセス動作時においては、
所定時間経過後にワード線選択動作活性化信号φｗｌが
ハイレベルとされ、セレクタ３２を介してフリップフロ
ップ３４がセットされてセンスアンプ活性化信号Ｖｐお
よびＶｎが活性状態とされる。ワード線選択動作活性化
信号φｗｌが非活性状態とされると、禁止ゲート１６３
は、信号φＴＡの非活性化のためインバータ３５の出力
信号を通過させ、フリップフロップ３４がＯＲ回路１６
５の出力信号に従ってリセットされ、センスアンプ活性
化信号ＶｐおよびＶｎが非活性状態とされる。

【０２１６】メモリセル転送動作時においては、信号φ
ＴＭがハイレベルとされ、ゲート回路１６２の出力信号
がハイレベルとなり、セレクタ３２は、内部転送指示信
号φＴＲｉを選択する状態に設定される。この場合にお
いては、センスアンプ活性化信号ＶｐおよびＶｎは、内
部転送指示信号φＴＲｉの活性化に応答して活性状態と
される。その非活性化は、信号φｗｌの活性状態から非
活性状態への移行に応答して行なわれる（メモリセル転
送動作時においては、信号φｗｌは活性状態とされ
る）。

【０２１７】Ｘデコーダの構成は、先の第１の実施の形
態の図１２に示す構成と同じである。またアドレスラッ
チの構成は、図１０に示す第１の実施の形態のアドレス
ラッチの構成を利用することができる。

【０２１８】以上のように、この発明の第２の実施の形
態に従えば、各アレイブロックを互いに独立に駆動可能
とし、かつ１つのアレイブロックから他のアレイブロッ
クのセンスアンプまたはメモリセルへデータを転送する
ように構成したため、処理用途に応じてメモリセルデー
タの退避、キャッシュ化を実現することができ、汎用性
の高い半導体記憶装置を実現することができる。

【０２１９】［実施の形態３］図３０は、この発明の第
３の実施の形態である半導体記憶装置の要部の構成を示
す図である。この図３０においては、アドレス入力部の
構成が示される。この図３０に示すアドレス入力部から
出力される内部アドレス信号が先の実施の形態１および
実施の形態２で示したブロックデコーダおよび各アレイ
ブロックの行選択回路へ与えられる。

【０２２０】図３０において、アドレス入力部は、アド
レス入力端子１９９へ与えられるアドレス信号をクロッ
ク信号ＣＬＫに同期して取込むアドレスバッファ２００
と、メモリセルデータの転送前のアドレスを格納するマ
ッピングメモリ２０２と、マッピングメモリ２０２に格
納された転送前のアドレス信号のデータ転送後のアドレ
ス信号を各転送前のアドレス信号に対応して格納するア
ドレス変換回路２０４と、アドレスバッファ２００およ
びアドレス変換回路２０４の一方のアドレス信号を通過
させ、内部アドレス信号を生成するマルチプレクサ２０
６を含む。マッピングメモリ２０２は、たとえば連想メ
モリ（ＣＡＭ）で構成され、アドレス変換回路２０４
は、たとえばレジスタで構成される。

【０２２１】このマッピングメモリ２０２およびアドレ
ス変換回路２０４へのデータの格納を制御するために外
部からのクロック信号ＣＬＫ、チップイネーブル信号Ｃ
Ｅ、キャッシュ信号φＣＨ、およびマップ信号φＭＰを
受けて、指定されたモードを検出するモード検出回路２
１０と、モード検出回路２１０の制御のもとに、アドレ
スバッファ２００から与えられたアドレス信号をそれぞ
れラッチするアドレスラッチ２１２と、モード検出回路
２１０の制御のもとに、このアドレスラッチ２１２に格
納されたアドレスをマッピングメモリ２０２およびアド
レス変換回路２０４へ書込む書込制御回路２１４を含
む。アドレスラッチ２１２は、転送前のアドレスと転送
後のアドレスを格納する。次に動作についてその動作波
形図である図３１を参照して説明する。

【０２２２】クロック信号ＣＬＫの立上がり時にチップ
イネーブル信号ＣＥがハイレベルの活性状態とされ、ま
たデータ転送を指定するキャッシュ信号φＣＨがハイレ
ベルの活性状態とされる。これにより、データ転送が指
定されて、転送されるべきメモリセルのアドレス（Ａ）
がモード検出回路２１０の制御のもとにアドレスラッチ
２１２に格納される。この状態においては、マルチプレ
クサ２０６は、モード検出回路２１０の制御のもとに、
アドレスバッファ２００から与えられる元のアドレスす
なわち転送前のアドレスを選択して各アレイブロックの
アドレスラッチへ与える。

【０２２３】次いで、転送先を指定するアドレスＢが与
えられ、チップイネーブル信号ＣＥおよびマップ信号φ
ＭＡがクロック信号ＣＬＫの立上がり時にハイレベルの
活性状態とされる。モード検出回路２１０は、このチッ
プイネーブル信号ＣＥおよびマップ信号φＭＡに従っ
て、転送先アドレスが与えられたことを検知し、アドレ
スバッファ２００から与えられたアドレス信号をアドレ
スラッチ２１２に格納する。この場合においても、マル
チプレクサ２０６は、モード検出回路２１０の制御のも
とに、アドレスバッファ２００からのアドレス信号を選
択して各アレイブロックへ与え、データ転送動作が行な
われる。

【０２２４】一方、書込制御回路２１４は、このモード
検出回路２１０の制御のもとにマッピングメモリ２０２
およびアドレス変換回路２０４に対し書込アドレスを発
生し、アドレスラッチ２１２に格納された元のアドレス
（転送前アドレス）およびキャッシュ先アドレス（転送
アドレス）を格納する。

【０２２５】以後の動作時において、チップイネーブル
信号ＣＥがクロック信号ＣＬＫの立上がり時において活
性状態とされ、アドレス入力端子１９９に元のアドレス
（Ａ）が与えられたとき、マッピングメモリ２０２は、
この与えられたアドレスと格納している元のアドレス
（キャッシュアドレスと称す）とを比較し、その比較結
果を示す信号を出力する。かつこのマッピングメモリ２
０２は、一致時においては、アドレス変換回路２０４か
ら、対応の転送先アドレス（キャッシュ先アドレス）を
読出してマルチプレクサ２０６へ与える。マルチプレク
サ２０６は、マッピングメモリ２０２からの一致信号に
従ってアドレス変換回路２０４から与えられたアドレス
信号を選択して各アレイブロックのアドレスラッチへ与
える。これにより、外部から与えられたキャッシュアド
レス（Ａ）に対して、転送先アドレス（Ｂ）が内部アド
レスとして指定される。アレイブロックにおいてセンス
アンプがデータをラッチしている場合には、このセンス
アンプをキャッシュとして利用して、転送アドレスに格
納されたデータの読出または書込を行なうことができ
る。

【０２２６】上述のようにマッピングメモリ２０２およ
びアドレス変換回路２０４を利用することにより、別の
アレイブロックのセンスアンプにデータが転送されてい
る場合、その転送されたデータを高速で読出すことがで
きる。

【０２２７】図３２は、図３０に示すマッピングメモリ
２０２およびアドレス変換回路２０４の構成を概略的に
示す図である。図３２において、マッピングメモリ２０
２は、各エントリが元のアドレス信号を格納する複数の
連想メモリセルエントリＥＮＴ１〜ＥＮＴｎを含む。連
想メモリセルエントリＥＮＴ１〜ＥＮＴｎの各々には、
一致線ＣＨＬ１〜ＣＨＬｎが接続される。一致線ＣＨＬ
１〜ＣＨＬｎは、それぞれ対応の連想メモリセルエント
リＥＮＴ１〜ＥＮＴｎの格納するアドレス信号と、外部
から与えられるアドレス信号の一致したときにハイレベ
ルの活性状態とされる。

【０２２８】アドレス変換回路２０４は、マッピングメ
モリ２０２の各エントリＥＮＴ１〜ＥＮＴｎに対応して
設けられるレジスタＲＥＧ１〜ＲＥＧｎと、レジスタＲ
ＥＧ１〜ＲＥＧｎそれぞれに対応して設けられ、一致線
ＣＨＬ１〜ＣＨＬｎの活性化時、対応のレジスタの内容
を読出データ線ＲＤ上に伝達するリードゲートＲＧ１〜
ＲＧｎを備える。このアドレス変換回路２０４は、さら
に、転送アドレス信号書込時に、書換制御回路の制御の
もとにアドレスラッチにラッチされたデータを書込むた
めのライトゲートＷＧ１〜ＷＧｎを含む。これらのライ
トゲートＷＧ１〜ＷＧｎはレジスタＲＥＧ１〜ＲＥＧｎ
それぞれに対応して設けられ、書込制御回路からの活性
化信号に従って選択的に活性状態とされ、対応のレジス
タＲＥＧ１〜ＲＥＧｎを書込データバスＷＤに接続す
る。書込制御回路は、明確には示さないが、アドレスカ
ウンタなどのアドレス発生器を備えており、アドレスラ
ッチ２１２に格納されたアドレスをマッピングメモリ２
０２およびアドレス変換回路２０４へ格納する。連想メ
モリセルエントリＥＮＴ１〜ＥＮＴｎへのデータ書込
は、通常の手法を用いて行なわれる。すなわちエントリ
選択信号線（ワード線）を選択状態として、元のアドレ
ス信号をこのマッピングメモリへ与えることにより、選
択された連想メモリセルエントリへ元のアドレス信号が
格納される。

【０２２９】一致信号は、一致線ＣＨＬ１〜ＣＨＬｎ上
の信号を受けるＯＲゲート２１５から出力される。一致
線ＣＨＬ１〜ＣＨＬｎのいずれかが活性状態とされると
一致信号が活性状態とされる。このとき、一致を示す一
致線に対応して設けられたリードゲートが導通し、対応
のレジスタの内容が読出されてマルチプレクサへ与えら
れる。

【０２３０】アドレスラッチ２１２としては、単にモー
ド検出回路２１０の制御のもとに、それぞれ元のアドレ
ス信号および転送アドレス信号格納領域に、与えられた
アドレス信号を格納する構成が用いられればよい。

【０２３１】以上のように、この発明の第３の実施の形
態の構成に従えば、元のアドレス信号と転送先アドレス
信号とをリンクして（対応付けて）格納し、与えられた
信号がこの登録された元のアドレス信号と一致するとき
には、転送アドレス信号を内部アドレス信号として出力
するように構成しているため、この半導体記憶装置にお
いて転送先のメモリセルへ容易にアクセスすることがで
き、たとえばあるメモリセルのデータの加工時に退避さ
れた加工前のデータを再びアクセスすることができる。
また転送先アレイブロックのセンスアンプをキャッシュ
として利用することができ、高速アクセスが可能とな
る。

【０２３２】［実施の形態４］図３３は、この発明の第
４の実施の形態である半導体記憶装置の動作を示す波形
図である。以下、図３３に示す波形図を参照してこの発
明の第４の実施の形態である半導体記憶装置の動作につ
いて説明する。

【０２３３】クロック信号ＣＬＫの立上がり時に、チッ
プイネーブル信号ＣＥをハイレベルとし、かつデータ保
持指示信号ＫＥＥＰをハイレベルとする。この状態にお
いては、時刻Ｔ１において与えられたアドレス信号に従
って、アレイブロックにおいてワード線ＷＬＡが選択さ
れ、この選択ワード線ＷＬＡに接続されるメモリセルの
データがビット線上に読出され、次いでセンスアンプが
活性状態とされ、次いで列選択が行なわれ、データＤＡ
１が読出される。データ保持指示信号ＫＥＥＰがハイレ
ベルであるため、所定期間経過後にワード線ＷＬＡがロ
ーレベルに立下がっても、この選択アレイブロックにお
いて、センスアンプは活性状態を維持する。

【０２３４】時刻Ｔ２において再びチップイネーブル信
号ＣＥが与えられると、その時点において与えられたア
ドレス信号に従って別のアレイブロックにおいてワード
線ＷＬＢが選択され、このワード線ＷＬＢの電位が立上
がり、選択ワード線ＷＬＢに接続されるメモリセルのデ
ータがビット対上に読出され、次いで列選択動作が行な
われ、このワード線ＷＬＢに接続するメモリセルのうち
選択列上に配置されるメモリセルのデータＤＢが読出さ
れる。

【０２３５】時刻Ｔ３において、時刻Ｔ１に与えられた
アドレスと同じ行アドレスを指定するアドレス信号が与
えられて、ワード線ＷＬＡが指定された場合、信号ＫＥ
ＥＰにより、このワード線ＷＬＡのデータはセンスアン
プにより保持されているため、行選択動作は行なわれ
ず、列選択動作のみが行なわれ、このワード線ＷＬＡに
接続するメモリセルのうちの対応のメモリセルのデータ
ＤＡ２が読出される。以降、信号ＫＥＥＰがハイレベル
のある間、選択アレイブロックにおいては、すべてセン
スアンプが活性状態を維持しており、いずれかのアレイ
ブロックにおいて選択動作が指定された場合には、列選
択動作のみが行なわれ、対応のメモリセルのデータが読
出される。

【０２３６】上述の一連の動作により、この半導体記憶
装置を信号ＫＥＥＰに従ってこの半導体記憶装置をキャ
ッシュとして利用することができるため、選択ワード線
を再度アクセスする場合に、行選択動作が必要とされ
ず、高速でデータの読出が可能となる。

【０２３７】図３４は、この発明の第４の実施の形態で
ある半導体記憶装置のアレイ活性制御部の構成を示す図
である。図３４において、アレイブロックＭＢａのアレ
イ活性制御部の構成のみを示す。残りのアレイブロック
ＭＢｂ〜ＭＢｄに対しても同様の構成が用いられる。

【０２３８】図３４において、アレイ活性制御部は、チ
ップイネーブル信号ＣＥに応答して活性化され、アドレ
スバッファ３からのブロックアドレス信号ＢＡをデコー
ドし、ブロック活性化信号φｂｒａを出力するブロック
デコーダ１０ａと、ブロックデコーダ１０ａからのブロ
ック活性化信号φｂｒａと後に説明する比較器２７２か
らの一致信号φＩＨａに応答して、イコライズ信号ＥＱ
ａを選択的に活性／非活性状態とするイコライズ／プリ
チャージ制御回路２２０と、イコライズ／プリチャージ
制御回路２２０からのイコライズ信号ＥＱａの立下がり
に応答して、所定期間活性状態とされるワード線選択動
作活性化信号φｗｌａを出力するワード線駆動制御回路
２４０と、データ保持信号ＫＥＥＰとワード線駆動制御
回路２４０の出力する信号φｗｌａと、比較器２７２か
らの一致信号φＩＨａに応答して、センスアンプ活性化
信号ＶｐａおよびＶｎａを選択的に活性状態にするセン
スアンプ制御回路２６０を含む。イコライズ／プリチャ
ージ制御回路２２０およびセンスアンプ制御回路２６０
の内部構成については後に説明する。ワード線駆動制御
回路２４０の構成は、先の第２の実施の形態において説
明したものと同様である。

【０２３９】アレイ活性制御部はさらに、比較器２７２
の出力信号φＩＨａとデータ保持信号ＫＥＥＰに応答し
て、アドレスバッファ３から与えられた内部行アドレス
信号ＲＡおよび内部ブロックアドレス信号ＢＡをラッチ
するラッチ２７０を含む。このラッチ２７０は、データ
保持信号ＫＥＥＰの活性化時（ハイレベル）のとき、一
致信号φＩＨａが不一致を示す場合には、そのときに与
えられた行アドレス信号ＲＡおよびブロックアドレス信
号ＢＡをラッチする。またラッチ２７０は、データ保持
信号ＫＥＥＰの非活性化時（ハイレベルからローレベル
への移行時）、そのラッチデータがリセットされる。

【０２４０】比較器２７２は、データ保持信号ＫＥＥＰ
の活性化時、このラッチ２７０にラッチされたアドレス
信号とアドレスバッファ３から与えられる行およびブロ
ックアドレス信号とを比較し、その比較結果に従って一
致信号φＩＨａを活性状態または非活性状態に駆動す
る。

【０２４１】Ｘデコーダ２７６に対しては、ブロック活
性化信号φｂｒａと一致信号φＩＨａに従ってアドレス
バッファ３からの内部行アドレス信号をラッチするＲＡ
ラッチ２７４が設けられる。Ｙデコーダ２７９に対して
は、ブロック活性化信号φｂｒａに応答してアドレスバ
ッファ３から与えられる内部列アドレス信号をラッチす
るＣＡラッチ２７８が設けられる。Ｘデコーダ２７６
は、ワード線駆動制御回路２４０からのワード線選択動
作活性化信号φｗｌａに応答して活性化される。ＲＡラ
ッチ２７４は、比較器２７２からの一致信号φＩＨａが
一致を示す場合にはブロック活性化信号φｂｒａが活性
状態とされてもリセット状態を維持する。Ｙデコーダ２
７９は、ブロック活性化信号φｂｒａに応答して活性化
される列選択制御回路２８０によりそのデコード開始タ
イミングが決定される。列選択制御回路２８０はまた、
ブロック活性化信号φｂｒａに応答して、所定のタイミ
ングでブロック選択信号（ローカルＩ／Ｏ線とグローバ
ルＩ／Ｏ線とを接続するゲート）を導通を制御するブロ
ック選択信号ＴＧＡを活性状態とする。

【０２４２】Ｘデコーダ２７６からの出力信号（ワード
線駆動信号）は、アレイブロックＭＢａに配設されるワ
ード線ＷＬ上に伝達される。Ｙデコーダ２７９の出力信
号は、アレイブロックＭＢａに対して配設されたビット
線対ＢＬＰに設けられた列選択ゲートＳＥＬへ与えられ
る。このアレイブロックＭＢａの各ビット線対ＢＬＰに
設けられたセンスアンプＳＡａは、センスアンプ制御回
路２６０からのセンスアンプ活性化信号ＶｐａおよびＶ
ｎａに応答して活性状態とされる。次にこの図３４に示
す制御の動作をその動作波形図である図３５および図３
６を参照して説明する。

【０２４３】図３５は、通常動作時の動作を示す波形図
である。通常動作時においては、データ保持信号ＫＥＥ
Ｐは非活性状態のローレベルを維持する。この場合に
は、比較器２７２は非活性状態とされ、その比較動作が
禁止され、一致信号φＩＨａはローレベルに固定され
る。チップイネーブル信号ＣＥの活性化に応答して、ア
ドレスバッファ３からのブロックアドレス信号ＢＡがブ
ロックデコーダ１０ａでデコードされ、ブロック活性化
信号φｂｒａが活性状態とされる。これに応答して、イ
コライズ／プリチャージ制御回路２２０からのイコライ
ズ信号ＥＱａが非活性状態のローレベルとされる。ワー
ド線駆動制御回路２４０は、このイコライズ／プリチャ
ージ制御回路２２０からのイコライズ信号ＥＱａの非活
性化に応答して、所定時間経過後、ワード線選択動作活
性化信号φｗｌａを活性状態として、Ｘデコーダ２７６
へ与える。ＲＡラッチ２７４は、一致検出信号φＩＨａ
が非活性状態にあるため、ブロック活性化信号φｂｒａ
に応答して、アドレスバッファ３から与えられた内部行
アドレス信号ＲＡをラッチしてＸデコーダ２７６へ与え
る。Ｘデコーダ２７６は、ワード線駆動制御回路２４０
からの信号φｗｌａに応答して活性化され、このＲＡラ
ッチ２７４から与えられたアドレス信号をデコードし、
ワード線ＷＬａを所定期間選択状態へと駆動する。この
ワード線ＷＬａが選択状態とされる期間は、ワード線駆
動制御回路２４０から出力される信号φｗｌａにより決
定される。選択ワード線ＷＬａに接続されるメモリセル
データがビット線対ＢＬＰへ与えられ、その電位差が十
分に拡大されると、センスアンプ制御回路２６０からの
センスアンプ活性化信号ＶｐａおよびＶｎａが活性状態
とされ、ビット線対ＢＬＰのデータが増幅される。

【０２４４】一方、ＣＡラッチ２７８は、ブロック活性
化信号φｂｒａの活性化に応答して、アドレスバッファ
３から与えられた内部列アドレス信号をラッチしてい
る。Ｙデコーダ２７９が列選択制御回路２８０の制御の
もとに活性化され、このＣＡラッチ２７８のラッチする
内部列アドレス信号をデコードし、列選択信号を出力す
る。これにより、選択列に対応するビット線対ＢＬＰが
列選択ゲートおよびブロック選択ゲート（ＳＥＬで示
す）を介してグローバルＩ／Ｏ線に接続される。この後
リード／ライトドライバＲＷＤＲがリード／ライト信号
Ｗ／Ｒへ応答して所定のタイミングで活性化され、入出
力バッファを介してデータの出力が行なわれる。

【０２４５】図３６は、データ保持信号が活性状態のと
きの動作を示す波形図である。データ保持信号ＫＥＥＰ
がハイレベルの活性状態のときには、既に、センスアン
プ活性化信号ＶｐａおよびＶｎａは活性状態を維持して
いる。チップイネーブル信号ＣＥが活性状態とされる
と、アドレスバッファ３からの内部アドレス信号が確定
状態とされる。比較器２７２が、このラッチ２７０にラ
ッチされている行アドレス信号ＲＡおよびブロックアド
レス信号ＢＡとアドレスバッファ３から与えられた内部
行アドレス信号およびブロックアドレス信号を比較す
る。両者が同じ場合、すなわちアレイブロックＭＢａの
同じワード線が選択状態とされる場合には、この比較器
２７２からの一致信号φＩＨａが活性状態とされる。こ
の一致信号φＩＨａの活性化に応答して、イコライズ／
プリチャージ制御回路２２０はその動作が禁止され、前
のサイクルの状態、すなわち、非活性状態のローレベル
を維持する。したがってこの状態においては、ワード線
駆動制御回路２４０からのワード線選択動作活性化信号
φｗｌａは非活性状態を維持し、ＲＡラッチ２７４およ
びＸデコーダ２７６による、新たなワード線の選択動作
は禁止される。センスアンプ制御回路２６０は、この比
較器２７２からの活性状態の一致信号φＩＨａに応答し
て、センスアンプ活性化信号ＶｐａおよびＶｎａを活性
状態に維持する。

【０２４６】ＣＡラッチ２７８が、このチップイネーブ
ル信号ＣＥと同時に与えられたアドレス信号から内部列
アドレス信号をラッチし、Ｙデコーダ２７９が列選択制
御回路２８０の制御のもとに活性化される。これによ
り、既に選択状態とされているセンスアンプＳＡａにラ
ッチされている１行のメモリセルデータのうち内部列ア
ドレス信号が指定するメモリセルのデータが選択されて
グローバルＩ／ＯバスＧＩ／Ｏ上に伝達されて、次いで
リード／ライトドライバＲＷＤＲを介して入出力バッフ
ァ（図示せず）へ与えられる。

【０２４７】チップイネーブル信号ＣＥの活性化時に与
えられるアドレス信号がセンスアンプに保持されている
メモリセルの行アドレスと異なる行アドレスを指定する
場合には、比較器２７２の出力信号は非活性状態を維持
する。この場合には、イコライズ／プリチャージ制御回
路２２０は、ブロックデコーダ１０ａからのブロック活
性化信号φｂｒａの活性化に応答して、所定期間イコラ
イズ信号ＥＱａをハイレベルに維持する。このときま
た、センスアンプ制御回路２６０が比較器２７２からの
非活性状態の一致信号φＩＨａに応答して、センスアン
プ活性化信号ＶｐａおよびＶｎａを非活性状態に維持す
る。これにより、センスアンプＳＡａに保持されていた
メモリセルのデータがリセットされる。次いで、ワード
線駆動制御回路２４０が、このイコライズ信号ＥＱａの
立下がりに応答して、所定のタイミングで信号φｗｌａ
を活性状態とする。

【０２４８】ＲＡラッチ２７４は、比較器２７２の非活
性状態の一致検出信号φＩＨａとブロック活性化信号φ
ｂｒａの活性化とに応答して、アドレスバッファ３から
の内部行アドレス信号ＲＡをラッチしてＸデコーダ２７
６へ伝達する。Ｘデコーダ２７６が、このワード線選択
動作活性化信号φｗｌａに応答して所定期間活性状態と
され、新たにアドレス指定された行に対応するワード線
を選択状態とする。

【０２４９】このワード線選択動作活性化信号φｗｌａ
の活性化に応答して、センスアンプ制御回路２６０が、
一定のタイミングでセンスアンプ活性化信号Ｖｐａおよ
びＶｎａを活性状態とする。これにより、新たにアドレ
ス指定された行のメモリセルのデータがセンスアンプＳ
Ａａにより検知、増幅され、かつラッチされる。次い
で、ＣＡラッチ２７８にラッチされた内部列アドレス信
号がＹデコーダ２７９でデコードされ、対応の列を指定
する列選択信号が活性状態とされる。これにより、新た
にアドレス指定されたメモリセルのデータがグローバル
Ｉ／ＯバスＧＩ／Ｏ上に伝達される。データ保持信号Ｋ
ＥＥＰのハイレベルのとき、センスアンプ制御回路２６
０は、ワード線駆動制御回路２４０からの信号φｗｌａ
が非活性状態とされても、センスアンプ活性化信号Ｖｐ
ａおよびＶｎａを活性状態に維持する。Ｘデコーダ２７
６は、この信号φｗｌａの非活性化に応答してプリチャ
ージ状態とされる。

【０２５０】またラッチ２７０は、比較器２７２からの
非活性状態の一致検出信号φＩＨａに応答して、アドレ
スバッファ３から与えられた内部行アドレス信号ＲＡお
よび内部ブロックアドレス信号ＢＡをラッチする。これ
により、選択状態とされているワード線を示すアドレス
信号の更新が行なわれる。

【０２５１】データ保持信号ＫＥＥＰが非活性状態のロ
ーレベルとされると、ラッチ２７０のラッチするアドレ
ス信号がリセットされ、またセンスアンプ制御回路２６
０からのセンスアンプ活性化信号ＶｐａおよびＶｎａも
非活性状態とされ、イコライズ信号ＥＱａがハイレベル
へ立上がる。

【０２５２】［イコライズ／プリチャージ制御回路の構
成］図３７は、図３４に示すイコライズ／プリチャージ
制御回路の構成および動作を示す図である。図３７
（Ａ）において、プリチャージ／イコライズ回路２２０
は、信号ＫＥＥＰおよびφｂｒａを真入力に受け、信号
φＩＨａを補入力に受けるゲート回路２２１と、ゲート
回路２２１の出力信号の立上がりに応答して、所定の時
間幅を有するパルス信号を発生するパルス発生回路２２
２と、信号ＫＥＥＰおよびφｂｒａを受けるＯＲ回路２
２３と、ＯＲ回路２２３の出力信号の立上がりに応答し
て、所定期間ローレベルとなるパルス信号を発生するパ
ルス発生器２２４と、信号ＫＥＥＰに応答してパルス発
生器２２２および２２４の一方を選択的に低下させるセ
レクタ２２５と、信号ＫＥＥＰの立上がりに応答して立
上がりかつ信号φｂｒａの立上がりに応答して立下がる
パルス信号を発生するパルス発生器２２６と、パルス発
生器２２６の出力信号とセレクタ２２５の出力を受ける
ＯＲ回路２２７を含む。ＯＲ回路２２７からイコライズ
信号ＥＱａが出力される。次にこの図３７に示すイコラ
イズ／プリチャージ制御回路２２０の動作をその動作波
形図である図３７（Ｂ）を参照して説明する。

【０２５３】信号ＫＥＥＰがローレベルのとき、ゲート
回路２２１の出力信号はローレベルに固定される。セレ
クタ２２５は、パルス発生器２２４からのパルス信号φ
ｐ３を選択する状態に設定される。パルス発生器２２６
は、信号ＫＥＥＰがローレベルに固定されるため、パル
スを発生しない。

【０２５４】ＯＲ回路２２３は、バッファ回路として機
能し、信号φｂｒａをバッファ処理してパルス発生器２
２４へ与える。パルス発生器２２４は、このＯＲ回路２
２３からの信号の立上がりに応答して、所定期間ローレ
ベルとされるパルス信号φｐ３を発生する。セレクタ２
２５はこのパルス発生器２２４からのパルス信号φｐ３
を選択して通過させる。ＯＲ回路２２７はいま、バッフ
ァ回路として機能しており（パルス発生器２２６出力信
号はローレベル）、イコライズ信号φｐ３がイコライズ
信号ＥＱａとして出力される。

【０２５５】一方、信号ＫＥＥＰがハイレベルに立上が
ると、この立上がりに応答してパルス発生器２２６が出
力信号φｐ１をハイレベルに立上げる。これにより、Ｏ
Ｒ回路２２７からのイコライズ信号ＥＱａがハイレベル
とされる。アレイブロックＭＢａがプリチャージ状態に
あれば、イコライズ信号ＥＱａはハイレベルを維持する
だけであり、何ら状態変化は生じない。

【０２５６】この状態でブロック活性化信号φｂｒａが
活性状態とされると、最初のサイクルにおいては、比較
器（図３４参照）の出力する一致信号φＩＨａは不一致
を示すローレベルである（図３４に示すラッチ２７０
は、信号ＫＥＥＰの立上がりに応答してリセットされて
おり、いずれの行をも指定していない）。これに応答し
て、ゲート回路２２１の出力信号がハイレベルに立上が
り、パルス発生器２２２からのパルス信号φｐ２が所定
期間ハイレベルとされる。セレクタ２２５は信号ＫＥＥ
Ｐに従ってパルス発生器２２２の出力信号を選択してい
る。パルス発生器２２６からのパルス信号φｐ１は、ブ
ロック活性化信号φｂｒａの立上がりに応答してローレ
ベルとされる。パルス信号φｐ１およびφｐ２は、その
ハイレベルの期間が互いに重なり合うようにタイミング
が設定される。したがって、イコライズ信号ＥＱａが、
所定期間経過後、ハイレベルからローレベルとされ、ワ
ード線選択動作が開始される。

【０２５７】次いでアクセスが行なわれ、ブロック活性
化信号φｂｒａおよび一致信号φＩＨａがともにハイレ
ベルとされると、この場合には、ゲート回路２２１の出
力信号はローレベルであり、パルス発生器２２２からの
パルス信号φｐ２はローレベルを維持する。したがって
イコライズ信号ＥＱａもローレベルを維持する。

【０２５８】次に再びブロック活性化信号φｂｒａがハ
イレベルとなり、一致信号φＩＨａがローレベルのとき
には、パルス発生器２２２からのパルス信号φｐ２が発
生され、イコライズ信号ＥＱａが所定期間ハイレベルと
され、アレイブロックＭＢａのプリチャージが行なわれ
る。この後、ワード線が選択され、新たなメモリセルデ
ータの選択が行なわれる。信号ＫＥＥＰがローレベルと
されると、セレクタ２２５がパルス発生器２２４からの
ハイレベル状態にあるパルス信号φｐ３を選択し、応じ
てイコライズ信号ＥＱａがハイレベルに立上がる。

【０２５９】ワード線駆動制御回路の構成は、先の第１
の実施の形態と第２の実施の形態において用いた構成を
利用することができる。

【０２６０】［センスアンプ制御回路の構成］図３８
は、図３４に示すセンスアンプ制御回路の構成および動
作を示す図である。

【０２６１】図３８（Ａ）において、センスアンプ制御
回路２４０は、ワード線選択動作活性化信号φｗｌａを
所定時間遅延する遅延回路２４１と、遅延回路２４１の
出力信号の立上がりに応答してセットされるセット／リ
セットフリップフロップ２４２と、遅延回路２４１の出
力信号を所定時間遅延させかつその出力信号を反転する
反転遅延回路２１３と、データ保持信号ＫＥＥＰと反転
遅延回路２４３の出力信号とを受けるＮＯＲ回路２４４
と、信号ＫＥＥＰの立下がりに応答して所定時間ハイレ
ベルとされるパルス信号を発生するパルス発生器２４５
と、パルス発生器２４５の出力信号と、図３７に示すパ
ルス信号φｐ２を受けるＯＲ回路２４６と、ＮＯＲ回路
２４４の出力信号とＯＲ回路回路２４６の出力信号とを
受けるＯＲ回路２４７とを含む。フリップフロップ２４
２は、このＯＲ回路２４７の出力信号の立上がりに応答
してリセットされる。

【０２６２】フリップフロップ２４２の補出力ＺＱから
の出力信号は、センスアンプ活性化信号Ｖｐａを出力す
るｐチャネルＭＯＳトランジスタ２４９のゲートへ与え
られる。フリップフロップ２４２のＱ出力からの出力信
号は、センスアンプ活性化信号Ｖｎａを出力するｎチャ
ネルＭＯＳトランジスタ２４８のゲートへ与えられる。
次に図３８（Ｂ）に示す動作波形図を参照してこの図３
８（Ａ）に示すセンスアンプ制御回路動作について説明
する。

【０２６３】信号ＫＥＥＰがローレベルのとき、ＮＯＲ
回路２４４は、インバータとして機能する。フルロック
活性化信号φｂｒａがハイレベルとされると、イコライ
ズ信号ＥＱａがハイレベルからローレベルへ立下がり、
このイコライズ信号ＥＱａの立下がりに応答して、所定
期間ワード線選択動作活性化信号φｗｌａがハイレベル
とされる。この信号φｗｌａの立上がりに応答して、フ
リップフロップ２４２が遅延回路２４１の出力信号に従
ってセットされ、次いで反転遅延回路２４３、ＮＯＲ回
路２４４およびＯＲ回路２４７により、所定時間経過後
にリセットされる。これにより、センスアンプ活性化信
号ＶｐａおよびＶｎａが所定時間活性化状態とされる。

【０２６４】データ保持信号ＫＥＥＰがハイレベルとさ
れると、パルス信号φｐ２が所定期間ハイレベルされ、
ＯＲ回路２４６および２４７を介してフリップフロップ
２４２がリセットされる。このときには、センスアンプ
活性化信号ＶｎａおよびＶｐａはリセット状態（非活性
状態）にあり、何ら問題は生じない。パルス信号φｐ２
がローレベルに立下がると、イコライズ信号ＥＱａがハ
イレベルからローレベルに立下がり、応じてワード線選
択動作活性化信号φｗｌａが所定期間ハイレベルの活性
状態とされる。このワード線選択動作活性化信号φｗｌ
ａの立上がりに応答して、フリップフロップ２４２が所
定時間経過後にセットされ、センスアンプ活性化信号Ｖ
ｎａおよびＶｐａが活性状態とされる。信号ＫＥＥＰが
ハイレベルであり、ＮＯＲ回路２４４の出力信号はロー
レベルに固定されるため、このフリップフロップ２４２
のリセットが禁止され、センスアンプ活性化信号Ｖｎａ
およびＶｐａは活性状態を維持する。

【０２６５】信号φｂｒａおよびφＩＨａがともにハイ
レベルの活性状態とされる場合、イコライズ信号ＥＱａ
はローレベルを維持しており、センスアンプ活性化信号
ＶｎａおよびＶｐａも活性状態を維持している。

【０２６６】信号φｂｒａがハイレベルであり、信号φ
ＩＨａがローレベルのとき、パルス信号φｐ２がハイレ
ベルとされ、フリップフロップ２４２がリセットされ、
センスアンプ活性化信号ＶｐａおよびＶｎａが非活性状
態とされる。イコライズ信号ＥＱａがパルス信号φｐ２
に従ってハイレベルからローレベルとされると、ワード
線選択動作活性化信号φｗｌａが所定期間ハイレベルと
され、新たなワード線選択動作が行なわれる。このワー
ド線選択動作活性化信号φｗｌａの立上がりに応答し
て、フリップフロップ２４２が所定時間経過後にセット
され、センスアンプ活性化信号ＶｐａおよびＶｎａが活
性状態とされる。以降、上述の動作が繰返される。信号
ＫＥＥＰがハイレベルからローレベルへ立下がると、パ
ルス発生器２４５が所定時間幅を有するパルス信号を出
力し、ＯＲ回路２４６および２４７を介してフリップフ
ロップ２４２がリセットされ、センスアンプ活性化信号
ＶｎａおよびＶｐａが非活性状態とされる。

【０２６７】以上のように、この発明の第４の実施の形
態に従えば、アレイブロックをそれぞれ独立に駆動可能
とし、かつ各アレイブロックにおいてセンスアンプにデ
ータを保持するように構成しているため、各アレイブロ
ックをキャッシュとして利用することができ、高速アク
セスが可能となる。

【０２６８】なお、この第４の実施の形態において、ビ
ット線対とセンスアンプとの間にビット線分離ゲートが
設けられており、センスアンプの活性化／非活性化に応
じてビット線対とセンスアンプとの接続／分離が行なわ
れる構成が用いられてもよい。この場合、ビット線分離
信号ＢＬＩの活性／非活性の制御は、ワード線選択動作
活性化信号φｗｌａに従って行なわれればよい。

【０２６９】［実施の形態５］図３９は、この発明の第
５の実施の形態である半導体記憶装置のアレイ部の構成
を示す図である。図３９において、この半導体記憶装置
のアレイは、複数のアレイブロックＭＢＡ〜ＭＢＦに分
割される。これらのアレイブロックＭＢＡ〜ＭＢＦそれ
ぞれに対応して、互いに独立に動作可能なアレイ活性制
御回路３００ａ〜３００ｆがそれぞれ配置される。また
アレイブロックＭＢＡ〜ＭＢＦそれぞれに対応して、セ
ンスアンプおよびイコライズ回路を含むアレイ活性化回
路３１０ａ〜３１０ｅが設けられる。アレイ活性化回路
は、各ビット線対に対して設けられるセンスアンプＳＡ
と、隣接するアレイブロックのビット線対をそれぞれ接
続するためのトランスファーゲート３０１を含む。図３
９においては、アレイブロックＭＢＣおよびＭＢＤの間
のアレイ活性化回路３１０ｃにおけるビット線対ＢＬＰ
ＣおよびＢＬＰＤに対して設けられる部分の構成を示
す。センスアンプＳＡは、トランスファーゲート３０１
ｃｄの導通時、アレイブロックＭＢＤのビット線対ＢＬ
ＰＤに接続可能である。通常動作時においては、センス
アンプＳＡはアレイブロックＭＢＣのビット線対ＢＬＰ
Ｃにトランスファーゲート３０１ｃｃを介して接続され
る。

【０２７０】図４０は、このアレイブロックそれぞれに
対して設けられるアレイ活性化回路の構成をより拡大し
て示す図である。図４０に示すように、アレイブロック
ＭＢＡおよびＭＢＢの間のセンス活性化回路３１０ａ
は、アレイブロックＭＢＡのビット線対ＢＬＰＡにトラ
ンスファーゲート３０１ａａを介して接続されかつトラ
ンスファーゲート３０１ａｂを介してアレイブロックＭ
ＢＢのビット線対ＢＬＰＢに接続されるセンスアンプＳ
ＡＡを含む。アレイ活性化回路３１０ｂは、アレイブロ
ックＭＢＢのビット線対ＢＬＰＢにトランスファーゲー
ト３０１ｂｂを介して接続されかつアレイブロックＭＢ
Ｃのビット線対ＢＬＰＣにトランスファーゲート３０１
ｂｃを介して接続されるセンスアンプＳＡＢを含む。ア
レイ活性化回路３１０ｃは、アレイブロックＭＢＣのビ
ット線対ＢＬＰＣにトランスファーゲート３０１ｃｃを
介して接続されかつアレイブロックＭＢＤのビット線対
ＢＬＰＤにトランスファーゲート３０１ｃｄを介して接
続されるセンスアンプＳＡＣを含む。他のアレイブロッ
クについても同様の接続が行なわれる。トランスファー
ゲート３０１ａｂ，３０１ｂｃ，３０１ｃｄ…は、転送
制御回路３１５の制御のもとに導通状態とされる。この
転送制御回路３１５の制御により、隣接アレイブロック
間での１行のメモリセルデータの転送を行なうことがで
きる。次にこの図３９および図４０に示す半導体記憶装
置の動作をその動作波形図である図４１を参照して説明
する。

【０２７１】この半導体記憶装置は、アレイブロック間
でのデータ転送を指定する転送指示信号φＴＲと、転送
先のアレイブロックに対しデータをメモリセルに書込む
書込指示信号φＴＲＷを含む。

【０２７２】時刻Ｔ１において、クロック信号ＣＬＫの
立上がりにチップイネーブル信号ＣＥがハイレベルとさ
れ、転送信号φｂｒが活性状態とされ、書込指示信号φ
ＴＲＷがローレベルに設定される。この場合には、時刻
Ｔ１において確定状態とされたアドレス信号に従ってア
ドレス指定されたアドレスアレイブロックＭＢ♯Ａにお
いてワード線ＷＬＡが選択され、この選択されたメモリ
セルデータの読出しが行なわれる。転送信号φＴＲの活
性化時、次のクロックサイクルＴ２において与えられた
アドレス信号に従って転送先アレイブロックが指定され
る。この転送先アレイブロックに対して、時刻Ｔ１にお
いてアドレス指定されたアレイブロックにおけるワード
線ＷＬＡに接続されるメモリセルのデータが転送され
る。次いでこの転送先アレイブロックにおいてセンスア
ンプが活性化され、センスアンプにデータが保持され
る。

【０２７３】時刻Ｔ３において、チップイネーブル信号
ＣＥが活性状態のハイレベルとされ、転送信号φＴＲお
よび書込指示信号φＴＲＷがともにハイレベルとされる
と、この時刻Ｔ３においてアドレス指定されたアドレス
信号に従ってアレイブロックＭＢ♯Ａにおいてワード線
ＷＬＡが選択され、この選択ワード線ＷＬＡに接続され
るメモリセルのデータが読出され、センスアンプにより
検知、増幅されてラッチされる。次のクロックサイクル
Ｔ４において与えられたアドレス信号に従って、転送先
アレイブロックにおいてワード線ＷＬＢが選択状態とさ
れ、転送先アレイブロックにおいてセンスアンプが次い
で活性化され、この選択されたワード線ＷＬＢに接続す
るメモリセルにワード線ＷＬＡに接続されるメモリセル
データが書込まれる。

【０２７４】図４２は、この発明の第５の実施の形態で
ある半導体記憶装置のより詳細な内部転送動作を示す図
である。図４２においては、アレイブロックＭＢ♯Ａか
らそれに隣接するアレイブロックＭＢ♯Ｂへのデータ転
送動作が示される。転送指示信号φＴＲのみが活性状態
のとき、アドレスＡ１に従ってアレイブロックＭＢ♯Ａ
のワード線ＷＬＡが選択される。このときまた、ビット
線分離信号ＢＬＩ♯Ａがハイレベルとされ、センスアン
プＳＡ♯Ａとビット線対ＢＬＰ♯Ａとが接続され、ワー
ド線ＷＬＡに接続されるメモリセルデータがビット線対
ＢＬ♯Ａに伝達される。次いでセンスアンプ活性化信号
ＶｐＡおよびＶｎＡが活性状態とされ、このビット線対
ＢＬＰ♯Ａ上のデータが増幅されラッチされる。次い
で、ワード線ＷＬＡおよびセンスアンプ活性化信号Ｖｐ
ａおよびＶｎＡの非活性化の後、転送指示信号ＴＬＩ♯
Ａがハイレベルとされ、アレイブロックＭＢ♯Ｂのビッ
ト線対ＢＬＰ♯ＢがセンスアンプＳＡ♯Ａと接続され
る。イコライズ信号ＥＱ♯Ｂはローレベルであり、フロ
ーティング状態のビット線対ＢＬＰ♯Ｂが、このセンス
アンプＳＡ♯Ａのセンスノードにラッチされたデータ
（およびビット線対ＢＬＰ♯Ａの充電電荷）により充放
電され、緩やかにその電位が変化する。この転送指示信
号ＴＬＩ♯Ａのハイレベルへの移行と同期してビット線
分離信号ＢＬＩ♯Ｂもハイレベルとされる。これによ
り、アレイブロックＭＢ♯Ｂのビット線対ＢＬＰ♯Ｂが
センスアンプＳＡ♯Ｂに接続され、センスアンプＳＡ♯
Ｂのセンスノードの電位が変化する。次いで、センスア
ンプ活性化信号ＶｐＢおよびＶｎＢが活性化され、この
センスアンプＳＡ♯Ｂが動作し、ビット線対ＢＬＰ♯Ｂ
の電位が差動的に増幅される。

【０２７５】このセンスアンプＳＡ♯Ｂの活性前に転送
指示信号ＴＬＩ♯Ａはローレベルとされており、トラン
スファーゲート３０１♯ａｂはオフ状態とされる。アレ
イブロックＭＢ♯Ａにおいては、この転送指示信号ＴＬ
Ｉ♯Ａの非活性化（ローレベル）に応答して、センスノ
ードおよびビット線対のイコライズが行なわれる。この
イコライズ完了後、ビット線分離信号ＢＬＩ♯Ａがロー
レベルとされる。

【０２７６】アレイブロックＭＢ♯Ｂにおいては、ビッ
ト線分離信号ＢＬＩ♯Ｂがローレベルとされる。このと
き、ビット線対ＢＬＰ♯ＢおよびセンスアンプＳＡ♯Ｂ
はその増幅した電位を保持している。

【０２７７】なお、このアレイブロックＭＢ♯Ｂにおい
ては、ビット線対ＢＬＰ♯Ｂが中間電位にイコライズさ
れ、センスアンプＳＡ♯Ｂのみが増幅したデータを保持
するように構成されてもよい。この構成は、イコライズ
回路をビット線対に接続し、センスアンプとイコライズ
回路の間にトランスファーゲートが配置される構成が用
いられれば容易に実現される。

【０２７８】転送指示信号φＴＲと書込指示信号φＴＲ
Ｗがともにハイレベルとされたときには、アドレス信号
Ａ３およびＡ４に従ってアレイブロックＭＢ♯Ａにおい
てワード線ＷＬＡが選択され、センスアンプＳＡ♯Ａに
よりこのアドレス線ＷＬＡに接続されるメモリセルデー
タが検知増幅される。アレイブロックＭＢ♯Ｂにおいて
もワード線ＷＬＢが選択される。転送指示信号ＴＬＩ♯
ＡおよびＢＬＩ♯Ｂがハイレベルとされると、このアレ
イブロックＭＢ♯ＡのセンスアンプＳＡ♯Ａのセンスノ
ードおよびビット線対ＢＬＰ♯Ａに保持された電荷がア
レイブロックＭＢ♯Ｂのビット線対ＢＬＰ♯Ｂ上に伝達
される。アレイブロックＭＢ♯Ａの電位は電源電位レベ
ルおよび接地電位レベルへ充放電されており、アレイブ
ロックＭＢ♯Ｂにおいてワード線ＷＬＢが選択状態とさ
れても、その選択メモリセルデータはアレイブロックＭ
Ｂ♯Ａから転送されたデータに従って変化する。次い
で、センスアンプＳＡ♯Ｂが活性化され、このアレイブ
ロックＭＢ♯Ｂに転送されたデータの検知増幅が行なわ
れ、ワード線ＷＬＢに接続されるメモリセルへのデータ
の書込みが行なわれる。所定時間が経過すると、センス
アンプＳＡ♯Ｂが非活性状態とされ、次いでビット線対
ＢＬＰ♯ＢおよびセンスアンプＳＡ♯Ｂのセンスノード
のイコライズが行なわれる。このとき、センスアンプＳ
Ａ♯Ｂは持続的に増幅データを保持する構成が用いられ
てもよい。

【０２７９】上述のような動作シーケンスを用いること
により、隣接アレイブロック間で１行のメモリセルデー
タを容易に転送することができる。この動作を繰返し実
行すれば、１つのアレイブロックから複数のアレイブロ
ックへ１行のメモリセルデータを転送することができ、
たとえば画像データ処理において、画像の複製、塗り潰
しなどの処理を高速で実現することができる。

【０２８０】図４３は、この発明の第５の実施の形態で
ある半導体記憶装置の動作を実現するための制御系の構
成を示す図である。図４３のおいて、制御は、チップイ
ネーブル信号ＣＥに応答して、転送指示信号φＴＲおよ
び書込指示信号φＴＲＷを受け、指定されたモードを検
出するモード検出器４００と、モード検出回路４００の
制御のもとに、アドレス信号をクロック信号に同期して
取込むアドレスバッファ４１０と、モード検出回路４０
０の転送指示検出時にアドレスバッファ４１０から与え
られるアドレス信号を各クロックサイクルごとにラッチ
するアドレスラッチ４１２と、アドレスラッチ４１２に
格納されたアドレス信号をデコードするクロックデコー
ダ４１４と、このブロックデコーダ４１４からのブロッ
ク活性化信号φｂｒとモード検出回路４００からのモー
ド検出信号に従ってビット線分離信号ＢＬＩおよび転送
指示信号ＴＬＩを出力する転送制御回路４１６（図４０
の転送制御回路３１５に相当）と、ブロックデコーダ４
１４からのブロック活性化信号に応答してアドレス指定
されたアレイブロックを活性化するアレイ活性制御回路
４１８を含む。このアレイ活性制御回路４１８は、図３
９に示すアレイ活性制御回路３００ａ〜３００ｆに対応
する。

【０２８１】アドレスラッチ４１２は、モード検出器４
００からの転送モード指示信号に従って、アドレスバッ
ファ４１０から与えられる２つのアドレス信号をラッチ
するアドレスラッチ４１２ａおよび４１２ｂを含む。こ
のアドレスラッチ４１２ａおよび４１２ｂにラッチされ
たアドレス信号は、図示しないＸデコーダおよびＹデコ
ーダへ転送される。データ転送時においては、データの
書込／読出が禁止されてもよい。またデータの書込／読
出が最初にアドレス指定されたアレイブロックに対して
行なわれる方式が用いられてもよい。

【０２８２】転送制御回路４１６は、ブロックデコーダ
４１４からのブロック活性化信号に従って、このブロッ
ク活性化信号が指定するアレイブロックに対して設けら
れる転送指示信号ＴＬＩを所定のタイミングでハイレベ
ルの活性状態とする。アレイ活性制御回路４１８は、こ
のモード検出器４００からの転送モード検出時において
は、転送制御回路４１６からの転送指示信号ＴＬＩの非
活性化に応答してイコライズ信号（図示せず）を活性状
態とする。転送制御回路４１６は、またモード検出器４
００からの転送モード検出信号に従ってブロック活性化
信号φｂｒが指定するブロックおよび隣接する（または
転送先）アレイブロックに対しビット線分離信号ＢＬＩ
の活性／非活性を実行する。

【０２８３】このアレイ活性制御回路４１８および転送
制御回路４１６の内部詳細構成は示さないが、先の第１
ないし第３の実施の形態に示した制御回路の構成を適用
することにより容易に実現することができる。転送モー
ドが指定されたとき、最初のアレイブロックにおけるセ
ンスアンプの非活性化が行なわれてから隣接（転送先）
アレイブロックにおいてセンスアンプの活性化が行なわ
れる構成が用いられればよい。

【０２８４】以上のように、この発明の第５の実施の形
態に従えば、隣接アレイブロック間で１行のワード線の
データを転送可能としたため、高速で複製データを複製
を行なうことができ、たとえば画像処理における塗り潰
し処理などを容易に実現することができる。

【０２８５】［実施の形態６］図４４は、この発明の第
６の実施の形態である半導体記憶装置の要部の構成を示
す図である。この図４４において、アレイブロックの間
に配置されるセンスアンプの構成を示す。アレイブロッ
クの配置は図３９に示す配置と同じである。図４４にお
いては、ビット線対ＢＬＰ♯Ａおよびビット線対ＢＬＰ
♯ＢとセンスアンプＳＡとを接続するためのトランスフ
ァーゲートは示していない。

【０２８６】センスアンプＳＡは、センスアンプ活性化
信号線４５０および４５２を介して伝達されるセンスア
ンプ活性化信号ＶｎおよびＶｐに応答して活性化され
る。これらセンスアンプ活性化信号４５０、４５２の間
には、イコライズ信号ＥＱに応答して導通して、センス
アンプ活性化信号線４５０および４５２にそれぞれプリ
チャージ電位Ｖｂｌを伝達するｎチャネルＭＯＳトラン
ジスタで構成されるトランスファーゲート４５４および
４５６が配置される。このセンスアンプ活性化信号線を
イコライズするための回路部分において、さらにセンス
アンプ活性化信号線４５０および４５２を電気的に短絡
するイコライズトランジスタが配置されてもよい。

【０２８７】センスアンプ活性化信号線４５０および４
５２それぞれに対し、センスアンプ駆動信号ＢＳ・ＳＮ
およびＢＳ・ＳＰに応答して導通するセンスアンプ活性
化トランジスタ４５８および４６０が設けられる。セン
スアンプ活性化トランジスタ４５８は、導通時センスア
ンプ活性化信号線４５０を接地電位に結合する。センス
アンプ活性化トランジスタ４６０は、導通時、センスア
ンプ活性化信号線４５２を電源電位Ｖｃｃ（または高電
圧Ｖｐｐ＞Ｖｃｃ）に結合する。センスアンプ駆動信号
ＢＳ・ＳＮは、ブロック指定信号ＢＳとセンスアンプ駆
動信号ＳＮの論理積信号であり、両者が活性状態とされ
たとき、ハイレベルの活性状態とされる。信号ＢＳ・Ｓ
Ｐは、ブロック選択信号ＢＳとセンスアンプ活性化信号
ＳＰの論理積信号であり、両者の信号が活性状態とされ
たとき、ローレベルの活性状態とされる。

【０２８８】センスアンプ活性化信号線４５０に対し、
さらに、接続タイミング信号φＢＳに応答してキャパシ
タ４７０の一方電極とセンスアンプ活性化信号線４５０
とを接続するｎチャネルＭＯＳトランジスタで構成され
るトランスファーゲート４６２が配置される。センスア
ンプ活性化信号線４５２に対しては、接続タイミング信
号φＺＢＳの活性化時に導通し、センスアンプ活性化信
号線４５２をキャパシタ４７５の一方電極に伝達するｐ
チャネルＭＯＳトランジスタで構成されるトランスファ
ーゲート４６４が配置される。キャパシタ４７０および
４７５は、複数のアレイブロック（図４４に示す）に対
し共通に配置される。この接続タイミング信号φＢＳお
よびφＺＢＳは、センスアンプ活性化信号のＢＳ・ＳＮ
およびＢＳ・ＳＰの非活性化から活性化の移行の前に所
定期間活性状態とされ、かつセンスアンプ活性化信号Ｂ
Ｓ・ＳＮおよびＢＳ・ＳＰの活性化から非活性化の後所
定期間導通状態とされる。次にこの図４４に示す回路の
動作をその動作波形図である図４５を参照して説明す
る。

【０２８９】対応のアレイブロックの非選択時において
は、信号φＢＳがローレベル、信号φＺＢＳがハイレベ
ルであり、トランスファーゲート４６２および４６４は
ともに非導通状態にある。キャパシタ４７０および４７
５はそれぞれ前のサイクルにおいて充放電されている。
キャパシタ４７０の充電電位は中間電位よりも低く、キ
ャパシタ４７５の充電電位は中間電位よりも高くされる
（これについては後に詳細に説明する）。

【０２９０】アレイブロックが指定されると、この指定
されたアレイブロックに対するイコライズ信号ＥＱがブ
ロック活性化信号に従ってハイレベルからローレベルへ
移行し、センスアンプ活性化信号線４５０および４５２
のイコライズが停止される。センスアンプ活性化信号線
４５０および４５２に対するイコライズ信号ＥＱは、ビ
ット線対ＢＬＰに対して設けられたイコライズ／プリチ
ャージ回路に対して与えられるイコライズ信号と別な信
号であってもよい。すなわちこの図４４に示すセンスア
ンプ活性化信号線に対するイコライズ信号ＥＱは、セン
スアンプの非活性化時においてのみハイレベルの活性状
態とされる構成が用いれてもよい。

【０２９１】イコライズ信号ＥＱがローレベルとされて
所定期間が経過すると、図示しないワード線選択動作活
性化信号φｗｌがハイレベルとされ、アドレス指定され
たアレイブロックにおいて対応のワード線が選択状態と
される（アドレス指定されたアレイブロックにおいてワ
ード線が選択状態とされるとき）。次いで所定時間が経
過すると（各ビット線対に選択メモリセルデータが読出
された後）、制御タイミング信号φＢＳが所定期間ハイ
レベルとされ、また信号φＺＢＳが所定時間ローレベル
とされる。これにより、トランスファーゲート４６２お
よび４６４が導通し、キャパシタ４７０および４７５に
充電された電荷がセンスアンプ活性化信号線４５０およ
び４５２にそれぞれ伝達される。これにより、キャパシ
タ４７０の充電電荷によりセンスアンプ活性化信号Ｖｎ
が中間電位からその電位レベルが低下し、またそのキャ
パシタ４７５からの充電電荷により、センスアンプ活性
化信号Ｖｐが中間電位からその電位が上昇する。このキ
ャパシタ４７０および４７５からの充電電荷により、セ
ンスアンプ活性化信号ＶｎおよびＶｐが活性化され、セ
ンスアンプＳＡが活性状態とされ、センス動作を開始す
る。

【０２９２】次いでタイミング信号φＢＳおよびφＺＢ
Ｓが非活性状態とされると、次いでセンスアンプ駆動信
号ＢＳ・ＳＮおよびＢＳ・ＳＰが活性状態とされ、セン
スアンプ活性化トランジスタ４５８および４６０が導通
し、センスアンプ活性化信号Ｖｎがローレベル、センス
アンプ活性化信号Ｖｐがハイレベルとされる。これによ
り、センスアンプＳＡが、対応のビット線対ＢＬＰ♯Ａ
またはＢＬＰ♯Ｂ上の電位をそれぞれ接地電位レベルお
よび電源電位レベルへ高速で駆動する。このセンスアン
プＳＡの活性化時に、キャパシタ４７０および４７５の
充電電荷を利用することによりセンスアンプ活性化信号
線４５０から接地電位へ流れる電荷およびセンスアンプ
活性化信号線４５２へ電源電位（または高電圧印加ノー
ド）から流入する電荷量を低減することができ、消費電
流を低減することができる。またキャパシタ４７０およ
び４７５の充電電荷によりセンスアンプＳＡを駆動する
ことにより、センスアンプＳＡの活性化時、センスアン
プ活性化信号ＶｎおよびＶｐの比較的緩やかに変化し
て、センスアンプＳＡが緩やかにセンス動作をし、確実
に対応のビット線対ＢＬＰ♯Ａ（またはＢＬＰ♯Ｂ）の
電位を増幅することができる。

【０２９３】センス動作が完了し、所定期間が経過する
と、ワード線選択動作活性化信号φｗｌがハイレベルか
らローレベルとなり、またセンスアンプ駆動信号ＢＳ・
ＳＮおよびＢＳ・ＳＰも非活性状態のローレベルおよび
ハイレベルとされる。これにより、センスアンプ活性化
トランジスタ４５８および４６０が非導通状態とされ
る。このセンスアンプ駆動信号ＢＳ・ＳＮおよびＢＳ・
ＳＰの非活性化に応答して、制御タイミング信号φＢＳ
が所定期間ハイレベルとなり、また制御タイミング信号
φＺＢＳが所定期間ローレベルとされる。このときま
だ、イコライズ信号ＥＱはローレベルを維持している。
したがって、センスアンプ活性化信号線４５０がトラン
スファーゲート４６２を介してキャパシタ４７０に接続
され、またセンスアンプ活性化信号線４５２がトランス
ファーゲート４６４を介してキャパシタ４７５を接続さ
れる。これにより、キャパシタ４７０の一方電極電位が
低下し、またキャパシタ４７５の電位がセンスアンプ活
性化信号線４５２からの充電電荷により上昇する。キャ
パシタ４７０および４７５の充電電位は、キャパシタ４
７０および４７５のそれぞれの容量値とセンスアンプ活
性化信号線４５０および４５２の寄生容量の容量値の比
により決定される。センスアンプ活性化信号線４５０お
よび４５２の充電電荷をキャパシタ４７０および４７５
へ格納することにより、次のサイクルにおいてキャパシ
タ４７０および４７５の充電電荷を利用することがで
き、センスアンプ駆動のための消費電流を低減すること
ができる。制御タイミング信号φＢＳおよびφＺＢＳが
非活性状態とされると、イコライズ信号ＥＱがハイレベ
ルとされ、トランスファーゲート４５４および４５６が
導通し、センスアンプ活性化信号線４５０および４５２
がプリチャージ電位Ｖｂｌにプリチャージされかつイコ
ライズされる。

【０２９４】図４６は、この発明の第６の実施の形態で
ある半導体記憶装置の１つのアレイブロックのためのア
レイ活性制御回路の構成を示す図である。図４６におい
ては、アレイ活性制御回路３００（図４３に示すアレイ
活性制御回路４１８のうちの１つのアレイブロックに対
して設けられる回路部分）は、チップイネーブル信号Ｃ
Ｅの活性化時に活性化され、図示しないアドレスバッフ
ァから与えられたブロックアドレス信号ＢＡをデコード
してブロック活性化信号φｂｒを出力するブロックデコ
ーダ５００と、このブロックデコーダ５００からのブロ
ック活性化信号φｂｒに従って、イコライズ信号ＥＱを
選択的に非活性化するイコライズ／プリチャージ制御回
路５１０と、イコライズ／プリチャージ制御回路５１０
からのイコライズ信号ＥＱとモード検出回路４００から
のモード検出信号に従ってワード線選択動作活性化信号
φｗｌを出力するワード線駆動制御回路５２０を含む。
このワード線駆動制御回路５２０は、モード検出回路４
００からのモード検出信号が対応のアレイブロックにお
けるワード線非選択を示すときには、このワード線選択
動作活性化信号φｗｌをローレベルの非活性状態に維持
する。なお、図４６においては、モード検出回路４００
はブロックデコーダ５００からのブロック活性化信号φ
ｂｒに従って、アドレス指定された回路部分に対し、そ
れぞれモード検出信号および転送指示信号φＭを発生す
るように示される。このモード検出回路４００は、先の
図３９に示すモード検出回路と同様の構成を備える。

【０２９５】アレイ活性制御回路３００は、さらにモー
ド検出回路４００からの転送モード指示信号φＭに従っ
て、後に説明する転送制御回路４１６ａからの転送指示
信号φＴｉおよびワード線選択動作活性化信号φｗｌの
一方を選択するセレクタ５３１と、セレクタ５３１から
与えられる信号を所定時間遅延する遅延回路５３２ａ
と、遅延回路５３２ａの出力信号の立上がりに応答して
ワンショットのパルス信号を発生するワンショットパル
ス発生器５３３ａと、セレクタ５３１の出力信号を所定
時間遅延する遅延回路５３２ｂと、ワンショットパルス
発生回路５３３ａの出力するパルス信号の立下がりに応
答してセットされかつ遅延回路５３２ｂの出力信号の立
上がりに応答してリセットされるセット／リセットフリ
ップフロップ５３４を含む。フリップフロップ５３４の
真出力Ｑからセンスアンプ駆動信号ＢＳ・ＳＮが出力さ
れ、補出力ＺＱからセンスアンプ駆動信号ＢＳ・ＳＰが
出力される。

【０２９６】センスアンプ制御回路３００は、さらに、
フリップフロップ５３４から出力されるセンスアンプ駆
動信号ＢＳ・ＳＰの立上がりに応答してワンショットの
パルス信号を発生するパルス発生回路５３３ｂと、ワン
ショットパルス発生回路５３３ａおよび５３３ｂのパル
ス信号を受けるＯＲ回路５３５と、ＯＲ回路５３５の出
力信号を受けるインバータ５３６を含む。ＯＲ回路５３
５から、制御タイミング信号φＢＳが出力され、インバ
ータ５３６から制御信号φＺＢＳが出力される。

【０２９７】このセンスアンプ制御回路５３０は、さら
に、インバータ５３６の出力信号の立上がりに応答して
所定の時間幅を有するパルス信号を出力するパルス発生
回路５３３ｃと、センスアンプ駆動信号ＢＳ・ＳＮの立
下がりに応答してワンショットのパルス信号を出力する
パルス発生回路５３３ｄと、パルス発生回路５３３ｃお
よび５３３ｄの出力信号を受けるＡＮＤ回路５３７を含
む。このＡＮＤ回路５３７からのリセット信号ＲＳＴが
ハイレベルとされると、イコライズ／プリチャージ制御
回路５１０からのイコライズ信号ＥＱが非活性状態から
活性状態のハイレベルとされる（イコライズ信号ＥＱの
リセットが行なわれる）。

【０２９８】転送制御回路４１６ａは、モード検出回路
からの転送モード検出信号φＭに応答して、イコライズ
信号ＥＱの活性化から非活性化に従って、所定のタイミ
ングで（第５の実施の形態参照）ビット線分離信号ＢＬ
Ｉおよび転送ゲート接続信号ＴＬＩおよび内部データ転
送信号φＴｉをそれぞれ選択的に活性／非活性状態とす
る。

【０２９９】この図４６に示すセンスアンプ制御回路３
００の構成においては、転送モード検出信号φＭは、デ
ータ転送を受けるアレイブロックに対して活性状態とさ
れ、データ転送するアレイブロックにおいては通常動作
時と同様の非活性状態に設定される。セレクタ５３１
は、この転送モード検出信号φＭが転送モードを示すと
きには、内部転送信号φＴｉを選択し、転送モード検出
信号φＭが非活性状態にあり、データ転送を受けること
を示さないときには、ワード線選択動作活性化信号φｗ
ｌを選択する。

【０３００】この転送指示信号φＴｉは、所定のタイミ
ングで発生され、アレイブロック間においてビット線対
の接続が行なわれて所定期間経過して再びアレイブロッ
ク間が分離された後に活性状態とされるタイミングで発
生される。

【０３０１】セレクタ５３１の出力信号はハイレベルと
され、所定期間が経過すると、ワンショットのパルス信
号がワンショットパルス発生回路５３３ａから出力され
る。これにより信号φＢＳがハイレベル、信号φＺＢＳ
がローレベルとされる。このワンショットパルス発生回
路５３３ａからのパルス信号の立下がりに応答して、フ
リップフロップ５３４がセットされ、センスアンプ駆動
信号ＢＳ・ＳＮがハイレベル、センスアンプ駆動信号Ｂ
Ｓ・ＳＰがローレベルとされ、センスアンプが活性化さ
れる。センスアンプの活性化期間が経過すると、すなわ
ち遅延回路５３２ｂの出力信号がハイレベルに立上がり
と、フリップフロップ５３０がリセットされ、センスア
ンプ駆動信号ＢＳ・ＳＮがローレベル、センスアンプ駆
動信号ＢＳ・ＳＰがハイレベルとされる。パルス発生回
路５３３ｂがこのセンスアンプ駆動信号ＢＳ・ＳＰの立
上がりに応答して、ワンショットのパルス信号を発生す
る。これにより再び制御タイミング信号φＢＳがハイレ
ベル、制御信号φＺＢＳがローレベルとされる。

【０３０２】センスアンプ駆動信号ＢＳ・ＳＮのハイレ
ベルからローレベルの立下がりに応答して、パルス発生
回路５３３ｄがワンショットのパルス信号を発生し、ま
たパルス発生回路５３３ｃが、制御タイミング信号φＺ
ＢＳの立上がりに応答してワンショットのパルス信号を
発生する。このパルス発生回路５３３ｃおよび５３３ｄ
の出力するパルス信号がともにハイレベルとなると、リ
セット信号ＲＳＴがハイレベルとされ、イコライズ信号
ＥＱがハイレベルとされる。パルス発生回路５３３ｃお
よび５３３ｄを用いることにより、センスアンプの非活
性化から活性化への移行時に誤ってイコライズ信号ＥＱ
がリセットされるのを防止することができ、確実にセン
ス動作が完了し、かつキャパシタへの電荷の充電の完了
後、イコライズ信号ＥＱをハイレベルへ駆動することが
できる。

【０３０３】図４７は、図４０に示すキャパシタ４７０
の構成を示す図である。図４７（Ａ）においては、キャ
パシタ４７０は、ＭＯＳキャパシタで構成される。この
ＭＯＳキャパシタ４７０は、そのゲートが電源電位を受
けるように接続され、ドレイン、ソースおよび基板が共
通に結合されて、センスアンプ活性化信号線４５０に結
合される。図４７（Ｂ）に示す構成においては、キャパ
シタ４７０は、逆バイアスされたＰＮダイオードで構成
される。すなわち、このダイオード４７０のカソードが
電源電位を受けるように接続され、アノードが信号線４
５０に結合される。

【０３０４】図４８は、図４４に示すキャパシタ４７５
の構成を示す図である。図４８（Ａ）におけるキャパシ
タ４７５は、そのゲート、ソースおよび基板が接地電位
を受けるように結合され、そのゲートがセンスアンプ活
性化信号線に結合されるｎチャネルＭＯＳトランジスタ
で構成される。ゲート電位が、そのソースおよびドレイ
ン電位よりも高くなるため、ＭＯＳトランジスタにチャ
ネルが形成され、このチャネルがキャパシタ４７５の他
方電極として機能する。図４８（Ｂ）に示すキャパシタ
４７５は、ゲートが接地電位に接続され、そのソース、
ドレインおよび基板領域がセンスアンプ活性化信号線４
５２に結合されるｐチャネルＭＯＳトランジスタで構成
される。この場合、ゲート電位は、ソースおよびドレイ
ン電位よりも低いため、同様にチャネルが形成され、キ
ャパシタ４７５の一方電極として機能する。図４８
（Ｃ）に示すキャパシタ４７５は、逆バイアスされたＰ
Ｎダイオードで構成される。このＰＮダイオードは、ア
ノードが接地電位を受けるように接続され，カソードが
信号線４５２に結合される。

【０３０５】図４９は、アレイブロックＭＢＡ〜ＭＢＡ
のセンスアンプ活性化信号Ｖｐａ〜Ｖｐｆそれぞれとキ
ャパシタ４７５との接続を示す図である。図４９におい
て、キャパシタ４７５の一方電極はトランスファ（セレ
クタ）４６４ａ〜４６４ｆを介してセンスアンプ活性化
信号線４５２ａ〜４５２ｆにそれぞれ接続される。トラ
ンスファーゲート４６４ａ〜４６４ｆの各々は、制御タ
イミング信号φＺＢＳａ〜φＺＢＳｆに応答して導通さ
れる。図４９においては、またセンスアンプ活性化信号
線４５２ａおよび４５２ｆそれぞれに対して設けられる
センスアンプ駆動トランジスタ４６０ａおよび４６０ｆ
を代表的に示す。センスアンプ駆動トランジスタ４６０
ａは、センスアンプ駆動信号ＢＳａ・ＳＰａに応答して
導通し、センスアンプ駆動トランジスタ４６０ｆは、セ
ンスアンプ駆動信号ＢＳｆ・ＳＰｆに応答して導通す
る。この図４９に示す構成を利用することにより、デー
タ転送時において、選択アレイブロックにおいて、セン
スアンプ駆動信号を活性化するために利用された電荷
を、別のアレイブロックのセンスアンプの活性化時に再
利用することができ、消費電流を低減することができ
る。

【０３０６】図５０は、キャパシタの配置を示す図であ
る。図５０においては、２つのアレイブロックＭＢ♯Ａ
およびＭＢ♯Ｂの間に配置されるセンスアンプ帯ＳＡＢ
におけるセンスアンプＳＡを代表的に示す。アレイブロ
ックＭＢ♯ＡおよびＭＢ♯Ｂには、それぞれワード線シ
ャント領域ＷＳが設けられる。ワード線シャント領域Ｗ
Ｓにおいては、ポリシリコン等で構成される比較的高抵
抗のワード線が、その上層に形成されるたとえばアルミ
ニウムなどで形成される低抵抗導体にコンタクト孔ＣＴ
を介して接続される。この領域においては、ビット線は
存在しない。この領域においてキャパシタＣａおよびＣ
ｂを形成し、かつトランスファーゲート４６２および４
６４を配置する。図５０においては、キャパシタＣａお
よびＣｂは、それぞれアレイブロックＭＢ♯Ａにおいて
のみ設けられるように示される。しかしながら、並行電
極型キャパシタを用いる（ワード線シャント用の低抵抗
導体よりも上層の配線層を利用する）、またはＰＮ接合
を利用する構成を用いれば、このワード線シャント領域
に、複数のアレイブロック（ＭＢＡ〜ＭＢＦ）に対し共
通にキャパシタを形成することができる。ＰＮ接合容量
を用いる場合、ワード線シャント領域において基板領域
にＮウェル（またはＰウェル）を形成し、その表面にＰ
不純物領域（またはＮ不純物領域）を形成する。ワード
線シャント領域ＷＳにおけるコンタクト孔ＣＴの影響を
受けることなくすべてのアレイブロックに共通なキャパ
シタを形成することができる。

【０３０７】なおすべてのアレイブロックに共通にキャ
パシタを設けるのではなく、各アレイブロックそれぞれ
に対しセンスアンプ活性化信号の充電電荷を再利用する
ためのキャパシタが個々に設けられてもよい。

【０３０８】［他の構成の適用例］図５１は、この発明
の第６の実施の形態の他の半導体記憶装置の適用例を示
す図である。図５１においては、標準のＤＲＡＭの動作
波形が示される。標準のＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）においては、外部からのロウ
アドレスストローブ信号ＺＲＡＳが立下がるとメモリサ
イクルが始まり、そのときに与えられたアドレス信号に
従ってワード線の選択が行なわれ、選択ワード線ＷＬの
電位が上昇する。この後、所定期間経過後に、制御タイ
ミング信号φＢＳをハイレベルとし、かつ制御タイミン
グ信号φＺＢＳをローレベルとする。この信号φＢＳお
よびφＺＢＳが非活性招待とされた後、センスアンプ駆
動信号ＢＳ・Ｓｎをハイレベルとし、センスアンプ駆動
信号ＢＳ・Ｓｐをローレベルとし、センスアンプを高速
で活性化する。これにより、センスアンプ活性化信号Ｖ
ｎ，Ｖｐは、信号φＢＳおよびφＺＢＳに従って緩やか
に上昇した後、センスアンプ駆動信号ＢＳ・Ｓｎおよび
ＢＳ・Ｓｐに応答して急速に立上がる。これによりビッ
ト線電位高速で差動的に電源電位および接地電位にまで
駆動される。

【０３０９】ロウアドレスストローブ信号ＺＲＡＳがロ
ーレベルからハイレベルへ立上がると、１つのメモリセ
ルサイクルは完了する。このロウアドレスストローブ信
号ＺＲＡＳの立上がりに応答して、センスアンプ駆動信
号ＢＳ・Ｓｎがローレベルとされ、センスアンプ駆動信
号ＢＳ・Ｓｐがハイレベルとされる。そのとき、センス
アンプ駆動信号ＢＳ・ＳｎおよびＢＳ・Ｓｐの非活性化
に応答して、制御タイミング信号φＢＳおよびφＺＢＳ
が所定期間ハイレベルおよびローレベルとそれぞれされ
る。タイミング信号φＢＳおよびφＺＢＳが非活性状態
とされた後、イコライズ信号ＥＱがハイレベルとされ
る。

【０３１０】上述のような動作シーケンスを利用するこ
とにより、標準のＤＲＡＭにおいても、センスアンプ活
性化のために用いられた電荷をセンスアンプ駆動回路部
分で再利用することができ、センスアンプ駆動のために
必要とされる消費電流を低減することができる。

【０３１１】以上のように、この発明の第６の実施の形
態の構成に従えば、センスアンプ活性化信号線を選択的
にキャパシタに接続するように構成したため、センスア
ンプ活性化のために消費された電荷を再利用することが
でき、センスアンプ駆動時における消費電流を低減する
ことができる。

【０３１２】［実施の形態７］図５２は、この発明の第
７の実施の形態である半導体記憶装置の動作を示す波形
図である。この第７の実施の形態において用いられる半
導体記憶装置のアレイ構造は、図３９に示すアレイ構造
と同様の構成を備える。すなわち、隣接アレイブロック
は、トランスファーゲート３０１♯ａｂを介して相互接
続される。すなわち、伝送指示信号ＴＬＩ♯Ａに従って
アレイブロックＭＢ♯Ａに設けられたセンスアンプは隣
接アレイブロックＭＢ♯Ｂのビット線対に接続される。
以下、図５２および図３９を参照してこの発明の第７の
実施の形態の半導体記憶装置の動作について説明する。
アレイブロックＭＢ♯Ａ（ＭＢＡ〜ＭＢＦのいずれか）
は、センスアンプＳＡ♯Ａが活性状態にあり、１行のメ
モリセルデータを保持している。図５２においては、ワ
ード線ＷＬＡも活性状態とされている状態が示される
が、ワード線ＷＬＡは非活性状態とされてもよい（図５
２において破線で示す）。この状態において、外部から
リフレッシュ指示信号ＲＥＦまたは内部リフレッシュ指
示信号φＲＥＦ）が与えられ、アレイブロックＮＢ♯Ａ
のリフレッシュ動作が指定された場合を考える。センス
アンプＳＡ♯Ａがそのセンスノードに保持するデータ
は、リフレッシュにより消去されるべきではない。この
状態においては、選択状態とされたワード線ＷＬＡが非
選択状態とされ、かつセンスアンプ活性化信号φＶｐｎ
ａ（ＶｐａおよびＶｎａを含めて示す）が非活性状態と
される。センスアンプ活性化信号φＶｐｎａが非活性状
態とされた後、転送指示信号ＴＬＩ♯Ａが所定期間活性
状態とされ、ビット線対ＢＬＰＡ（図５２には示さず）
およびセンスアンプＳＡ♯Ａのセンスノードが隣接アレ
イブロックＭＢ♯Ｂのビット線対ＢＬＰＢに接続され、
センスアンプＳＡ♯Ａのセンスノードに保持されていた
電荷が隣接アレイブロックＭＢ♯Ｂのビット線対ＢＬＰ
Ｂに伝達され、ビット線対ＢＬＰＢの電位が変化する。

【０３１３】転送指示信号ＴＬＩ♯Ａが非活性状態とさ
れ、アレイブロックＭＢ♯ＡとアレイブロックＭＢ♯Ｂ
が再び切り離されると、アレイブロックＭＢ♯Ａにおい
ては、後に示すリフレッシュアドレス信号に従ってワー
ド線ＷＬＡ′が選択状態とされ、同時にビット線分離信
号ＢＬＩ♯Ａのハイレベルとされ、このリフレッシュ行
に対応するワード線ＷＬａ′に接続されるメモリセルデ
ータがセンスアンプＳＡ♯Ａのセンスノードに伝達され
る。次いでセンスアンプ活性化信号φＶｐｎａが活性状
態とされ、このワード線ＷＬＡ′に接続されるメモリセ
ルデータの検知、増幅が行なわれ、この増幅されたデー
タがワード線ＷＬＡ′に接続されるメモリセルへ書込ま
れる。これにより、リフレッシュ行に対応するワード線
ＷＬＡ′に接続されるメモリセルのデータがリフレッシ
ュされる。

【０３１４】リフレッシュサイクルが完了すると、すな
わち、ワード線ＷＬＡ′が非選択状態とされ、センスア
ンプ活性化信号φＶｐｎａが非活性状態とされ、ビット
線分離信号ＢＬＩ♯Ａがローレベルとされると、次いで
転送指示信号ＴＬＡＩ♯Ａが所定期間ハイレベルとされ
る。これにより、隣接アレイブロックＭＢ♯Ｂに退避さ
れていたデータが再びアレイブロックＭＢ♯Ａのセンス
アンプＳＡ♯Ａのセンスノードに伝達される。このと
き、単にセンスアンプＳＡ♯Ａのセンスノードに保持さ
れていた電荷がビット線対ＢＬＰＢへ伝達され、再びセ
ンスアンプＳＡ♯Ａへ転送されるだけであり、センスア
ンプＳＡ♯Ａのセンスノードはその電位が十分容易にプ
リチャージ電位から変化する。その後、転送指示信号Ｔ
ＬＩ♯Ａの非活性化後センスアンプ活性化信号φＶｐｎ
ａが活性状態とされ、センスアンプＳＡ♯Ａのセンスノ
ード電位が増幅され、アレイブロックＭＢ♯Ｂに退避さ
れていたデータが再び増幅されてセンスアンプＳＡ♯Ａ
のセンスノードに保持される。これにより、センスアン
プＳＡ♯Ａのセンスノードに保持されていたデータ（キ
ャッシュデータ）は、再びキャッシュバック（復元）さ
れる。

【０３１５】アレイブロックＭＢ♯Ｂにおいては、転送
指示信号ＴＬＩ♯Ａが最初に活性化されたときに、ビッ
ト対ＢＬＰＢはフローティング状態とされており、最後
に再び転送指示信号ＴＬＩ♯Ａが所定期間活性状態とさ
れた後、ビット線対ＢＬＰＢはイコライズ／プリチャー
ジされる。

【０３１６】図５３は、この発明の第７の実施の形態で
ある半導体記憶装置の制御部の構成を示す図である。図
５３において、この発明の第７の実施の形態に従う半導
体記憶装置の制御部は、外部から与えられるリフレッシ
ュ指示信号ＲＥＦに応答してリフレッシュ指示信号φｒ
ｅｆを出力するリフレッシュ制御回路６００と、リフレ
ッシュ制御回路６００からのリフレッシュ指示信号に従
ってリフレッシュ行を示すリフレッシュアドレスを出力
し、かつリフレッシュ完了時に、そのカウント値が増分
されるリフレッシュカウンタ６０２とを含む。このリフ
レッシュカウンタ６０２は、アレイブロックを指定する
ブロックアドレスＢＡ′およびアレイブロックにおける
ワード線を指定する行アドレス信号ＲＡ′を出力する。

【０３１７】この制御部は、さらに、アレイブロックＭ
ＢＡ〜ＭＢＦそれぞれに対応して設けられるアレイ活性
制御回路６２０ａ〜６２０ｆを含む。アレイ活性制御回
路６２０ａ〜６２０ｆはそれぞれ同じ構造を備えてお
り、図５３においては、アレイ活性制御回路６２０ａの
構成のみを示す。アレイ活性制御回路６２０ａは、ブロ
ックデコーダ６１８からのブロック活性化信号に応答し
て活性化され、アレイブロックのイコライズ／プリチャ
ージ動作を制御するイコライズ／プリチャージ制御回路
６２１と、イコライズ／プリチャージ制御回路６２１か
らのイコライズ指示信号の変化に応答して、ワード線選
択動作活性化信号およびビット線分離信号ＢＬＩＡを出
力するワード線駆動制御回路６２４と、ワード線駆動制
御回路６２４からのワード線選択動作活性化信号φｗｌ
に応答してセンスアンプ活性化信号を出力するセンスア
ンプ制御回路６２６を含む。センスアンプ制御回路６２
６からセンスアンプ活性化信号φＶｐｎａが出力され
る。アレイ活性制御回路６２０ｂ〜６２０ｆ各々から、
センスアンプ活性化信号φＶｐｎｂ〜φＶｐｎｆが出力
される。

【０３１８】制御部は、さらに、アレイ活性制御回路６
２０ａ〜６２０ｆからのセンスアンプ活性化信号φＶｐ
ｎａ〜φＶｐｎｆとリフレッシュ制御回路６００からの
リフレッシュ指示信号φＲＥＦを受け、リフレッシュ動
作に必要な転送などの調停動作を行なうリフレッシュ調
停回路６１０と、リフレッシュ調停回路６１０の出力信
号に従って転送指示信号ＴＬＩを出力する転送制御回路
６１５を含む。この半導体記憶装置の制御部は、さら
に、リフレッシュ調停回路６１０の制御のもとに、リフ
レッシュカウンタ６０２からのリフレッシュブロックア
ドレス信号ＢＡ′と外部から与えられるアドレス信号に
含まれるブロックアドレス信号ＢＡの一方を選択してブ
ロックデコーダ６１８に与えるセレクタ６１６ａと、リ
フレッシュ調停回路６１０の制御のもとに、リフレッシ
ュ回路６０２から与えられるリフレッシュ行アドレス信
号ＲＡ′と外部から与えられるアドレス信号に含まれる
行アドレス信号ＲＡの一方を選択して図示しないＸデコ
ーダへ与えるセレクタ６１６ｂを含む。

【０３１９】リフレッシュ調停回路６１０は、アレイ活
性制御回路６２０ａ〜６２０ｆから出力されるセンスア
ンプ活性化信号φＶｐｎａ〜φＶｐｎｆの状態をモニタ
し、いずれのセンスアンプ活性化信号が活性状態にある
かを常時モニタする。リフレッシュ指示信号φｒｅｆが
与えられたとき、リフレッシュ調停回路６１０は、リフ
レッシュカウンタ６０２からのリフレッシュブロックア
ドレス信号ＢＡ′に従って、このリフレッシュブロック
アドレス信号ＢＡ′が指定するアレイブロックにおける
センスアンプ活性化信号φＶｐｎａが活性状態にあるか
否かを識別する。リフレッシュブロックアドレス信号Ｂ
Ａ′が指定するアレイブロックにおいて、センスアンプ
活性化信号φＶｐｎが非活性状態のときには、リフレッ
シュ調停回路６１０はこのリフレッシュ指示信号φｒｅ
ｆに応答してセレクタ６１６ａおよび６１６ｂをそれぞ
れリフレッシュカウンタ６０２からのリフレッシュブロ
ックアドレス信号およびリフレッシュ行アドレス信号Ｂ
Ａ′およびＲＡ′を選択する状態に設定し、次いでブロ
ックデコーダ６１８を活性状態とする。それにより、リ
フレッシュブロックアドレス信号ＢＡ′が指定するアレ
イブロックにおいてリフレッシュ行アドレス信号ＲＡ′
に対応するワード線が選択状態とされ、このリフレッシ
ュ行アドレスに対応するワード線に接続されるメモリセ
ルのデータのリフレッシュが実行される。

【０３２０】リフレッシュ制御回路６００からリフレッ
シュ指示信号φｒｅｆが与えられたときにセンスアンプ
活性化信号φＶｐｎａ〜φＶｐｎｆのいずれかが活性状
態にあるときには、リフレッシュ調停回路６１０は、リ
フレッシュカウンタ６０２から与えられるリフレッシュ
ブロックアドレス信号ＢＡ′が指定するアレイブロック
のセンスアンプ活性化信号φＶｐｎが活性状態にあるか
否かを識別する。このリフレッシュブロックアドレス信
号ＢＡ′が指定するアレイブロックのセンスアンプ活性
化信号が活性状態にあるとき、リフレッシュ調停回路６
１０は、ブロックデコーダ６１８を非活性状態に維持
し、イコライズ／プリチャージ制御回路６２１からのイ
コライズ信号をハイレベルとし、かつ選択状態のワード
線を非選択状態としかつセンスアンプ制御回路６２６か
らのセンスアンプ活性化信号を非活性状態とする。この
図５３においてはリフレッシュ調停回路６１０からのワ
ード線駆動制御回路６２４およびセンスアンプ制御回路
６２６への制御経路は示していない。この構成は、単に
リフレッシュ調停回路６１０からワード線駆動制御回路
６２４およびセンスアンプ制御回路６２６へリセット信
号が与えられる構成が利用されればよい。

【０３２１】リフレッシュ調停回路６１０は、活性状態
のセンスアンプ活性化信号φＶｐｎを非活性状態とした
後、次いで転送制御回路６１５へ、このブロックアドレ
ス信号ＢＡ′に従って転送指示を行なうための信号を与
える。これにより転送制御回路６１５は、リフレッシュ
ブロックアドレス信号ＢＡ′が指定するアレイブロック
ＭＢ♯Ａに対して設けられた転送指示信号ＴＬＩ（ＴＬ
Ｉ♯Ａ）を所定期間活性状態とする。リフレッシュ調停
回路６１０は、この転送制御回路６１５からの転送指示
信号ＴＬＩ（ＴＬＩ♯Ａ）が非活性状態とされると、ブ
ロックデコーダ６１８を活性状態とする。セレクタ６１
６ａおよび６１６ｂは、リフレッシュ調停回路５１０の
制御のもとに、リフレッシュ指示信号φｒｅｆに応答し
てリフレッシュブロックアドレス信号ＢＡ′およびリフ
レッシュ行アドレス信号ＲＡ′を選択する状態に設定さ
れている。これにより、アレイブロックＭＢ♯Ａにおい
て、リフレッシュ行アドレス信号ＲＡ′が指定するワー
ド線が選択された後、センスアンプ活性化信号φＶｐｎ
が活性状態とされ、リフレッシュ行アドレスが指定する
ワード線に接続されるメモリセルのデータのリフレッシ
ュが実行される。

【０３２２】リフレッシュ調停回路６１０は、このセン
スアンプ活性化信号φＶｐｎの活性化から非活性化への
移行を検出すると、転送制御回路６１５へ指示を与え、
再びアレイブロックＭＢ♯Ａに設けられたトランスファ
ーゲートを導通状態とするように転送指示信号ＴＬＩ
（ＴＬＩ♯Ａ）を所定期間活性状態とする。これによ
り、アレイブロックＭＢ♯Ｂからのデータが再びアレイ
ブロックＭＢ♯Ａへ戻される。リフレッシュ調停回路５
１０は、この転送制御回路６１５からの転送指示信号Ｔ
ＬＩが非活性状態とされると、アレイブロックＭＢ♯Ａ
へのセンスアンプ活性化信号φＶｐｎを再び活性状態と
する。

【０３２３】なおリフレッシュ調停回路６１０はリフレ
ッシュブロックアドレス信号ＢＡ′が指定するアレイブ
ロックにおいてセンスアンプ活性化信号φＶｐｎが活性
状態のときには、その隣接アレイブロックＭＢ♯Ｂのイ
コライズ／プリチャージ制御回路６２１を制御し、イコ
ライズ信号ＥＱをローレベルとする。このとき隣接アレ
イブロックにおけるワード線選択動作は禁止される。こ
の構成は、リフレッシュ指示時において、リフレッシュ
調停回路６１０は、隣接アレイブロックＭＢ♯Ｂのイコ
ライズ信号ＥＱのみをローレベルとし、ワード線選択動
作を禁止する構成が用いられればよい。なおこの図５３
に示す構成において、隣接アレイブロックは、図３９に
おいて、水平方向右側に隣接するアレイブロックへのデ
ータ転送が行なわれる。一番右に配設されるアレイブロ
ックＭＢＦがリフレッシュを行なう場合には、このアレ
イブロックＭＢＦに隣接するアレイブロックＭＢＥへデ
ータ転送が（キャッシュデータの対比）が行なわれる。

【０３２４】リフレッシュ動作が完了するとリフレッシ
ュ制御回路５００は、リフレッシュカウンタ６０２のカ
ウント値を１増分するとともに、リフレッシュ指示信号
φｒｅｆを非活性状態とする。リフレッシュ調停回路６
１０は、このリフレッシュ指示信号φｒｅｆの非活性化
に応答して、セレクタ６１６ａおよび６１６ｂを、外部
から与えられるアドレス信号ＢＡおよびＲＡを選択する
状態に設定する。この状態においては、ブロックデコー
ダ６１８は、図示しないチップイネーブル信号ＣＥの活
性化時に活性状態とされる。

【０３２５】以上のように、この発明の第７の実施の形
態に従えば、センスアンプがデータを保持している状態
において、このアレイブロックのリフレッシュを行なう
場合、隣接アレイブロックへそのセンスアンプの保持す
るデータを退避させるように構成したため、何らセンス
アンプの保持データが損なわれることなくリフレッシュ
を行なうことができる。

【０３２６】なおリフレッシュが１つのアレイブロック
に行なわれている場合、退避先のアレイブロックにおい
てセンスアンプが活性状態とされ、このセンスアンプへ
アクセスが行なわれる構成がさらに用いられてもよい。
リフレッシュ退避時アドレス変換（ブロックアドレス変
換）を行なう構成が用いられればよい。

【０３２７】この場合には、セレクタ６１６ａおよび６
１６ｂを、それぞれアレイブロックに対応して配置する
ことにより、リフレッシュと外部アクセスとを同時に並
行して行なうことができる。リフレッシュバンクアドレ
ス信号ＢＡ′が指定するセレクタのみをリフレッシュバ
ンクアドレス信号およびリフレッシュ行アドレス信号を
選択する状態に設定する構成とすれば、アレイブロック
それぞれ個々に駆動することができるために、リフレッ
シュおよび外部アクセスを並行して行なうことができ
る。

【０３２８】またこの発明の第７の実施の形態の構成に
従えば、アレイブロックＭＢ♯Ａから隣接アレイブロッ
クＭＢ♯Ｂへのデータ転送時においては単にセンスアン
プＳＡ♯Ａのセンスノードに蓄積された電荷を隣接アレ
イブロックＡＢ♯Ｂのビット線対ＢＬＰＢへ伝達してい
るだけであり、何ら電流は消費されない（電荷が分散さ
れるだけであるため）。

【０３２９】［実施の形態８］図５４は、この発明の実
施の形態８に従う半導体記憶装置の全体の構成を概略的
に示す図である。図５４において、半導体記憶装置は、
行列状に配列される複数のアレイブロックＢ１１〜Ｂ１
４…Ｂ４１〜Ｂ４４を含むメモリアレイ１６００と、外
部から与えられるアドレス入力を変換して内部アドレス
信号を生成する入力変換部１６０２と、この入力変換部
１６０２により変換された内部アドレス信号に従ってメ
モリアレイ１６００のアレイブロックＢ１１〜Ｂ４４の
１つを選択状態へ駆動するためのブロックデコーダ１６
０３ｘおよび１６０３ｙと与えられた命令をデコード
し、入力変換部１６０２におけるアドレス変換指示およ
びその態様を決定する信号を生成して入力変換部１６０
２へ与える命令デコード部１６０４を含む。

【０３３０】先の実施の形態と同様に、アレイブロック
Ｂ１１〜Ｂ４４は互いに独立に選択状態／非選択状態へ
駆動することができる。これらのアレイブロックＢ１１
〜Ｂ４４は、特に、行列状に配置される必要はないが、
通常のＤＲＡＭにおいて複数のメモリマットが行列状に
配置される構成に合わせている（このメモリアレイの各
アレイブロックの詳細配置は後に説明する）。

【０３３１】また、メモリアレイ１６００において、ア
レイブロックＢ１１〜Ｂ４４の各々は、行ブロック指定
信号Ｒ１〜Ｒ４の１つと列ブロック指定信号Ｃ１〜Ｃ４
の１つとにより選択状態とされる。これらのブロック指
定信号Ｒ１〜Ｒ４およびＣ１〜Ｃ４は、複数ビットのア
ドレス信号に対応しているが、説明を簡略化するため
に、１つの信号で各ブロック指定信号を示す。

【０３３２】命令デコード部１６０４は、与えられた命
令に従って、このアドレス変換を入力変換部１６０２に
おいて行なう必要があるか否かを判定し、アドレス変換
を行なう必要がある場合には、入力変換部１６０２へ与
えられた入力アドレス信号を変換してブロックデコーダ
１６０３ｘおよび１６０３ｙへ与える。この入力変換部
１６０２においては、アレイブロックを指定するアレイ
ブロックアドレスについてのみアドレス変換が行なわれ
ており、アレイブロック内部におけるメモリセルを指定
するためのアドレス信号についての変換は行なわれてい
ない。したがってこの図５４においては、単にアレイブ
ロックを指定するためのアレイブロックアドレスに対す
る構成のみが示される。

【０３３３】図５５（Ａ）は、図５４に示す入力変換部
１６０２の構成の一例を示す図である。図５５（Ａ）に
おいて、入力変換部１６０２は、行アレイブロックを指
定するアドレスビットＡ１およびＡ２を受け、これらの
ビット位置を交換して内部アドレス信号ビットＡＲ１お
よびＡＲ２を出力する入替回路１６０２ａと、列ブロッ
クを指定するアドレスビットＡ３およびＡ４を受け、こ
れらの論理の一致を検出する一致検出回路１６０２ｂ
と、アドレスビットＡ４を論理を反転して出力する反転
回路１６０２ｃを含む。一致検出回路１６０２ｂから内
部アドレスビットＡＣ１が出力され、反転回路１６０２
ｃから内部アドレスビットＡＣ２が出力される。内部ア
ドレスビットＡＲ１およびＡＲ２は、図５４に示すブロ
ックデコーダ１６０３ｘへ与えられ、内部アドレスビッ
トＡＣ１およびＡＣ２は、図５４に示すブロックデコー
ダ１６０３ｙへ与えられる。

【０３３４】入替回路１６０２ａ、一致検出回路１６０
２ｂおよび反転回路１６０２ｃの処理機能は、命令デコ
ード部１６０４からのデコード信号により指定される。
すなわち、この命令デコード部１６０４がアドレス変換
を指令したときにのみ図５５（Ａ）に示すアドレス変換
機能が実行される。次にこの入力変換部１６０２の動作
について図５５（Ｂ）および（Ｃ）を示す表を参照して
説明する。

【０３３５】まず、図５５（Ｂ）に示す表を参照して、
入替回路１６０２ａの動作について説明する。アドレス
ビットＡ１，Ａ２が、（Ａ１，Ａ２）＝（０，０）、
（０，１）、（１，０）および（１，１）のときに、そ
れぞれ行アレイブロック指定信号Ｒ１，Ｒ２，Ｒ３およ
びＲ４がそれぞれ選択状態とされる。入替回路１６０２
ａは活性化時、このアドレスビットＡ１およびＡ２のビ
ット位置を変更する。したがって、図５５（Ｂ）に示す
ように、アドレスビット（Ａ１，Ａ２）は、そのビット
位置が変換されて、内部アドレス信号ビットＡＲ１およ
びＡＲ２が出力される。したがって、アドレスビットＡ
１およびＡ２が（０，０）および（１，１）のときに
は、入替回路１６０２ａにおいてビット位置が変換され
ても、選択状態とされるブロック指定信号は、変化せ
ず、Ｒ１およびＲ４である。一方、アドレスビットＡ
１，Ａ２が、（０，１）および（１，０）であり、行ア
レイブロック指定信号Ｒ２およびＲ３が選択状態とされ
る場合には、変換により、行アレイブロック指定信号Ｒ
３およびＲ２がそれぞれ選択状態とされる。

【０３３６】次に、図５５（Ｃ）を参照して、アドレス
ビットＡ３およびＡ４の変換態様について説明する。
今、アドレスビット（Ａ３，Ａ４）が（０，０）、
（０，１）、（１，０）および（１，１）のときに、列
ブロック指定信号Ｃ１，Ｃ２，Ｄ３およびＣ４がそれぞ
れ選択状態とされるとする。一致検出回路１６０２ｂ
は、アドレスビットＡ３およびＡ４の論理が一致したと
きにＨレベル（“１”）の信号を出力する。したがっ
て、内部アドレスビットＡＣ１は、アドレスビット（Ａ
３，Ａ４）が（０，０）および（１，１）のときに
“１”となる。一方、反転回路１６０２ｃは、アドレス
ビットＡ４を反転しているため、内部アドレス信号ビッ
トＡＣ２は、アドレスビットＡ４が０，１のときにそれ
ぞれ１，０となる。したがってアドレスビットＡ３，Ａ
４が列アレイブロック指定信号Ｃ１，Ｃ２，Ｃ３および
Ｃ４を選択状態とするときこの入力変換部１６０２の変
換機能により、それぞれ列アレイブロック指定信号Ｃ
４，Ｃ１，Ｃ２およびＣ３が選択状態とされる。

【０３３７】今、たとえばアレイブロックＢ１１が選択
状態とされる場合を考える。この場合、外部から与えら
れるアドレス信号ビットＡ１，Ａ２，Ａ３，Ａ４は、
０，０，０，０である（図５５（Ｂ）および（Ｃ）参
照）。入力変換部１６０２によりアドレス信号ビットの
変換が行なわれると、内部アドレス信号ビットＡＲ１，
ＡＲ２，ＡＣ１，ＡＣ２は０，０，１，１となる。した
がって、行アレイブロック指定信号Ｒ１および列アレイ
ブロック指定信号Ｃ４が選択状態とされ、アレイブロッ
クＢ４１が選択状態とされる。これにより、外部アドレ
ス信号ビットＡ１〜Ａ４が指定するアレイブロックＢ１
１と異なる別のアレイブロックＢ４１が選択状態とされ
る。

【０３３８】次に、このアドレス変換機能を用いた半導
体記憶装置へのアクセス動作について図５６に示す波形
図を参照して説明する。

【０３３９】今、１つのアレイブロックＢａ（たとえば
図５４のアレイブロックＢ１１）においてワード線ＷＬ
１（１ページに相当）が選択され、このワード線ＷＬ１
に接続されるメモリセルへのアクセス動作が行なわれて
いる場合を考える。この場合、出力データＱがワード線
ＷＬ１が選択されてから所定時間経過後に出力される。
このワード線ＷＬ１に接続するメモリセルへのページモ
ードでのアクセスの後、このワード線ＷＬ１と異なるワ
ード線ＷＬ２を次いで（ページモードで）アクセスする
動作を考える。アドレス変換を入力変換部１６０２にお
いて行なえば、このアレイブロックＢａを指定するアド
レスビットが与えられても、別のアレイブロックＢｂが
選択され、この別のアレイブロックＢｂ（たとえば図５
４のアレイブロックＢ４１）が選択状態とされ、この選
択された別のアレイブロックＢｂにおいてワード線ＷＬ
２が選択状態とされる。したがって、通常、ＲＡＳプリ
チャージ時間ｔＲＰと呼ばれる時間アクセス期間を待ち
合わせることなく、高速で連続してアレイブロックＢｂ
にアクセスしてワード線ＷＬ２を選択状態とすることが
できる。

【０３４０】したがって、図５６に示すように、ブロッ
クＢａのワード線ＷＬ１が非選択状態とされ、即座にア
ドレス信号を与えて別のアレイブロックＢｂへアクセス
することができる。したがって時刻ｔ２において、この
ブロックＢｂのワード線ＷＬ２に接続されるメモリセル
のデータを読出すことができる。このアドレス変換を行
なわない場合、ワード線ＷＬ２は、ブロックＢａに含ま
れており、このアレイブロックＢａを一旦非選択状態へ
駆動し、ＲＡＳプリチャージ時間ｔＲＰ経過後にこのア
レイブロックＢａへ再びアクセスして、ワード線を選択
状態とする必要がある（図５６において、このワード線
の立上がりを破線で示す）。この図５６において破線で
示すワード線が選択状態へ駆動されてからデータＱ′が
出力される。したがって、この場合ワード線ＷＬ１にお
けるメモリセルのデータＱ′が出力されてからＲＡＳプ
リチャージ時間ｔＲＰとＲＡＳアクセス時間ｔＲＡＣが
経過した時刻ｔ３において、このワード線ＷＬ２に接続
されるメモリセルのデータが出力データＱ′として出力
される。この図５６に示す動作波形図から明らかなよう
に、アドレス変換を行なう場合に、同じアレイブロック
の異なるページ（ワード線）が連続してアクセスされる
場合、アレイブロックの切換えにのみ必要とされる時間
だけで、別のページ（ワード線）のメモリセルへアクセ
スすることができる。一方、このアドレス変換を行なわ
ない場合には、ページ変更のために、ＲＡＳプリチャー
ジ時間およびＲＡＳアクセス時間が、この別のページの
メモリセルデータを読出すために必要とされる。したが
って、この異なるページを連続的にアクセスする場合ア
ドレス変換を行ない、異なるアレイブロックを順次アク
セスすることにより、高速で選択メモリセルへアクセス
することができる。

【０３４１】この連続アクセス時におけるアドレス変換
を行なうか否かの判定および動作制御は、図５４に示す
命令デコード部１６０４により実行される。通常、ＣＰ
Ｕ（中央演算処理装置）からは、アクセスするデータが
演算に用いられるデータであるのか命令であるのかを示
す情報が与えられる。この情報に、シリアルアクセスが
行なわれるデータであるのか否か、すなわちたとえば画
像データまたは音声データなどのデータの属性（種類）
を示す情報を含ませておくことにより、命令デコード部
１６０４でこの命令に含まれるデータ属性情報をデコー
ドし、同一アレイブロックの異なるページが連続的にア
クセスされるデータ（たとえば画像データ）の場合、ペ
ージ切替時にアドレス変換を実現することにより、高速
でデータのアクセスを行なうことができる。

【０３４２】図５７は、図５５（Ａ）に示す入替回路１
６０２ａの構成の一例を示す図である。図５７におい
て、入替回路１６０２ａは、アドレス信号ビットＡ１お
よびＡ２をそれぞれ入力ａｉおよびｂｉに受け、変換活
性化信号ＡＣＶに従って一方を選択的に通過させる選択
回路１６０２ａａと、アドレスビットａ１およびａ２を
入力ｂｉおよびａｉにそれぞれ受け、変換活性化信号Ａ
ＣＶに従って与えられたビットの一方を選択して通過さ
せる選択回路１６０２ａｂを含む。選択回路１６０２ａ
ａおよび１６０２ａｂから内部アドレス信号ビットＡＲ
１およびＡＲ２がそれぞれ出力される。

【０３４３】選択回路１６０２ａａおよび１６０２ａｂ
は、変換活性化信号ＡＣＶが活性状態にあり、アドレス
変換を指定する場合には、入力ｂｉに与えられたアドレ
ス信号ビットを選択して出力する。一方、このアドレス
変換活性化信号ＡＣＶの非活性化時には、選択回路１６
０２ａａおよび１６０２ａｂは、その入力ａｉに与えら
れたアドレスビットを選択する。選択回路１６０２ａａ
および１６０２ａｂを用いて、アドレス変換活性化信号
ＡＣＶに従ってこれらの選択回路を介してのアドレス信
号ビットＡ１およびＡ２の伝播経路を切換えることによ
り、必要とされるときにのみアドレス変換を行なうこと
ができる。

【０３４４】図５８は、図５５（Ａ）に示す一致検出回
路１６０２ｂの構成の一例を示す図である。図５８にお
いて、一致検出回路１６０２ｂは、変換活性化信号ＡＣ
Ｖを受けるインバータ回路１６０２ｂａと、インバータ
回路１６０２ｂａの出力信号とアドレスビットＡ４を受
けるＯＲ回路１６０２ｂｂと、ＯＲ回路１６０２ｂｂの
出力信号とアドレスビットＡ３を受けるＥＸＮＯＲ回路
１６０２ｂｃを含む。このＥＸＮＯＲ回路１６０２ｂｃ
は、その両入力に与えられた信号の論理が一致するとき
に、その出力する内部アドレス信号ＡＣ３の論理を
“１”とする。

【０３４５】アドレス変換活性化信号ＡＣＶがＨレベル
（“１”）の活性状態のとき、インバータ回路１６０２
ｂａの出力信号はＬレベル（“０”）となり、ＯＲ回路
１６０２ｂｂは、バッファ回路として作用し、アドレス
ビットＡ４を変換することなく通過させる。したがって
ＥＸＮＯＲ回路１６０２ｂｃにより、アドレスビットＡ
３およびＡ４の論理の一致／不一致が判定され、その判
定結果に従った論理のアドレスビットＡＣ３が出力され
る。

【０３４６】アドレス変換活性化信号ＡＣＶが非活性状
態のＬレベルのとき、インバータ回路１６０２ｂａの出
力信号はＨレベルであり、ＯＲ回路１６０２ｂｂの出力
信号がＨレベルとなる。ＥＸＮＯＲ回路１６０２ｂｃ
は、バッファとして機能し、アドレスビットＡ３がＨレ
ベルのときには、内部アドレス信号ビットＡＣ３をＨレ
ベルとし、一方、アドレスビットＡ３がＬレベルのとき
には、内部アドレスビットＡＣ３をＬレベルとする。

【０３４７】図５９は、図５５（Ａ）に示す反転回路１
６０２ｃの構成の一例を示す図である。図５９におい
て、反転回路１６０２ｃは、アドレスビットＡ４とアド
レス変換活性化信号ＡＣＶを受けるＥＸＯＲ回路１６０
２ｂｃを含む。ＥＸＯＲ回路１６０２ｂｃは、その両入
力の論理が不一致のときに、その出力する内部アドレス
信号ビットＡＣ４を論理“１”とする。したがって、ア
ドレス変換活性化信号ＡＣＶがＨレベルの活性状態のと
きには、このＥＸＯＲ回路１６０２ｂｃは、インバータ
として機能し、アドレスビットＡ４の論理を反転して内
部アドレスビットＡＣ４として出力する。一方、アドレ
ス変換活性化信号ＡＣＶが非活性状態のＬレベルのとき
には、このＥＸＯＲ回路１６０２ｂｃは、バッファとし
て機能し、アドレスビットＡ４がＨレベルのときには、
内部アドレスビットＡＣ４がＨレベルとなり、アドレス
ビットＡ４が、Ｌレベルのときには、アドレスビットＡ
Ｃ４はＬレベルとなる。

【０３４８】この図５７ないし図５９に示すように、入
力変換部１６０２に含まれる入替回路１６０２ａ、一致
検出回路１６０２ｂおよび反転回路１６０２ｃの機能
を、アドレス変換活性化信号ＡＣＶに従って選択的に実
現することにより、必要とされるときのみアドレス変換
機能を実現することができ、連続アクセス時において複
数のアレイブロックを用いて交互にアクセスすることが
でき、高速アクセスが可能となる。このアドレス変換活
性化信号ＡＣＶは、２つのアレイブロックを用いる場合
演算処理装置から、各ページごとにページ変換を示すデ
ータが与えられて、そのページ変換ごとにアドレス変換
活性化信号ＡＣＶの活性／非活性化が交互に行なわれて
もよい。またこれに代えて、ブロックアドレス信号ビッ
トＡ１〜Ａ４の変化を検出するブロックアドレス変化検
出回路を設け、このブロックアドレス変化検出回路の出
力信号に応答してその出力がＨレベルとＬレベルの間で
交互に変換するＴフリップフロップを用いてアドレス変
換活性化信号ＡＣＶを発生するように構成してもよい。

【０３４９】図６０は、図５４に示す入力変換部の一般
的構成を示す図である。図６０においては、８ビットの
アドレス信号Ａ１〜Ａ８により１つのアレイブロックが
指定される。したがって、２５６個のアレイブロックの
うちの１つのアレイブロックが選択される。図６０にお
いて、入力変換部１６０２は、アドレス信号ビットＡ１
およびＡ２を受けてＯＲ演算を行ない、内部アドレスビ
ットＡＢ１およびＡＢ２として出力するＯＲ回路１６０
２ｄと、アドレスビットＡ４およびＡ５のビット位置を
交換してアドレスビットＡＢ４およびＡＢ５として出力
する入替回路１６０２ｅと、アドレスビットＡ６論理を
反転して内部アドレスビットＡＢ６を出力する反転回路
１６０２ｆと、アドレスビットＡ７およびＡ８の論理積
を取って内部アドレスビットＡＢ７を生成するＡＮＤ回
路１６０２ｇを含む。アドレスビットＡ８は内部アドレ
スビットＡＢ８として出力される。

【０３５０】これらの回路１６０２ｄ〜１６０２ｇも、
それぞれ図５４に示す命令デコーダからの信号に従って
その機能の活性／非活性が制御される。この構成によ
り、アドレス変換を行ない、メモリアレイに含まれるア
レイブロックに対するブロックアドレスを任意のシーケ
ンスで割当てることが可能となる。したがって、隣接す
るアレイブロックがセンスアンプを形成するシェアード
センスアンプ構成においても、常に、１つのセンスアン
プを共有するアレイブロックが同時に選択状態とされる
のを防止するようにアドレス変換を行なうことができ、
センスアンプの活性／非活性制御を行なう必要がない。
すなわち、シェアードセンスアンプ構成において、内部
アレイ活性化の制御が容易となるとともに、活性状態の
センスアンプを一旦非活性状態とした後に再びセンスア
ンプを活性化して別のアレイブロックを選択状態へ駆動
する必要がなく、高速アクセスが可能となる。

【０３５１】このアドレス変換は、動作モードに応じて
命令デコーダの制御の下にアドレス変換の実行／非実行
が制御されてもよい。またこれに代えて、アドレス変換
が常時動作モードにかかわらず行なわれるように構成さ
れてもよい。以下に、アドレス変化が常時行なわれる構
成について説明する。

【０３５２】図６１は、この発明の実施の形態８に従う
半導体記憶装置メモリアレイ部の他の構成を概略的に示
す図である。図６１において、この半導体記憶装置は、
２行２列に配列される上位バンクＢ♯Ａ、Ｂ♯Ｂ、Ｂ♯
Ｃ、およびＢ♯Ｄを含む。この半導体記憶装置は、１６
Ｇビットの記憶容量を備えており、上位バンクＢ♯Ａ〜
Ｂ♯Ｄの各々は、４Ｇビットの記憶容量を備える。

【０３５３】上位バンクＢ♯Ａ〜Ｂ♯Ｄの各々は、さら
に、２行４列に配列される８個の中位バンクを含む。す
なわち、上位バンクＢ♯Ａは、中位バンクＡ−１〜Ａ−
８を含み、上位バンクＢ♯Ｂは、中位バンクＢ−１〜Ｂ
−８を含み、上位バンクＢ♯Ｃは、中位バンクＣ−１〜
Ｃ−８を含み、上位バンクＢ♯Ｄは、中位バンクＤ−１
〜Ｄ−８を含む。これらの中位バンクＡ−１〜Ｄ−８の
各々は、５１２Ｍビットの記憶容量を備える。中位バン
クＡ−１〜Ｄ−８の各々は、それぞれ８個の下位バンク
（アレイブロックに対応）を含む。また中位バンクＡ−
１〜Ｄ−８の各々は、各下位バンク（アレイブロック）
それぞれに対応して設けられるロウデコーダＲＤと、各
中位バンクＡ−１〜Ｄ−８それぞれに対して、それぞれ
に含まれる下位バンクに共通に設けられるコラムデコー
ダＣＤを含む。

【０３５４】下位バンクは、先の実施の形態と同様、互
いに独立に選択状態へ駆動することができる。上位バン
クＢ♯Ａ〜Ｂ♯Ｄそれぞれにおいて、中央部に配置され
た中位バンク（バンクＡ２，Ａ３，Ａ６およびＡ７）
は、そのバンク境界線を中心として、ロウデコーダが互
いに反対方向に配置される。この場合、上位バンクＢ♯
Ａ〜Ｂ♯Ｄは、そのバンクの列方向についての中心線に
ついて鏡面対称となるようにアドレスが配置されてもよ
い。デコーダのレイアウトが簡略化される。上位バンク
Ｂ♯Ａ〜Ｂ♯Ｄそれぞれにおいて、互いに対向して配置
されるロウデコーダの間の領域に周辺制御回路ＰＨＣが
配置される。これらの周辺回路ＰＨＣへは、後に説明す
るクロック信号が伝達される。アドレス変換後のアドレ
スがバンク指定信号として伝達される。このアドレス変
換後のアドレスは、上位バンクＢ♯Ａ〜Ｂ♯Ｄを指定し
てもよく、また中位バンクを指定してもよく、さらに中
位バンクに含まれる下位バンク（アレイブロック）を指
定してもよい。このアドレス変換を受けるブロックアド
レスが、どのレベルのバンクを指定するかは、この半導
体記憶装置の用途に応じて適宜定められる。ここでは、
変換後のアドレスが、下位バンクを指定する場合を想定
する。

【０３５５】図６２は、図６１に示す半導体記憶装置の
バンクに対するアドレス信号ビットの割当、すなわちア
ドレスマッピングを示す図である。図６２において、上
位バンクＢ♯Ａ〜Ｂ♯Ｄの各々は、アドレス信号ビット
Ａ１およびＡ２（補のアドレス信号ビット／Ａ１および
／Ａ２を含む）により指定される。すなわち、上位バン
クＢ♯Ａは、アドレス信号ビットＡ１およびＡ２がとも
にＨレベル“１”のときに指定され、上位バンクＢ♯Ｂ
は、アドレス信号ビット／Ａ１およびＡ２がともにＨレ
ベルのときに指定され、上位バンクＢ♯Ｃは、アドレス
信号ビットＡ１および／Ａ２がともにＨレベルのときに
指定され、上位バンクＢ♯Ｄは、アドレス信号ビット／
Ａ１および／Ａ２がともにＨレベルのときに指定され
る。

【０３５６】これらの上位バンクＢ♯Ａ〜Ｂ♯Ｄに含ま
れる中位バンクおよび下位バンクに対するアドレス信号
ビットの割当は同じであり、中位バンクに対するアドレ
ス信号ビットの割当を上位バンクＢ♯Ａに対してのみ代
表的に示す。また下位バンクに関しては、中位バンクＣ
−５に対する下位バンクＬＢ１−ＬＢ８に対するアドレ
ス信号ビットの割当を代表的に示す。

【０３５７】アドレス信号ビットＡ３により、２行４列
に配列される中位バンクＡ１−Ａ−８のうち、２列に配
列される４つの中位バンクが指定される。すなわち、ア
ドレス信号ビットＡ３がＨレベルのときには、中位バン
クＡ−１，Ａ−２，Ａ−５およびＡ−６が指定され、ア
ドレス信号ビット／Ａ３がＨレベルのときには、中位バ
ンクＡ−３，Ａ−４，Ａ−７およびＡ−８が指定され
る。

【０３５８】アドレス信号ビットＡ３および／Ａ３によ
り指定された４つの中位バンクのうち、１列に配列され
る２つの中位バンクがアドレス信号ビットＡ４，／Ａ４
により指定される。図６２においては、中位バンクＡ−
１，Ａ−２，Ａ−５，Ａ−６に対してのみアドレス信号
ビットＡ４，／Ａ４を示すが、中位バンクＡ−３，Ａ−
４，Ａ−７およびＡ−８も同様、アドレス信号ビットＡ
４および／Ａ４により指定される。アドレス信号ビット
Ａ４がＨレベルのときには、中位バンクＡ−１およびＡ
−５が指定され、アドレス信号ビット／Ａ４がＨレベル
のときには、中位バンクＡ−２およびＡ−６が指定され
る。

【０３５９】２行の中位バンクＡ−１〜Ａ−８のうち、
１行の中位バンクがアドレス信号ビットＡ５および／Ａ
５により指定される。アドレス信号ビットＡ５がＨレベ
ルのときには、中位バンクＡ−１〜Ａ−４が指定され、
アドレス信号ビット／Ａ５がＨレベルのときには、中位
バンクＡ−５〜Ａ−８が指定される。

【０３６０】中位バンクは、それぞれが６４Ｍビットの
記憶容量を有する８個の下位バンクＬＢ１〜ＬＢ８を含
む。８個の下位バンクＬＢ１〜ＬＢ８のうち、４つの下
位バンクがアドレス信号ビットＡ６および／Ａ６により
指定される。このアドレス信号ビットＡ６および／Ａ６
により指定された４つの下位バンクのうち、２つの下位
バンクがアドレス信号ビットＡ７および／Ａ７により指
定される。このアドレス信号ビットＡ７および／Ａ７に
より指定された２つの下位バンクのうち、アドレス信号
ビットＡ８および／Ａ８により、１つの下位バンクが指
定される。相補アドレス信号ビットＡ１，／Ａ１〜Ａ
８，／Ａ８により、１つの下位バンクが指定される。

【０３６１】［アドレス変換の適用例］図６３は、この
発明の実施の形態８に従うアドレス変換の適用例の一例
を示す図である。図６３において、この半導体記憶装置
は、図６１および図６２に示すバンク配置を備える。１
６Ｇビットのような大記憶容量の半導体記憶装置の場
合、そこに含まれるメモリセルの数が数多くなり、パー
ティクルまた製造パラメータのばらつきなどにより、不
良メモリセルが存在し、このため半導体記憶装置の歩留
りが低下し、完全動作する半導体記憶装置の収率が低下
する。大記憶容量の半導体記憶装置および小記憶容量の
半導体記憶装置を同じ面積のウェハ上に形成した場合に
不良メモリセルが同じ割合で分布した場合、不良メモリ
セルにより１つの小記憶容量の半導体記憶装置を不良と
することにより他の小記憶容量の半導体記憶装置への影
響を排除することができる。しかしながら、大記憶容量
の半導体記憶装置の場合、１つが複数の小記憶容量の半
導体記憶装置に相当するため、１つの小記憶容量の半導
体記憶装置に相当する部分が不良とされた場合、この大
記憶容量の半導体記憶装置全体を不良として処分する必
要がある（半導体記憶装置は１つのチップで構成され
る）。このため、大記憶容量の場合、小記憶容量の半導
体記憶装置に比べて、収率が低下する。

【０３６２】この不良メモリセルの存在は、比較的大き
なパーティクルに起因し、１つのアレイブロックに集中
的に存在するため、冗長メモリセルで救済できず、使用
不能アレイブロック（最下位バンク）ＤＦＬＢａおよび
ＤＦＬＢｂが存在する。これらの使用不能な最下位バン
クＤＦＬＢａおよびＤＦＬＢｂが指定されたときには、
アドレス変換を行なって、この不良アレイブロック（最
下位バンク）に対するアクセスを禁止し、別の正常に動
作する正常（完全使用可能）アレイブロック（最下位バ
ンク）へアクセスする。この正常（完全使用可能）アレ
イブロック（最下位バンク）は、全く不良メモリセルが
存在しない領域であってもよく、また内部に含まれる冗
長セルにより、これらの不良セルがすべて救済される領
域であってもよい。この使用不能アレイブロック（最下
位バンク）と置換される正常アレイブロック（最下位バ
ンク）は、通常のアレイブロックに加えて、置換用に余
分に設けられている場合には、そのアレイブロックが利
用されればよい（スペアアレイブロックの利用）。また
通常のアレイブロック（最下位バンク）のみを利用し、
アドレス変換により、この不良アレイブロック（最下位
バンク）を他の正常アレイブロック（最下位バンク）に
置換してもよい。図６３においては、スペアアレイブロ
ックは設けられておらず、アドレス変換により、他の正
常アレイブロック（最下位バンク）に対するアドレス変
換が行なわれる構成が示される。この場合、不良（使用
不能）アレイブロック分の記憶容量が低下するが、１６
Ｇビットのような大記憶容量の場合、１つの最下位バン
クの記憶容量は６４Ｍビットであり、全体の１／２５６
であり、このような使用不能なアレイブロック（最下位
バンク）の救済を他の正常なアレイブロック（最下位バ
ンク）を用いて行なっても、その記憶容量の低下はほと
んどＣＰＵアドレス空間に対し影響は及ぼさない。

【０３６３】図６３において、入力アドレス（００００
０１１１）が使用不能アレイブロック（最下位バンク）
に対応し、この使用不能アレイブロックアドレスが、別
の正常アレイブロック（最下位バンク）を指定するよう
にアドレス変換が行なわれる。図６３において、入力ア
ドレス信号Ａ１〜Ａ８は、不良アレイブロックを避ける
ように１つずつシフトしてアドレス変換が行なわれるよ
うに示される。このアドレス変換は、たとえばＰＲＯＭ
またはＲＡＭ（ランダム・アクセス・メモリ）などの記
憶素子を用いてアドレス変換をテーブル状に格納する構
成により容易に実現することができる。すなわち、入力
アドレス信号それぞれに対応して、変換後のアドレス信
号を格納し、アドレス変換時には、この変換用記憶素子
の内容を読出して変換後のアドレスとして利用する。こ
れにより、不良アレイブロックへのアクセスを禁止する
ようにアドレス変換を行なうことができる。

【０３６４】この図６３に示す構成において、さらに、
アレイブロックにおいて、冗長セルで救済できない不良
メモリセルが所定数以下の場合、この所定数以下の不良
メモリセルの存在を許容し、マージナル（使用可能）ア
レイブロック（最下位バンク）ＭＤＦＬＢａおよびＭＤ
ＦＬＢｂとして利用する。通常の処理操作において、数
値データ、プログラム命令、および一時記憶される計算
用データなどの記憶の場合には、その記憶データは１ビ
ットの破壊も許されない。したがってこれらのデータ
は、完全使用可能な正常アレイブロック（最下位バン
ク）ＧＬＢに格納する。図６３において、これらのデー
タの格納領域をシリアルデータ領域として示す。

【０３６５】一方、画像データおよび音声データなどの
時系列データの場合、時間的に前後するデータワードの
相関性が強く、多少のビットエラーが存在しても、相関
処理によりこのようなビットエラーが相殺される。この
場合、記憶データに対し、多少のビットエラーは許容さ
れる。そこで、許容可能な不良が存在するアレイブロッ
ク（最下位バンク）をマージナル不良ブロックとして、
このような音声データおよび画像データなどを記憶する
ために用いる。ここで、多少の不良ビットは、多くの場
合、１つのアレイブロック（最下位バンク）内において
疎らに存在するビット不良程度を意味する。

【０３６６】しかしながら、使用するデータのビットの
破壊（エラー）許容量が多くまたこのようなエラーが連
続しても問題が生じない場合には、ワード線単位の不良
またはビット線単位の不良の場合でも使用することが可
能な場合がある。たとえば表示画像データを格納する場
合、ワード線単位またはビット線単位の不良が存在する
場合、表示画像において、最大１水平線または１垂直線
の画像の不連続が生じるだけであり、致命的な欠点とは
ならず、許容可能な範囲である。このような許容可能な
不良ビットが存在するアレイブロックすなわちマージナ
ルブロックに対しこのマージナルブロックを示すフラグ
を立て、音声データおよび画像データを専用に格納する
領域として利用する。

【０３６７】したがって、図６３に示すように、このよ
うな不完全使用可能なマージナルブロックＭＤＦＬＢａ
およびＭＤＦＬＢｂには、音声データ領域を示すアドレ
ス１１１１１０００および１１１１１００１がそれぞれ
割当てられる。使用不能であるアレイブロックＤＦＬＢ
ｂは、音声データおよび画像データに対しても利用され
ない。この不良アレイブロック（最下位バンク）ＤＦＬ
Ｂｂを指定するアドレス１１１１１０１０が与えられた
ときにはこのアドレスを変換し、別の正常なアレイブロ
ックＧＬＢを指定するようにする。

【０３６８】この図６３に示す構成において、音声デー
タ領域の不良アレイブロックＤＦＬＢｂの救済は正常な
アレイブロックＧＬＢを用いて行なわれている。したが
ってこの音声データ領域の最大アドレス１１１１１１１
１が割当てられる領域は存在しないが、この場合、マー
ジナルブロックＭＤＦＬＢａおよびＭＤＦＬＢｂへ割当
てられるアドレス領域が、このアドレス１１１１１１１
の示すアレイブロック（最下位バンク）であってもよ
い。

【０３６９】なお、マージナルブロックとして利用され
るアレイブロックに含まれる不良ビットの数は、処理用
途に応じて適当に定められればよい。

【０３７０】図６４は、アドレス変換を行なう入力変換
部の具体的構成を示す図である。図６４において、入力
変換部１６０２は、アドレス変換を行なうべきアレイブ
ロック（最下位バンク）を指定するアドレスを格納する
マッピングメモリ１６１０と、このマッピングメモリ１
６１０に格納されたバンクアドレス（Ａ１〜Ａ８）の変
換後のアドレスをそれぞれ対応して格納するアドレス変
換回路１６１２と、外部からのアドレスＡ１〜Ａ８を受
けるアドレスバッファ１６１４と、アドレスバッファ１
６１４の出力する内部アドレス信号とアドレス変換回路
１６１２から読出された変換アドレス信号の一方を選択
して内部アドレス信号として出力するマルチプレクサ１
６１６を含む。

【０３７１】このマッピングメモリ１６１０は、与えら
れたアドレスＡ１〜Ａ８と格納しているアドレスとの比
較を行ない、かつこの比較結果を示す信号を出力する。
アドレス変換回路１６１２は、マッピングメモリ１６１
０からの一致検出信号に従って対応の変換アドレス信号
を出力する。マルチプレクサ１６１６は、マッピングメ
モリ１６１０からの一致指示信号に従ってアドレス変換
回路１６１２から読出されたアドレス信号を選択して内
部アドレス信号として出力し、一方、マッピングメモリ
１６１０から不一致指示信号が出力された場合には、マ
ルチプレクサ１６１６はアドレスバッファ１６１４から
与えられたアドレス信号を選択して内部アドレス信号と
して出力する。

【０３７２】この図６４に示す入力変換部１６０２の構
成は、図３０および図３２に示すアドレス変換部の構成
と実質的に同じである。格納されるアドレスが、不良ア
レイブロック（マージナル不良領域および使用不能領域
両者を含む）を指定するアドレス信号が格納されている
点が図３０および図３２に示す構成と異なるだけであ
る。したがってその動作はおなじであり、その詳細動作
については繰返さない。

【０３７３】図６５は、図６４に示すアドレス変換を行
なう入力変換部によるアドレス変換態様を示す図であ
る。図６５において、マッピングメモリ１６１０内に、
不良アレイブロックＭＤＦＬＢ０、ＭＤＦＬＢ１および
ＤＦＬＢ０を示すアドレスＡＤ２，ＡＤ３およびＡＤ４
が格納され、アドレス変換回路１６１２には、これらの
アドレスＡＤ２，ＡＤ３およびＡＤ４それぞれに対応し
て、アドレスＡＤｘ，ＡＤｙおよびＡＤｚが格納され
る。さらに、マッピングメモリ１６１０において、アド
レスＡＤｕおよびＡＤｖが格納され、これらのアドレス
ＡＤｕおよびＡＤｖに対応して、アドレスＡ２およびＡ
Ｄ３がアドレス変換回路１６１２に格納される。したが
って、正常アレイブロック（最下位バンク）ＧＬＢ０，
ＧＬＢ１，ＧＬＢｊ、…、ＧＬＢｗを指定するアドレス
ＡＤ０，ＡＤ１，ＡＤ５，…およびＡＤｗが与えられた
とき、この入力変換部１６０２は、与えられるアドレス
を選択して内部アドレス信号として出力し、アドレス変
換は行なわれず、対応の正常アレイブロック（最下位バ
ンク）が指定される。

【０３７４】一方、アドレスＡＤ２，ＡＤ３またはＡＤ
４が与えられたとき、この入力変換部１６０２によりア
ドレス変換が行なわれ、それぞれアドレスＡＤｘ，ＡＤ
ｙまたはＡＤｚがそれぞれ対応して出力される。したが
って、アレイブロック（最下位バンク）ＭＤＦＬＢ０，
ＭＤＦＬＢ１およびＭＤＦＬＢ０が指定されたときに
は、正常アレイブロックＧＬＢｘ，ＧＬＢｙおよびＧＬ
Ｂｚがそれぞれ指定される。また、外部からのアドレス
信号が正常アレイブロックＧＬＢｕおよびＧＬＢｖを指
定したときには、入力変換部１６０２によりアドレス変
換が行なわれ、マージナルアレイブロックＭＤＦＬＢ０
およびＭＤＦＬＢ１がそれぞれ指定される。

【０３７５】このアドレス変換においては、外部からの
アドレスＡＤｘ、ＡＤｙおよびＡＤｚは使用されない。
この場合、半導体記憶装置からＣＰＵ（中央演算処理装
置）に対し、上位バンクにおける利用可能なバンクの数
を指定する情報を転送し、ＣＰＵで、利用可能なアドレ
ス空間を決定するように構成してもよい。

【０３７６】このマッピングメモリ１６１０およびアド
レス変換回路１６１２へアドレスを書込む際、この変換
を受けるべきアドレスおよび変換後のアドレスの決定
は、半導体記憶装置のテスト時において、テスターにお
いて不良アレイブロックを示すアドレス情報を管理し、
この管理された不良アレイブロックアドレス情報に基づ
いて各不良アレイブロックに対するアドレスおよび変換
後のアドレスが決定されてもよい。

【０３７７】図６６は、この不良アレイブロック識別の
ための構成の一例を示す図である。図６６において、ア
レイブロック（最下位バンク）に対応して、レジスタＲ
Ｇ０，ＲＧ１，…ＲＧｉ，ＲＧａ，…ＲＧｍ，ＲＧｎ，
…ＲＧｘおよびＲＧｙが配置される。このレジスタＲＧ
０〜ＲＧｙは、対応のアレイブロックの良／不良および
マージナル／非マージナルを示す情報を格納する（２ビ
ットのフラグレジスタ）。これらのレジスタＲＧ０〜Ｒ
Ｇｙの各々は、互いに直列に接続され、クロック信号Ｃ
ＬＫに従ってその保持内容を転送するシフトレジスタを
構成する。図６６において、アレイブロックＬＢ♯０〜
ＬＢ♯ｎを代表的に示す。これらのアレイブロックＬＢ
♯０〜ＬＢ♯ｎの良／不良およびマージナル／非マージ
ナルを示す情報（フラグ）が対応のレジスタＲＧ０〜Ｒ
Ｇｎにそれぞれ格納される。

【０３７８】このレジスタＲＧ０〜ＲＧｙに対し、フラ
グを書込むために、テスターからの情報に従って必要と
される情報を発生して、クロック信号ＣＬＫに従って入
力ポート１６２５を介してレジスタＲＧｙへ与える書込
回路１６２０と、読出時、出力ポート１６２６から与え
られるレジスタＲＧ０の情報を読出す読出回路１６２２
と、この読出回路１６２２の読出した情報に従ってマッ
ピングメモリ１６１０およびアドレス変換回路１６１２
（図６４参照）へ格納すべきアドレスを発生するアドレ
ス発生器１６２４を含む。これらの書込回路１６２０、
読出回路１６２２およびアドレス発生器１６２４は、周
辺回路として半導体記憶装置内部に設けられてもよく、
また単に装置外部に設けられてもよい。

【０３７９】テスト動作時において、各アレイブロック
ＬＢ♯０〜ＬＢ♯ｎの良／不良およびマージナル／非マ
ージナルの判定が行なわれる。この判定は、装置外部に
設けられたテスターまたは、ビルトインテスト回路によ
り実施され、そのテスト結果を示す情報が書込回路１６
２０へ与えられる。書込回路１６２０は、テスト動作時
に、この各アレイブロックのテストごとにクロック信号
ＣＬＫを発生し、各対応のアレイブロックの状態を示す
フラグを発生して入力ポート１６２５を介してレジスタ
ＲＧｉへ与える。各アレイブロックに対する情報が書込
回路１６２０を介してレジスタＲＧｙへ格納され、順次
このシフトレジスタを介してこれらのレジスタＲＧ０〜
ＲＧｙの格納データが転送される。すべてのアレイブロ
ックのテスト完了時においては、アレイブロックＬＢ♯
０〜ＬＢ♯ｎについての情報が、レジスタＲＧ０〜ＲＧ
ｎにそれぞれ格納される。すべてのアレイブロックのテ
スト動作完了後、読出回路１６２２が読出動作を行な
う。このとき書込回路１６２０は、クロック信号ＣＬＫ
を発生し、また最終レジスタを示す所定のパターンを発
生する。読出回路１６２２により読出されるフラグデー
タが正常を示す場合には、アドレス発生器１６２４は変
換用のアドレスは発生しない。一方、読出回路１６２２
から与えられた情報が、対応のアレイブロックが不良で
あり、完全に使用できないことを示している場合には、
アドレス発生器１６２４は、この対応のアレイブロック
を示すアドレス信号を発生してマッピングメモリ１６１
０へ格納し、その変換後のアドレスを、アドレス変換回
路１６１２へ与える。この場合、上位バンクまたは中位
バンクそれぞれにおいて、不良ブロックを救済すべき正
常アレイブロックのアドレス領域が予め定められて、こ
の予め定められたアドレス領域の先頭アドレスから順次
アドレス発生器１６２４から変換後のアドレスが発生さ
れる。この構成は、カウンタ（クロック信号ＣＬＫをカ
ウントする）を用いて容易に実現される。読出回路１６
２２が、対応のアレイブロックがマージナルアレイブロ
ックであることを示す場合には、アドレス発生器１６２
４は、対応のアレイブロックのアドレス信号をアドレス
変換回路１６１２へ与え、またその特定領域すなわち音
声データまたは画像データ格納領域の最終または先頭最
下位バンクアドレスを生成してマッピングメモリ１６１
０へ与える。これらのアドレス発生器１６２４からの不
良アレイブロックに対するアドレスを発生する構成は、
マージナルブロックおよび使用不能アレイブロック両者
に対しそれぞれカウンタを設け、それぞれのカウンタの
カウント値の初期値を各上位または中位のバンクにおけ
る転送最下位バンクを示すアドレスに設定しておけば容
易に実現される。

【０３８０】上述のような、レジスタをアレイブロック
（最下位バンク）それぞれに対応して設け、これらのレ
ジスタをシフトレジスタを構成するように直列に接続す
ることにより、容易にアドレス変換を行なうべきアドレ
スを識別し、必要とされるアドレスを生成することがで
きる。

【０３８１】図６７は、不良アレイブロックの処置態様
を示す図である。図６７においては、アレイブロックＬ
Ｂ♯ａ〜ＬＢ♯ｈを代表的に示す。アレイブロックＬＢ
♯ａ〜ＬＢ♯ｈに共通にコラムデコーダＣＤが設けら
れ、アレイブロックＬＢ♯ａ〜ＬＢ♯ｈそれぞれに対し
てロウデコーダＲＤが設けられる。アレイブロックＬＢ
♯ａ〜ＬＢ♯ｈに共通に、各種内部電圧、電源電圧ＶＣ
Ｃ、接地電圧ＶＳＳ、ビット線プリチャージ電圧ＶＢ
Ｌ、昇圧電圧ＶＰＰおよびセルプレート電圧ＶＣＰを伝
達する電源線が配設される。図６７において、電圧線Ｖ
ＣＣ、ＶＳＳおよびＶＢＬを代表的に示す。

【０３８２】アレイブロックＬＢ♯ａ〜ＬＢ♯ｈそれぞ
れに対して、これらの電圧線ＶＣＣ、ＶＳＳ、ＶＢＬ
（ＶＰＰ，ＶＣＰ）を選択的に対応のアレイブロックへ
伝達するスイッチング素子ＳＷと、これらのスイッチン
グ素子ＳＷの導通／非導通を制御するプログラミング回
路ＰＧａ〜ＰＧｈが設けられる。プログラミング回路Ｐ
Ｇａ〜ＰＧｈの各々は、たとえばヒューズ素子などによ
りその記憶情報がプログラムされる。このプログラミン
グ回路ＰＧａ〜ＰＧｈは、また先の図６６に示すレジス
タで構成されてもよい。不良アレイブロック（使用不能
アレイブロック）に設けられたスイッチング素子ＳＷ
は、対応のプログラミング回路ＰＧ（ＰＧａ〜ＰＧｈの
いずれか）の制御のもとに、非導通状態とされる。これ
により、使用不能アレイブロックにおいてたとえばワー
ド線不良による電源線と接地線の間の短絡が発生した場
合において、この使用不能アレイブロックを介して短絡
電流が流れるのを防止することができ、消費電流を低減
することができる。また、たとえワード線短絡などが生
じない場合においても、使用不能アレイブロックを電圧
線から分離することにより、これらの電圧線の負荷が軽
減され、制御アレイブロックに対し安定に必要とされる
電圧を供給することができる。

【０３８３】また、ヒューズ素子に代えてスイッチング
素子ＳＷを用いて各アレイブロックに対し必要とされる
電圧ＶＣＣ，ＶＳＳ，ＶＰＬ，ＶＰＰおよびＶＣＰを供
給する構成とすることにより、各アレイブロックごとに
それらの電圧のリーク電流をテストすることができ、電
圧線の異常を容易に検出することができる。

【０３８４】［入力変換部の変更例］図６８は、図５４
に示す入力変換部の変更例の構成を概略的に示す図であ
る。図６８において、入力変換部１６３２は、それぞれ
が互いにアドレス変換態様を記憶するアドレス変換部Ａ
Ｃ♯１〜ＡＣ♯５を含む。これらのアドレス変換部ＡＣ
♯１〜ＡＣ♯５の各々は、プログラム書込回路１６３４
により、そのアドレス変換態様を示す情報が格納され、
そのアドレス変換態様が決定される。命令デコーダ１６
３６が与えられた命令またはデータの属性を示す情報を
デコードし、この入力変換部１６３２に含まれるアドレ
ス変換部ＡＣ♯１〜ＡＣ♯５のうちの１つを活性状態と
する。これにより、複数のアドレス変換態様のうち１つ
のアドレス変換態様が用いられる。この入力変換部１６
３２は、たとえば、スタティック・ランダム・アクセス
・メモリＳＲＡＭ、フィールド・プログラムゲートアレ
イＦＰＧＡ、プログラマブルリードオンリメモリＰＲＯ
Ｍなどの、電源遮断時におけるバックアップ機能を有し
かつその内容の書換が可能なプログラミング素子を用い
て構成される。プログラム書込回路１６３４は、通常の
メモリへの書込回路で構成される。

【０３８５】このプログラム書込回路１６３４により、
アドレス変換部ＡＣ♯１〜ＡＣ♯５の内容を動作モード
に応じて書換え、またたとえば図６４に示すマッピング
メモリまたはアドレス変換回路の内容を変更することが
自由にでき、その処理内容に従って時系列的にアドレス
変換対象を任意に変更することができる。以下に、この
処理内容に応じたアドレス変換態様の変更の操作につい
て具体的に説明する。

【０３８６】今、図６９（Ａ）に示すように、アドレス
信号ＡＤが、変換時アレイブロック（最下位バンク）Ｂ
ＲＧ０を規定しており、処理Ｐ♯０に従ってこのアレイ
ブロックＢＲＧ０が利用される場合を想定する。この処
理Ｐ♯０が、サブルーチンＰ♯１を含んでおり、サブル
ーチンＰ♯１の処理において、アドレス変換を行ない、
アレイブロックＢＲＧ１を用い、処理Ｐ♯１を実行す
る。この場合、処理Ｐ♯０に割当てられているアドレス
領域が予め定められている場合、そのアドレス領域を実
質的に拡張して処理を行なうことができ、処理結果格納
領域のアドレス領域を実質的に拡張することができる。
この処理Ｐ♯１実行時において、さらにサブルーチンＰ
♯２を実行する場合、アドレス信号ＡＤを変換して、ア
レイブロックＢＲＧ２を指定する。これにより、処理時
において、ＣＰＵのアドレス空間において同じアドレス
領域内に、それぞれ異なる処理結果が異なるアレイブロ
ックＢＲＧ０〜ＢＲＧ２に格納される。したがってこの
ようなネスティング構造の処理の実行結果を格納する場
合、この処理に必要とされるデータ格納のためのアドレ
ス領域を変更することなくかつ処理結果を互いに衝突す
ることなく格納することができる。

【０３８７】図６９（Ｂ）においては、アレイブロック
ＢＲＧの変換先が、アレイブロックＢＲＧ２からさらに
アレイブロックＢＲＧ３へ変更される。処理内容に応じ
てアドレス変換先を変更することにより、たとえば２つ
のＣＰＵがこの半導体記憶装置へアクセスする場合、一
方のＣＰＵがアレイブロックＢＲＧ２へアクセスし、他
方のＣＰＵが別のアレイブロックＢＲＧ３へアクセス
し、それぞれのＣＰＵがこの半導体記憶装置の同一のア
ドレス領域を介して異なるアレイブロックを作業用メモ
リ領域として利用することができる。

【０３８８】またこの場合、アレイブロックＢＲＧ２お
よびＢＲＧ３を同時に選択状態とするようにアドレス変
換を行なった場合、バックアップ用のデータを格納する
ことができ、データの信頼性が改善される。

【０３８９】図６９（Ｃ）は、アレイブロックＢＲＧａ
およびＢＲＧｂそれぞれを指定するアドレス信号が、そ
の処理動作に応じてアドレス変換を受けて、同じアレイ
ブロックＢＲＧｃをアドレス指定する。この場合、ＣＰ
Ｕの異なるアドレス領域のデータを、実質的に１つの半
導体記憶装置のアドレスエリアに対応させることがで
き、実効的に半導体記憶装置の入力可能なアドレス空間
を拡張することができる。また、異なるＣＰＵアドレス
領域に同じ半導体記憶装置のアドレス領域が対応するた
め、実効的にＣＰＵアドレス領域間でのデータコピー操
作を実現させることができる。

【０３９０】またこの図６８に示す入力変換部１６３２
の構成の場合、アドレス変換部ＡＣ♯１〜ＡＣ♯５それ
ぞれの内容をその処理操作に応じて変更することによ
り、この図６９（Ａ）〜（Ｃ）に示す処理操作を各アド
レス領域に応じて変更することができる。また、アドレ
ス変換部ＡＣ♯１〜ＡＣ♯５それぞれを命令デコーダ１
６３６の制御のもとに選択的に活性状態とすることによ
り、必要とされる処理操作をこれらのアドレス変換部Ａ
Ｃ♯１〜ＡＣ♯５それぞれに予め格納しておくことによ
り、処理操作と平行してプログラム書込回路１６３４に
よりこのアドレス変換部ＡＣ♯１〜Ａｃ♯５の内容を書
換える必要がなく、容易に必要とされるアドレス変換を
実現することができる。

【０３９１】また、たとえば画像データなどのような大
量のデータが順次アクセスされる場合、このアドレス変
換を利用することにより、１つのアレイブロック選択時
において、連続ページを別々のアレイブロックへ割当て
ることができ、１つのアレイブロック内でページ変更す
る構成に比べて、高速でページ変更を行ない（アレイブ
ロックの変換があり、ＲＡＳプリチャージは必要とされ
ない）、高速アクセスが可能となる。

【０３９２】以上のように、この発明の実施の形態８に
従えば、外部からのアドレス信号を内部で変換して、こ
の外部アドレス信号が指定するアレイブロックと異なる
アレイブロックを指定するように構成しているため、ペ
ージ変更時において、ＲＡＳプリチャージ時間が必要と
されず、高速アクセスが可能となる。また、不良アレイ
ブロック存在時においても、このアドレス変換を行なう
ことにより、この外部からのアドレス信号により指定さ
れる不良アレイブロックを非選択状態へ駆動する必要が
なく、不良アレイブロックへのアクセスは完全に禁止さ
れるため、高速で不良アレイブロック指定時においても
アクセスすることができる。

【０３９３】［実施の形態９］図７０は、この発明の実
施の形態９に従う半導体記憶装置の全体の構成を概略的
に示す図である。図７０において、この半導体記憶装置
１６４０は、それぞれが別々のチップで構成されるモジ
ュールＭＯＤ０〜ＭＯＤ３を含む。これらのモジュール
ＭＯＤ０〜ＭＯＤ３それぞれに対して、アドレス変換を
行なう入力変換部１６５０と、この入力変換部１６５０
におけるアドレス変換態様を規定する変換演算部１６４
５が設けられる。

【０３９４】モジュールＭＯＤ０〜ＭＯＤ３の各々は、
その内部は、図５４に示す半導体記憶装置と同様の構成
を備える。変換演算部１６４５は、これらのモジュール
ＭＯＤ０〜ＭＯＤ３の各アレイブロック（最下位バン
ク）の良／不良を判定し、その判定結果に従って、不良
アレイブロックへのアクセスが禁止されるようにアドレ
ス変換を行なうように入力変換部１６５０におけるアド
レス変換態様を決定する。この変換演算部１６４５の動
作態様は、図示しないコントローラからの制御信号によ
り決定される。

【０３９５】図７１は、図７０に示すモジュールＭＯＤ
０〜ＭＯＤ３の内部構成を概略的に示す図である。図７
１において、モジュールＭＯＤ０〜ＭＯＤ３の各々は、
入力ポートＩＰと出力ポートＯＰの間に直列に接続され
るレジスタＲＧを含む。これらのレジスタＲＧは、各モ
ジュールＭＯＤ０〜ＭＯＤ３それぞれに含まれるアレイ
ブロックに対応して配置される。このレジスタＲＧ内
に、対応のアレイブロックの良／不良を示す情報が格納
される。モジュールＭＯＤ０〜ＭＯＤ３の入力ポートと
出力ポートが順次このレジスタＲＧが１つのシフトレジ
スタを構成するように接続される。

【０３９６】変換演算部１６４５は、このレジスタＲＧ
のデータ格納およびそれらのレジスタＲＧには、それぞ
れ対応のモジュールＭＯＤ０〜ＭＯＤ３内の各アレイブ
ロックの良／不良を示す情報が、図示しないコントロー
ラまたは各モジュール内部に設けられた制御回路の制御
のもとに格納される。このレジスタＲＧへの良／不良デ
ータ（フラグ）の書込は、先の実施の形態８において、
図６６を参照して説明したものと同様の構成を用いて実
行されてもよい。変換演算部１６４５は、このレジスタ
に格納された良／不良データに基づいて、内部に含まれ
るアドレス変換部１６４７の制御のもとに演算して、ア
ドレス変換態様を決定する。

【０３９７】アドレス変換部１６４７は、このレジスタ
ＲＧに対し共通にループを形成するように配設されるク
ロック制御信号線１６６０上にクロック信号ＣＬＫを送
出し、レジスタＲＧに格納されるデータを順次転送す
る。このレジスタＲＧを順次ループ状に直列に接続する
信号線１６６２上には、アドレス変換部１６４７から、
１つのモジュール内に許容される不良ブロックの数より
も多い不良ブロックを示すデータが連続的に出力され
る。クロック信号ＣＬＫの発生に従って、モジュールＭ
ＯＤ０から順次そのレジスタＲＧの格納データが読出さ
れ、アドレス変換部１６４７は、読出データに基づい
て、いずれのモジュールのアレイブロックが不良であ
り、アドレス変換を行なうべきか否かを判別する。

【０３９８】図７２は、図７１に示すアドレス変換部の
構成を概略的に示す図である。図７２において、アドレ
ス変換部１６４７は、モジュールＭＯＤ０〜ＭＯＤ３に
含まれるレジスタＲＧの内容の読出を制御するスキャン
レジスタ制御部１６４７ａと、このスキャンレジスタ制
御部１６４７ａから読出されたデータのうち、不良アレ
イブロックを指定するデータが与えられたとき、対応の
アレイブロックのアドレスを格納するレジスタメモリ１
６４７ｂと、このレジスタメモリ１６４７ｂに格納され
たアドレスに従ってマッピングメモリ１６５０ａに格納
されるアドレス信号およびアドレス変換回路１６５０ｂ
に格納されるアドレスを算出する演算部１６４７ｃを含
む。ここで、マッピングメモリ１６５０ａおよびアドレ
ス変換回路１６５０ｂは、入力変換部１６５０に含まれ
ている。この入力変換部１６５０の構成は、先の図６４
に示す入力変換部の構成と同じである。図７２において
は、必要とされるマッピングメモリ１６５０ａおよびア
ドレス変換回路１６５０ｂのみを示す。

【０３９９】スキャンレジスタ制御部１６４７ａは、た
とえばカウンタを格納しており、クロック信号ＣＬＫの
送出ごとに、そのカウント値を増分し、そのカウント値
をアレイブロック指定用のアドレスとし、レジスタＲＧ
から不良アレイブロックを示すデータ“０”が与えられ
たときにカウンタのカウント値をレジスタメモリ１６４
７ｂに格納する。スキャンレジスタ制御部１６４７ａ
は、また、１つのモジュール内において許容される不良
アレイブロックの数よりも大きな数の不良アレイブロッ
クを示す情報を連続的に送出する。このスキャンレジス
タ制御部１６４７ａから送出されるレジスタの終了を示
すパターン（所定数以上の不良アレイブロック指示ビッ
トのパターン）がレジスタＲＧの出力ポートＯＰからス
キャンレジスタ制御部１６４７ａへ返送されると、この
スキャンレジスタ制御部１６４７ａは、モジュールＭＯ
Ｄ０〜ＭＯＤ３のレジスタＲＧの内容がすべて読出され
たと判定する。モジュールＭＯＤ０〜ＭＯＤ３に含まれ
るアレイブロックの数は予め定められている。したがっ
てスキャンレジスタ制御部１６４７ａは、このクロック
のカウント数を見ることにより、半導体記憶装置１６４
０内に含まれるチップ（モジュール）の数を知ることが
できる。この半導体記憶装置１６４０内に含まれるモジ
ュールの数は、図示しない経路を介してスキャンレジス
タ制御部１６４７ａからＣＰＵへ送出されてもよい。Ｃ
ＰＵが、その場合、半導体記憶装置のモジュールの数に
合わせて、そのＣＰＵアドレス空間を設定することがで
きる。

【０４００】演算部１６４７ｃが行なう演算内容は、単
にレジスタメモリ１６４７ｂに格納されたアドレス情報
をマッピングメモリ１６５０ａに格納し、各モジュール
内において、予め定められたアドレス領域内の先頭アド
レスから順次変換先のアドレスを決定してアドレス変換
回路１６５０ｂへ送出する。この場合、単に使用不可の
アレイブロックに対してのみアドレス変換が行なわれ
る。先の実施の形態８と同様に、このモジュールにおい
て、画像データまたは音声データが用いられる場合、マ
ージナルアレイブロックを示す情報がまた、レジスタＲ
Ｇに格納されており、レジスタメモリ１６４７ｂ内に、
このマージナルアレイブロックであるか否かを示すフラ
グとともに対応のアドレスが格納されて演算部１６４７
ｃにより、変換前のアドレスおよび変換後のアドレスが
決定される構成が用いられてもよい。

【０４０１】この図７０ないし図７２に示すようなモジ
ュール構成の場合でも、先の実施の形態８と同様、アド
レス変換を行なって、不良アレイブロックへのアクセス
を容易に禁止することができる。この場合、通常の冗長
アレイブロックを用いて不良アレイブロックの救済を行
なう場合、プログラム回路による判定動作を行なって、
不良アレイブロックを非選択状態へ駆動する必要があ
る。しかしながら、本実施の形態９においては、このよ
うな不良アレイブロックアドレスを格納するプログラム
回路における一致／不一致判定結果に従って不良アレイ
ブロックを非選択状態へ駆動する必要はなく、高速アク
セスが実現される。

【０４０２】なお、この実施の形態９において、モジュ
ールＭＯＤ０〜ＭＯＤ３の各々は、その内部に含まれる
アレイブロックはそれぞれバンクを構成するように示し
ている。しかしながら、このモジュールＭＯＤ０〜ＭＯ
Ｄ３に含まれるアレイブロックは、バンクでなく、モジ
ュール内において１つのメモリブロック（アレイブロッ
ク）のみが選択状態へ駆動される構成が用いられてもよ
い。

【０４０３】その場合、複数のモジュールＭＯＤ０〜Ｍ
ＯＤ３それぞれにおいて、１つのメモリブロックが選択
状態へ駆動される。したがって、先の実施の形態８と同
様、アレイブロックをモジュールに置換えることによ
り、容易にページ変更時の高速アクセスを実現すること
ができる。

【０４０４】以上のように、この発明の実施の形態９に
従えば、半導体記憶装置がモジュール構成の場合におい
ても、各モジュール内にメモリブロックの良／不良を示
すレジスタを配置し、このレジスタをモジュール間でシ
フトレジスタを構成するように相互接続するため、各モ
ジュール内の良／不良アレイブロックを外部に設けられ
た変換演算部において容易に識別することができ、不良
アレイブロックへのアドレス指定された場合にこの不良
アレイブロックへのアクセスを禁止するようにアドレス
変換を容易に行なうことができる。

【０４０５】なお、上述の実施の形態９の説明におい
て、最終レジスタを識別するために、１つのモジュール
内において許容される不良ブロックの数以上の不良ビッ
トを連続的にスキャンレジスタ制御部１６４７ａから出
力している。これに代えて、スキャンレジスタ制御部１
６４７ａからは、特定のビットパターンを有するデータ
系列をレジスタ最終レジスタ識別情報として送出する構
成が用いられてもよい。

【０４０６】［実施の形態１０］図７３は、この発明の
実施の形態１０に従う半導体記憶装置の要部の構成を概
略的に示す図である。図７３において、半導体記憶装置
は、２つのバンク♯Ａおよび♯Ｂを含むように示され
る。さらに多くのバンクが設けられてもよい。図７３に
おいて、この半導体記憶装置は、外部から与えられるク
ロック（制御信号）ＭＡＣを受けるクロック入力バッフ
ァ１６６２と、外部から与えられる入力アドレス信号を
受けるアドレス入力バッファ１６６４と、クロック入力
バッファ１６６２およびアドレス入力バッファ１６６４
からの信号を受け、所定の変換処理を行なってバンク♯
Ａおよび♯Ｂへ与える変換演算部１６６６を含む。この
変換演算部１６６６は、先の実施の形態８と同様の機能
を備える。この変換演算部１６６６は、アドレス入力バ
ッファ１６６４から与えられるバンクアドレス信号に変
換処理を施しかつその変換後のバンクアドレス信号に従
ってクロック入力バッファ１６６２から与えられるクロ
ック信号を変換し、その変換後のバンクアドレス信号が
指定するバンクへのみ活性状態の内部クロック信号を与
える。すなわち、変換演算部１６６６において、外部か
らのクロック信号ＭＡＣに対しても変換処理を施す。

【０４０７】図７４は、図７３に示す変換演算部１６６
６の構成の一例を示す図である。図７４において、変換
演算部１６６６は、入力アドレス信号を受け、所定の変
換処理を行なう入力変換部１６６６ａと、クロック入力
バッファ１６６２からの内部クロック信号ＭＡＣに応答
して活性化され、入力変換部１６６６ａから与えられる
内部アドレス信号をデコードし、バンク♯Ａおよびバン
ク♯Ｂそれぞれに対するローカルクロック信号ＭＡＣａ
およびＭＡＣｂを出力するバンクデコーダ１６６６ｂを
含む。このバンクデコーダ１６６６ｂは、入力変換部１
６６６ａから与えられた内部変換後の（または変換され
ていない）内部バンクアドレス信号をデコードし、アド
レス指定されたバンクに対してのみ、活性状態とされる
クロック信号を出力する。

【０４０８】この図７４に示す構成の場合、クロック入
力バッファ１６６２からの内部クロック信号をバンク♯
Ａおよびバンク♯Ｂそれぞれへ与え、バンク♯Ａおよび
バンク♯Ｂそれぞれにおいてデコード動作を行なって活
性状態とする構成に比べて以下の利点を得ることができ
る。すなわち、バンクデコーダ１６６６ｂは、バンク♯
Ａおよびバンク♯Ｂに共通に設けることができ、そのク
ロック信号生成のためのバンクデコーダの数を低減する
ことができ、装置占有面積を低減することができる。ま
た、クロック入力バッファ１６６２の出力信号をバンク
♯Ａおよび♯Ｂ共通に与える場合、このクロック入力バ
ッファ１６６２の出力負荷が大きくなる。一方、バンク
デコーダ１６６６ｂから、バンク♯Ａおよびバンク♯Ｂ
それぞれに対し別々にローカルクロック信号ＭＡＣａお
よびＭＡＣｂを出力することにより、このバンクデコー
ダ１６６６ｂの出力負荷は、１つのバンクのみとなり、
出力負荷が軽減され、高速で信号を伝搬することがで
き、高速アクセスが可能となる。

【０４０９】このクロック信号ＭＡＣは、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）の場合に用
いられる信号、／ＲＡＳ、／ＣＡＳ、および／ＷＥ、／
ＯＥ、および／ＣＡＳであってもよい。この場合、ライ
トイネーブル信号／ＷＥおよび出力イネーブル信号／Ｏ
Ｅは、半導体記憶装置において、バンク♯Ａおよび♯Ｂ
に共通に設けられる入出力バッファへ与えられ、また各
バンクに対し、データの書込／読出を行なうためのロー
カルライトイネーブル信号およびローカル出力イネーブ
ル信号が与えられる（各バンクに対し個々に書込回路お
よび読出回路が設けられている場合）。

【０４１０】なお、図７４に示す変換演算部１６６６の
構成において、バンクデコーダ１６６６ｂは、プリデコ
ーダの構成を備えていてもよい。その場合、変換演算部
１６６６から、プリデコードされたローカルクロック信
号が出力され、各バンクにおいて、さらにデコードされ
て、対応のバンクが活性状態とされる。このバンクは先
の実施の形態のいずれかにおいて説明した、アレイブロ
ックであってもよい。

【０４１１】以上のように、この発明の実施の形態１０
に従えば、クロック信号に対しても処理を行ない、アド
レス指定されたバンク（アレイブロック）に対してのみ
内部のクロック信号を伝達するように構成したため、そ
のクロック信号の伝達する信号線の負荷が軽減され、高
速で内部クロック信号を各アレイブロック（バンク）へ
伝達することができる。

【０４１２】［実施の形態１１］図７５は、この発明の
実施の形態１１に従う半導体記憶装置の要部の構成を概
略的に示す図である。図７５において、この半導体記憶
装置は、２つのバンク♯Ａおよび♯Ｂを含む。これらの
バンク♯Ａおよび♯Ｂに対して、動作モードおよびアド
レスの指定を行なうために、外部からのクロック信号Ｍ
ＣＡを受けるクロック入力バッファ１６６２と、外部か
らの入力アドレス信号を受けるアドレス入力バッファ１
６６４と、これらのバッファ１６６２および１６６４か
らの信号に対し変換処理を行なって、制御バスＣＴａお
よびＣＴｂを介してバンク♯Ａおよび♯Ｂに対しそれぞ
れローカル制御信号を伝達する変換演算部１６６６と、
バンク♯Ａおよび♯Ｂに内部データバスＩＯａおよびＩ
Ｏｂを介して接続される変換演算部１６７０と、この変
換演算部１６７０を介してバンク♯Ａおよび／または♯
Ｂとデータの入出力を行なうデータ入出力バッファ１６
７２を含む。このデータ入出力バッファ１６７２は、外
部データバスに接続される。

【０４１３】クロック入力バッファ１６６２、アドレス
入力バッファ１６６４および変換演算部１６６６は、図
７３に示す実施の形態１０の構成と同じである。

【０４１４】変換演算部１６７０は、内部データバスＩ
ＯａおよびＩＯｂとデータ入出力回路１６７２の間の接
続を制御する。この内部データバスＩＯａおよびＩＯｂ
の各々は、外部データバスのバス線と同じ数のバス線を
備える。

【０４１５】変換演算部１６７０は、外部バス（データ
入出力バッファ１６７２のデータ入出力端子）のそれぞ
れの所定数のバス線（データ入出力端子）を有する複数
のグループＥＤＢ０〜ＥＤＢ３に分割し、各グループ単
位で内部データバスＩＯａおよびＩＯｂのデータに出力
バッファ１６７２との間の接続を確立する。これによ
り、外部データバスと内部データバスとのデータ入出力
バッファ１６７２を介しての接続態様が変更される。

【０４１６】通常、バンク♯Ａおよびバンク♯Ｂの一方
が、内部データバスＩＯａまたはＩＯｂのすべてのバス
線を用いて外部データバスＥＸＤＢとデータの授受を行
なう。しかしながら、外部データバスＥＸＤＢのバス線
の数が多い場合（図７６においては、３２ビット幅）、
常に３２ビットワードが外部データバスＥＸＤＢと内部
データバスＩＯ（ＩＯａまたはＩＯｂ）の間で転送され
るとは限らない。１６ビットワードまたは８ビットワー
ドが用いられる場合もある。この場合、図７６に示すよ
うに、その用いられるワード数に応じて、外部データバ
スＥＸＤＢと内部データバスの接続が変更される。この
とき、またバンク♯Ａおよびバンク♯Ｂが同時に活性状
態とされる。バンク♯Ａおよびバンク♯Ｂが、それぞれ
内部データバスＩＯａおよびＩＯｂの使用されるバス線
は変換演算部１６７０により決定される。したがって、
バンク♯Ａおよびバンク♯Ｂが並列に、外部データバス
ＥＸＤＢとデータの授受を行なう。

【０４１７】たとえばバンク♯Ｂを介して図７６に示す
サブデータバスＥＤＢ２およびＥＤＢ３を用いてデータ
転送が行なわれる場合、この空きサブデータバスＥＤＢ
０およびＥＤＢ１を用いてバンク♯Ａとデータの授受を
行なう。これにより、データ転送効率が大幅に改善され
る。サブデータバスＥＤＢ２およびＥＤＢ３がプロセッ
サＣＰＵ♯Ａにデータを転送し、またサブデータバスＥ
ＤＢ０およびＥＤＢ１が別のＣＰＵ♯Ｂにデータを転送
する構成とすれば、マルチプロセッサシステムにおい
て、複数のＣＰＵが、同時に必要とされるデータの転送
を行なうことができる。

【０４１８】図７７は、図７５に示す半導体記憶装置を
利用する処理システムの構成の一例を示す図である。図
７７において、ＣＰＵ１６８２およびプロセッサ１６８
４が外部データバス（ＥＸＤＢ）１６８５を介して半導
体記憶装置１６８０に接続される。この外部データバス
１６８５は、半導体記憶装置１６８０に含まれる変換演
算部１６７０に接続される。ＣＰＵ１６８２およびプロ
セッサ１６８４は、制御バス１６８７を介してバスコン
トローラ１６８６に接続される。このバスコントローラ
１６８６は、また変換演算部１６７０と制御バス１６８
９を介して結合される。ＣＰＵ１６８２およびプロセッ
サ１６８４は、この半導体記憶装置１６８０に含まれる
バンク♯Ａおよびバンク♯Ｂそれぞれをアクセス領域と
しており、たとえばインターリーブ態様でこれらのバン
ク♯Ａおよび♯Ｂにアクセスする。このプロセッサ１６
８４は、ＣＰＵであってもよく、また所定の演算機能の
みを実行する機能モジュールであってもよい。ここで
は、簡単化のため、ＣＰＵ１６８２は、演算処理操作を
行ない、プロセッサ１６８４は、画像データの表示操作
を制御するものとする。ＣＰＵ１６８２およびプロセッ
サ１６８４は、バスコントローラ１６８６に対し、外部
データバス１６８５の使用の要求を出力する。このと
き、またＣＰＵ１６８２は、バスコントローラ１６８６
に対し、この外部データバス１６８５のいずれのデータ
バス線を使用するかを示す情報を併せて送出する。バス
コントローラ１６８６は、このＣＰＵ１６８２からのバ
ス使用要求に従って、対応のバスが空状態とされたとき
（プロセッサ１６８４が使用していないとき）、ＣＰＵ
１６８２に対し、半導体記憶装置１６８０に対するアク
セスを許可する。

【０４１９】変換演算部１６７０は、このＣＰＵ１６８
２からの命令に含まれるバス情報に従って、内部データ
バスと外部データバス１６８５との間の接続態様を決定
する。この場合、変換演算部１６７０は、ＣＰＵ１６８
２のアクセス時には、バンク♯Ａの内部データバスＩＯ
ａを外部データバス１６８５に接続して、データの授受
を行なう。このとき、ＣＰＵ１６８２が、外部データバ
ス１６８５のすべてのバス線を使用しない場合、変換演
算部１６７０に対し、この情報を与える。変換演算部１
６７０は、このＣＰＵ１６８２からのバス使用情報に応
じてその内部データバスと外部データバス１６８５との
接続態様を決定する。この変換演算部１６７０は、ＣＰ
Ｕ１６８２からの命令に従って、外部データバス１６８
５のすべてのバス線が使用されていない場合、その空き
サブデータバスを示す情報を制御バス１６８９を介して
バスコントローラ１６８６へ与える。バスコントローラ
１６８６は、この変換演算部１６７０から与えられるサ
ブデータバス情報に従ってプロセッサ１６８４にその空
きサブデータバスの使用許可情報を与える。プロセッサ
１６８４は、この空き情報に従って、空きサブデータバ
スを利用して、半導体記憶装置１６８０へアクセスす
る。ＣＰＵ１６８２およびプロセッサ１６８４は、イン
ターリーブ態様でしか半導体記憶装置１６８０に対して
アクセスできない場合において、ＣＰＵ１６８２の使用
する演算データのビット幅が、外部データバス１６８５
のバス幅よりも小さい場合には、プロセッサ１６８４が
その空きサブデータバスを利用してデータの転送を行な
うことができ、外部データバス１６８５の利用効率を改
善することができる。

【０４２０】なお、変換演算部１６７０は、バスコント
ローラ１６８６からの制御のもとに、内部データバスと
外部データバスとの接続態様を決定するように構成され
てもよい。この場合、ＣＰＵ１６８２は、バスコントロ
ーラ１６８６に対し、外部データバス１６８５のいずれ
のサブデータバスグループを利用するかを示す情報を併
せて送出する。

【０４２１】なお上述の説明において、プロセッサ１６
８４は、たとえば画像データを処理しており、１画素デ
ータがたとえば８ビットと１つのサブデータバスのビッ
ト幅に等しい場合を想定している。逆に、プロセッサ１
６８４が同様の演算処理を行なっており、このプロセッ
サ１６８４がバスコントローラ１６８６に対し、外部バ
スのうちの使用すべきサブデータバスを示す情報を与
え、変換演算部１６７０に内部データバスと外部データ
バスとの接続態様を決定する情報を与えるように構成し
てもよい。

【０４２２】図７８は、図７７に示す変換演算部の構成
の一例を概略的に示す図である。図７７において、変換
演算部１６７０は、ＣＰＵ、プロセッサまたはバスコン
トローラから与えられる命令に従って、内部データバス
と外部データバスとの変換態様を決定する変換決定部１
６９０と、内部データバスＩＯａ０〜ＩＯａ７およびＩ
Ｏｂ０〜ＩＯｂ７に対応して設けられ、演算決定部１６
９０からの選択指示信号ＳＳ０に従って、これらの内部
データバスＩＯａ０〜ＩＯａ７およびＩＯｂ０〜ＩＯｂ
７のうちの一方を選択する選択回路ＢＳＥＬ０と、変換
決定部１６９０からの選択制御信号ＳＳ１に応答して、
内部データバスＩＯａ８〜ＩＯａ１５およびＩＯｂ８〜
ＩＯｂ１５の一方を選択する選択回路ＢＳＥＬ１と、変
換決定部１６９０からの選択制御信号ＳＳ２に応答し
て、内部データバスＩＯａ１６〜ＩＯａ２３と内部デー
タバスＩＯｂ１６〜ＩＯｂ２３の一方を選択する選択回
路ＢＳＥＬ２と、変換決定部１６９０からの選択制御信
号ＳＳ３に従って、内部データバスＩＯａ２４〜ＩＯａ
３１と内部データバスＩＯｂ２４〜ＩＯｂ３１の一方を
選択する選択回路ＢＳＥＬ３を含む。選択回路ＢＳＥＬ
０〜ＢＳＥＬ３と外部データバスＥＤＢ０〜ＥＤＢ３の
間には、入出力回路１６９２−０〜１６９２−３が設け
られる。

【０４２３】演算決定部１６９０は、与えられた命令
（ＣＰＵ、プロセッサまたはバスコントローラ）に含ま
れる使用バス幅およびバス位置情報に従って、選択制御
信号ＳＳ０〜ＳＳ３の論理状態を決定する。たとえば、
ＣＰＵ１６８２が、半導体記憶装置のバンク♯Ａを利用
し、プロセッサ１６８４が、この半導体記憶装置１６８
０のバンク♯Ｂを使用する構成を考える。ＣＰＵがその
命令により、外部データバス１６８５のサブデータバス
ＥＤＢ０〜ＥＤＢ３のいずれを使用するかを示す情報を
変換決定部１６９０へ与える。変換決定部１６９０はこ
の与えられた命令に含まれるビット幅情報およびビット
位置情報をデコードし、選択制御信号ＳＳ０〜ＳＳ３の
論理状態を設定する。

【０４２４】たとえばＣＰＵ１６８２が、外部データバ
ス１６８５のサブデータバスＥＤＢ０〜ＥＤＢ３をすべ
て使用する場合には、選択制御信号ＳＳ０〜ＳＳ３は、
すべてＨレベルとされる。この状態において、ＣＰＵ１
６８２のみが半導体記憶装置１６８０へアクセスするこ
とができ、外部データバス１６８５は、ＣＰＵ１６８２
により占有される。ＣＰＵ１６８２が、この外部データ
バス１６８５のサブデータバスＥＤＢ０〜ＥＤＢ２のみ
を使用する場合、この情報が変換演算部に含まれる変換
決定部１６９０へ与えられ、変換決定部１６９０は、選
択制御信号ＳＳ０、ＳＳ１およびＳＳ２をＨレベルと
し、選択制御信号ＳＳ３はＬレベルとする。これによ
り、外部のサブデータバスＥＤＢ３は、バンク♯Ｂに接
続され、プロセッサ１６８４がこのサブデータバスＥＤ
Ｂ３を介して半導体記憶装置１６８０に含まれるバンク
♯Ｂにアクセスすることができる。

【０４２５】なおこの図７８に示す構成において、選択
回路ＢＳＥＬ０〜ＢＳＥＬ３は、それぞれ択一的に対応
の入出力回路と内部データバスとを接続している。入出
力回路を対応の内部サブデータバスへ両方同時に接続す
る構成を付加すれば、同じデータを、バンク♯Ａおよび
バンク♯Ｂへ同時に書込むことができ、コピー操作を容
易に実現することができる。

【０４２６】まず、逆に、１つの内部サブデータバスを
複数の入出力回路へ同時に接続する構成を用いれば、Ｃ
ＰＵ１６８２およびプロセッサ１６８４へ同一データを
転送することができる。

【０４２７】なお、この実施の形態１１においては、バ
ンク♯Ａおよびバンク♯Ｂ２つのバンクのみを対象とし
ている。この場合、先の図６０に示すような半導体記憶
装置において、最上位のバンクに対して上述のような構
成が用いられてもよい。

【０４２８】以上のように、この発明の実施の形態１１
に従えば、内部データバスと外部データバスとの接続態
様を変更を行なうようにしているため、高速・高効率の
データ転送が可能となる。

【０４２９】［変更例］図７９は、この発明の実施の形
態１１の変更例の半導体記憶装置の構成を概略的に示す
図である。図７９において、半導体記憶装置６９９は、
複数のアレイブロックを含むメモリアレイ７００と、こ
のメモリアレイ７００に結合される内部データバスＩＯ
と外部データバスＥＸＤＢとの接続態様を決定する演算
回路７０４と、この演算回路７０４の接続態様を決定す
る演算プログラミング回路７０２を含む。この図７９に
おいては、データ入出力バッファは図面を簡略化するた
めに示していない。演算回路７０４と外部データバスＥ
ＸＤＢの間にデータ入出力バッファ（入出力回路）が設
けられてもよく、またデータ入出力バッファ（入出力回
路）と外部データバスＥＸＤＢとの間に演算回路７０４
が設けられてもよい。

【０４３０】メモリアレイ７００に含まれるアレイブロ
ックは、通常の半導体記憶装置と同様、互いにその活性
／非活性が依存する構成であってもよく、また先の実施
の形態と同様、これらのアレイブロックは互いに独立に
活性／非活性化を行なうバンク構成であってもよい。通
常のアレイブロックの構成の場合（非バンク構成の場
合）、複数のアレイブロックが選択状態とされ、これら
の選択状態とされたアレイブロックの所定数のビットの
メモリセルが内部データバスＩＯに結合される。アレイ
ブロックがバンク構成の場合、選択バンクの選択メモリ
セルが内部データバスＩＯに結合される。選択メモリセ
ルが複数のアレイブロックにわたるか（ノンバンク構成
の場合）または１つのアレイブロック内に存在する（バ
ンク構成）場合のみがあり、１ワードのデータビットの
分布（物理的位置）が異なるだけであり、実質的な差は
存在しない。以下では、この両者の構成を含めて説明す
る。

【０４３１】演算回路７０４は、この内部データバスＩ
Ｏと外部データバスＥＸＤＢのバス線の接続態様を決定
する。通常動作時においては、図８０に示すように、内
部データバスＩＯに含まれるすべてのバス線ＩＢＬと外
部データバスＥＸＤＢのバス線ＥＢＬが１対１対応でそ
れぞれすべて予め定められた態様で結合される。したが
ってこの状態において、外部データバスＥＸＤＢのすべ
てのバス線ＥＢＬを用いてデータの転送が行なわれる。
このデータ転送時においては、１つのＣＰＵまたは機能
モジュール（または処理装置）が外部データバスＥＸＤ
Ｂを占有する。

【０４３２】図８１は、内部データバスＩＯと外部デー
タバスＥＸＤＢとの第１の変換接続態様を示す図であ
る。図８１に示す接続においては、内部データバスＩＯ
は、各々が８本の内部データバス線ＩＢＬを含む２つの
サブデータバスＩＤＢｉおよびＩＤＢｊに分割される。
外部データバスＥＸＤＢも同様、各々が８ビットの外部
データバス線ＥＢＬを含むサブデータバスＥＤＢｉおよ
びＥＤＢｊに分割される。サブデータバスＩＤＢｉおよ
びＥＤＢｉのみが相互に接続される。サブデータバスＩ
ＤＢｊおよびＥＤＢｊは互いに分離される。この状態に
おいては、外部データバスＥＸＤＢのサブデータバスＥ
ＤＢｉのみを用いて半導体記憶装置とのデータの転送が
行なわれる。サブデータバスＥＤＢｊは空き状態であ
る。したがって、別のプロセッサまたは機能モジュール
は、この空き状態のサブデータバスＥＤＢｊを用いてプ
ロセッサ間またはプロセッサ／機能モジュール間でデー
タ転送を行なうことができる。

【０４３３】図８２は、内部データバスＩＯと外部デー
タバスＥＸＤＢとの第２の変換接続態様を示す図であ
る。この図８２に示す接続においては、内部データバス
ＩＯのサブデータバスＩＤＢｉが、外部データバスＥＸ
ＤＢのサブデータバスＥＤＢｊに接続され、バイト位置
が変換される。内部データバスＩＯのサブデータバスＩ
ＤＢｊは、利用されていない。外部データバスＥＸＤＢ
のサブデータバスＥＤＢｉは、半導体記憶装置のアクセ
スには用いられない。したがって、外部のＣＰＵまたは
プロセッサまたは機能モジュール間で、データ転送をこ
の空き状態のサブデータバスＥＤＢｉを用いて行なうこ
とができ、常時外部データバスＥＸＤＢのすべてのバス
線ＥＢＬを使用状態とすることができ、データ転送効率
が改善される。

【０４３４】なお、図８１および図８２において、内部
データバスＩＯのサブデータバスＩＤＢｊが分離状態と
されている場合、選択アレイブロックにおける対応のメ
モリセルが選択状態とされている。この場合、外部から
のデータのこれらのサブデータバスＩＤＢｊに対応する
メモリセルへの書込は行なわれないため、単にこれらの
選択メモリセルに対しては、リフレッシュ動作が行なわ
れるだけである。

【０４３５】この図８２に示すバス変換構成の場合、こ
の半導体記憶装置へアクセスする外部のＣＰＵが、８ビ
ット情報を利用する場合、その８ビット情報を内部に含
まれる下位バイトレジスタへ格納することができる。し
たがって、ＣＰＵは、たとえばバイトハイイネーブル信
号を用いて、半導体記憶装置の上位バイト（サブデータ
バスＩＤＢｉに対応）を外部データバスＥＸＤＢのサブ
データバスＥＤＢｉを介して読出し、そのサブデータバ
スＥＤＢｉを介して与えられたデータを、内部で下位バ
イトレジスタへ変換する処理操作は不要となり、このバ
イト位置変換のためのバイトスワップ操作が簡略化さ
れ、この必要とされるデータを所定の位置に即座に格納
することにより、ＣＰＵの処理効率が改善される。図８
３は、内部データバスＩＯと外部データバスＥＸＤＢと
の第３の変換接続態様を示す図である。この図８３に示
す接続において、内部データバスＩＯのサブデータバス
ＩＤＢｊが、外部データバスＥＸＤＢのサブデータバス
ＥＤＢｉおよびＥＤＢｊに接続される。サブデータバス
ＩＤＢｊ上に読出されたデータは、外部データバスＥＸ
ＤＢのサブデータバスＥＤＢｉおよびＥＤＢｊに同時に
伝達される。サブデータバスＥＤＢｉが８ビットＣＰＵ
♯Ａに結合され、サブデータバスＥＤＢｊが８ビットＣ
ＰＵ♯Ｂに結合される。内部データバスＩＯのサブデー
タバスＩＤＢｊに読出されたデータは、したがってＣＰ
Ｕ♯ＡおよびＣＰＵ♯Ｂに同時に伝達される。バス変換
機能が設けられていない場合、このＣＰＵ♯ＡおよびＣ
ＰＵ♯Ｂが同時に同じデータを利用する場合、外部デー
タバスＥＸＤＢのサブデータバスＥＤＢｊに結合される
ＣＰＵ♯Ｂがデータを読出し、次いでバッファメモリに
格納した後、ＣＰＵ♯Ａがこの外部に設けられたバッフ
ァメモリへアクセスして必要とされるデータを読出す。
したがって、この場合、ＣＰＵ♯ＡおよびＣＰＵ♯Ｂに
同じデータを伝達するための構成が複雑となり、またそ
のデータ転送のための時間も長くなる。この図８３に示
すように、半導体記憶装置内部において、バス接続変換
機能を設けておくことにより、高速で同一データを、Ｃ
ＰＵ♯ＡおよびＣＰＵ♯Ｂに転送することができ、高速
データ処理が可能となるとともに、外部データバスＥＸ
ＤＢのバス線ＥＢＬをすべて使用状態とすることがき、
バス利用効率が改善される。

【０４３６】図８４は、内部データバスＩＯと外部デー
タバスＥＸＤＢとの第４の変換接続態様を示す図であ
る。図８４においては、外部データバスＥＸＤＢのサブ
データバスＥＤＢｊが、内部データバスＩＯのサブデー
タバスＩＤＢｉおよびＩＤＢｊにそれぞれ結合される。
したがって、このサブデータバスＥＤＢｊ上に転送され
るデータがサブデータバスＩＤＢｉおよびＩＤＢｊに同
時に転送される。それにより、メモリアレイにおいて、
２つの領域（サブデータバスＩＤＢｉおよびＩＤＢｊそ
れぞれに対応する領域）に同じデータが格納される。こ
れにより、格納データの信頼性のためのバックアップデ
ータを１度の書込シーケンスでメモリ内の別の領域に格
納することができる。サブデータバスＥＤＢｉはこの書
込動作時において、半導体記憶装置へのアクセスには利
用されないため、他のプロセッサ／機能モジュール間で
のデータ転送に利用される。

【０４３７】図８５は、内部データバスＩＯと外部デー
タバスＥＸＤＢとの第５の変換接続態様を示す図であ
る。図８５において、内部データバスＩＯのサブデータ
バスＩＤＢｉおよびＩＤＢｊが、外部データバスＥＸＤ
ＢのサブデータバスＥＤＢｊおよびＥＤＢｉにそれぞれ
接続される。バイト位置が交換される。この場合、内部
データバスＩＯおよび外部データバスＥＸＤＢを先の図
８０に示すように通常の接続態様でデータを半導体記憶
装置内部に格納し、各サブデータバス単位でパリティを
生成する。読出時において、通常の接続態様（図８０参
照）でデータを読出し、外部において、各サブデータバ
スＥＤＢｉおよびＥＤＢｊそれぞれでパリティを生成し
てエラーチェック／訂正を行なう。次いで、この図８５
に示すバイトスワップ接続を行ない、再び外部データバ
スＥＤＢｉおよびＥＤＢｊそれぞれのデータについてパ
リティチェック／訂正を行なう。通常接続時およびバイ
トスワップ接続時において、パリティが一致していれ
ば、この読出データは正確であると判定される。このバ
イトスワップ接続構成は、先の図８４に示す二重書込を
利用することができる。すなわち、二重書込されたデー
タが、バイトスワップ時においても、同じパリティを生
成するか否かを識別することにより、この二重書込され
たバックアップデータの信頼性がより保証され、システ
ム性能が改善される。

【０４３８】図８６は、図７９に示す半導体記憶装置を
利用する処理システムの構成の一例を示す図である。図
８６において、半導体記憶装置６９９は、外部データバ
スＥＸＤＢを介してマイクロプロセッサＭＰＵに結合さ
れ、サブデータバスＥＤＢｉを介してＣＰＵ♯Ａに結合
され、またサブデータバスＥＤＢｊを介してＣＰＵ♯Ｂ
に結合される。ＭＰＵはサブデータバスＥＤＢｊおよび
ＥＤＢｉ両者を用いて半導体記憶装置６９９にアクセス
することができる。ＭＰＵ、ＣＰＵ♯ＡおよびＣＰＵ♯
Ｂに共通に、制御バス７０９を介してバスコントローラ
６９５が接続される。このバスコントローラ６９５は、
外部データバスＥＸＤＢのアクセス状況を常時監視し、
制御バス７０９を介して与えられるアクセス要求信号に
従ってバスＥＸＤＢの使用状況に応じてバス使用可能情
報をアクセス要求したプロセッサ（ＭＰＵ、ＣＰＵ♯Ａ
またはＣＰＵ♯Ｂ）へ返送する。この図８１ないし図８
５に示す内部バス変換接続制御機能を半導体記憶装置６
９９が備えている。バス接続機能は、ＭＰＵ、ＣＰＵ♯
ＡおよびＣＰＵ♯Ｂからの命令に従って半導体記憶装置
６９９内部に設けられる変換演算部でバス接続態様が決
定されてもよい。また、これ代えてバスコントローラ６
９５の制御のもとに、使用バス情報が半導体記憶装置６
９９の変換演算部へ与えられ（この経路は示さず）、バ
ス接続制御が行なわれてもよい。

【０４３９】この図８６に示すように、ＣＰＵ♯Ａおよ
びＣＰＵ♯Ｂがそれぞれ異なるサブデータバスＥＤＢｉ
およびＥＤＢｊを利用する場合においても、図８１に示
すバス接続を利用することにより、これらのＣＰＵ♯Ａ
および♯Ｂが同じアレイブロックへアクセスすることが
できる。また、図８３に示すバス接続を利用することに
より、このＣＰＵ♯ＡおよびＣＰＵ♯Ｂは、半導体記憶
装置６９９から同じデータを同時に受けることができ
る。ＭＰＵは、この外部データバスＥＸＤＢの使用状況
に応じて、たとえばＣＰＵ♯ＡがサブデータバスＥＤＢ
ｉを用いて半導体記憶装置６９９とデータ転送を行なっ
ている場合、ＣＰＵ♯ＢとサブデータバスＥＤＢｊを介
してデータ転送を並列に実行することができる。これに
より、バス使用効率が改善され、また異なる処理を行な
うプロセッサが並列に外部データバスＥＸＤＢを利用す
ることができ、データ転送効率が改善される。

【０４４０】図８７は、図７９に示す演算回路７０４の
具体的構成の一例を示す図である。図８７においては、
サブデータバス単位での構成が示される。したがって各
回路は、複数ビットを同時に転送する。

【０４４１】図８７において、演算回路７０４は、演算
プログラミング回路７０２からの接続制御信号ＳＳＢ０
に応答して導通し、内部サブデータバスＩＢＬｉを外部
のサブデータバスＥＤＢｉに選択的に接続する選択回路
ＳＥＬ♯０と、演算プログラミング回路７０２からの接
続制御信号ＳＳＢ１に応答して導通し、内部サブデータ
バスＩＢＬｊを外部のサブデータバスＥＤＢｉに接続す
る選択回路ＳＥＬ♯１と、演算プログラミング回路７０
２からの接続制御信号ＳＳＢ２に応答して導通し、サブ
データバスＩＢＬｊを外部のサブデータバスＥＤＢｉに
接続する選択回路ＳＥＬ♯２と、演算プログラミング回
路７０２からの接続制御信号ＳＳＢ３に応答して導通
し、サブデータバスＩＢＬｉを外部のサブデータバスＥ
ＤＢｉに接続する選択回路ＳＥＬ♯３を含む。

【０４４２】演算プログラミング回路７０２は、各プロ
セッサ（ＭＰＵ，ＣＰＵまたはバスコントローラ）から
の命令を受ける。これらの命令が使用バスおよびデータ
転送モード（図８０ないし図８５に示すいずれかのデー
タ転送動作）を示す情報を含み、演算プログラミング回
路７０２はこの命令をデコードし、必要とされるバス接
続が実現されるようにこの接続制御信号ＳＳＢ０〜ＳＳ
Ｂ３を選択的に活性／非活性状態とする。この演算プロ
グラミング回路７０２は、通常の命令デコーダの構成を
備えていればよい。

【０４４３】［変更例］図８８（Ａ）および（Ｂ）は、
この発明の実施の形態１１の変更例の構成を示す図であ
る。図８８（Ａ）において、半導体記憶装置７５０は、
互いに独立にアクセス可能な複数のモジュール（チッ
プ）ＭＯＤ♯０〜ＭＯＤ♯３と、これらのモジュールＭ
ＯＤ♯０〜ＭＯＤ♯３それぞれと内部データバスＩＯ
ａ，ＩＯｂ，ＩＯｃおよびＩＯｄを介して接続されるバ
ス変換演算部７５５を含む。このバス変換演算部７５５
は、図示しないデータ入力バッファを介して外部データ
バスＥＸＤＢと接続される。この図８８（Ａ）に示す構
成においては、モジュールＭＯＤ♯０〜ＭＯＤ♯３の各
々は、先の図７９または図７５に示す構成を備える。こ
れらのモジュールＭＯＤ♯０〜ＭＯＤ♯３はバンクを構
成し互いに独立にアクセス可能である。これらのモジュ
ールＭＯＤ♯０〜ＭＯＤ♯３は当然、先の図７９および
図７５と同様、内部がバンク構成であってもよく、また
通常のノンバンクのアレイブロック構成であってもよ
い。バス変換演算部７５５は、先の図７５に示す構成と
同様、与えられた命令に従って、モジュールＭＯＤ♯０
〜ＭＯＤ♯３それぞれに対応して設けられる内部データ
バスＩＯａ〜ＩＯｄを選択的に外部データバスＥＸＤＢ
に結合する。したがって、たとえばモジュールＭＯＤ♯
０が内部データバスＩＯａの所定数のデータバス線を用
いて外部データバスＥＸＤＢの部分的なサブデータバス
とデータの授受を行なう場合、他のモジュールが残りの
サブデータバスを用いてデータ転送を行なうことができ
る。

【０４４４】図８８（Ｂ）は、半導体記憶装置７５０の
他の構成を示す図である。この図８８（Ｂ）において
も、複数のメモリモジュールＭＯＤ♯０〜ＭＯＤ♯３が
配置される。モジュールＭＯＤ♯０〜ＭＯＤ♯３各々は
共通内部データバスＣＩＯを介してバス変換演算部７５
５に結合される。バス変換部７５５は、この共通内部デ
ータバスＣＩＯに含まれる内部データバス線（サブデー
タバス）を選択的に外部データバスＥＸＤＢに結合す
る。この図８８（Ｂ）に示すバス変換演算部７５５は、
したがって図７９に示す演算回路７０４と同様のバス変
換操作を行なう。したがって、この場合、図７９に示す
メモリアレイの選択アレイブロックをそれぞれメモリモ
ジュールＭＯＤ♯０〜ＭＯＤ♯３に対応させることに、
同様のアドレスバス変換操作が実現される。

【０４４５】この図８８（Ａ）に示す構成および図８８
（Ｂ）に示す構成両者を組合せてもよい。またメモリモ
ジュールＭＯＤ♯０〜ＭＯＤ♯３の各々は、さらにこの
図７４から図７９に示す構成を備えていてもよい。これ
らの組合せにより、階層的なバス変換操作を行なうこと
ができ、データ転送をより柔軟に実現することができ
る。

【０４４６】図８９（Ａ）は、半導体記憶装置がバンク
構成のアレイブロックを備える場合の、内部データバス
の選択的接続態様を実現するための構成を示す図であ
る。図８９（Ａ）において、２つのアレイブロックＬＢ
♯ｉおよびＬＢ♯ａを示す。アレイブロックＬＢ♯ｉに
対し、下位バイトデータを転送するための下位ローカル
ＩＯバスＬＩＯＬと、上位バイトデータを転送するため
の上位ローカルＩＯバスＬＩＯＨが配置される。これら
のローカルＩＯバスＬＩＯＨおよびＬＩＯＬは、アレイ
ブロックＬＢ♯ｉの選択ワード線ＷＬに接続されるメモ
リセルＭＣと同時にデータの授受を行なう。このローカ
ルＩＯバスＬＩＯＨおよびＬＩＯＬは、アレイブロック
ＬＢ♯ｉに対してのみ設けられている。隣接アレイブロ
ックＬＢ♯ｊは、また図示しないローカルＩＯバスとデ
ータの授受を行なう。

【０４４７】このローカルＩＯバスＬＩＯＨおよびＬＩ
ＯＬは、バンク選択ゲートＢＳＧＨおよびＢＳＧＬを介
して内部データバスを構成するグローバルＩＯバスＧＩ
ＯＨおよびＧＩＯＬにそれぞれ接続される。グローバル
ＩＯバスＧＩＯＨは、上位バイトデータを転送し、グロ
ーバルＩＯバスＧＩＯＬは下位バイトデータを転送する
（通常動作モード時）。

【０４４８】このバンク選択ゲートＢＳＧＨおよびＢＳ
ＧＬは、それぞれバンク／バイト選択信号ＢＡＨａおよ
びＢＡＬａに応答して導通する。このバンク選択／バイ
ト指示信号ＢＡＨａは、バンク、すなわちアレイブロッ
ク指定情報および上位バイト（通常動作モード時）のバ
ス使用を示す情報両者を含む。バンク／バイト指定信号
ＢＡＬａは、バンク指定信号および下位バイト（通常動
作モード時）データバス使用情報両者を含む。このバン
ク指定／バイト指定信号ＢＡＨａおよびＢＡＬａは、後
に構成は説明するが、バンクアドレス信号のデコード結
果と、プロセサから与えられるバス使用情報のデコード
結果とに基づいて生成される。この図８９（Ａ）に示す
ようにアレイブロックそれぞれに設けられるローカルＩ
Ｏバスと、複数のアレイブロックに共通に設けられるグ
ローバルＩＯバスとの接続のためのバンク選択スイッチ
ＢＳＧＨおよびＢＳＧＬの導通制御信号にバンク指定情
報およびバス使用情報両者を含めることにより半導体記
憶装置内部で、接続態様切替時においても、正確に必要
とされるメモリセルへの動作モードに応じたアクセスを
実現することができる。

【０４４９】図８９（Ｂ）は、図８９（Ａ）に示すバン
ク／バイト指定信号発生部の構成を示す図である。図８
９（Ｂ）においては、ブロックデコーダＢＤがバンクア
ドレスと命令デコーダから与えられる上位バイト／下位
バイト使用情報Ｈ／Ｌを受けて、バンク／バイト指定情
報ＢＡＨａおよびＢＡＬａを生成する。このブロックデ
コーダＢＤは、各アレイブロックそれぞれに対応して設
けられていてもよく、また複数のアレイブロックに共通
に設けられ、選択アレイブロックに対してのみこのバン
ク／バイト指定情報ＢＡＨａおよびＢＡＬａが伝達され
る構成が用いられてもよい。ブロックデコーダＢＤへ与
えられるバンクアドレスは、先のアドレス変換を行なう
構成の場合、変換後のバンクアドレス（メモリブロック
指定アドレス）である。

【０４５０】以上のように、この発明の実施の形態１１
に従えば、内部データバスと外部データバスとの間の接
続態様を選択的に実現するように構成したために、外部
データバスをすべてバスから常時使用してデータ転送を
行なうことができ、効率的なデータ転送を実現すること
ができる。また、内部データバスをそれぞれ複数のアレ
イブロック対応に設け、これらのアレイブロック対応の
内部データバスを選択的に外部データバスに接続するこ
とにより、データのコピー操作および同一データの複数
プロセッサへの転送などを容易に実現することができ
る。

【０４５１】［実施の形態１２］図９０（Ａ）は、この
発明の実施の形態１２が適用される処理システムの構成
の一例を示す図である。図９０（Ａ）においては、表示
装置の表示画面ＤＰＬ上の、画素ＰＸが水平方向に配置
される走査線ＨＬ０〜ＨＬｎを示す。この水平方向に従
って配列される画素ＰＸが順次アクセスされた後、次の
走査線上の画素がアクセスされるいわゆるラスタスキャ
ン方式で画素ＰＸが順次アクセスされる（画像データ書
込時および読出時いずれにおいても）。この表示画面Ｄ
ＰＬ上の走査線ＨＬ０〜ＨＬｎの走査時、インターレー
ス方式の場合には、１本おきの走査線（たとえば偶数番
号の走査線）が順次アクセスされ、次いで残りの走査線
（たとえば奇数番号の走査線）が順次アクセスされる。
ノンインターレース方式の場合には、この表示画面ＤＰ
Ｌ上の走査線ＨＬ０〜ＨＬｎが順次アクセスされる。ノ
ンインターレース方式の場合には、画素データはフレー
ム単位で与えられ、インターレース方式の場合には、フ
ィールド単位で与えられる。すなわち、奇数フィールド
の走査線がすべて与えられた後に偶数フィールドの走査
線の画素データが与えられる。

【０４５２】画像データは大量の画像データである（通
常、表示画面ＤＰＬには、現在、動画像処理に用いられ
ているＭＰＥＧ規格において７２０列・５２０行の画素
ＰＸが配置される）。画素ＰＸは、通常４ビットで構成
される。これらのデータは、所定の順序で順次高速にア
クセスされる。通常、このような画像データを格納する
場合、走査線ＨＬを１つのページ（ワード線）に対応さ
せることが行なわれる。ページモードアクセスを用いて
画素データＰＸを順次アクセスすることができるためで
ある。同一バンク（アレイブロック）内のページが連続
してアクセスされる場合、このアレイブロックはページ
変更時一旦選択ワード線を非選択状態に駆動してから次
の新しいページに対するワード線を選択状態へ駆動する
必要がある。半導体記憶装置はダイナミック・ランダム
・アクセス・メモリを利用しており、選択ワード線のデ
ータはセンスアンプＳＡにラッチされているため、次の
ページ選択時においては、このセンスアンプにラッチさ
れたデータを一旦プリチャージ状態にリセットする必要
があるためである。このため、同一アレイブロック内で
ページ変更を行なった場合、アクセス時間が増加する。

【０４５３】そこで、図９０（Ｂ）に示すように、本実
施の形態１２においては、この順次アクセスされる走査
線に対応するページ（ワード線）は互いに異なる最下位
バンクに対応するアレイバンクに含まれるようにアドレ
ス変換を行なう。図９０（Ｂ）において、アレイバンク
（最下位バンク）ＡＢ♯１〜ＡＢ♯４が画像データ格納
領域として利用され、このアレイバンクＡＢ♯１〜ＡＢ
♯４が順次アクセスされる。これらのアレイバンクＡＢ
♯１〜ＡＢ♯４は、バンク構成を備えており、互いに独
立に活性／非活性化を行なうことができる。したがっ
て、アレイバンクＡＢ♯１におけるデータがアクセスさ
れている間に、次のアレイバンクＡＢ♯２のページ（ワ
ード線）を選択状態とすることができる。したがってペ
ージ変更は、アレイブロック変更であり、ＲＡＳプリチ
ャージ時間ｔＲＰは不要となり、高速アクセスが可能と
なる。

【０４５４】図９１は、この発明の実施の形態１２に従
う半導体記憶装置の要部の構成を概略的に示す図であ
る。図９１において、アレイブロック（最下位バンク）
ＡＢ♯１〜ＡＢ♯６と、これらのアレイバンクＡＢ♯１
〜ＡＢ♯６それぞれに対応して設けられるワード線活性
化回路ＷＡＣＡ〜ＷＡＣＦを代表的に示す。

【０４５５】ワード線活性化回路ＷＡＣＡ〜ＷＡＣＦ各
々は、ワード線活性化信号（最下位バンク指定情報を含
む）φＲＡＳに応答して活性化される。このワード線活
性化回路ＷＡＣＡ〜ＷＡＣＦは、またアドレスバッファ
回路を介して与えられるワード線選択アドレス（ページ
アドレス）をデコードし、このデコード結果に従って対
応のワード線（ページ）を選択状態へ駆動する信号を発
生する。この選択ワード線（ページ）を選択状態へ駆動
するために、アレイバンクＡＢ♯１〜ＡＢ♯６それぞれ
に対応してワード線ドライバＷＤＡ、ＷＤＢ、ＷＤＣ…
が設けられる。図９１において、各アレイバンクＡＢ♯
１〜ＡＢ♯３それぞれに対してワード線ＷＬＡ，ＷＬ
Ｂ，ＷＬＣを選択状態へ駆動するワード線ドライバＷＤ
Ａ，ＷＤＢ，ＷＤＣのみを代表的に示す。これらのアレ
イバンクＡＢ♯１〜ＡＢ♯６それぞれに対応して、セン
スアンプを活性状態へ駆動するセンスアンプドライバＳ
ＤＡ，ＳＤＢ，ＳＤＣ，…が設けられる。これらのセン
スアンプ帯♯Ａ，♯Ｂ，♯Ｃ，…は、対応のセンスアン
プドライバＳＤＡ，ＳＤＢ，ＳＤＣ，…から与えられる
センスアンプ活性化信号ＳＡＡ，ＳＡＢ，ＳＡＣ，…に
応答して活性状態とされる。

【０４５６】この図９１に示す構成において、ワード線
ＷＬＡ，ＷＬＢ，ＷＬＣは、図９０（Ａ）に示す順次連
続的にアクセスされる走査線に対応する（ノンインター
レース方式およびインターレース方式において走査線と
ワード線との対応関係は異なっても同じでもよい）。こ
の場合、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣは、外部から
のＣＰＵからの与えられるアドレスは、連続的に変化す
るページアドレスである。半導体記憶装置内部におい
て、この連続的に与えられるＣＰＵページアドレスは、
それぞれ異なるバンクの同じページ（ワード線）アドレ
スへ変換する。これにより、連続的にアクセスされる走
査線に対応するページ（ワード線）を互いに異なるバン
クにおいて非同期的に選択状態へ駆動することができ
る。

【０４５７】図９２は、この図９１に示す半導体記憶装
置のデータ読出動作を示す図である。以下、この図９１
および図９２を参照してデータ読出動作について説明す
る。まずアレイバンクＡＢ♯１が指定され、ワード線活
性化回路ＷＡＣＡが活性状態とされ、ワードドライバＷ
ＤＡを介してワード線ＷＬＡが選択状態とされる。これ
により、センスアンプ帯♯Ａのセンスノード（ビット線
に接続されるノード）の電位が中間電位のプリチャージ
状態から変化する。ついでセンスドライバＳＤＡからの
センスアンプ活性化信号ＳＡが活性状態とされ、このセ
ンスアンプ帯♯Ａの各センスノードの電位が選択メモリ
セルのデータに応じて変化しかつラッチされる。次い
で、所定の期間が経過すると、ページモードのコラムア
クセスが行なわれ、このワード線ＷＬＡ上に接続される
メモリセルのデータＱＡ１，ＱＡ２，ＱＡ３，ＱＡ４が
順次読出される。

【０４５８】このワード線ＷＬＡ上のメモリセルのデー
タＱＡ１〜ＱＡ４の読出動作と並行して、アレイバンク
ＡＢ♯２が指定され、このアレイバンクＡＢ♯２に含ま
れるワード線ＷＬＢがワード線活性化回路ＷＡＣＢを介
して選択されてワードドライバＷＤＢにより選択状態へ
駆動される。このワード線ＷＬＢの選択状態への駆動お
よびセンスアンプ帯ＳＡＢの活性化により、センスアン
プ帯♯Ｂのセンスノードの電位がプリチャージ状態から
変化し、メモリセルデータをラッチする。この状態で、
アレイブロックＡＢ♯１のワード線ＷＬＡ上の必要なメ
モリセルのデータがすべて読出されるまで待機する。次
いで、ワード線ＷＬＡ上のメモリセルデータのうち必要
なデータがすべて読出されると、アレイブロックＡＢ♯
２に対するページモードでのコラムアクセスが開始さ
れ、データＱＡ４に続いて、ワード線ＷＬＢ上のメモリ
セルのデータＱＢ１，ＱＢ２，…ＱＢ５が順次読出され
る。

【０４５９】このアレイブロックＡＢ♯１のワード線Ｗ
ＬＡおよびアレイブロックＡＢ♯２のワード線ＷＬＢを
互いに非同期的に選択状態へ駆動することにより、ＲＡ
Ｓプリチャージ時間およびＲＡＳアクセス時間ｔＲＡＣ
の待ち時間を必要とすることなく、連続的にワード線Ｗ
ＬＡ上のデータからワード線ＷＬＢ上のデータを読出す
ページ変更を行なうことができる。

【０４６０】このアレイバンクＡＢ♯１、ＡＢ♯２、Ａ
Ｂ♯３…それぞれにおいて、順次ワード線ＷＬＡ，ＷＬ
Ｂ，ＷＬＣを、互いに選択状態が重なる期間を有するよ
うに選択状態へ駆動する動作を、「非同期動作」と称
す。このように、アレイブロックが互いに独立に選択状
態へ駆動することのできる場合、各アレイブロックを非
同期的に選択状態へ駆動し、ページ変更が必要となる前
に、必要とされるワード線を選択状態へ駆動してセンス
アンプでメモリセルデータをラッチしておくことによ
り、高速でメモリセルデータを読出すことができる。特
に、連続的にアクセスされるページを異なるバンク（ア
レイブロック）に分散的に配置させることにより、この
アレイブロックの非同期動作を利用して、高速でデータ
の読出を行なうことができる。

【０４６１】図９３は、この半導体記憶装置へ与えられ
るアドレスの構成を示す図である。図９３に示すよう
に、プロセッサ（ＣＰＵ）から与えられるアドレスはバ
ンクを特定するバンクアドレス、バンク内のページ（ワ
ード線）を指定するページアドレス、およびこのページ
上のコラム（列）を指定するコラムアドレスを含む。バ
ンクアドレスは、図６１に示す構成においては、最上位
バンクから最下位バンクすべてを指定するアドレスを含
む。ページアドレスは、したがってこの最下位バンク
（アレイブロック）内のワード線を指定する。コラムア
ドレスが指定する列の数は、この１つのアレイブロック
から並列に読出されるデータビットの数に応じて決定さ
れる。

【０４６２】図９４は、アドレス変換部の構成を概略的
に示す図である。図９４において、アドレス変換部は、
ページアドレスを入力する入力バッファ７６０と、バン
クアドレス信号を入力する入力バッファ７６１と、入力
バッファ７６０から与えられるページアドレス信号の変
化を検出するＡＴＤ回路７６２と、命令デコーダ７６３
の制御のもとに活性化され、入力バッファ７６１から与
えられる下位バンクアドレスビットＢＡＤＬを初期値と
してプリセットし、かつＡＴＤ回路７６２からのアドレ
ス変化検出信号に従ってカウント動作を行なうプリセッ
トカウンタ７６４と、命令デコーダ７６３の制御のもと
に活性化され、入力バッファ７６０から与えられるペー
ジアドレスの下位ビットＰＡＤＬを初期値としてセット
し、かつプリセットカウンタ７６４からのカウントアッ
プ信号ＣＵＰに応答してカウント動作を行なうプリセッ
トカウンタ７６５と、命令デコーダ７６３の制御のもと
に、プリセットカウンタ７６４の出力するカウント値お
よび入力バッファ７６１から与えられる下位バンクアド
レス信号ビットＢＡＤＬの一方を選択するセレクタ７６
６と、命令デコーダ７６３の制御のもとにプリセットカ
ウンタ７６５の出力するカウント値および入力バッファ
７６０から与えられる下位ページアドレス信号ビットＰ
ＡＤＬの一方を選択するセレクタ７６７を含む。

【０４６３】命令デコーダ７６３は、プロセッサ（ＣＰ
Ｕ）から与えられる命令（大量のデータを連続してアク
セスすることを示す命令）が与えられると、セレクタ７
６６および７６７をそれぞれカウンタ７６４および７６
５の出力するカウント値を選択する状態に設定する。ま
た、命令デコーダ７６３は、この大量データ連続アクセ
ス命令が与えられると、カウンタ７６４および７６５
に、入力バッファ７６１および７６０から与えられるア
ドレス信号ビットＢＡＤＬおよびＰＡＤＬをそれぞれ初
期値としてセットさせると同時に、カウンタ７６０およ
び７６５を活性状態とする。

【０４６４】ＡＴＤ回路７６２は、入力バッファ７６０
から与えられる上位ページアドレス信号ビットＰＡＤＵ
および下位ページアドレス信号ビットＰＡＤＬの変化を
検出し、この変化検出信号をプリセットカウンタ７６４
へ与える。この命令デコーダ７６３は、連続データアク
セス時において、最初のバンクアドレス信号およびペー
ジアドレス信号が与えられて、次のバンクアドレスおよ
びページアドレスが与えられる前に、カウンタ７６４お
よび７６５およびセレクタ７６０および７６７を所定の
状態にセットするように構成されてもよい。またこれに
代えて、命令デコーダ７６３は、大量データアクセス時
において、最初のページアドレスおよびバンクアドレス
が与えられるとき、この最初のバンクアドレスおよびペ
ージアドレスが与えられて所定時間経過後にプリセット
カウンタ７６４および７６５ならびにセレクタ７６０お
よび７６７を、それぞれアドレス変換を行なうように制
御してもよい。いずれの構成が用いられてもよい。

【０４６５】通常動作時において、セレクタ７６６およ
び７６７は、入力バッファ７６１および７６０から与え
られるアドレス信号ビットＢＡＤＬおよびＰＡＤＬを選
択する。したがって通常動作時においては、外部から与
えられるバンクアドレス信号およびページアドレス信号
に従って内部のバンクおよびページアドレス選択が行な
われる。

【０４６６】一方、大量データアクセス時においては、
セレクタ７６６および７６７はカウンタ７６４および７
６５の出力するカウント値を選択する。最初に与えられ
たページアドレスおよびバンクアドレスに従って対応の
バンクおよびページが選択される。次いで、同じバンク
アドレスが与えられかつ異なるページアドレスが与えら
れるとき、ＡＴＤ回路７６２の出力信号が、アドレス変
化を示す活性状態とされ、プリセットカウンタ７６４が
カウント動作を行ない、この最初にセットされたバンク
アドレスの下位アドレス信号ビットＢＡＤＬの値を１増
分する。したがって、外部のバンクアドレスが同じであ
っても、内部のバンクアドレスは隣接バンクを指定する
ことになる。このプリセットカウンタ７６４は、ＡＴＤ
回路７６２からのアドレス変化検出信号の活性化時カウ
ント動作を行なう。異なるページアドレスが順次与えら
れるときに、プリセットカウンタ７６４がカウント動作
を行ない、順次隣接するバンクが指定される。このと
き、プリセットカウンタ７６５はまだプリセットカウン
タ７６４からのカウントアップ信号ＣＵＰは非活性状態
であり、その初期値を維持している。したがって連続す
る異なるバンクにおいて同じページが順次選択状態とさ
れる。

【０４６７】この大量データアクセスに対して割当てら
れたバンクが順次選択状態とされると、プリセットカウ
ンタ７６４からのカウントアップ信号ＣＵＰが活性状態
とされ、プリセットカウンタ７６５がカウント値を１増
分する。これにより、先頭ページアドレス信号ＰＡＤＬ
の値が１増分される。したがって次のサイクルにおいて
は、最初のアレイブロック（バンク）に戻り、次のペー
ジが指定される。

【０４６８】図９５（Ａ）は、この図９４に示すアドレ
ス変換部の動作を具体的に説明する図である。図９５
（Ａ）においては、バンクアドレスが４ビットにより構
成され、かつまたページアドレスが４ビットで構成され
る場合が一例として示される。大量データアクセスのた
めに４つのバンクが使用される。また、プリセットカウ
ンタ７６４およびプリセットカウンタ７６５はそれぞれ
２ビットのカウンタである。

【０４６９】いま、ＣＰＵまたはプロセッサから与えら
れるバンクアドレスは００００であり、同じバンクを指
定する。ページアドレスが順次１増分される。最初のサ
イクルにおいては、カウンタはその初期値を出力するた
め、外部から与えられるバンクアドレスおよびページア
ドレスが内部バンクアドレスおよび内部ページアドレス
として出力される。

【０４７０】次のサイクルにおいては、ページアドレス
が１増分されると、ＡＴＤ回路７６２の出力する変化検
出信号に従って、プリセットカウンタ７６４のカウント
値が１増分され、バンクアドレスが１増分される。した
がって、バンク０００１が指定される。このとき、ペー
ジアドレスは変化せず、００００を維持する。

【０４７１】次のサイクルにおいて、再びページアドレ
スが１増分されると、またバンクアドレスが１増分さ
れ、バンク００１０が指定される。この状態において
も、ページアドレスは変化せず初期値００００を維持す
る。

【０４７２】さらに次のサイクルにおいて、ページアド
レスが１増分されると、同様にバンクアドレスが再び１
増分され、バンク００１０が指定される。この状態にお
いて、ページアドレスは変化せず初期値を維持する。

【０４７３】再びページアドレスが１増分され、ページ
０１００が指定されると、プリセットカウンタ７６４は
２ビットカウンタであり、そのカウント値は初期値へ戻
る。したがってバンク００００が指定される。このと
き、プリセットカウンタ７６４からのカウントアップ信
号ＣＵＰに従ってプリセットカウンタ７６５がカウント
を行ない、ページアドレスが１増分され、ページ０００
１が指定される。

【０４７４】したがって、図９５（Ｂ）に示すように、
外部からのＣＰＵ（またはプロセッサ）アドレスが、バ
ンク００００を指定し、そのバンク００００内において
ページ００００から順次連続するページを指定する場
合、変換後においては、バンク００００，０００１，０
０１０，００１１においてページ００００が順次指定さ
れる。バンク００１０において、ページ００００が選択
状態とされた後には、再びもとのバンク００００におい
て次のページ０００１が指定される。したがって各バン
クにおいて、４サイクルごとに順次次のページが選択状
態とされる。これにより、ページモードアクセスにおい
て、各バンクを非同期的に選択状態としてデータアクセ
スを行なうことができる。

【０４７５】なお、上述の説明において、ページが１ず
つ増分されている。しかしながら、用いられる画像デー
タのインターレースおよびノンインターレース方式およ
びフレーム／フィールド形式に従ってこの変換態様は適
宜修正されればよい。また、用いられるバンクの数は任
意であり、最小２つであればよい。

【０４７６】さらに、上述の説明においては、画像デー
タを説明しているが、ＣＰＵ（またはプロセッサ）がバ
ーストモードでアクセスを行なう演算データの場合であ
っても、バーストモードで転送が行なわれるデータ領域
を予め複数のバンク領域に分散させておくことにより、
同様ページモードで高速でデータを転送することができ
る。

【０４７７】図９６は、この半導体記憶装置内における
大量データアクセスに用いられるアドレス領域を示す図
である。図９６において、上位バンクＢ♯Ａ〜Ｂ♯Ｄが
配置され、各バンクＢ♯Ａ〜Ｂ♯Ｄにおいて、中位バン
クが配置される。この中位バンクにおいて、斜線で示す
領域が高速データアクセスに用いられる専用領域として
利用される。したがって、中位バンク単位では、他の用
途のために別の中位バンクが選択状態とされていても、
この選択状態とされた中位バンクのデータとの衝突を伴
うことなく、この専用領域を用いて高速データアクセス
を実現することができる。

【０４７８】また上述の説明において、ＣＰＵが指定す
るバンクアドレスを初期値として順次隣接バンクを選択
している。隣接バンクではなく、１つおきのバンクが指
定されるようにバンクアドレスの変換が行なわれるよう
に構成されてもよい。この場合、半導体記憶装置がシェ
アードセンスアンプ構成を有し、各アレイブロックがバ
ンクの場合において、センスアンプの活性／非活性制御
を行なうことなく、順次高速で各アレイブロックを選択
状態とすることができる（センスアンプを共有するアレ
イブロックは同時に選択状態とされない）。

【０４７９】また、プリセットカウンタ７６４および７
６５は、この入力バッファ７６１および７６０から与え
られるアドレス信号ビットを初期値としてプリセットす
るのではなく、命令デコーダ７６３の制御のもとに予め
割当てられたアドレス領域内にこのＣＰＵが要求する大
量データアクセスのための領域が設定されていてもよ
い。すなわち、図９６において、斜線で示す領域は、常
に高速データアクセス領域として専用に用い、各処理用
途においてそのアドレス領域が変換されず常時固定とさ
れる構成が用いられてもよい。

【０４８０】さらに、上述の説明において、半導体記憶
装置内部でアドレス変換を行なっている。しかしなが
ら、図７０に示すように、半導体記憶装置が、モジュー
ル単位で構成されている場合においては、これらのモジ
ュールに対し共通にアドレス変換部を設けておくことに
より、最小２つのモジュールを用いて交互にページを割
当ててアクセスすることができる（この場合、用いられ
るモジュールは、他の用途においてのデータアクセスの
ために選択状態とされていないことが必要とされる）。

【０４８１】以上のように、この発明の実施の形態１２
に従えば、高速データアクセス時において、連続してア
クセスされるページを異なるバンクへ分散させるように
アドレス変換を行なっているため、ページモードを用い
て各アレイブロックを非同期的に選択状態へ駆動してア
クセスすることができ、ＲＡＳプリチャージ時間および
ＲＡＳアクセス時間がページ変更時不要となり、高速ア
クセスが可能となる。

【０４８２】なお、図９４に示す構成において、プリセ
ットカウンタ７６４および７６５は、それぞれバンクア
ドレス信号ビットおよびページアドレス信号ビットの全
ビットが初期値としてセットされ、それぞれ所定のシー
ケンスでカウント動作を行なうように構成されてもよ
い。この場合、連続的なバンク／ページがアクセスされ
るのではなく、特定の所定のシーケンスに従ってバンク
およびページが選択状態とされる。この場合において
も、ＣＰＵアドレス空間において連続するページが異な
るバンクに分散的に配置されるため、同様の効果を得る
ことができる。

【０４８３】

【発明の効果】以上のように、この発明に従えば、複数
のアレイブロックそれぞれを互いに独立に駆動可能とし
たため、複数のワード線を同時に選択状態とすることが
でき、高速アクセスを実現する半導体記憶装置を得るこ
とができる。

【０４８４】すなわち、請求項１に係る発明に従えば、
記録共通内部データバス線に接続される複数のアレイブ
ロックに対し、転送指示信号と転送アドレス信号とに従
ってメモリセルデータを、この転送アドレス信号が指定
するアレイブロックへ転送する用に構成しているため、
装置外部へ一旦読出すことなくアレイブロック間でデー
タ転送を高速で行なうことができる。

【０４８５】請求項２に係る半導体記憶装置に従えば、
転送アレイブロックにおいて、データが転送されたと
き、センスアンプを活性化するように構成しているた
め、転送アレイブロックにおいて、転送されたメモリセ
ルデータをラッチし保持することができ、この転送デー
タを元のメモリセルへアクセスすることなく再利用する
ことができ、高速アクセスが可能となる。さらに、元の
メモリセルデータが加工されてその内容が変化している
場合においても、この後のメモリセルデータの加工前の
データを容易に再利用することができ、元のデータと加
工後のデータの比較、元のデータと加工後のデータの乗
算および元のメモリセルのデータとさまざまなデータと
の演算を容易に行なうことができ、種々の演算を複雑な
回路構成を用いることなく実現することができる。

【０４８６】請求項３に係る半導体記憶装置に従えば、
アレイブロックそれぞれに設けられたローカルＩ／Ｏバ
スと共通データバスを介してアレイブロック間でのデー
タ転送を行なっているため、アレイブロック間でのデー
タ転送に余分のデータ転送経路を設ける必要がなく、配
線占有面積を増加させることなくアレイブロック間のデ
ータ転送を実現することができる。

【０４８７】請求項４に係る半導体記憶装置に従えば、
転送アレイブロックにおいてセンスアンプ活性化の前に
転送アドレス信号に従って対応のワード線を選択状態と
するように構成しているため、転送アレイブロックへ転
送されたメモリセルデータの転送アレイブロックの対応
のメモリセルへ書込むことができ、メモリセルデータの
コピーなどの処理を高速で行なうことができる。

【０４８８】請求項５に係る半導体記憶装置に従えば、
転送アレイブロックにおいてはワード線は非選択状態を
保持し、センスアンプのみを活性状態としているため、
このアレイブロックの記憶するメモリセルデータに何ら
悪影響を及ぼすことなく転送アレイブロックのセンスア
ンプを擬似的なキャッシュとして利用することができ、
高速アクセスが可能な半導体記憶装置を実現することが
できる。

【０４８９】請求項６に係る半導体記憶装置に従えば、
アレイブロック間のデータ転送時に転送アレイブロック
のビット線対とセンスアンプとを切離すように構成して
いるため、転送アレイブロックのセンスアンプのセンス
ノードの寄生容量を小さくすることができ、転送アレイ
ブロックのセンスアンプのセンスノードの電位を容易に
転送メモリセルデータに応じて変化させることができ、
確実にセンスアンプによる転送メモリセルデータの検
知、増幅およびラッチを行なうことができ、正確なメモ
リセルデータのアレイブロック間転送を実現することが
できる。

【０４９０】請求項７に係る半導体記憶装置に従えば、
共通データ線に設けられたリードドライバで増幅された
データを再びライトドライバを介して内部共通データバ
スへ転送するように構成しているため、転送アレイブロ
ックのセンスアンプの活性／非活性化にかかわらず確実
に転送アレイブロックの対応のセンスアンプへ転送メモ
リセルデータを転送してラッチさせることができる。

【０４９１】請求項８に係る半導体記憶装置に従えば、
転送アレイブロックの対応のセンスアンプと共通データ
バスとの接続の確立の後センスアンプを活性化するよう
に構成しているため、非活性状態のセンスアンプのセン
スノードの電位を共通データバス線上の電位において確
実に変化させることができ、大きな駆動力を有するドラ
イバを用いることなく対応の転送アレイブロックの対応
のセンスアンプのセンスノード電位を転送メモリセルデ
ータに応じて変化させることができ、確実にメモリセル
データの転送を行なうことができる。

【０４９２】請求項９に係る半導体記憶装置に従えば、
転送アレイブロックのセンスアンプの活性化の後、ライ
トドライバを活性化して対応のセンスアンプへ転送メモ
リセルデータを書込むように構成しているため、新たな
データ転送用ドライバを用いることなく確実に転送メモ
リセルデータを転送アレイブロックの対応のセンスアン
プへ転送してそこにラッチさせることができる。

【０４９３】請求項１０に係る半導体記憶装置に従え
ば、センスアンプ活性化信号の非活性化から活性化への
移行時および活性化から非活性化への移行時に、センス
アンプ活性化信号線を容量に選択的に結合するように構
成しているため、センスアンプ活性化信号線の電荷を保
存して再利用することができ、応じてセンスアンプ駆動
のために消費される電流を低減することができる。

【０４９４】請求項１１に係る半導体記憶装置に従え
ば、転送指示命令が与えられたとき、隣接アレイブロッ
ク間のビット線対を接続するように構成しているため、
高速で１行のメモリセルのデータを隣接アレイブロック
へ転送することができ、データのコピーまた塗り潰しな
どの画像処理を高速で行なうことができる。

【０４９５】請求項１２に係る半導体記憶装置に従え
ば、センスアンプがデータ保持状態においてこのアレイ
ブロックのリフレッシュを行なう場合、センスアンプの
保持データを隣接アレイブロックのビット線対に転送し
た後リフレッシュを行なうように構成しているため、セ
ンスアンプが保持するデータ（キャッシュデータ）が破
壊されることなくこのアレイブロックのリフレッシュを
行なうことができる。また、単に隣接アレイブロックへ
はセンスアンプの保持データを転送しているだけであ
り、電荷の移動が生じるだけであり、何らこの転送のた
めに不必要な電流が消費されることはない。

【０４９６】請求項１３に係る半導体記憶装置に従え
ば、データ保持指示信号に応答して転送アレデータブロ
ックのセンスアンプを活性状態に維持するように構成し
ているため、転送アレイブロックのセンスアンプをキャ
ッシュとして利用することができる。またこのデータ保
持指示信号に従って各選択アレイブロックにおけるセン
スアンプも活性状態を維持しており、複数のセンスアレ
イブロックのセンスアンプをキャッシュとして利用する
ことができ、キャッシュデータ量を多くすることがで
き、キャッシュヒット率が高くされた高速アクセス可能
な半導体記憶装置を得ることができる。

【０４９７】請求項１４に係る半導体記憶装置に従え
ば、センスアンプが活性状態とされてデータ保持状態に
あるときにリフレッシュ指示が与えられた場合には、隣
接アレイブロックとセンスアンプのセンスノードとを接
続するように構成しているため、センスアンプが保持し
たデータの破壊を伴なうことなくこのアレイブロックの
リフレッシュを行なうことができる。

【０４９８】請求項１５に係る半導体記憶装置に従え
ば、外部から周期的に与えられるクロック信号に同期し
て行および列アドレス信号を取込むように構成している
ため、行選択系回路および列選択系回路を互いに独立に
駆動することができ、複数のアレイブロックを重複的に
または互いに独立に活性状態とすることができ、容易に
データ転送を行なうことができる。

【０４９９】請求項１６に係る半導体記憶装置に従え
ば、アレイブロック各々に対応して、対応のアレイブロ
ックがアドレス指定されたときに与えられたアドレス信
号をラッチするアドレスラッチを配置するように構成し
たため、各アレイブロックを互いに独立にアドレス指定
を行なうことができ、異なるアレイブロック間の異なる
行の間のデータ転送を容易に実現することができる。

【０５００】請求項１７に係る半導体記憶装置に従え
ば、この半導体記憶装置の内部動作を指定する制御信号
も外部からの周期的に与えられるクロック信号に同期し
て取込むように構成しているために、信号取込タイミン
グ、内部動作開始タイミングについて信号のスキューを
考慮する必要がなく、これらのタイミングの確立が容易
となる。またクロック信号に同期して制御信号を与える
構成により、各クロックサイクルごとに個々のアレイブ
ロックに対しアクセス動作を指定することも可能とな
る。

【０５０１】請求項１８に係る半導体記憶装置に従え
ば、各アレイブロックの活性化期間はチップイネーブル
信号に従って所定期間に設定されているため、各アレイ
ブロックの活性化を重複して行なう際のアレイブロック
活性化の制御が容易となる。また１つのアレイブロック
の活性化／非活性化が他のアレイブロックの活性／非活
性に何ら悪影響を及ぼすことがなく、アレイブロックそ
れぞれを互いに独立に駆動することができる。

【０５０２】請求項１９に係る半導体記憶装置に従え
ば、メモリセルデータが転送アレイブロックに転送され
た場合には、元のメモリセルデータ一を示すアドレス信
号と対応の転送アドレス信号とをリンクして格納し、外
部アドレス信号と格納アドレス信号の一致／不一致に従
って外部アドレス信号および転送アドレス信号の一方を
選択するように構成しているために、格納アドレス信号
と外部アドレス信号の一致時には転送アドレス信号を選
択することにより、外部アドレス信号が指定するアレイ
ブロックにおいてワード線を選択する必要がなく、転送
アレイブロックのセンスアンプをキャッシュとして利用
することが可能となり、応じて高速アクセスが可能とな
る。

【０５０３】請求項２０に係る半導体記憶装置に従え
ば、アドレス指定されたメモリセルのデータを装置外部
へ読出すように構成しているため、内部転送と並行して
データの読出しを行なうことができ、キャッシュとして
利用する場合のキャッシュミス時において、キャッシュ
データの転送完了を待つ必要がなく、高速アクセスが可
能となり、キャッシュミス時のペナルティが少ない半導
体記憶装置を実現することができる。

【０５０４】請求項２１に係る半導体記憶装置に従え
ば、センスアンプの非活性化から活性化への移行時およ
びセンスアンプの活性化から非活性化への移行時に所定
期間センスアンプ活性化信号線と容量とを結合するよう
に構成しているため、センスアンプ活性化信号線の充放
電電荷を再利用することができ、センスアンプ駆動のた
めに消費される電流を低減することができる。

【０５０５】請求項２２−２３の発明に従えば、センス
アンプ活性化信号線とキャパシタとを所定期間のみ接続
しており、センスアンプ活性化信号線を電源電位供給源
または接地ノードを介してキャパシタへ接続することが
なく、消費電流が低減される。

【０５０６】請求項２４の発明に従えば、キャパシタは
ワード線シャント領域に設けられておりキャパシタによ
る面積増加は防止される。

【０５０７】請求項２５に係る発明に従えば、複数のメ
モリブロックの１つを指定するアドレス信号を受け、こ
の指定された１つのメモリブロックと異なる別のメモリ
ブロックを指定するアドレス信号に変換して内部アドレ
スとして出力して別のアレイブロックへアクセスするよ
うに構成しているため、ページ変更時において、別々の
アレイブロックへアクセスすることができ、高速アクセ
スが可能となり、また１つのアレイブロックが不良ブロ
ックの場合、通常の不良救済冗長回路における不良ブロ
ックを非選択状態へ駆動する構成が不要となり、このた
め不良ブロック指定時においても高速で正常アレイブロ
ックをアクセスすることができる。

【０５０８】請求項２６に係る発明に従えば、複数のメ
モリブロック各々は互いに独立選択／非選択状態へ駆動
可能であり、同時に複数のメモリブロックを選択状態へ
駆動して順次アクセスすることができ、高速データ転送
が可能となる。

【０５０９】請求項２７に係る発明に従えば、アドレス
信号変換は所定の演算処理で行なっているため、このア
ドレス変換態様を処理内容に応じて柔軟に変更すること
ができ、配線などを用いて固定的にアドレス変換態様が
決定されることがなく、柔軟に必要とされるアドレス変
換態様を処理用途に応じて設定することができる。

【０５１０】請求項２８に係る発明に従えば、動作モー
ド指定信号をこのアドレス変換手段により生成されたア
ドレス信号に従ってそのメモリブロックへ伝達するよう
に構成しているため、この動作モード指定信号を各アレ
イブロックに設けられたブロックデコーダで論理処理す
る必要がなく、このブロックデコーダが各メモリブロッ
クに共通に設けることができ、回路占有面積が低減さ
れ、またデコードされた動作モード指定信号が各メモリ
ブロックへ伝達されるため、この動作モード指定信号を
伝達する信号線の負荷が各対応のメモリブロックの回路
のみとなって軽減され、高速で信号を伝搬することがで
きる。

【０５１１】請求項２９に係る発明に従えば、特定のア
ドレスが指定されたときにアドレス変換を行なうように
構成しているため、この特定のアドレス領域が不良メモ
リブロックの場合、容易に不良メモリブロックへのアク
セスを禁止して正常メモリブロックへのアクセスを行な
うことができ、高速アクセスが可能となる（通常の冗長
プログラム回路を用いる場合、不良メモリブロックを非
選択状態へ駆動する回路部分が必要とされ、この回路部
分が本発明においては不要となるため）。

【０５１２】請求項３０に係る発明に従えば、変換すべ
きアドレスと各対応の変換後のアドレスとを格納し、こ
の変換すべきアドレスが指定されたときに、変換先のア
ドレスを読出して変換先メモリブロックをアクセスして
いるため、容易に複雑な演算処理を行なうことなく変換
先アドレスを生成してアクセスすることができる。

【０５１３】また複数の変換すべきアドレスを格納し、
それぞれ大量に変換先アドレスを格納することにより、
処理状況に応じて、変換先アドレスを決定することがで
き、実効的に、１つのメモリブロックの記憶領域を拡張
することができ、１つの処理に割当てられるアドレス領
域を実効的に拡張することができる。

【０５１４】請求項３１に係る発明に従えば、この変換
アドレスで指定されるメモリブロックが不良メモリブロ
ックであり、このアドレス変換により、冗長プログラム
回路などを用いることなく、容易かつ高速で不良メモリ
ブロックを正常メモリブロックで置換してアクセスする
ことができる。

【０５１５】請求項３２に係る発明に従えば、各メモリ
ブロックに対応して、各対応のメモリブロックの良／不
良を示すフラグを格納する複数のレジスタを設け、これ
ら複数のレジスタを直列に接続して、シフトレジスタを
構成しているため、各不良メモリブロックの良／不良を
容易に識別して、各メモリブロックの良／不良に応じ
て、容易に不良メモリブロックを識別して、アドレス変
換を行なうべきアドレスおよび変換先のアドレスを設定
することができる。

【０５１６】請求項３３に係る発明に従えば、内部デー
タバスと外部データバス線との接続を処理状況に応じて
変更可能としているため、常時、外部データバスを利用
してデータ転送を行なうことができ、バスのデータ転送
効率を改善することができる。また、内部データと外部
データバスとの接続態様を変更することにより、データ
の二重書込などおよび同一データの複数プロセッサへの
転送などを容易に実現することができ、処理システムの
操作性能が改善される。

【０５１７】請求項３４に係る発明に従えば、このバス
幅を変更しているため、処理用途に応じて、非利用のバ
スを用いて、外部のプロセッサ間でのデータ転送または
空き状態のバス線を用いてメモリブロックと外部とのプ
ロセッサ（機能モジュール）との間でデータ転送を行な
うことができ、データ転送効率を改善することができ
る。

【０５１８】請求項３５に係る発明に従えば、所定の数
のバス線を外部データバスの所定数のバス線を接続して
いるので、複数のメモリブロックと複数の外部プロセッ
サ（機能モジュール）の間でデータ伝送を行なうことが
できる。

【０５１９】請求項３６に係る発明に従えば、外部デー
タバスの所定数のバス線を内部データバス線の複数のグ
ループ各々に同時に結合しているため、複数のメモリセ
ルグループへ同時に同じデータを書込むことができ、デ
ータのバックアップを容易に実現することができる。

【０５２０】請求項３７に係る発明に従えば、内部デー
タバスのバス線グループと外部データバスのバス線グル
ープの接続態様を動作モードに応じて切換えているた
め、ＥＣＣ（エラーチェックテスト用）処理において、
パリティビットを異なるメモリセルデータビットに応じ
て形成して、読出されたデータが正常であるか否かを確
実に識別することができ、信頼性の高いデータ処理シス
テムを実現することができる。

【０５２１】請求項３８に係る発明に従えば、バス／ア
ドレスの変換態様はプログラマブルに変更可能としてい
るため、処理の用途に応じて変換態様を設定することが
でき、汎用性の高い半導体記憶装置を実現することがで
きる。

【０５２２】請求項３９に係る発明に従えば、動作モー
ドに応じて、プログラマブル格納手段の変換態様を規定
する情報を変更しているため、動作モードに応じて複数
の変換態様のうちの１つを選択して実行することがで
き、容易に処理用途に応じて変換態様を選択することが
でき、処理状況に応じて変換態様を設定することがで
き、アドレス領域／バス接続を柔軟に設定することがで
きる。

【０５２３】請求項４０に係る発明に従えば、複数のメ
モリブロックを互いに非同期に活性／非活性状態へ駆動
しているため、ページモードにおいて複数のメモリブロ
ックを同時に選択状態へ駆動した後、順次アクセスする
ことにより、ページモードを用いて連続的にノーウェイ
トでアクセスすることができる。

【０５２４】請求項４１に係るる発明に従えば、メモリ
ブロックの各々が、複数のサブアレイを含むメモリモジ
ュールであり、このサブアレイ各々が互いに独立に活性
／非活性への駆動が可能であり、半導体記憶装置が複数
のモジュールで構成される場合においても、容易にアド
レス変換およびバス変換を実現することができる。

【０５２５】請求項４２に係る発明に従えば、サブアレ
イ各々に対し、良／不良を格納するレジスタを受け、こ
れらのレジスタをシフトレジスタを構成して外部で読出
して、各サブアレイの良／不良に従って変換すべきアド
レスおよび変換先アドレスを設定しているため、モジュ
ール構成においても、容易に不良サブアレイを識別し
て、正常サブアレイへのアクセスによる不良サブアレイ
の救済が可能となり、高速アクセスが可能となる。

【０５２６】請求項４３に係る発明に従えば、連続して
与えられるメモリブロック指定信号は異なるメモリブロ
ックを指定するように変換しているため、バーストモー
ドにおいて大量のデータが連続アクセスされる場合、各
メモリブロックへ順次アクセスすることかでき、ＲＡＳ
プリチャージ時間が不要となり、高速アクセスが可能と
なる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置のアレイブロック
の内部構成をより詳細に示す図である。

【図３】 この発明の実施の形態１の半導体記憶装置の
動作を示す信号波形図である。

【図４】 この発明の実施の形態１に従う半導体記憶装
置のアレイブロック内部の信号波形を示す図である。

【図５】 この発明の実施の形態１に従う半導体記憶装
置の変更例の動作を示す信号波形を示す図である。

【図６】 図１に示すアレイ活性制御回路の構成を示す
図である。

【図７】 図６に示すブロックデコーダの構成および動
作を示す図である。

【図８】 図６に示すイコライズ／プリチャージ制御回
路およびワード線駆動制御回路の構成および動作を示す
図である。

【図９】 図６に示すセンスアンプ制御回路の構成を示
す図である。

【図１０】 図１に示すＸデコーダそれぞれに対応して
設けられるアドレスラッチの構成を示す図である。

【図１１】 図９および図１０に示す回路の動作を示す
信号波形図である。

【図１２】 図１に示すＸデコーダの構成を示す図であ
る。

【図１３】 この発明の実施の形態１に従う半導体記憶
装置の第１の変更例の構成を示す図である。

【図１４】 図１３に示すローレベルＩ／Ｏバスとリー
ド／ライトドライバの構成を示す図である。

【図１５】 この発明の実施の形態１に従う半導体記憶
装置の第２の変更例のアレイブロックの１列の構成を示
す図である。

【図１６】 この発明の実施の形態２に従う半導体記憶
装置の動作を示す信号波形を示す図である。

【図１７】 この発明の実施の形態２における半導体記
憶装置の内部動作をより詳細に示す信号波形を示す図で
ある。

【図１８】 この発明の実施の形態２における半導体記
憶装置のデータ転送動作を説明するための図である。

【図１９】 この発明の実施の形態２に従う半導体記憶
装置の動作を示す信号波形図である。

【図２０】 この発明の実施の形態２の動作をより詳細
に示す信号波形図である。

【図２１】 この発明の実施の形態２に従う半導体記憶
装置のデータ転送動作を説明するための図である。

【図２２】 この発明の実施の形態２に従う半導体記憶
装置の動作を示す信号波形図である。

【図２３】 この発明の実施の形態２に従う半導体記憶
装置の動作をより詳細に示す内部信号の波形図である。

【図２４】 この発明の実施の形態２を実現するための
制御部の構成を示す図である。

【図２５】 図２４に示す転送制御回路の構成を概略的
に示す図である。

【図２６】 図２４に示すイコライズ／プリチャージ制
御回路の構成を示す図である。

【図２７】 図２６に示すイコライズ／プリチャージ制
御回路の動作を示す信号波形図である。

【図２８】 図２４に示すセンスアンプ制御回路の構成
を示す図である。

【図２９】 図２８に示すセンスアンプ制御回路の動作
を示す信号波形図である。

【図３０】 この発明の実施の形態３に従う半導体記憶
装置のアドレス入力部の構成を示す図である。

【図３１】 図３０に示すアドレス入力部の動作を示す
信号波形図である。

【図３２】 図３０に示すマッピングメモリおよびアド
レス変換回路の構成をより詳細に示す図である。

【図３３】 この発明の実施の形態４に従う半導体記憶
装置の動作を示す信号波形図である。

【図３４】 図３３に示す動作を実現するための制御部
の構成を示す図である。

【図３５】 この発明の実施の形態４における通常動作
時の信号波形を示す図である。

【図３６】 この発明の実施の形態４におけるデータ保
持時の転送／書込動作を示す波形図である。

【図３７】 図３４に示すイコライズ／プリチャージ制
御回路の構成および動作波形を示す図である。

【図３８】 図３４に示すワード線駆動制御回路の構成
および動作波形を示す図である。

【図３９】 この発明の実施の形態５に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。

【図４０】 図３９に示すアレイブロックの構成をより
具体的に示す図である。

【図４１】 図３９に示す半導体記憶装置の動作を示す
信号波形図である。

【図４２】 図４１に示す動作波形図のより詳細な内部
信号の波形を示す図である。

【図４３】 この発明の実施の形態５において用いられ
る制御部の構成を概略的に示す図である。

【図４４】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を示す図である。

【図４５】 図４４に示す半導体記憶装置の動作を示す
信号波形図である。

【図４６】 この発明の実施の形態６の半導体記憶装置
の制御部の構成を示す図である。

【図４７】 図４４に示すセンスアンプ活性化信号Ｖｎ
に結合されるキャパシタの構成を示す図である。

【図４８】 図４４に示すセンスアンプ活性化信号Ｖｐ
に結合されるキャパシタの構成を示す図である。

【図４９】 この発明の実施の形態６に従う半導体記憶
装置のキャパシタの接続を全体を概略的に示す図であ
る。

【図５０】 この発明の実施の形態６において用いられ
るキャパシタの配置位置を示す図である。

【図５１】 この発明の実施の形態６の変更例の動作を
示す波形図である。

【図５２】 この発明の実施の形態７に従う半導体記憶
装置の動作を示す信号波形図である。

【図５３】 この発明の実施の形態７に従う半導体記憶
装置の制御部の構成を示す図である。

【図５４】 この発明の実施の形態８に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図５５】 （Ａ）は、図５４に示す入力変換部の構成
を示し、（Ｂ）および（Ｃ）はこの入力変換部の動作を
示す図である。

【図５６】 この発明の実施の形態８に従う半導体記憶
装置の動作を示す波形図である。

【図５７】 図５５（Ａ）に示す入替回路の構成の一例
を示す図である。

【図５８】 図５５（Ａ）に示す一致検出回路の構成の
一例を示す図である。

【図５９】 図５５（Ａ）に示す反転回路の構成を概略
的に示す図である。

【図６０】 図５４に示す入力変換部の変更例の構成を
示す図である。

【図６１】 この発明の実施の形態８に従う半導体記憶
装置の変更例のアレイ部の構成を示す図である。

【図６２】 図６１に示すメモリアレイ部のアドレス割
当てを示す図である。

【図６３】 図６１に示すメモリアレイのアドレス変換
操作を示す図である。

【図６４】 図６３に示すアドレス変換を実現するアド
レス変換部の構成を概略的に示す図である。

【図６５】 図６４に示すアドレス変換部の操作を説明
するための図である。

【図６６】 この発明の実施の形態８の変更例における
変換アドレスを発生するための構成を示す図である。

【図６７】 この発明の実施の形態８の変更例における
不良メモリブロックに対する処置の一例を示す図であ
る。

【図６８】 この発明の実施の形態８に従う入力変換部
のさらに他の構成を示す図である。

【図６９】 （Ａ）ないし（Ｃ）は、図６８に示すアド
レス入力変換部の処理操作態様を示す図である。

【図７０】 この発明の実施の形態９に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図７１】 図７０に示す半導体記憶装置の不良メモリ
ブロック（アレイブロック）識別のための構成を示す図
である。

【図７２】 図７１に示す半導体記憶装置の変換演算部
の構成をより詳細に示す図である。

【図７３】 この発明の実施の形態１０に従う半導体記
憶装置の要部の構成を概略的に示す図である。

【図７４】 図７３に示す変換演算部の構成を概略的に
示す図である。

【図７５】 この発明の実施の形態１１に従う半導体記
憶装置の要部の構成を概略的に示す図である。

【図７６】 図７５におけるバス変換演算部のバス変換
態様の一例を示す図である。

【図７７】 この発明の実施の形態１１に従う半導体記
憶装置を用いる処理システムの構成の一例を示す図であ
る。

【図７８】 図７７に示す変換演算部の構成の一例を示
す図である。

【図７９】 この発明の実施の形態１１に従う半導体記
憶装置の変更例の構成を示す図である。

【図８０】 図７９に示す半導体記憶装置の外部バスと
内部データバスとの接続態様を示す図である。

【図８１】 図７９に示す半導体記憶装置の内部データ
バスと外部データバスとの接続態様を示す図である。

【図８２】 図７９に示す半導体記憶装置の内部データ
バスと外部データバスとの接続態様を示す図である。

【図８３】 図７９に示す半導体記憶装置の内部データ
バスと外部データバスとの接続態様を示す図である。

【図８４】 図７９に示す半導体記憶装置の内部データ
バスと外部データバスとの接続態様を示す図である。

【図８５】 図７９に示す半導体記憶装置の内部データ
バスと外部データバスとの接続態様を示す図である。

【図８６】 図７９に示す半導体記憶装置を用いる処理
システムの構成の一例を示す図である。

【図８７】 図７９に示す演算回路の構成の一例を示す
図である。

【図８８】 この発明の実施の形態１１の変更例の構成
を示す図である。

【図８９】 この発明の実施の形態１１のバンク構成の
内部バス切替構成を示す図である。

【図９０】 （Ａ）はこの発明の実施の形態１２に従う
半導体記憶装置が適用される画像データのスキャン内容
を示す図であり、（Ｂ）はこの発明の実施の形態１２に
従う半導体記憶装置におけるデータアクセス順序を示す
図である。

【図９１】 この発明の実施の形態１２に従う半導体記
憶装置の要部の構成を概略的に示す図である。

【図９２】 図９１に示す装置の動作波形図である。

【図９３】 この発明の実施の形態１２において用いら
れるＣＰＵアドレスの構成の一例を示す図である。

【図９４】 この発明の実施の形態１２における半導体
記憶装置のアドレス変換部の構成を概略的に示す図であ
る。

【図９５】 図９４に示すアドレス変換部の動作を説明
するための図である。

【図９６】 この発明の実施の形態１２において高速デ
ータアクセスに利用される領域の分布を示す図である。

【図９７】 従来の半導体記憶装置のアレイ部の構成を
示す図である。

【図９８】 図９７に示す半導体記憶装置のアレイブロ
ックの１列の構成を示す図である。

【図９９】 図９７に示す半導体記憶装置の動作を示す
信号波形図である。

【符号の説明】

１ クロックバッファ、２ 制御バッファ、３ アドレ
スバッファ、４ アレイ活性制御回路、ＸＤａ〜ＸＤｄ
Ｘデコーダ、ＭＢａ〜ＭＢｄ アレイブロック、ＳＡ
Ｂａ〜ＳＡＢｄ センスアンプ帯、ＳＴＲａ〜ＳＴＲｄ
セレクタ、ＧＩ／Ｏ グローバルＩ／Ｏバス（共通デ
ータバス）、ＤＲ リード／ライトドライバ、ＢＦ 入
出力バッファ、ＳＡ センスアンプ、ＭＣ メモリセ
ル、ＢＬＰビット線対、ＬＩ／Ｏ ローカルＩ／Ｏバ
ス、５ ビット線分離ゲート、ＣＳＥＬ 列選択ゲー
ト、ＢＳＥＬＡ ブロック選択ゲート、１０ ブロック
デコーダ、１２ａ〜１２ｄ イコライズ／プリチャージ
制御回路、１４ａ〜１４ｄ ワード線駆動制御回路、１
６ａ〜１６ｄ センスアンプ制御回路、１８ａ〜１８ｄ
列選択制御回路、１５ 書替制御回路、ＲＷＤＲ リー
ド／ライトドライバ、１２０ａ〜１２０ｄ イコライズ
／プリチャージ制御回路、１４０ａ〜１４０ｄワード線
駆動制御回路、１６０ａ〜１６０ｄ センスアンプ制御
回路、１８０ａ〜１８０ｄ 列選択制御回路、２００ア
ドレスバッファ、２０２ マッピングメモリ、２０４
アドレス変換回路、２０６ マルチプレクサ、２１０
モード検出回路、２１２ アドレスラッチ、２１４ 書
込制御回路、２２０ イコライズ／プリチャージ制御回
路、２４０ ワード線駆動制御回路、２６０ センスア
ンプ制御回路、２７０ アドレスラッチ回路、２７２
比較器、２７４ ＲＡラッチ、２７６ Ｘデコーダ、２
７８ ＣＡラッチ、２７９ Ｙデコーダ、２８０列選択
制御回路、３００ａ〜３００ｆ アレイ活性制御回路、
ＮＢＡ〜ＮＢＦアレイブロック、３１０ａ〜３１０ｅ
アレイ活性化回路、３０１ａａ，３０１ａｂ，３０１ｂ
ｂ，３０１ｂｃ，３０１ｃｃ，３０１ｃｄ トランスフ
ァーゲート、３１５ 転送制御回路、４００ モード検
出回路、４１０ アドレスバッファ、４１２ アドレス
ラッチ、４１４ ブロックデコーダ、４１６ 転送制御
回路、４１８ アレイ活性制御回路、４５０，４５２
センスアンプ活性化信号線、４５８，４６０ センスア
ンプ駆動トランジスタ、４６２，４６４ トランスファ
ーゲート、４７０，４７５ キャパシタ、５００ ブロ
ックデコーダ、５１０ イコライズ／プリチャージ制御
回路、５２０ ワード線駆動制御回路、５３０ アレイ
活性制御回路、４６４ａ〜４６４ｆ トランスファーゲ
ート、６００ リフレッシュ制御回路、６０２ リフレ
ッシュカウンタ、６１０ リフレッシュ調停回路、６１
５ 転送制御回路、６２０ａ〜６２０ｆ アレイ活性制
御回路、６２１ イコライズ／プリチャージ制御回路、
６２４ ワード線駆動制御回路、６２６ センスアンプ
制御回路、１６００ メモリアレイ、１６０２ 入力変
換部、１６０３ｘ，１６０ｙ ブロックデコーダ、１６
０４ 命令デコード部、Ｂ♯Ａ〜Ｂ♯Ｄ 上位バンク、
Ａ−１〜Ａ−８〜Ｄ−１〜Ｄ８ 中位バンク、ＬＢ１〜
ＬＢ８ 最下位バンク、１６１０ マッピングメモリ、
１６１２ アドレス変換回路、１６１４ アドレスバッ
ファ、１６１６ マルチプレクサ、ＲＧ０〜ＲＧｎ，Ｒ
Ｇｕ，ＲＧｘ，Ｒｇｙ レジスタ、１６２０ 書込回
路、１６２２ 読出回路、１６２４ アドレス発生器、
１６３２ 入力変換回路、１６３４プログラム書込回
路、１６３６ 命令デコーダ、１６４５ 変換演算部、
１６５０ 入力変換部、ＭＯＤ０〜ＭＯＤ３ モジュー
ル、ＲＧ レジスタ、１６４７ アドレス変換部、ＩＰ
入力ポート、ＯＰ 出力ポート、１６４７ａ スキャ
ンレジスタ制御部、１６４７ｂ レジスタメモリ、１６
４７ｃ 演算部、１６６２ クロック入力バッファ、１
６６４ アドレス入力バッファ、１６６６ 変換演算
部、１６７０ 変換演算部、１６７２ データ入出力バ
ッファ、１６８２ＣＰＵ、１６８４ プロセッサ、１６
８６ バスコントローラ、１６８０ 半導体記憶装置、
７００ メモリアレイ、ＩＯ 内部データバス、７０４
演算回路、ＥＸＤＢ 外部データバス、ＩＢＬ 内部
データバス線、ＥＢＬ 外部データバス線、ＩＤＢｉ，
ＩＤＢｊ 内部サブデータバス、ＥＤＢ 外部サブデー
タバス、７５０ 半導体記憶装置、７５５ バス変換演
算部、ＭＯＤ♯０〜ＭＯＳ♯３ モジュール（チッ
プ）、ＡＢ♯１〜ＡＢ♯５ アレイブロック、ＳＤＡ〜
ＳＤＣ センスアンプドライバ、ＷＤＡ〜ＷＤＣ ワー
ド線ドライバ、ＷＡＳＡ〜ＷＡＣＦ ワード線活性化回
路。

Claims (43)

【特許請求の範囲】
1. 【請求項１】 各々が行および列のマトリクス状に配列
   される複数のメモリセルを有する複数のアレイブロッ
   ク、 前記複数のアレイブロックに共通に配設される共通デー
   タバス線、 アドレス信号に従って、前記複数のアレイブロックのう
   ちの１つのアレイブロックを選択し、該選択されたアレ
   イブロックのメモリセルを選択して、該選択されたメモ
   リセルのデータを前記共通データバス線へ読出すアレイ
   制御手段、および転送指示と転送アドレス信号とに応答
   して、前記アレイ制御手段により前記共通データバス線
   へ読出されたメモリセルのデータを前記転送アドレス信
   号が指定するアレイブロックへ転送する転送手段を備え
   る、半導体記憶装置。
2. 【請求項２】 前記複数のアレイブロックの各々は、各
   行に対応して配置され、各々に対応の行のメモリセルが
   接続される複数のワード線と、各列に対応して配置さ
   れ、各々に対応の列のメモリセルが接続される複数のビ
   ット線対と、各列に対応して配置され、対応のビット線
   対上の電位を検知、増幅、およびラッチする複数のセン
   スアンプとを有し、 前記アレイ制御手段は、 前記アドレス信号が指定するアレイブロックの前記アド
   レス信号が指定する行に対応して配置されるワード線を
   選択状態へ駆動した後、該アレイブロックのセンスアン
   プを活性化する手段と、 前記アドレス信号に応答して、前記選択アレイブロック
   の対応の列のセンスアンプを前記共通データバス線へ結
   合する列選択手段とを含み、 前記転送手段は、 前記転送アドレス信号に応答して、前記転送アドレス信
   号が指定するアレイブロックの列のセンスアンプを前記
   共通データバス線に結合する手段と、 前記転送指示に応答して、前記転送アドレス信号が指定
   するアレイブロックのセンスアンプを活性化する手段と
   を備える、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記複数のアレイブロックそれぞれに対
   応して設けられるローカルデータバス線をさらに備え、 前記アレイ制御手段は、前記アドレス信号が指定するア
   レイブロックの対応の列のセンスアンプを該対応のロー
   カルデータバス線へ接続する手段と、 前記アドレス信号に従って、前記対応のローカルデータ
   バス線を前記共通データバス線へ接続する手段とを含
   み、 前記転送手段は、 前記転送アドレス信号に従って、前記転送アドレス信号
   が指定するアレイブロックのローカルデータバス線を前
   記共通データバス線に接続する手段と、 前記転送アドレス信号に従って、前記転送アドレス信号
   が指定するアレイブロックの対応の列のセンスアンプを
   該対応のローカルデータバス線へ接続する手段とを備え
   る、請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 前記転送手段は、前記転送指示と前記転
   送アドレス信号とに応答して、前記転送アレイブロック
   のセンスアンプの活性化前に、前記転送アドレス信号が
   指定する行のワード線を選択状態へ駆動する手段を備え
   る、請求項１ないし３のいずれかに記載の半導体記憶装
   置。
5. 【請求項５】 前記転送手段は、前記転送指示と前記転
   送アドレス信号とに応答して、前記転送アレイブロック
   のワード線を非選択状態に維持する手段を備える、請求
   項１ないし３のいずれかに記載の半導体記憶装置。
6. 【請求項６】 各列に対応して配置されるビット線対と
   対応のセンスアンプとの間に配置される接続ゲートをさ
   らに備え、 前記転送手段は、前記転送指示と前記転送アドレス信号
   とに応答して、前記転送アレイブロックの接続ゲートを
   非導通状態に維持する手段をさらに備える、請求項５記
   載の半導体記憶装置。
7. 【請求項７】 前記共通データバス線上のデータを増幅
   して出力バッファへ伝達するためのリードドライバと、 前記リードバッファの出力信号を受けるように結合され
   る入力部を有し、入力バッファから前記入力部へ与えら
   れたデータをバッファ処理して前記共通データバス線へ
   伝達するためのライトドライバと、 前記転送指示に応答して、前記ライトドライバを活性化
   する手段をさらに備える、請求項１ないし６のいずれか
   に記載の半導体記憶装置。
8. 【請求項８】 前記転送手段は、前記転送指示に応答し
   て、前記転送アドレス信号が指定するアレイブロックの
   センスアンプと対応のローカルデータバス線との接続お
   よび前記対応のローカルデータバス線と前記共通データ
   バス線との接続の確立の後、前記転送アドレス信号が指
   定するアレイブロックのセンスアンプを活性化する手段
   を含む、請求項３記載の半導体記憶装置。
9. 【請求項９】 前記転送手段は、前記転送指示に応答し
   て、前記転送アドレス信号が指定するアレイブロックの
   センスアンプの活性化の後、前記ライトドライバを活性
   化する手段を含む、請求項７記載の半導体記憶装置。
10. 【請求項１０】 容量手段、 各前記アレイブロックのセンスアンプに対応して配置さ
    れるセンスアンプ活性化信号線、 アドレス信号に応答して、前記アドレス信号が指定する
    アレイブロックのセンスアンプの活性化から非活性化へ
    の移行時、該アレイブロックのセンスアンプ活性化信号
    線を前記容量手段へ所定期間結合する手段、および前記
    転送アドレス信号と前記転送指示とに応答して、前記転
    送アドレス信号が指定するアレイブロックのセンスアン
    プ活性化信号線を、該転送アドレス信号が指定するアレ
    イブロックのセンスアンプの非活性化から活性化への移
    行時に所定期間前記容量手段へ結合する手段をさらに備
    える、請求項２ないし９のいずれかに記載の半導体記憶
    装置。
11. 【請求項１１】 各々が、行および列のマトリクス状に
    配列されるメモリセルと、各列に対応して配置され、各
    々に対応の列のメモリセルが接続される複数のビット線
    対と、各行に対応して配置され、各々に対応の行のメモ
    リセルが接続される複数のワード線と、各列に対応して
    配置され、各々が対応の列のビット線対のデータを検
    知、増幅、およびラッチする複数のセンスアンプとを有
    する複数のアレイブロック、 前記複数のアレイブロックの隣接するアレイブロックの
    各列に対応して配置されるビット線対の間に配置され、
    対応の隣接アレイブロックのビット線対を相互接続する
    ための複数のゲート、 アドレス信号と転送指示とに応答して、前記アドレス信
    号が指定する選択アレイブロックのメモリセルを選択す
    る手段、 前記アドレス信号と前記選択手段とに応答して、前記選
    択アレイブロックのセンスアンプを活性化する手段、 前記アドレス信号と前記転送指示とに応答して、前記選
    択アレイブロックと隣接するアレイブロックの間のゲー
    トを導通状態とする接続手段、および前記アドレス信号
    と前記転送指示とに応答して、前記隣接アレイブロック
    のセンスアンプを活性化する手段を備える、半導体記憶
    装置。
12. 【請求項１２】 前記転送アドレス信号が指定する転送
    アレイブロックのセンスアンプの活性化時、リフレッシ
    ュ指示とリフレッシュアドレス信号とに応答して、前記
    転送アレイブロックのセンスアンプの保持データを前記
    転送アレイブロックと異なるアレイブロックのセンスア
    ンプへ転送し、該センスアンプを活性化する手段と、 前記リフレッシュ指示の非活性化への移行時、前記異な
    るアレイブロックのセンスアンプの保持データを前記転
    送アレイブロックのセンスアンプへ返送し、該センスア
    ンプを活性状態とし、かつ前記異なるアレイブロックの
    センスアンプを非活性状態とする手段をさらに備える、
    請求項１ないし１１のいずれかに記載の半導体記憶装
    置。
13. 【請求項１３】 前記転送手段は、前記転送指示と同時
    に与えられる保持指示の活性化に応答して、前記転送ア
    ドレス信号が指定するアレイブロックのセンスアンプを
    活性状態に保持する手段をさらに備える、請求項１ない
    し１１のいずれかに記載の半導体記憶装置。
14. 【請求項１４】 各々が、行および列のマトリクス状に
    配列される複数のメモリセルと、各行に対応して配置さ
    れ、各々に対応の行のメモリセルが接続される複数のワ
    ード線と、各前記列に対応して配置され、各々に対応の
    列のメモリセルが接続される複数のビット線対と、各列
    に対応して配置され、各々が対応の列のビット線対のデ
    ータ信号を検知し、増幅しかつラッチする複数のセンス
    アンプとを有する、複数のアレイブロック、 前記複数のアレイブロックの隣接アレイブロックの各列
    のビット線対を相互接続するための複数のゲート、 アドレス信号と転送指示とに応答して、前記アドレス信
    号が指定する選択アレイブロックのセンスアンプを活性
    化する手段、 リフレッシュ指示とリフレッシュアドレスとに応答し
    て、前記リフレッシュアドレス信号が前記選択アレイブ
    ロックを指定するとき、前記複数のゲートの対応のゲー
    トを導通状態とする接続制御手段、 前記接続制御手段に応答して、前記選択アレイブロック
    の隣接アレイブロックのセンスアンプを活性化するセン
    スアンプ活性化制御手段、 前記センスアンプ活性化制御手段と前記リフレッシュア
    ドレス信号と前記リフレッシュ指示とに応答して、前記
    導通状態とされたゲートを非導通状態とするように前記
    接続制御手段を制御し、かつ前記選択アレイブロックの
    前記リフレッシュアドレスが指定するメモリセルのデー
    タをリフレッシュするリフレッシュ制御手段、および前
    記リフレッシュ制御手段に応答して、前記対応のゲート
    を導通状態とするように前記接続制御手段を制御しかつ
    前記選択アレイブロックのセンスアンプ活性化手段を活
    性化する制御手段を備える、半導体記憶装置。
15. 【請求項１５】 外部から一定のパルス幅を有する周期
    的に与えられるクロック信号に同期して、前記複数のア
    レイブロックのうちのアレイブロックを指定するブロッ
    クアドレス信号、該アレイブロックの行を指定する行ア
    ドレス信号、および該アレイブロックの列を指定する列
    アドレス信号を同時に取込んで内部アドレス信号を生成
    する手段をさらに備える、請求項１ないし１４のいずれ
    かに記載の半導体記憶装置。
16. 【請求項１６】 前記複数のアレイブロックそれぞれに
    対応して配置され、前記クロック信号に同期して与えら
    れるチップ活性化信号に応答して活性化されて前記内部
    アドレス信号をラッチする手段を含み、前記ラッチ手段
    は、前記内部アドレス信号が対応のアレイブロックを指
    定するときのみ与えられた内部アドレス信号をラッチす
    る、請求項１５記載の半導体記憶装置。
17. 【請求項１７】 前記クロック信号に同期して、外部か
    ら与えられる制御信号を取込み内部制御信号を生成する
    制御信号入力バッファをさらに備える、請求項１５また
    は１６に記載の半導体記憶装置。
18. 【請求項１８】 前記アドレス信号により指定される選
    択アレイブロックの前記アレイ制御手段は、対応のアレ
    イブロックを、前記チップ活性化信号の活性化から所定
    の時間活性状態に維持する、請求項１６記載の半導体記
    憶装置。
19. 【請求項１９】 前記アドレス信号と前記転送アドレス
    信号とをリンクして格納する格納手段、 外部からのアドレス信号と前記格納手段の格納するアド
    レス信号の一致／不一致を判別する手段、および前記判
    別手段の一致検出時に前記格納手段の対応の転送アドレ
    スを選択しかつ前記判別手段の不一致検出時に前記外部
    からのアドレス信号を選択して前記アドレス信号として
    与える手段をさらに備える、請求項１ないし１８のいず
    れかに記載の半導体記憶装置。
20. 【請求項２０】 前記アドレス信号によりアドレス指定
    されたメモリセルのデータを外部へ読出す手段をさらに
    備える、請求項１ないし１９のいずれかに記載の半導体
    記憶装置。
21. 【請求項２１】 行および列のマトリクス状に配列され
    る複数のメモリセル、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対、 各前記ビット線対に対応して配置され、センスアンプ活
    性化信号線上のセンスアンプ活性化信号の活性化時に活
    性化され、対応のビット線対上に読出されたメモリセル
    データを検知し増幅する複数のセンスアンプ、 センスアンプ駆動信号に応答して、前記センスアンプ活
    性化信号線を活性状態へ駆動するセンスアンプ駆動手
    段、 キャパシタ、 前記センスアンプ活性化信号の非活性化から活性化への
    移行時、および前記センスアンプ活性化信号の活性化か
    ら非活性化への移行時に所定期間前記センスアンプ活性
    化信号線と前記キャパシタとを結合する接続手段を備え
    る、半導体記憶装置。
22. 【請求項２２】 前記センスアンプ駆動信号は、前記キ
    ャパシタと前記センスアンプ活性化信号線と結合の後活
    性状態とされる、請求項２１記載の半導体記憶装置。
23. 【請求項２３】 前記センスアンプ駆動信号は、前記セ
    ンスアンプ活性化信号線と前記キャパシタとの結合後所
    定期間経過後に非活性状態とされる、請求項２１または
    ２２に記載の半導体記憶装置。
24. 【請求項２４】 前記アレイは、前記ワード線の各々を
    低抵抗導体と接続するためのワード線シャント領域を含
    み、前記キャパシタは前記ワード線シャント領域に配置
    される、請求項２１ないし２３のいずれかに記載の半導
    体記憶装置。
25. 【請求項２５】 各々が複数のメモリセルを有しかつ固
    有のアドレスが各々に割当てられる複数のメモリブロッ
    ク、 前記複数のメモリブロックの１つを指定するアドレス信
    号を受けて前記複数のメモリブロックの前記１つと異な
    る別のアドレスブロックを指定するアドレス信号に変換
    して内部アドレス信号として出力する変換手段、および
    前記変換手段からのアドレス信号に従って前記別のメモ
    リブロックをアクセスする手段を備える、半導体記憶装
    置。
26. 【請求項２６】 前記複数のメモリブロックの各々は互
    いに独立に選択状態および非選択状態へ駆動可能であ
    る、請求項２５記載の半導体記憶装置。
27. 【請求項２７】 前記変換手段は、 前記与えられたアドレス信号に所定の演算処理を施して
    前記別のメモリブロックを指定する内部アドレス信号を
    生成して出力する手段を含む、請求項２５または２６記
    載の半導体記憶装置。
28. 【請求項２８】 外部からの動作モード指定信号と前記
    アドレス変換手段により生成されたアドレス信号に従っ
    て前記別のメモリブロックに対する内部動作モード指定
    信号を生成する手段をさらに含む、請求項２５ないし２
    ７のいずれかに記載の半導体記憶装置。
29. 【請求項２９】 前記１つのメモリブロックを特定する
    アドレス信号を格納するためのアドレスマッピングメモ
    リと、 前記アドレスマッピングメモリに格納されたアドレス信
    号と前記与えられたアドレス信号とを比較する比較手段
    と、 前記比較手段の比較結果が一致を示すとき前記変換手段
    を活性化する手段とをさらに備える、請求項２５ないし
    ２８のいずれかに記載の半導体記憶装置。
30. 【請求項３０】 前記変換手段は、 前記アドレスマッピングメモリに格納されたアドレス信
    号に対応して変換アドレス信号を格納するアドレスレジ
    スタと、 前記比較手段の比較結果の一致指示に応答して、前記ア
    ドレスレジスタの、前記与えられたアドレス信号に対応
    する変換アドレス信号を読出す手段と、 前記与えられたアドレス信号と前記アドレスレジスタか
    ら読出された変換アドレス信号とを受け、前記比較手段
    の比較結果の一致指示に応答して前記読出手段により読
    出された変換アドレス信号を選択して前記内部アドレス
    信号として出力する選択手段とを備える、請求項２９記
    載の半導体記憶装置。
31. 【請求項３１】 前記１つのメモリブロックは、正常に
    情報を記憶することのできない不良メモリブロックであ
    る、請求項２５記載の半導体記憶装置。
32. 【請求項３２】 前記複数のメモリブロック各々に対応
    して設けられ、対応のメモリブロックの良／不良を示す
    フラグを格納する複数のレジスタをさらに含み、前記複
    数のレジスタは、入力ポートと出力ポートとの間に直列
    に接続されてクロック信号に応答して格納したフラグを
    順次転送するシフトレジスタを構成する、請求項２５な
    いし３１のいずれかに記載の半導体記憶装置。
33. 【請求項３３】 各々が複数のメモリセルを有する複数
    のメモリブロック、 前記複数のメモリブロックに共通に設けられ、選択メモ
    リブロックとデータの授受を行なう内部データバス、 装置外部に設けられる外部バス、および前記内部データ
    バスと前記外部データバスとの間に設けられ、動作モー
    ド指示に応答して前記内部データバスのバス線と前記外
    部データバスのバス線との接続対応を変更する変換手段
    とを備える、半導体記憶装置。
34. 【請求項３４】 前記変換手段は、前記内部データバス
    の有効データを転送するバス線の数を示すバス幅を変更
    する手段を含む、請求項３３記載の半導体記憶装置。
35. 【請求項３５】 前記変換手段は、 前記内部データバスの所定数のバス線を前記外部データ
    バスの各々が前記所定数のバス線を有する複数のグルー
    プにそれぞれ接続する手段とを備える、請求項３３記載
    の半導体記憶装置。
36. 【請求項３６】 前記変換手段は、 前記外部データバスの所定数のバス線を前記内部データ
    バスの各々が前記所定数のバス線を含む各グループに同
    時に結合する手段とを備える、請求項３３記載の半導体
    記憶装置。
37. 【請求項３７】 前記変換手段は、 前記外部データバスの各々が所定数のバス線を有する複
    数のグループと前記内部データバスの各々が前記所定数
    のバス線を有する複数のグループとの接続を動作モード
    指示に応じて切換える手段とを備える、請求項３３記載
    の半導体記憶装置。
38. 【請求項３８】 前記変換手段は、 変換態様を規定する情報を格納するプログラマブル格納
    手段と、 前記プログラマブル格納手段の格納情報に従って変換を
    行なう手段と含む、請求項２５または３３記載の半導体
    記憶装置。
39. 【請求項３９】 動作モードに応じて前記プログラマブ
    ル格納手段の情報を変更するプログラム手段をさらに備
    える、請求項３８記載の半導体記憶装置。
40. 【請求項４０】 前記複数のメモリブロックの少なくと
    も２つのメモリブロックを互いに非同期的に活性状態お
    よび非活性状態へ駆動する手段をさらに備える、請求項
    ２５または３３記載の半導体記憶装置。
41. 【請求項４１】 前記複数のメモリブロックの各々は、
    各々が行列状のメモリセルを有する複数のサブアレイを
    含むメモリモジュールであり、前記複数のサブアレイ各
    々は互いに独立に活性化および非活性化への駆動が可能
    である、請求項２５ないし４０のいずれかに記載の半導
    体記憶装置。
42. 【請求項４２】 前記サブアレイ各々に対応して設けら
    れ、各対応のサブアレイが情報を正常に記憶することが
    できるか否かを示す良／不良を示すフラグを格納するフ
    ラグレジスタをさらに含み、前記フラグレジスタは各メ
    モリモジュールにおいて互いに入力ポートと出力ポート
    との間に直列に結合され、かつ前記メモリモジュールの
    フラグレジスタが１つのシフトレジスタを構成するよう
    に各入力ポートおよび出力ポートが相互に接続され、 前記与えられたアドレスを変換する手段は、 前記フラグレジスタの内容を読出して変換すべきアドレ
    スを決定して、該決定されたアドレス信号を格納するマ
    ッピングメモリと、 前記与えられたアドレス信号と前記マッピングメモリに
    格納されたアドレス信号とを比較し、該比較結果が一致
    を示すときに前記アドレス変換を行なう手段とをさらに
    備える、請求項４１記載の半導体記憶装置。
43. 【請求項４３】 前記与えられたアドレス信号を変換す
    る変換手段は、 連続して与えられる同一メモリブロック指定アドレス信
    号を異なるメモリブロックを指定するように変換する手
    段を備える、請求項２５記載の半導体記憶装置。