JP5409997B2 - FinFETデバイス中にゲートを形成する方法、および半導体デバイスの製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 50
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005530 etching Methods 0.000 claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- -1 silicide compound Chemical class 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Description
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
このダブルゲートMOSFETでは、2つのゲートが短チャネル効果をコントロールするために使用される。
FinFETは、短チャネル耐性に優れている最近のダブルゲート構造である。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
この方法は、シリコン・オン・インシュレータ(SOI)ウェーハ上に第1絶縁層をたい積するステップを含んでいる。このSOIウェーハは、絶縁層上のシリコン層を含む。
この方法はまた、第1絶縁層の一部上にレジストマスクを形成するステップと、フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、レジストマスクによって被覆されない第1絶縁層およびシリコン層の一部をエッチングするステップと、を含んでいる。
この方法はさらに、絶縁キャップ上にゲート層をたい積するステップと、ゲート層上に第2絶縁層をたい積するステップと、ゲート構造を形成すべく、ゲート層および第2絶縁層をエッチングするステップと、ゲート構造と隣接する側壁スペーサを形成するステップと、ゲート構造および側壁スペーサ上に第3絶縁層を形成するステップと、を含む。
この方法はまた、第2絶縁層の上面を露出すべく、第3絶縁層をプレーナ化するステップと、ゲート構造における第2絶縁層およびゲート層を除去するステップと、半導体デバイスのチャネル領域におけるフィンの幅を縮小すべく、フィンをエッチングするステップと、除去したゲート層があった場所にゲート材料をたい積するステップと、を含む。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
図1に示すように、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上のシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。
埋込酸化膜120およびシリコン層130を、従来の方法により基板110上に形成してもよい。
シリコン層130は、約200Åから約1000Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
図2Aに示すように、絶縁性のキャップ140を有するシリコンを含むフィン210を形成すべく、絶縁層140およびシリコン層130をエッチングする。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図2Bは、本発明の典型的な実施例の一例に従って、埋込酸化膜120上のフィン210に隣接するように形成されたソース領域220およびドレイン領域230を含む半導体100の上面図である。
図2Bは、図2BのA−A線に沿った断面部分が図2Aとなるように示されている。単純化のため、フォトレジストマスク150は図2Bにおいて図示していない。
典型的な実装においては、ゲート層および保護絶縁層をフィン210および絶縁性のキャップ140上にたい積し、エッチングしてダミーゲート構造を形成してもよい。
図3Aは、ダミーゲート300を示す平面図である。図3Bは、ダミーゲート300の形成後、図3A中のB−B線の半導体デバイス100の断面図である。
図3Bを参照すると、ダミーゲート300はポリシリコンまたはアモルファスシリコン層310を含んでいてもよい。また、半導体デバイス100のチャネル領域中に約300Åから約1000Åの厚みと約50Åから約500Åの幅を有していてもよい。
ダミーゲート300はまた、例えば窒化ケイ素を含む絶縁層320を含んでいてもよく、約100Åから約300Åの厚みを有していてもよい。絶縁層320は、シリコン層310の保護キャップとして働く。
このスペーサ410は、酸化シリコン(例えば、SiO2)または他の絶縁材料を含んでいてもよい。
典型的な実装の一例においては、スペーサ410の幅は、約50Åから約1000Åの範囲とすることができる。スペーサ410は、後の処理の間、下にあるフィン210を保護し、ソース/ドレイン領域220、230のドーピングを促進する。
典型的な実装の一例においては、金属層510は、ニッケル、コバルト、または他の金属を含んでいてもよく、約50Åから約200Åの範囲の厚みにたい積することができる。
その後、図5Bに示すように、熱アニールを実行して金属シリサイド層520を形成してもよい。アニーリングの間、この金属がソース/ドレイン領域220、230中のシリコンに反応して、たい積した特定の金属層510に基づいたNiSiまたはCoSi2のような金属シリサイド化合物を形成してもよい。
その後、絶縁層610をプレーナ化することができる。例えば化学的機械的研磨(CMP)を実行して、図7Aに示すように、絶縁キャップ320の上面と同一平面となるように絶縁層610をプレーナ化し、絶縁キャップ320の上面を露出させてもよい。その後、図7Bに示すように、絶縁キャップ320を(例えば)ウェットエッチング法を使用して除去することができる。
典型的な実装の一例においては、ウェットエッチングはH3PO4のような酸を使用して絶縁キャップ320を除去してもよい。
絶縁キャップ320を除去するエッチングプロセスの間、図7Bに示すように、シリコン層310の上面がスペーサ410および絶縁層610の上面と実質的に同一平面となるように、スペーサ410および絶縁層610の上方部分をさらに除去してもよい。
これにより、スペーサ410および絶縁層140のような周囲の絶縁層のうちの重要な部分を除去することなくシリコン材料310を除去することができる。
シリコン層310を除去した後、図8に示すように、ゲート開口部または凹部(recess)810を形成する。換言すると、ゲート凹部810と呼ばれるゲートの形をしたスペースは、絶縁層610中に形成することができ、ゲート凹部810は絶縁層610に囲まれることとなる。
典型的な実装の一例においては、このエッチングの結果、フィン210の全幅は約20ナノメータ(nm)から約100nm減少する可能性がある。
図9中にWと示されるエッチングの後のチャネル領域のフィン210の幅は、本発明の典型的な実装の一例において、約30Åから約500Åの範囲とすることができる。フィン210の幅は、特定のデバイス必要条件や、ゲート長のような他のパラメータに依存してもよいことが理解される。
単純化のため、図9には絶縁層610および側壁スペーサ410を記載していない。
例えば、実装のいくつかにおいては、フィン210の幅は、ゲート長の半分未満のようにゲートの長さ未満であることが望ましい。従来のリソグラフィを使用してこのようなパラメータにすることは、非常に難しいことである。
換言すると、図1および図2Aについて上述したようなフィン210を形成することは、好ましい狭い幅を有するシリコンフィンを形成することを非常に難しくする。
本発明は上述した方法でフィン210およびダミーゲート300を形成し、それからダミーゲートを除去してフィンを薄くする。リソグラフィのみを使用してこのような薄いフィンを形成しようとすることに関連した処理の困難性を回避する一方で、これにより好ましい狭いフィンを形成することができる。
フィン210のこれらのより滑らかな側面は、半導体デバイス100の鉛直方向のチャネルのキャリア移動度を改善することができる。
この金属素材はタングステン(W)、タンタル(Ta)、チタン(Ti)、ニッケル(Ni)、TaSiN、TaN、またはその他の金属を含んでおり、約200Åから約1000Åの範囲の厚みにたい積することができる。
シリコンまたはゲルマニウムのような半導体材料もまた、ゲート材料として使用することができる。図10Aに示すように、金属がスペーサ410の上面と実質的に同一平面となるように、金属層1010を研磨することができる。図10A中の点線は、フィン210のチャネル領域を示している。
図10Bのシェード領域は、ソース/ドレイン領域220、230上に形成された金属シリサイド層520を表わしている。ゲート1010は、図10B中のゲート電極1012として示される、ゲート1010の一端に形成されるゲート電極またはコンタクトを含んでいてもよい。さらに、第2ゲート電極/コンタクトは、ゲート1010の他端側に形成されてもよい。
側壁スペーサ410は、不純物が注入されることからチャネル領域中のフィン210の部分を保護することによって、ソース/ドレイン接合部の位置を制御する。その後、ソース/ドレイン領域220、230を活性化すべく、活性アニーリングを実行することができる。
本発明の趣旨に沿った実装の1つにおいては、図10Aに示される半導体デバイス100を、例えば化学的機械的研磨(CMP)を用いてプレーナ化して、フィン210上のゲート層1010の一部を除去してもよい。この実装においては、電気的および物理的に、分離したゲートをフィン210の両側上に形成することができる。半導体デバイス100の処理の間、このようなゲートを別々にバイアスしてもよい。
本発明の他の実施形態においては、ゲートオールアラウンド(gate-all-around)MOSFETを形成することができる。例えば図11Aは、その上に形成されるフィン1020を備える図示しない基板上でその上に形成される埋込酸化膜11110を含むFinFETデバイス1100の断面図である。
図11Bに示すように、埋込酸化膜1110の一部をエッチングすべく、ドライエッチングプロセスを実行することができる。このエッチング中に、フィン1120より下に位置する埋込酸化膜1110の部分を除去することができる。
換言すると、このエッチングは、図11Bの領域1130により示されるフィン1120より下に位置する埋込酸化膜1110の一部を、横方向に(laterally)アンダーカットする。
しかしながらフィン1120は、埋め込み酸化膜1110上に形成され、図示しないソースおよびドレイン領域に接続される、フィン1020の他の部分に接続されたままである。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。加えて、図10Bの半導体デバイスを形成する一連のプロセスが記載されているが、このプロセスの順序は、本発明によるその他の実装において変更することができる。
Claims (13)
- FinFETデバイス中にゲートを形成する方法であって、
絶縁層上のシリコン層を含むシリコン・オン・インシュレータ(SOI)ウェーハ上に、第1絶縁層をたい積するステップと、
前記第1絶縁層の一部上にレジストマスクを形成するステップと、
フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、前記レジストマスクによって被覆されない前記第1絶縁層および前記シリコン層の一部をエッチングするステップと、
前記レジストマスクの除去後、前記絶縁キャップ上にゲート層をたい積するステップと、
前記ゲート層上に第2絶縁層をたい積するステップと、
ゲート構造を形成すべく、前記ゲート層および第2絶縁層をエッチングするステップと、
前記ゲート構造と隣接する側壁スペーサを形成するステップと、
FinFETデバイス上に第3絶縁層を形成するステップと、
前記第2絶縁層の上面を露出すべく、前記第3絶縁層をプレーナ化するステップと、
前記第3絶縁層のプレーナ化の後に、前記ゲート構造における前記第2絶縁層および前記ゲート層を除去するステップと、
前記第2絶縁層および前記ゲート層の除去後に、前記FinFETデバイスのチャネル領域における前記フィンの幅を縮小すべく、ウェットエッチングプロセスを用いて前記フィンをエッチングするステップと、
前記除去したゲート層があった場所に、金属材料を含むゲート材料をたい積するステップと、
前記フィン上の前記ゲート材料の一部を除去し、かつ前記フィンの両側にゲート電極を形成するように、前記FinFETデバイスをプレーナ化するステップとを含み、前記フィンの両側上に形成された前記ゲートが電気的および物理的に分離している、方法。 - 前記第2絶縁層および前記ゲート層を除去し前記フィンをエッチングした後の前記フィンの減少した幅は、30Å〜500Å(3nm〜50nm)の範囲である請求項1記載の方法。
- 前記フィンのエッチング前に、前記フィンの第1端部に隣接する前記絶縁層上にソース領域を形成するステップと、
前記フィンのエッチング前に、前記フィンの第2端部に隣接する前記絶縁層上にドレイン領域を形成するステップと、をさらに含む、請求項1または2記載の方法。 - 前記ソース領域および前記ドレイン領域上に金属をたい積するステップと、
前記ソース領域および前記ドレイン領域上に金属シリサイド化合物を形成すべく、前記FinFETデバイスをアニーリングするステップと、をさらに含む請求項3記載の方法。 - 前記ゲート層を除去するステップは、
前記第1絶縁層および前記側壁スペーサに比べて、前記ゲート層に関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート層をエッチングするステップを含む、請求項1ないし4のいずれかの項記載の方法。 - 前記フィンをエッチングするステップは、前記チャネル領域内において前記フィンの幅を、約20nmから約100nmの範囲の量だけ減少させる、請求項1ないし5のいずれかの項記載の方法。
- 前記ゲート材料をたい積するステップは、W、Ti、Ni、Ta、TaN、TaSiNのうちの少なくとも1つをたい積するステップを含む、請求項1ないし6のいずれかの項記載の方法。
- 前記ゲート材料が前記側壁スペーサの上面と実質的に同一平面となるように前記ゲート材料をプレーナ化するステップをさらに含む、請求項1ないし7のいずれかの項記載の方法。
- 半導体デバイスを製造する方法であって、
FinFETデバイスを含む半導体デバイスの絶縁層上に、フィンおよび前記フィンの上面上の絶縁キャップを形成するステップと、
前記フィンの第1端部に隣接するソース領域および前記フィンの第2端部に隣接するドレイン領域を形成するステップと、
前記ソース領域および前記ドレイン領域の形成後に、前記フィン上にゲート材料をたい積するステップと、
前記ゲート材料を含むゲート構造を形成すべく、前記ゲート材料をパターン化し、エッチングするステップと、
前記ゲート材料のパターン化およびエッチングの後に、半導体デバイス上に絶縁層を形成するステップと、
前記ゲート構造の上面を露出すべく、前記絶縁層をプレーナ化するステップと、
前記絶縁層のプレーナ化の後に、凹部領域を生成すべく、前記ゲート構造における前記ゲート材料を除去するステップと、
前記半導体デバイスのチャネル領域中の前記フィンの幅を減少させるステップであって、ウェットエッチングプロセスを用いて前記フィンをエッチングすることを含むステップと、
前記凹部領域中に金属層をたい積するステップと、
前記フィン上の前記金属層の一部を除去し、かつ前記フィンの両側上にゲート電極を形成するように、前記半導体デバイスをプレーナ化するステップとを含み、
前記フィンの両側上に形成された前記ゲートが、電気的および物理的に分離している、方法。 - 前記フィンの幅を減少させるステップは、前記チャネル領域中の前記フィンの幅を、約20nmから約100nmの範囲の量だけ減少させるべく、前記フィンをエッチングするステップを含む、請求項9記載の方法。
- 前記ゲート材料はシリコンを含んでおり、
前記ゲート材料を除去するステップは、シリコンに関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート材料をエッチングするステップを含む、請求項9記載の方法。 - 半導体デバイスを製造する方法であって、
FinFETデバイスを含む半導体デバイスの絶縁層上に、導電性のフィンを含むフィン構造物および前記フィン構造物の上面上の絶縁キャップを形成するステップと、
前記フィン構造物の第1端部に隣接するソース領域および前記フィン構造物の第2端部に隣接するドレイン領域を形成するステップと、
前記フィン構造物上にゲートを形成するステップと、
前記ゲートの上面を露出すべく、前記半導体デバイス上に形成された絶縁層をプレーナ化するステップと、
前記絶縁層のプレーナ化の後に、凹部領域を生成すべく、前記ゲートを除去するステップと、
前記半導体デバイスのチャネル領域中の前記フィン構造物の幅を薄くするステップであって、ウェットエッチングプロセスを用いて前記フィン構造物をエッチングすることを含むステップと、
前記フィン構造物の幅を薄くした後に、前記凹部領域中に金属層をたい積するステップと、
前記フィン構造物上の前記金属層の一部を除去し、かつ前記フィンの両側上にゲート電極を形成するように、前記半導体デバイスをプレーナ化するステップとを含み、
前記フィン構造物の両側上に形成された前記ゲートが、電気的および物理的に分離している、を含む方法。 - 前記フィン構造物の幅を薄くするステップは、前記フィン構造物の幅を、約20nmから約100nmの範囲の量だけ減少させるステップを含む、請求項12記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/405,342 | 2003-04-03 | ||
US10/405,342 US6764884B1 (en) | 2003-04-03 | 2003-04-03 | Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device |
PCT/US2004/009669 WO2004093181A1 (en) | 2003-04-03 | 2004-03-30 | Method for forming a gate in a finfet device and thinning a fin in a channel region of the finfet device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006522486A JP2006522486A (ja) | 2006-09-28 |
JP2006522486A5 JP2006522486A5 (ja) | 2012-08-09 |
JP5409997B2 true JP5409997B2 (ja) | 2014-02-05 |
Family
ID=32681856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006509467A Expired - Lifetime JP5409997B2 (ja) | 2003-04-03 | 2004-03-30 | FinFETデバイス中にゲートを形成する方法、および半導体デバイスの製造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6764884B1 (ja) |
JP (1) | JP5409997B2 (ja) |
KR (1) | KR101079348B1 (ja) |
CN (1) | CN100413039C (ja) |
DE (1) | DE112004000578B4 (ja) |
GB (1) | GB2417134B (ja) |
TW (1) | TWI337392B (ja) |
WO (1) | WO2004093181A1 (ja) |
Families Citing this family (115)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
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-
2003
- 2003-04-03 US US10/405,342 patent/US6764884B1/en not_active Expired - Lifetime
-
2004
- 2004-03-30 DE DE112004000578T patent/DE112004000578B4/de not_active Expired - Lifetime
- 2004-03-30 WO PCT/US2004/009669 patent/WO2004093181A1/en active Search and Examination
- 2004-03-30 CN CNB2004800093091A patent/CN100413039C/zh not_active Expired - Lifetime
- 2004-03-30 GB GB0518840A patent/GB2417134B/en not_active Expired - Lifetime
- 2004-03-30 KR KR1020057018754A patent/KR101079348B1/ko active IP Right Grant
- 2004-03-30 JP JP2006509467A patent/JP5409997B2/ja not_active Expired - Lifetime
- 2004-04-01 TW TW093109019A patent/TWI337392B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CN100413039C (zh) | 2008-08-20 |
GB2417134B (en) | 2006-07-12 |
TW200425425A (en) | 2004-11-16 |
DE112004000578B4 (de) | 2010-01-28 |
US6764884B1 (en) | 2004-07-20 |
JP2006522486A (ja) | 2006-09-28 |
GB2417134A (en) | 2006-02-15 |
WO2004093181A1 (en) | 2004-10-28 |
CN1771589A (zh) | 2006-05-10 |
KR20050119679A (ko) | 2005-12-21 |
TWI337392B (en) | 2011-02-11 |
KR101079348B1 (ko) | 2011-11-04 |
GB0518840D0 (en) | 2005-10-26 |
DE112004000578T5 (de) | 2006-02-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A529 | Written submission of copy of amendment under article 34 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A529 Effective date: 20051122 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070329 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070427 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100421 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110223 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110520 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110527 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110623 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110725 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120215 |
|
A524 | Written submission of copy of amendment under article 19 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A524 Effective date: 20120615 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120627 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20120727 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130605 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130611 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130708 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130711 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130802 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130807 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131106 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
EXPY | Cancellation because of completion of term |