JP4058751B2 - 電界効果型トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
シリコンウェハなどの基板上に設けられた絶縁層上に形成される電界効果型トランジスタにおいて、基板上面に対してほぼ垂直な平面に、主たるチャネルが形成される構造の電界効果型トランジスタは、長谷川によって特開昭６４−８６７０号公報（第４図）に、間によって特開昭６４−２７２７０号公報（第２図）に、久本によって特開平２−２６３４７３号公報（第１図）に、八木下によって特開平１０−９３０９３号公報にそれぞれ開示されている。前記公報に開示された構造の電界効果型トランジスタを図５０を用いて説明する。なお、図５０は特開昭６４−８６７０号公報の第４図に相当するものである。
【０００３】
図５０に示すように半導体基板１０１上に絶縁体１０２が設けられ、絶縁体１０２上に直方体の半導体層１０３が設けられる。半導体層１０３の表面にはゲート絶縁膜１０４が設けられ、表面にゲート絶縁膜１０４が形成された半導体層１０３を跨いで、ゲート電極１０５が設けられる。ここで、半導体層１０３の表面とは、半導体層１０３の上面及び側面をいう。
【０００４】
ゲート電極１０５を挟んだ両側の半導体層１０３は高濃度の不純物が導入されたソース／ドレイン領域を構成している。図５０に示す例では、直方体の半導体層１０３のうち、ゲート電極１０５に対して手前側と奥側に位置する部分が、高濃度の不純物を含むソース／ドレイン領域を構成している。適当なゲート電圧をゲート電極１０５に印加することにより、直方体の半導体層１０３の側面に主たるチャネルが形成される。半導体層１０３の上面にチャネルが形成されても、そのチャネル幅が狭いために、キャリアの伝導には支配的でない。通常の半導体層１０３の高さ（図５０中のａ）は、チャネル電流が流れる方向に垂直な面内における直方体の幅（図５０中のｂ）よりも大きい。図５０において、半導体層１０３の幅（図５０のｂ）を、両側面のチャネルから半導体層１０３の内部に向かって形成される空乏層幅の合計よりも小さくすることで、動作特性に優れた完全空乏化型のＭＯＳＦＥＴが得られる。
【０００５】
一般的にチャネルが形成される半導体層の両側にゲートを持つ完全空乏化型のＭＯＳＦＥＴは、短チャネル効果の抑制に優れるという特徴を持つ。
図５０に示す従来例の電界効果型トランジスタを製造する製造方法は、まず最初に絶縁体１０２上に直方体の半導体層１０３が配置される構造を何らかの方法により形成し、続いて半導体層１０３の表面を熱酸化してゲート絶縁膜１０４を設け、続いてゲート電極材料を堆積した後、これをエッチングにより加工し、ゲート電極１０５を形成するという製造工程を経て、図５０に示す従来例の電界効果型トランジスタを得ている。
【０００６】
【発明が解決しようとする課題】
しかしながら図５０に示す従来例の縦型電界効果型トランジスタを製造する製造方法では、ゲートサイドウォール（ゲート側壁）の形成が困難であるという問題がある。
【０００７】
縦型でない通常のＭＯＳＦＥＴでは、ソース／ドレインの形成前に、ゲートの側面に絶縁膜の側壁（以下、ゲートサイドウォールという）を設ける。ここで、ゲートサイドウォールは、ソース／ドレイン領域に対して加工を行う工程、例えば、ソース／ドレイン領域への不純物の導入、ソース／ドレイン領域のシリサイド化、ソース／ドレインへの半導体のエピタキシャル成長，選択成長等の工程において、ゲート電極及びチャネル領域を保護することが目的である。
【０００８】
縦型でない通常のＭＯＳＦＥＴにおいて、ゲートサイドウォールを形成する際には、チャネルが形成される平面上にゲート電極を形成した後、全面に絶縁膜を一定の厚さで堆積し、その堆積した絶縁膜に対してＲＩＥ（リアクティブイオンエッチング）等により異方的にエッチングを施し、ゲート電極の側面を除いて絶縁膜を除去するという工程を実施することにより、ゲート電極の側面にゲートサイドウォール（ゲート側壁）を設ける。
【０００９】
ゲートサイドウォールが設けられると、ゲート電極の側面はゲートサイドウォール（絶縁膜）に保護され、一方、ゲート電極もゲートサイドウォールのいずれもが設けられない位置では、半導体の表面が露出するという構造が得られる。
【００１０】
このような工程は、凹凸のある構造上に、膜を堆積したのち、その堆積した膜に適当な条件で異方性エッチングを施すと、凹凸のある構造の突起部の側面にだけ、その堆積した膜を残存させることができる、すなわち凹凸のある構造の突起部の側面に側壁が形成される、という原理に基づくものである。
【００１１】
しかし、図５０に示す縦型トランジスタ構造に対して、縦型でない通常のＭＯＳＦＥＴにおける場合と同じ方法によってゲートサイドウォールを設けようとすると、図５０に示す縦型トランジスタ構造では、半導体層１０３自体が突起した形状を呈しているために、半導体層１０３の側面にも側壁が形成される。この場合、所期の構造である、ゲート電極５の側面だけに側壁が形成され、ゲート電極５もゲートサイドウォール２２のいずれもが設けられない位置では半導体層１０３の表面（図５０に示す縦型トランジスタでは半導体層１０３の側面が相当）が露出するという、構造を得られない。
【００１２】
したがって、チャネル面が基板に対してほぼ垂直なトランジスタの製造方法において、ゲートの側面だけに側壁を持ち、ゲート電極もゲートサイドウォールのいずれもが設けられない位置では、半導体層（図５０に示す縦型トランジスタでは半導体層１０３の側面が相当）の表面が露出するという、電界効果型トランジスタの製造方法が必要となる。
【００１３】
本発明の目的は、ＬＳＩを構成する微細な縦型電界効果型トランジスタ、特に半導体層の両側にゲート電極を有するダブルゲート縦型電界効果型トランジスタの製造方法として最適な縦型電界効果型トランジスタの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る電界効果型トランジスタの製造方法は、突起形状をもつ半導体領域上にダミーゲート電極を設け、前記ダミーゲート電極を絶縁体中に埋め込む工程と、前記ダミーゲート電極を覆う前記絶縁体の上部をエッチングにより除去し、ダミーゲート電極の上部を露出させ、引続いて露出した前記ダミーゲート電極の両側に第一の側壁を設け、前記ダミーゲート電極及び前記第一の側壁をマスクに前記ダミーゲート電極を覆う前記絶縁体をエッチバックして、前記第一の側壁の下部において前記ダミーゲート電極の側面に絶縁体よりなるゲート側壁を形成する工程と、前記ダミーゲート電極及び前記ゲート側壁のいずれにも覆われていない部位の、前記ダミーゲート電極の両側の半導体領域に、第一導電型不純物を高濃度に導入したソース／ドレイン領域を設ける工程と、前記ダミーゲート電極を除去して形成される空隙に導電性材料を埋め込みゲート電極を形成する工程とを含むものである。
【００１９】
また前記第一の側壁がポリシリコンである。
【００２０】
また前記ゲート側壁がＳｉＯ2である。
【００２１】
また前記ゲート側壁がＳｉ3Ｎ4である。
【００２２】
また前記ゲート側壁のうち、ゲート電極またはダミーゲート電極に接する部分の材質がＳｉ3Ｎ4であり、Ｓｉ3Ｎ4よりなる層の外側がＳｉＯ2である。
【００２３】
また前記第一の側壁がＳｉ3Ｎ4である。
【００２４】
また前記第一の側壁がＳｉ3Ｎ4であり、前記ゲート側壁がＳｉＯ2である。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図により説明する。
（実施形態１）図１は本発明に係る縦型電界効果型トランジスタを示す鳥瞰図、図２は図１の本発明に係る縦型電界効果型トランジスタを真上から見た平面図である。図３は図１及び図２のＡ１−Ａ１’線断面図、図４は図１及び図２のＢ１−Ｂ１’線断面図、図５は図１及び図２のＣ１−Ｃ１’線断面図である。
【００３７】
図１に示すように、シリコン基板１上に埋め込み絶縁膜２が設けられ、絶縁膜２上に適当な形にパターニングされた半導体層３が設けられる。半導体層３には、開口部１０の列が半導体層３を横断するように設けられる（図２）。開口部１０では半導体層３は除去され、その開口は埋め込み絶縁膜２に達する。
【００３８】
図２に示すように開口配列領域３４において、半導体層３上及び開口部１０に露出した埋め込み絶縁膜２上に、開口部１０が配列する方向に長辺を持つゲート電極５が設けられる。ゲート電極５の下部に位置する半導体層３（図３参照）は、不純物が導入されないか、あるいは不純物が低濃度に導入され、適当なゲート電圧の印加によりチャネルが形成されるチャネル形成領域７を構成する。
【００３９】
チャネル形成領域７を構成する半導体層３の上面及び側面には絶縁膜（図１の形態では上面、側面ともにゲート絶縁膜６）が設けられ（図３参照）、チャネル形成領域７を構成する半導体層３は絶縁膜を介して上面と側面においてゲート電極５に向かい合う（図４参照）。ここで、少なくともチャネル形成領域７を構成する半導体層３の側面に設けられる絶縁膜はゲート絶縁膜６であり、ゲート電圧の印加により半導体層３の側面にチャネルが形成される程度まで膜厚を薄く設定される。
【００４０】
チャネル形成領域７を構成する半導体層３の上面の絶縁膜は、側面の絶縁膜（ゲート絶縁膜６）と同程度に薄いゲート絶縁膜でも良く、あるいは側面の絶縁膜よりも厚く設けられても良い。また半導体層３の上面の絶縁膜と、側面の絶縁膜の材料は異なっていても良い。
【００４１】
図２に示すように半導体層３のうち、開口部１０が配列する領域３４の両側に位置する部分は、高濃度の不純物がドーピングされたソース／ドレイン領域４を構成する。ソース／ドレイン領域４とチャネル形成領域７との間の領域は、ソース／ドレイン４と同じ導電型の不純物が高濃度に導入され、ソース／ドレイン領域４とチャネル形成領域７を接続するソース／ドレイン接続部３２を構成することとなる（図２参照）。
【００４２】
本実施形態のソース／ドレイン領域４はソース／ドレインコンタクト１６（図３５〜図３７）を介して配線を接続する役割を持つ。またソース／ドレイン接続部３２は、ソース／ドレイン領域４とチャネル形成領域７を接続するとともに、不純物の高濃度部とチャネル形成領域が接続する部分の厚さ（伝導経路を構成する半導体層３の水平幅に相当、また通常の電界効果型トランジスタの接合深さに相当）を小さくすることにより、短チャネル効果（トランジスタの微細化に伴うしきい値電圧など諸特性の変動）を抑制する作用を持つ。
【００４３】
なお、本トランジスタにおけるソース／ドレイン領域４とソース／ドレイン接続部３２を合わせた部分が通常のシングルドレイン電界効果型トランジスタにおけるソース／ドレイン領域の作用を持つ部分に相当する。ソース／ドレイン領域からチャネル形成領域に対して浅く延長されたソース／ドレインエクステンションをもつ電界効果型トランジスタに対しては、本実施形態のソース／ドレイン接続部３２がソース／ドレインエクステンションに相当する。
【００４４】
図２に図示していないが、ゲート電極５に覆われていない開口部１０内には、トランジスタが完成するまでの間に、各種の絶縁膜堆積工程において、各種の絶縁体が埋め込まれる。但し、開口部１０内がすべて絶縁体に満たされる必要はなく、絶縁体が埋め込まれない空洞が一部に残存しても良い。なお、図２では図を見やすくするためにゲート絶縁膜６を図示していない。
【００４５】
各部分の寸法は例えば以下の通りにする。埋め込み絶縁膜２の厚さは、例えば１００ｎｍとする。半導体層３の厚さ（図１における高さａに相当する）は例えば１２０ｎｍとする。開口部１０が配列する方向（Ａ１−Ａ１’線方向）における開口部１０の幅は１００ｎｍ、開口部１０が配列する方向に対して直角な方向（Ｃ１−Ｃ１’線方向）の開口部１０の幅は３００ｎｍとする。二つの開口部１０に挟まれた半導体層３の幅は５０ｎｍとする。開口配列領域３４の両端では、開口部１０のほぼ半分の大きさを持つ切り欠きが、半導体層３に設けられる。ゲート絶縁膜は、形成するトランジスタにおいて短チャネル効果を抑制するために適した材料及び膜厚の組み合わせを持つようにする。ゲート絶縁膜の材質がＳｉＯ2の場合、典型的な厚さは１．５〜４ｎｍである。
【００４６】
但し、埋め込み絶縁膜２の厚さには特に制限はない。一般にＳＩＭＯＸウェハ（シリコン基板中に酸素をイオン注入して作製するＳＯＩ基板）では前記埋め込み絶縁層の厚さは１００ｎｍから４００ｎｍ程度、張り合わせウェハ（絶縁膜を介して二枚のシリコン基板を張り合わせて作製したＳＯＩウェハ）の場合に前記埋め込み絶縁層の厚さは、一般に１〜３μｍ程度であるが、ＥＬＴＲＡＮ技術（多孔質シリコンを形成することにより、薄膜シリコン層を分離させる技術）を用いた張り合わせウェハでは、前記埋め込み絶縁層の厚さは、５０ｎｍ程度のものもある。一般に論理回路においては、埋め込み絶縁層を介して熱が逃げやすいように、前記埋め込み絶縁層の厚さは、１５０ｎｍ以下に設定することが望ましいが、本発明の効果は埋め込み絶縁層２の厚さには影響されず、その厚さには制限はない。
【００４７】
二つの開口部１０に挟まれた半導体層３の幅は、ゲート長と同程度か、それよりも小さいことが短チャネル効果抑制の観点から望ましく、ゲート長の半分、またはそれ以下であることが短チャネル効果抑制の観点から特に望ましい。ゲート長には特に制限がないが、本発明が適用される電界効果型トランジスタに対して想定される典型的なゲート長は１０ｎｍから０．２５μｍの範囲である。半導体層３の幅と高さの関係については、後述の図５３を参照して詳述する。
【００４８】
各部分の材質は、以下の通りにする。埋め込み絶縁膜２は絶縁体であれば良いが、例えばＳｉＯ2とする。ＳｉＯ2以外に、例えばＳｉ3Ｎ4、ＡｌＮ、アルミナ、その他金属酸化物よりなる絶縁体、有機材料よりなる絶縁体等を用いても良い。また、埋め込み絶縁膜２を空洞で置き換え、空洞よりなる埋め込み絶縁層をもつトランジスタを形成してもよい。
【００４９】
本発明の効果を享受するに当たり、半導体層３の材質にも特に制限がないが、通常のＬＳＩプロセスとの互換性という観点からは、単結晶シリコンが最も望ましい。ゲート電極５の材質は必要な仕事関数及び導電率を持つ導電体であれば良い。例えば、ｎ+型またはｐ+型のポリシリコン、ｎ+型またはｐ+型の多結晶ＳｉＧｅ混晶、ｎ+型またはｐ+型の多結晶Ｇｅ、ｎ+型またはｐ+型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。
【００５０】
図では、ゲート長（後で形成される二つのソース／ドレイン領域を結ぶ方向のゲート電極５の寸法。図１、図２、図４ではＢ１−Ｂ１’方向、Ｃ１−Ｃ１’方向の寸法が相当する）は、開口部１０を埋めない程度に設定され、例えば１５０ｎｍとする。但し、開口部１０の両端にソース／ドレイン領域が届くように設けられるのであれば、ゲート電極５は開口部１０を完全に覆っても良い。チャネル形成領域７を構成する半導体層３には低濃度の不純物が導入されていても良いし、あるいは不純物を全く導入しなくとも良い。不純物は例えば、ホウ素、リン、ヒ素であり、その濃度は１０19ｃｍ-3未満である。素子特性の優れた完全空乏化型動作を得るためには、その濃度は１０18ｃｍ-3未満であることが望ましい。
【００５１】
ゲート電極５の材料として、その材料の仕事関数がしきい値の制御に適した材料を選ぶ場合（Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド、ＳｉＧｅ混晶など）、不純物の導入は必要なく、また導入するとしても１０18ｃｍ-3未満で良い。また不純物濃度は、両側側面のチャネルから半導体層３の中央に向かって伸びる空乏層が、少なくともゲート電極５にしきい値電圧を印加した状態で、互いに接する程度まで低濃度に設定すれば、動作特性に優れた完全空乏化動作となるとともに、ダブルゲート構造がもたらす短チャネル効果に対する抑制効果を享受できる。
【００５２】
ソース／ドレイン領域４にはチャネルの導電型と同一導電型を持つ不純物が高濃度に導入される。ｎチャネルトランジスタの場合、リン、ヒ素などのｎ型不純物が、ｐチャネルトランジスタの場合にはホウ素などのｐ型不純物が導入される。ソース／ドレイン領域４に導入される不純物の濃度は１０19ｃｍ-3以上であり、典型的には５×１０19ｃｍ-3〜５×１０20ｃｍ-3である。
【００５３】
このトランジスタのチャネル形成領域７の電位は、チャネル形成領域７を構成する半導体層３の両側面に設けられたゲート電極５により制御されるので、チャネル形成領域７の電位に対する制御性が高く、短チャネル効果が抑制され、素子の特性が向上する。
【００５４】
また半導体層３の両側面に配置されたゲート電極５からの電界により、半導体層３の両側面から半導体層３の内部に向かって形成される二つの空乏層の幅の合計よりも、半導体層３の幅（図３のＷ3）を小さくすると、素子を完全空乏化型動作させることができるので、サブスレッショルド特性（しきい値電圧以下のゲート電圧を印加した場合、トランジスタが急峻にオフする度合い）が改善され、基板浮遊効果（半導体層中に余剰キャリアが蓄積することによる異常動作）が抑制される。
【００５５】
チャネル形成領域７を構成する半導体層３の上面の絶縁膜が薄く、同半導体層３の上面にチャネルが形成される場合、半導体層３の高さ（図３のｈ3）と半導体層３の幅（図３のＷ3）が同じであれば、両側面のチャネル幅（図３では縦方向）の合計は、半導体層３の上面に形成されるチャネルの幅（図３では横方向）の２倍となる。半導体層３の高さｈ3が半導体層３の幅Ｗ3より大きければ、両側面のチャネル幅（図３では縦方向）の合計は、半導体層３の上面に形成されるチャネルの幅（図３では横方向）の２倍以上となり、側面のチャネルを、支配的なチャネルとすることができる。
【００５６】
従って、チャネル形成領域７を構成する半導体層３の高さｈ3と同半導体層３の幅Ｗ3を同じとするか、あるいは、同半導体層３の高さｈ3を半導体層３の幅Ｗ3よりも大きくすることが望ましい。
【００５７】
チャネル形成領域７を構成する半導体層３の側面に形成されるゲート絶縁膜６よりも、等価膜厚（等価膜厚とは、絶縁膜の厚さを絶縁膜の比誘電率で割り、得られた商にＳｉＯ2の比誘電率を掛けたものである。）の大きい絶縁膜が、チャネル形成領域７を構成する半導体層３の上面に設けられ、その上面にチャネルを構成するキャリアが誘起されない場合には、チャネルはチャネル形成領域７を構成する半導体層３の両側面にのみ形成される。この場合、一つの伝導経路（３５）当たりのチャネル幅は、チャネル形成領域７を構成する半導体層３の高さの２倍となる。
【００５８】
ここで、チャネル形成領域７を構成する半導体層３の適切な高さｈ3について、図５３を参照して説明する。チャネル形成領域７と開口部１０とが周期的に配列する断面において、一点鎖線で区切った一つの周期を考える。
【００５９】
片側の側面におけるチャネル幅をＷとすると、一つの周期をなす構造において、チャネル幅の合計は２Ｗとなる。
【００６０】
一方、図５３におけるチャネル形成領域７を構成する半導体層３の横方向の幅をＷsi（図３のＷ3に相当）、チャネル形成領域７を分離する開口部１０の幅をＷspとすると、一つの周期の幅はＷsi＋Ｗspとなる。同じ領域に通常のトランジスタ（例えば図５２の構造）を形成した場合に得られるチャネル幅はＷsi＋Ｗspであるから、本発明のトランジスタにおいて通常のトランジスタよりも大きなチャネル幅を実現するためには、２Ｗ＞Ｗsi＋Ｗspという条件を満たせば良い。両辺を２で割ればＷ＞（Ｗsi＋Ｗsp）／２となる。
【００６１】
すなわち、ＷがＷsiとＷspの平均より大きければ良い。片側の側面のチャネル幅Ｗと、チャネル形成領域７の高さｈSiは同じと考えられるので、チャネル形成領域７を構成する半導体層３の高さｈSi（ｈ3）が、チャネル形成領域７を構成する半導体層３の幅Ｗsiと開口部１０幅Ｗspの平均より大きければ良いと言える。ここで、典型的な一つの例として、チャネル形成領域７を構成する半導体層３の幅Ｗsiと開口部１０幅Ｗspが同じ場合を考えると、両者の平均はＷsiと等しいので、チャネル形成領域７を構成する半導体層３の高さｈSiがチャネル形成領域７の幅Ｗsiよりも大きければ良いという結論が得られる。ＷsiとＷspは必ずしも等しくないが、Ｗsi＝Ｗspと仮定して得られるｈSi＞Ｗsiという条件を、トランジスタを設計する指針として採用すれば、上の条件Ｗ＞（Ｗsi＋Ｗsp）／２から、少なくとも大きく外れないトランジスタが得られる。
【００６２】
また、他の典型的な構造として、チャネル形成領域７を構成する半導体層３の幅を開口部１０の幅よりも小さくする場合には、Ｗsi＜Ｗspであるので、ｈ3＞Ｗspという条件を満たせば、上の条件Ｗ＞（Ｗsi＋Ｗsp）／２を必ず満たすことができる。
【００６３】
また、この電界効果型トランジスタは、基板平面にほぼ垂直な半導体層３の側面に形成されるチャネルを、主たる伝導経路とするトランジスタであるにもかかわらず、ソース／ドレイン、及びゲート電極５の形状を基板面に投影した際の形状（図２）は、通常の電界効果型トランジスタ（図５２）と同一であるという特徴を有する。
【００６４】
また、素子領域１５の形状も、中央部を横断する開口部１０の配列を除けば、通常の電界効果型トランジスタと同一である。すなわち、チャネル形成領域７及びソース／ドレイン接続部３２は縦型構造を持つが、ソース／ドレイン領域の形状は開口部１０の周囲を除いて通常の電界効果トランジスタと同一である。
【００６５】
このため、ソース／ドレイン領域に対するコンタクト１６、ゲート電極５に対するコンタクト１７についても、通常の電界効果型トランジスタ（図５２）と同様のパターン（図３５）及び同様の工程によって作製することができる。
【００６６】
またソース／ドレイン領域についても、開口部１０の周辺を除けば、通常の電界効果型トランジスタと同様であるので、ソース／ドレイン領域の形成、シリサイド化、あるいは低抵抗化のためにソース／ドレイン領域上に半導体層３をエピタキシャル成長、選択成長させる工程などにおいて、従来の電界効果型トランジスタに対するものと同様の工程、あるいは従来のＳＯＩ型電界効果型トランジスタに対するものと同様の工程を用いることができる。
【００６７】
従って開口部１０の配列構造を追加することを除けば、通常のトランジスタの場合とほぼ同一のパターンを用いることができ、また開口部１０の形成及び開口部１０の周辺に対する加工（例えばゲート電極５の加工）を除いた工程（例えば、ゲート及びソース／ドレインへのコンタクト形成）では、従来の電界効果型トランジスタに対するものと同一の工程を用いることができるという特徴を有する。
【００６８】
また、チャネル部においては、一定の高さ（典型的には２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは６０ｎｍ以下）の縦型トランジスタが並列に接続される構造を持ち、チャネル幅が各伝導経路に分散されることになり、チャネル幅の大きいトランジスタにおいても、チャネル形成領域７の高さが一定に保たれる。
【００６９】
またチャネル幅の異なるトランジスタを回路内に混在させる場合には、単に配列する伝導経路の数を変えれば良いので、トランジスタの高さを変える必要がなく、トランジスタの高さにおけるバラツキを生じない。
【００７０】
またトランジスタの高さを一定の値以下に保つことができるので、半導体層３の上面からイオン注入など不純物導入手段により不純物を導入した際においても、半導体層３の基板平面に垂直な上下方向で不純物濃度の均一性が良い。また、半導体層３の上下方向に対してゲート寸法（特に、二つのソース／ドレインを結ぶ方向の長さ、すなわちゲート長）の均一性が良い。また半導体層３の基板平面方向の厚さについて、上下方向での均一性が良い。
【００７１】
ここに述べた半導体層３の基板平面に垂直な上下方向における不純物濃度、ゲート寸法、及び半導体層３の基板平面方向の厚さについての均一性は、半導体層３が薄いほど改善される（チャネル部における半導体層３の高さｈsiは１２０ｎｍ以下が好ましく、６０ｎｍ以下がさらに好ましい）。
【００７２】
また、この電界効果型トランジスタは、チャネル形成領域７を構成する半導体層３の両側面には、ゲート電極５が設けられており、ダブルゲート構造と呼ばれる構造を形成する。これは、薄膜（典型的には５０ｎｍ以下）の半導体層３を挟んで二つのゲート電極５が設けられる構造であり、例えば関川によりソリッドステートエレクトロニクス２７巻８２７頁１９８４年（Ｔ．Ｓｅｋｉｋａｗａ、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、ｖｏｌ.２７、ｐ．８２７、１９８４）、田中により１９９１年アイ・イー・ディー・エム、テクニカルダイジェスト、６８３頁〜６８６頁（Ｔ．Ｔａｎａｋａ、１９９１ＩＥＥＥ、ＩＥＤＭ、ｐｐ．６８３〜６８６）にそれぞれ開示されている。関川及び田中は基板平面に平行な半導体層の上下にゲート電極を形成する構造を採用することにより、短チャネル効果が抑制されることを報告している。
【００７３】
しかし、上述した刊行物に開示された構造である、半導体層の上下にゲート電極を設ける構造では、上下のゲート電極を同時に形成できないという問題がある。このため、上下のゲートの位置を自己整合的に決定できず、上下のゲートの位置がずれるという問題、あるいは上下のゲートの寸法（特にゲート長、すなわちソースとドレインを結ぶ方向のゲートの寸法）を揃えられないという問題がある。
【００７４】
一方、本実施形態の構造は、半導体層３の両側面にゲート電極５を設けることによりダブルゲート構造を実現し、短チャネル効果を抑制できる上、両側面のゲート電極５を同時に形成することが容易であり（例えば後述の実施形態３を参照）、両側面のゲートの位置ずれ、及び寸法の差を従来の技術に比べ大きく低減できる。
【００７５】
次に、図１に示す本発明の縦型電界効果型トランジスタの変形例について説明する。
【００７６】
図６は半導体層３に設ける開口部１０を円形とした例を示す平面図である。図７は開口配列領域３４の両端において半導体層３に切り欠きが設けられない構造である。なお、図６及び図７では、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極５の下に隠れている開口部１０の外形線も表示している。
【００７７】
図８に示すように半導体層３に開口部１０を設ける際に、開口部１０において、埋め込み絶縁層２を一定の深さまで掘り下げ、半導体層３の下端よりも少し下の位置までゲート電極５の下端が達している。
【００７８】
ゲート電極５の下端と半導体層３の下端の位置が揃っている場合、あるいはゲート電極５の下端が半導体層３の下端よりも上に位置する場合、半導体層３の下端、あるいは半導体層３の下部コーナー（これらはそれぞれ、通常の電界効果型トランジスタにおける素子領域端、素子領域端のコーナーに相当する）の電位を、ゲート電極５により充分に制御することが比較的難しく、ソース・ドレイン間に漏れ電流が流れやすい。
【００７９】
一方、図８に示すように本発明では、半導体層３の下端よりも少し下の位置まで、ゲート電極５の下端が達するようにすると、半導体層３の下端付近における漏れ電流を抑制しやすくなる。
【００８０】
また図２６に示すように、埋め込み絶縁層２に対してテーパーエッチングを施して、半導体層３の下端より下の位置で、埋め込み絶縁層２の側面が傾斜を持つ形状を形成しても良い。
【００８１】
また図２６において、ゲート電極５の下端が半導体層３の下端よりも下になるため、半導体層３の下端の電位に対するゲート電極５の制御性を高めることができる。
【００８２】
なお図８及び図２６は、チャネル形成領域７を構成する半導体層３の側面と上面の両方に同じ膜厚のゲート絶縁膜６を設けた場合を示したが、半導体層３の上面と側面での絶縁膜の材質が異なる場合、あるい半導体層３の上面の絶縁膜が側面の絶縁膜のよりも厚い場合のそれぞれに適用しても良い。
【００８３】
なお、ここでは半導体層３下の絶縁体（埋め込み絶縁層２）の下に、支持基板であるシリコン基板１がある場合を述べたが、本発明は電界効果型トランジスタを形成する半導体層３の下に何らかの絶縁体があれば適用できる。例えば、サファイア基板上に半導体層３を設けたＳＯＳ構造（シリコン・オン・サファイア）等、半導体層層３下の絶縁体自体が支持基板となる構造に対しても適用できる。
【００８４】
また、支持基板の材質はシリコンでなくとも良く、例えば石英、ＡｌＮ等の絶縁体であっても良い。この構造は、例えば半導体層３となる単結晶シリコンを、ＳＯＩ基板の作製に用いられる一般的な張り合わせ工程及び薄膜化工程により、石英、ＡｌＮ等の絶縁体上に転写すれば形成できる。
【００８５】
なお、ＣＭＯＳ構成のインバータ、ＮＡＮＤゲート、ＮＯＲゲート等のように、ソース／ドレイン領域の一方が専らソースとして使われ、他方が専らドレインとして使われる場合においても、本明細書においては、両者を含めてソース／ドレインと表現している。
【００８６】
（実施形態２）次に本発明の他の縦型電界効果型トランジスタについて説明する。
【００８７】
チャネル形成領域７、半導体層３に設ける開口部１０、ソース／ドレイン領域４の三者の配置について、実施形態１のトランジスタに対するいくつかの変形例を述べる。
【００８８】
図２７から図３４は図２、図６、図７と同じ位置から見た電界効果型トランジスタの平面図において、特に左端を拡大したものである。
【００８９】
図２７から図３４に示すいずれの縦型電界効果型トランジスタにおいても、半導体層３を横断するように開口部１０が配列し、開口部１０が配列する方向に沿って半導体層３を跨ぐゲート電極５が設けられる。半導体層３にはゲート電極５及び開口部１０を挟んで、高濃度の導電性不純物が導入されたソース／ドレイン域４が設けられている。
【００９０】
ゲート電極５の下方に位置する半導体層３は不純物濃度が低いチャネル形成領域７を構成し、チャネルは主にチャネル形成領域７を構成する半導体層３の側面に形成される。
【００９１】
なお、図２７から図３４には、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極５の下に隠れている開口部１０の外形線も表示している。またゲート絶縁膜６についても、図を見やすくするために省略している。
【００９２】
実際には図２７〜図３４において、ゲート絶縁膜６がチャネル形成領域７を構成する半導体層３の側面に設けられ、チャネル形成領域７を構成する半導体層３の側面はゲート絶縁膜６を介してゲート電極５に向かい合う。
【００９３】
またチャネル形成領域７を構成する半導体層３の上面にはゲート絶縁膜６、またはゲート絶縁膜６よりも等価膜厚の厚い絶縁膜（例えば図１１又は図３９のパッド酸化膜８とＳｉ3Ｎ4膜９を合わせたもの）が設けられる。
【００９４】
二つのソース／ドレイン領域４の間には、二つのソース／ドレイン領域４を接続する半導体領域である伝導経路３３が複数設けられた、伝導経路配置領域３１が設けられている。この伝導経路配置領域３１の構造は図１から図８、及び図３５に示したトランジスタ及び、以下に記載するトランジスタ及びその製造方法においても同じである。
【００９５】
図２７における斜線部は、伝導経路３３のうちの一つを明示したものである。伝導経路３３はチャネル形成領域７と、伝導経路３３中の高不純物濃度領域であるソース／ドレイン接続部３２からなる。チャネル形成領域７はゲート電極５の下部に位置する不純物濃度が低い（あるいは不純物が導入されない）領域である。
【００９６】
伝導経路３３中のソース／ドレイン接続部３２は、チャネル形成領域７とソース／ドレイン領域４との間に位置し、ソース／ドレイン領域４と同じ導電型の不純物が高濃度に導入された領域である。なお、ゲート電極５の下にソース／ドレイン接続部３２の一部、またはソース／ドレイン領域４の一部が位置する場合、それぞれゲート電極５とソース／ドレイン接続部３２の間、ゲート電極５とソース／ドレイン４の間に絶縁層が設けられる。この絶縁層の厚さはゲート絶縁膜と同程度であっても良く、またゲート絶縁膜よりも厚くても良い。
【００９７】
また伝導経路３３の形態は、チャネル形成領域７、伝導経路３３中の高不純物濃度領域（ソース／ドレイン接続部３２）の両方がゲート電極５の下に配置されるものであっても良い（図２８）。
【００９８】
さらに、チャネル形成領域７、ソース／ドレイン接続部３２に加えて、ソース／ドレイン領域４の一部もゲート電極５の下部に位置する形態を取っても良い（図２８）。また伝導経路３３中にソース／ドレイン接続部３２を持たず、チャネル形成領域７とソース／ドレイン領域４が直接接続する形態としてもよいものである（図２９）。
【００９９】
また、図２７〜図２９には、開口部１０の基板平面への投射形状が、少なくともソース／ドレイン領域４付近において曲線を描く場合を示したが、図３０〜図３１に示すように、開口部１０の形状が六角形、八角形等の多角形であっても良い。また図４６〜図４９に示すように、ゲート電極５の延長方向（開口部１０が配列する方向に同じ）に対して傾いた、ほぼ正方形である四角形であっても良い。また、図３３及び３４に示すように、開口部１０の幅がソース／ドレイン領域４側のある範囲において狭くなる形態を持っても良い。
【０１００】
図２７〜図３１、図３３、図３４及び図４６〜図４９に示した実施形態においては、いずれの場合においても、開口部１０の配列方向（ソース／ドレインを結ぶ方向に対して垂直で、基板表面に平行な方向）の開口部１０の幅Ｗspは、開口部１０中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷsp1）に比べて、ソース／ドレイン領域付近において小さくなる（例えば図２７のＷsp2）。逆に、伝導経路３３を構成する半導体層３の幅Ｗsiは、チャネル形成領域中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷsi1）に比べ、ソース／ドレイン領域４付近において大きくなり（例えば図２７のＷsi2）、ソース／ドレイン領域４に接続する位置において最大となる。
【０１０１】
すなわち、図２７〜図３１、図３３、図３４及び図４６〜図４９の形状は、いずれも、チャネル形成領域７からソース／ドレイン領域４にかけて半導体層３の幅Ｗsiが広がる形態を持つが、この場合、チャネル形成領域７の横方向の幅Ｗsi、あるいは少なくともチャネル形成領域７の中央部における幅Ｗsiが小さくなるので、通常のＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することと同じく、Ｓファクタの改善、短チャネル効果の抑制などに効果があり、トランジスタの特性が向上する。
【０１０２】
その一方、ソース／ドレイン領域に接する位置では伝導経路３３を構成する半導体層３の幅が大きくなるので、寄生抵抗が低減できる。
【０１０３】
さらに、高濃度の不純物を含む領域であるソース／ドレイン接続部３２を有する（図２７、図２８、図３０、図３１、図３３、図３４、図４６〜図４９の形状）伝導経路３３を持つ場合、ソース／ドレイン接続部３２とチャネル形成領域７との接触面積が小さくなる。
【０１０４】
通常の電界効果型トランジスタにおいて高濃度不純物領域であるドレイン接合を浅く形成した場合、高不純物濃度で接合の浅いソース／ドレインエクステンションを設けた場合、あるいはＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することにより高濃度不純物領域であるドレインを薄く形成した場合等と同じく、高濃度不純物領域とチャネル形成領域が接触する部分で、高濃度不純物領域の断面積が減るので、短チャネル効果が抑制され、トランジスタの特性が向上する。
【０１０５】
本発明によれば、開口部１０の配列方向におけるソース／ドレイン接続部３２の幅をチャネル形成領域７を構成する半導体層３と接する部分では小さくすることにより短チャネル効果抑制作用が得られると同時に、開口部１０の配列方向におけるソース／ドレイン接続部３２の幅をソース／ドレイン領域４と接する部分では大きくすることにより寄生抵抗抑制作用が得られ、上述した第３の課題を抑制できる。
【０１０６】
また開口部１０の形状は図３２のような四角形でも良い。この場合、Ｗsi、Ｗspはともに一定である。この場合は、構造が単純であり、製造が容易であるという特徴がある。また、以下に述べるように、寄生容量３６が小さいという特徴がある。
【０１０７】
次にゲート側面とソース／ドレイン側面間の寄生容量３６について、図５４〜図５７を参照して説明する。図５４はゲート端とソース／ドレイン領域４の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）がある場合を示す平面図である。図５４に示す形態は、ソース／ドレイン接続部３２のうち少なくとも一部がゲートに覆われていない場合に相当する。
【０１０８】
図５５はゲート端とソース／ドレイン領域４の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）がない場合を示す平面図である。図５５に示す形態は、ソース／ドレイン接続部３２のすべてがゲートに覆われている場合に相当する。
【０１０９】
なお図５４及び図５５では、図を見やすくするために、実際にはゲート電極５の下に隠れている開口部１０の外形線及びゲート絶縁膜６の外形線を明示している。
【０１１０】
図５６、図５７はそれぞれ図５４のＡ２０５−Ａ２０５’線断面図、図５５のＡ２０６−Ａ２０６’線断面図である。
【０１１１】
図５４、図５６に示すゲート端とソース／ドレイン領域の間に開口部１０がある構造では、ゲート５の側面とソース／ドレイン領域４の側面が開口部１０に相当する間隔だけ離れるので、ゲート側面とソース／ドレイン側面間の寄生容量３６は小さい。
【０１１２】
これに対して図５５、図５７に示すゲート端とソース／ドレイン領域の間に開口部がない構造では、ゲート側面とソース／ドレイン側面の距離が小さいので、ゲート側面とソース／ドレイン側面間の寄生容量３６は大きくなり、素子の高速動作に不利になる。
【０１１３】
本発明に係る縦型電界効果型トランジスタの開口部１０には、ＰＳＧの堆積工程、層間絶縁膜の堆積工程等の絶縁膜を堆積する工程において、ＳｉＯ2、ＰＳＧ等の絶縁膜が埋め込まれるが、開口部１０内がＳｉＯ2、ＰＳＧ等の絶縁体により完全に満たされていても、あるいは開口部１０内に絶縁体に満たされない空洞が残存した場合にも、図５４及び図５６の構造における寄生容量３６が、図５５あるいは図５７の構造における寄生容量３６よりも小さくなることに変わりはない。
【０１１４】
したがって、ソース／ドレイン接続部３２のうち、少なくとも一部が、側面、上面ともゲート電極５に覆われていない構造（図２７、図３０〜図３４、及び図４６〜図４９の構造）は、寄生容量の低減において有利と言える。
【０１１５】
図１、図６、図７、図２７〜図３４の構造では、チャネル面が（１００）面（あるいはこれに等価な面）または（１００）面（あるいはこれに等価な面）から小さく傾いた面になるように、開口部１０の配列方向が［１００］方向（あるいはこれに等価な方向）になるようにする。正方形の開口部１０の一辺が開口部１０の配列方向に対して４５度傾いた図４６から図４９の構造では、開口部１０の配列方向が［１１０］方向（あるいはこれに等価な方向）になるようにすると、チャネル面が（１００）面（あるいはこれに等価な方向）に形成される。
【０１１６】
チャネル面が（１００）面または（１００）面から小さく傾いた面に形成されると、界面準位が少ない点、またチャネルキャリアの移動度が大きい点において優れた特性が得られる。
【０１１７】
なお、図４６から図４９は同一のトランジスタに関する図であり、図４６は開口部とゲート電極の位置関係を示し、図４７はソース／ドレイン及びゲートに対するコンタクト形成後の平面図、図４８は半導体層の形状に対する鳥瞰図、図４９はゲート電極形成後の鳥瞰図であり、図４９においては図を見やすくするためにゲート絶縁膜を省略している。
【０１１８】
また、図４９は、ソース／ドレイン接続部３２において、マスク膜９とパッド膜８が除去された場合について示している（両者は必ずしも除去されなくても良い）。
【０１１９】
なお本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、実施形態１に記載の各種形態に対して適用することができる。また本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、チャネル形成領域の上部にチャネル形成領域の側面と同じ厚さの絶縁膜があるトランジスタ、チャネル形成領域の上部にチャネル形成領域の側面よりも厚い絶縁膜があるトランジスタ、チャネル形成領域の上部に多層の絶縁膜があるトランジスタに適用でき、これらいずれに適用しても、本発明の効果を得ることができる。
【０１２０】
（実施形態３）
次に本発明に係る実施形態１及び実施形態２に示した縦型電界効果型トランジスタを製造する製造方法を工程順に説明する。
【０１２１】
図９に示すように、シリコン基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
【０１２２】
次に半導体層３の上面を２０ｎｍ熱酸化することにより半導体層３上にパッド酸化膜８を設け、パッド酸化膜８上にＣＶＤ法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０１２３】
次にリソグラフィ工程により、開口部が配列したパターンを持つレジストパターンを設け、これをマスクとして、ＲＩＥ等の通常のエッチング工程によりパッド酸化膜８及びＳｉ3Ｎ4膜９をパターニングする。
【０１２４】
次に図１０に示すように、開口部１０が配列したパターンを含む一定の領域（例えば図９においてＡ９の点線で囲んだ範囲）を覆うレジストパターンを設け、このレジストパターンをマスクとして、Ｓｉ3Ｎ4膜９、パッド酸化膜８をＲＩＥによりパターニングする。
【０１２５】
引き続いてレジストを除去したのち、残ったＳｉ3Ｎ4膜９、パッド酸化膜８をマスクとして、シリコンに対するエッチング速度がＳｉ3Ｎ4膜に対するエッチング速度より速い選択的なＲＩＥ（リアクティブイオンエッチング、反応性イオンエッチング）を行い、半導体層３をパターニングする。
【０１２６】
図１０に示す段階で、一定の領域（この場合、Ａ９の点線で囲んだ範囲）以外のＳｉ3Ｎ4膜９、パッド酸化膜８、半導体層３が取り除かれる。
【０１２７】
またシリコンのエッチングに続いて、ＳｉＯ2に対するエッチング速度がＳｉ3Ｎ4膜に対するエッチング速度より速い選択的ＲＩＥを行うことにより、開口部１０においてＳｉＯ2膜２の上端が半導体層３の下端よりも下に位置する形状（図８）、あるいは開口部１０においてＳｉＯ2膜２の表面が傾斜した形状（図２６）を得ることもできる。またＳｉ3Ｎ4膜９とパッド膜（パッド酸化膜８）の二層構造は、Ｓｉ3Ｎ4膜９だけの単層構造であっても良い（以下、適宜、単層構造と多層構造のものを併せて、マスク膜９という）。
【０１２８】
またマスク膜の材質は半導体層３を選択的にエッチングできる材料であれば良く、例えばＳｉＯ2でも良い。また、開口部１０の形状は、ここに示した形に限らない。例えば、図２７〜図３４、図４６から図４９に示した形であっても良い。ここで述べた工程においてＳｉＯ2からなるパッド膜８を設けた主な理由は、Ｓｉ3Ｎ4膜９と半導体層３が直接接触することによって半導体層３に応力がかかることを防ぐこと、Ｓｉ3Ｎ4膜９と半導体層３が直接接触することによってＳｉ3Ｎ4膜９と半導体層３との界面に多量の界面準位が発生することを防ぐこと等、Ｓｉ3Ｎ4膜９と半導体層３が直接接触することにより発生する問題を避けることにある。Ｓｉ3Ｎ4膜９と半導体層３が直接接触させることにより発生する問題の影響が小さい場合は、パッド酸化膜８を省略しても良い。
【０１２９】
また図１０に示す構造を形成した後、、エッチングにより半導体層３に開口部１０を形成し、その後埋め込み絶縁層２の上部をエッチングする場合、エッチングによりマスク膜が全て失われることを防ぐために、マスク膜の材質と埋め込み絶縁層２の材質との組み合わせを、埋め込み絶縁層だけを選択的にエッチングできるように選ぶことが好ましい。また、この条件が成り立たない組み合わせである場合は、以下のようにする。例えば、マスク膜９が埋め込み絶縁層２と同じＳｉＯ2である場合、埋め込み絶縁層２のエッチング時にマスク膜９の一部が除去されることを見込んで、マスク膜９を厚めにすれば良い。一般的に言えば、開口部１０における半導体層３のエッチング後に埋め込み絶縁層２をエッチングする場合で、かつ埋め込み絶縁層２の材質とマスク膜９の材質が同じである場合、埋め込み絶縁層２をエッチングする深さＴboxovよりも、マスク膜の厚さＴmaskを大きくすれば良い。
【０１３０】
また、半導体層３が露出した後、半導体層３の表面にゲート絶縁膜を形成する前に露出した半導体層３の側面の平坦化と清浄化を行うための熱処理工程を追加しても良く、例えば水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部１０間の間隔が狭く半導体層３の基板平面方向の厚さが薄い場合には、半導体層３の凝集を避けるため、より短時間、あるいはより低温で熱処理しても良い。また水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【０１３１】
また半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層３の側面をＳｉＯ2膜で覆い、温度９８０℃以上（より望ましくは温度１２００℃以上）、１時間以上の熱処理を実施することにより、露出した半導体層３の側面を平坦化する工程を追加しても良い。ここで、９８０℃以上の温度はＳｉＯ2膜に流動性を持たせるために必要な温度であり、１２００℃以上の温度は流動の顕著化に必要な温度である。熱処理は窒素中で行うか、あるいはＡｒなどの不活性ガス中で行う。また熱処理を行う雰囲気に酸素を混合し、露出した半導体層３の側面を酸化させることにより、チャネル形成領域７を構成する半導体層３の幅Ｗsiを小さく（チャネル形成領域７を構成する半導体層３の基板平面方向の厚さを薄く）する工程を実施しても良い。
【０１３２】
また半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層３の側面を絶縁膜で覆う。この絶縁膜は、例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜等の絶縁体よりなり、また例えば複数の絶縁体からなる多層膜よりなる。レーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することによって、伝導経路あるいはチャネル形成領域が形成される半導体領域（半導体層）のうち側面付近の一部領域を溶融して、再結晶化させる工程を行っても良い。
【０１３３】
また、同じくレーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することにより、伝導経路あるいはチャネル形成領域が形成される半導体領域（突起形状の半導体層）の全体を溶融し、溶融した領域を再結晶化しても良い。この工程の目的は、ＲＩＥ工程により半導体層３の側面に発生した凹凸を平坦化することである。レーザービームや電子ビーム等のビームのパワー及びエネルギー、電気ヒータの温度、ビーム及び電気ヒータの走査速度は、望ましくは伝導経路あるいはチャネル形成領域が形成される半導体領域（突起形状の半導体層）の表面だけが溶融してその内部は溶融しないか、あるいは伝導経路が形成される突起部は溶融してソース／ドレイン領域が形成される半導体領域（突起形状の半導体層）は溶融しない程度に設定されることが好ましい。
【０１３４】
これは、ビーム走査の後、基板の温度が低下する過程で、それぞれ溶融していない半導体領域（突起形状の半導体層）の内部の領域、あるいは溶融していないソース／ドレイン領域を種結晶（シード）として、溶融した領域を再結晶化させるためである。
【０１３５】
また溶融再結晶化に伴い、埋め込み絶縁層２中に発生した固定電荷またはトラップ等の欠陥を除去することを目的として、溶融結晶化後に高温の熱処理工程（１０００℃以上、典型的には１３００〜１３６０℃、１時間以上、酸化雰囲気または非酸化雰囲気）、または酸化雰囲気中のより低温の熱処理工程を行っても良い。
【０１３６】
次にＣＶＤ法を用いて、ＳｉＯ2よりなるダミーゲート絶縁膜１８を形成するための絶縁膜を１０ｎｍ堆積し、ＲＩＥによりエッチバック（平坦部に堆積した材料膜を除去して、側壁部に堆積した材料膜を残す工程）することにより、半導体層３における開口部１０の内壁及び半導体層３の側面（素子領域をなす半導体層３の周囲の側面）にダミーゲート絶縁膜１８を設ける。
【０１３７】
引き続いてＣＶＤによりポリシリコンを堆積し、これを通常のリソグラフィ及びＲＩＥにより加工し、ダミーゲート電極１１を設ける。この段階での形状は、パッド酸化膜８、Ｓｉ3Ｎ4膜９が存在すること、ゲート絶縁膜６及びゲート電極５の代わりにそれぞれダミーゲート絶縁膜１８、ダミーゲート電極１１があることを除けば、図１と同様である（図３９においてダミーゲート電極１１が設けられた形状に相当。但し、図３９では図を見やすくするため、ダミーゲート絶縁膜１８を省略）。
【０１３８】
ここで、ダミーゲート絶縁膜１８及びダミーゲート電極１１を形成したのは、後に、これらを除去して得られた空間に、改めてゲート絶縁膜６及びゲート電極５を形成する、いわゆる置換ゲート工程を実施するための準備である。
【０１３９】
置換ゲート工程を行わない場合は、ここでダミーゲート絶縁膜１８を形成する代わりにゲート絶縁膜６を、ダミーゲート電極１１を形成する代わりにゲート電極５をそれぞれ形成し（図３９においてゲート電極５が設けられた形状に相当。但し、図３９では図を見やすくするため、ゲート絶縁膜６を省略）、引き続いて、以下に述べるソース／ドレイン接続領域への不純物導入、ソース／ドレインの形成、配線の形成を実施してトランジスタを形成すれば良い。この場合、図１１から図１６に至る工程において、ダミーゲート絶縁膜１８に代えてゲート絶縁膜６が、ダミーゲート電極１１に代えてゲート電極５が設けられた形状が得られる。
【０１４０】
また、ここ（図１１に至る工程）で、ダミーゲート絶縁膜１８をＣＶＤにより堆積したのは、もしも熱酸化によりダミーゲート絶縁膜１８を形成すると、ダミーゲート絶縁膜１８の除去後に、マスク膜（この場合はパッド酸化膜８とＳｉ3Ｎ4膜９の二層膜）の基板平面方向の幅よりもチャネル形成領域７を構成する半導体層３の基板平面方向幅が狭くなるために、マスク膜の下部でチャネル形成領域７を構成する半導体層３がマスク膜の端よりも後退して段差が発生し、垂直方向の平坦性が悪化しやすいという問題を防ぐことに特に注意を払ったためである。
【０１４１】
しかし、一般には、ゲート絶縁膜６及びダミーゲート絶縁膜１８は、ＳｉＯ2以外の絶縁膜であっても良く、また熱酸化により形成したＳｉＯ2膜であっても良い。一般にダミーゲート絶縁膜１８は、半導体層３に対して選択的に除去可能な材料であれば良い。
【０１４２】
また、ダミーゲート電極１１をＳｉ3Ｎ4等、半導体層３に対して選択的に除去できる材料により形成しても良く、ダミーゲート電極１１が半導体層３に対して選択的に除去できる場合にはダミーゲート絶縁膜１８を省略しても良い。
【０１４３】
引き続いてＳｉ3Ｎ4膜に対して選択性のある条件下でＲＩＥを実施してダミーゲート電極１１の下部以外のダミーゲート絶縁膜を除去し、次いで全体にＰＳＧ（リンガラス）膜１２を２００ｎｍ堆積し、ＲＩＥによりこれをエッチバックすることにより、開口部１０の内壁と、半導体層３の側面に側壁状のＰＳＧ膜１２を設ける。
【０１４４】
この段階での構造を、図１０のＡ１０−Ａ１０’線断面図である図１１、図１０のＢ１０−Ｂ１０’線断面図である図１２、図１０のＣ１０−Ｃ１０’線断面図である図１３に示す。
【０１４５】
この工程においてＰＳＧを堆積するのは、開口部１０の内壁にＰＳＧを付着させ、ゲート電極（またはダミーゲート電極）５の両側の開口部１０に隣接する半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲート電極５の両側の半導体層３に高濃度（５×１０18ｃｍ-3以上、好ましくは３×１０19ｃｍ-3以上）のリンを導入し、ソース／ドレイン接続部３２を形成することにある。
【０１４６】
なお、ＰＳＧからリンを拡散させるための熱処理（例えば８００℃１０秒）は、ＰＳＧの堆積直後に行っても良いし、ＰＳＧの堆積後、いくつかの工程を経た後に行っても良い。ＰＳＧの堆積後に行われる他の熱工程（例えばソース／ドレインへのイオン注入後の活性化、ゲート酸化）の際に同時にＰＳＧからリンを拡散させる方法を用いても良い。
【０１４７】
図１４は、開口部１０のソース／ドレイン方向の幅が大きい場合で、開口部１０がＰＳＧによって埋め尽くされていないが、この場合においても、開口部１０の内壁へのＰＳＧの付着は保証されるので、問題はない。図１５は、図１４に対応する状態における平面図である。ＰＳＧからの熱拡散によりｎ+型ソース／ドレイン領域４が形成された状態のＢ１０−Ｂ１０’線断面に相当する位置における断面図を図１６に示す。
【０１４８】
なお、ｐチャネルトランジスタの場合は、ＢＳＧ（ホウ素ガラス）など、ｐ型不純物の拡散源をＰＳＧに代えて用いる。またｎチャネルトランジスタの場合においても、ＰＳＧ以外のｎ型不純物拡散源（例えばヒ素ガラス）をＰＳＧに代えて用いても良い。また、ｐ型不純物であるホウ素と、ｎ型不純物であるリンの両方を含むＢＰＳＧ（ホウ素、リンガラス）において、ホウ素またはリンの一方の割合を高めたものを、それぞれｐ型またはｎ型のトランジスタの製造に用いても良い。
【０１４９】
ゲート電極５の両側、開口部１０から離れた部分の半導体層３には、通常の工程によりソース／ドレイン領域を形成する。例えばイオン注入、プラズマドーピング等により、ｎチャネルトランジスタの場合はｎ型不純物、ｐチャネルトランジスタの場合はｐ型不純物を高濃度（３×１０19ｃｍ-3以上、好ましくは１×１０20ｃｍ-3〜３×１０20ｃｍ-3）に導入する。ｎ型不純物には例えばリン、ヒ素等ドナーを形成する不純物、ｐ型不純物には例えばホウ素等アクセプタを形成する不純物を用いる。また、ソース／ドレイン領域に対して寄生抵抗低減のために半導体のエピタキシャル成長、多結晶またはアモルファス半導体の選択成長を施しても良く、またシリサイド化を行っても良い。
【０１５０】
なお、半導体層３上のマスク膜９は、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）の加工時に、半導体層３を保護する目的で設けられたものであるが、ソース／ドレイン領域への不純物導入工程、あるいはソース／ドレイン領域のシリサイド化工程には不要であるので、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工して形成した後、ソース／ドレイン領域へ不純物を導入する以前のいずれかの段階においてＲＩＥあるいはウェットエッチングにより除去されることが望ましい。
【０１５１】
ＰＳＧの堆積後、ＰＳＧをＲＩＥによりエッチバックし、ＰＳＧよりなる側壁を形成する工程において、ゲート電極下部とＰＳＧ側壁下部を除いた領域のマスク膜９、パッド酸化膜８を同時に除去すれば、図１６のようにソース／ドレイン領域を形成する領域で半導体層３の上面が露出する形状が得られる。
【０１５２】
また、一旦マスク膜９、パッド酸化膜８を残したままＰＳＧ側壁を形成し（図１２、図１３）、ＰＳＧからの不純物拡散後、ソース／ドレイン領域の形成前に、マスク膜９、パッド酸化膜８を除去する事を目的としたＲＩＥを実施しても良い（この時、ＰＳＧの上部も除去されるが、ＰＳＧからの不純物拡散は既に実施した後なので問題はない。）。
【０１５３】
またダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工した後、ＰＳＧの堆積以前に、ＲＩＥ等のエッチング工程によりマスク膜９及びパッド酸化膜８を除去しても良い。この場合、種々の工程を経て最終的に得られる素子形状は図３８に示したものとなる。ＰＳＧの堆積以後のいずれかの段階に、マスク膜９、パッド酸化膜８を除去した場合は、最終的に図３６の形状が得られる。
【０１５４】
ＰＳＧの堆積及びエッチバック後、ＣＶＤによりＳｉＯ2を堆積して層間絶縁膜１３とし、ダミーゲート電極１１をストッパとしてＣＭＰにより層間絶縁膜１３を平坦化する。この時、同時にダミーゲート電極１１の上部を露出させる。続いてＲＩＥによりダミーゲート電極１１を除去し、次にＲＩＥによりダミーゲート絶縁膜１８を除去する。
【０１５５】
続いて熱酸化によりゲート絶縁膜１４を２ｎｍ形成し、ダミーゲート電極１１を除去して得られたスリット中にＴｉＮ等の導電性材料をスパッタ法により埋め込み、これをゲート電極５とする（図１８、図１９）。
【０１５６】
なお、図１９はゲート絶縁膜１４を熱酸化により形成した場合の形状、図１８はゲート絶縁膜１４をＣＶＤにより形成した場合の形状である。
【０１５７】
その後、ゲート電極及びソース／ドレイン領域上の層間絶縁膜に開口（それぞれゲートコンタクト１７形成用開口、ソース／ドレインコンタクト１６形成用開口）を設けたのち、Ａｌ等の金属材料をスパッタ、ＣＶＤ等で堆積した後、これをパターニングし、配線２４を設けると、図３５〜図３８に示した電界効果型トランジスタが得られる。ここではゲート電極５に接続する配線を描いていないが、ソース／ドレイン領域４へのソース／ドレインコンタクト１６を介した接続と同様に、ゲート電極５へゲートコンタクト１７を介して配線が接続される。
【０１５８】
なお、図３６及び図３８は図３５のＢ４１−Ｂ４１’線断面図、図３７は図３５のＣ４１−Ｃ４１’線断面図である。但し、図３６はＰＳＧの堆積以前に、マスク膜９及びパッド酸化膜８を除去した場合、図３８はＰＳＧの堆積以後に、マスク膜９及びパッド酸化膜８を除去した場合を示す。また、図３７は、開口部がＰＳＧにより全て満たされない場合（図１４）について示した。
【０１５９】
ダミーゲート絶縁膜をＲＩＥで除去した後、ダミーゲート絶縁膜をＲＩＥにより除去する際に半導体層に生じたダメージ及び汚染を除去するために、チャネル形成領域を構成する半導体層の表面をドライエッチングにより一部除去しても良い。この際のドライエッチングには、等方性のエッチングが好ましい。エッチングガスとしては、Ｃｌ2、ＣＦ4、ＣＨＦ3、ＨＣｌ等を用いれば良い。また、ここでドライエッチングを施すと同時に、半導体層をより薄膜化することを目的に、チャネル形成領域を構成する半導体層を両側面からエッチングしても良い。例えば、短チャネル効果を抑制することを目的に、半導体層の幅が５〜１０ｎｍ程度になるまで薄膜化を行っても良い。
【０１６０】
勿論、ダミーゲート絶縁膜１８、ダミーゲート電極１１を形成する工程において、これらに代えてゲート酸化膜６、ゲート電極５が形成されている場合は、ダミーゲート絶縁膜の除去から、導電性材料の埋め込みによるゲート電極５の形成に至る上記の工程を必要としない。
【０１６１】
また、半導体層が露出した後、半導体層の表面にゲート絶縁膜を形成する前に露出した半導体層の側面の平坦化と清浄化を行うための熱処理工程を追加しても良い。例えば、水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部間の間隔が狭く半導体層が薄い場合には、半導体層の凝集を避けるためより短時間、あるいはより低温で熱処理しても良い。また、水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【０１６２】
また、ソース／ドレイン接続部の幅が大きい場合（例えば図６、図４６〜図４９の構造）は、ソース／ドレイン接続部への不純物導入を、上部から通常にイオン注入をすることにより作製しても良い。ソース／ドレイン接続部に上部からイオン注入する場合は、マスク膜９とパッド膜８を除去することが好ましい（図４９）。ソース／ドレイン接続部とソース／ドレイン領域の両者に対して、同時にマスク膜９とパッド膜８を除去し、同時に不純物の導入を行っても良い。
【０１６３】
また、ソース／ドレイン領域、ソース／ドレイン接続部へ上部からイオン注入する場合は、基板平面に対して垂直方向の不純物濃度を均一にするため、異なるエネルギーのイオン注入を複数回繰り返しても良い。
【０１６４】
また、チャネル形成領域、ソース／ドレイン接続部、ソース／ドレイン領域等の半導体領域中に導入した不純物を活性化するための熱処理は、イオン注入等による不純物の導入直後に行っても良いし、配線などの金属層が設けられる以前の適当な段階において、実施しても良い。
【０１６５】
以上に述べた電界効果型トランジスタの製造方法では、ＲＩＥに対するマスク層（ここではＳｉ3Ｎ4膜）にあらかじめ開口が余分に配列したパターンを設け、次に余分な開口パターンを除いた領域において半導体層３をパターニングして素子領域を形成するので、チャネル形成領域を構成する半導体層の幅を均一に形成できる。
【０１６６】
ここで、もし開口パターンに余分な配列を設けず、開口パターンと、素子領域のパターンを同時に形成しようとすると、開口パターン配列の端部に位置するチャネル形成領域（図１０では、配列中で最も右、及び最も左に位置する半導体領域）に対応するレジストパターンの幅が、素子領域外の広い領域に対して露光された光線（あるいは電子線、Ｘ線などのビーム）の影響によって細りを生じ、その結果、図５１のように、開口パターン配列の両端部に位置するチャネル形成領域を構成する半導体層の幅が細くなる場合がある（近接効果）。これに対して本製造方法を用いると、この問題は生じず図１０のように、幅の揃った素子領域が得られる。
【０１６７】
また、本実施形態の製造方法においては、チャネル形成領域を構成する半導体層の上部にマスク層（ここではＳｉＯ2層とＳｉ3Ｎ4層の二層膜）を設けているので、ゲート電極（またはダミーゲート電極）のエッチング中にチャネル形成領域を構成する半導体層がダメージを受けることもない。マスク層の材質は、ゲートのエッチング中にマスク層のすべてがエッチングされ消滅することのないものであれば良い。例えばＳｉＯ2層、Ｓｉ3Ｎ4層等、ゲート電極またはダミーゲート電極のエッチング時にエッチングされない或いはされにくい材料を選べば良い。
【０１６８】
ダミーゲート電極及びダミーゲート絶縁膜の除去後、絶縁性側壁材料、例えば厚さ５ｎｍの第二のＳｉ3Ｎ4膜をＣＶＤにより全面に堆積して、続いてこの絶縁材料をＲＩＥによりエッチバックすることにより、ダミーゲート電極及びダミーゲート絶縁膜を除去して得られたスリット中に、絶縁材料よりなる側壁を形成する工程を追加しても良い。この時、チャネル形成領域を構成する半導体層とダミーゲート電極の双方がほぼ垂直な側面を持っている場合には、ダミーゲート電極の高さ（埋め込み酸化膜に接する最下端から最上端までの高さ）が、チャネル形成領域を構成する半導体層の２倍以上あれば、絶縁性側壁材料（ここでは第二のＳｉ3Ｎ4膜）に対して、少なくともチャネル形成領域を構成する半導体層の厚さと同じだけＲＩＥを実施することにより、半導体層の側壁には絶縁性側壁材料（ここでは第二のＳｉ3Ｎ4膜）がなく、スリットの内壁だけに絶縁性側壁材料（ここでは第二のＳｉ3Ｎ4膜）を設けることができる。
【０１６９】
スリットの内壁に絶縁材料よりなる側壁が設けられると、スリットに隣接する材料（ここではＰＳＧ）に損傷を与えずに、スリット内の半導体層に対してクリーニング又はエッチング処理を行うことができる。
【０１７０】
例えば、半導体層の側面の汚染を除去するため、あるいは半導体層の幅Ｗsiを小さくするために、一旦半導体層の側面を熱酸化し（汚染除去を目的とする場合はゲート酸化膜厚の１０倍以下、薄膜化を目的とする場合は特に範囲はない。ここで行う酸化工程は犠牲酸化と呼ばれる）、これを希フッ酸、または緩衝フッ酸などＳｉＯ2に対するエッチング液により除去する工程（犠牲酸化膜除去工程）を行っても、スリット両側が絶縁性側壁材料に覆われているので、スリット両側の材料（ここではＰＳＧ）に対する損傷が小さい。
【０１７１】
また、ゲート電極５（もしくはダミーゲート電極１１）に側壁を設ける方法としては、半導体層に開けられた開口部における、埋め込み絶縁層表面からのゲート電極５（もしくはダミーゲート電極１１）の高さｈgを、埋め込み絶縁層表面からの半導体層の高さｔSiの２倍より大きく設定し、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した後、ゲート電極５（もしくはダミーゲート電極１１）の表面を覆うように絶縁性側壁材料を堆積し、続いてこれをｔsi以上、（ｈg−ｔSi）未満の厚さにわたってエッチバックすることにより、ゲート電極の下端から、半導体層の上端の高さまでの位置において、ゲート電極側面に側壁を形成することができる。
【０１７２】
但し、本実施形態に述べたスリット内壁に絶縁性側壁を形成する方法、及び同じく本実施形態に述べたゲート電極５（もしくはダミーゲート電極１１）に絶縁性側壁を形成する方法では、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した時点で、ゲート電極５（もしくはダミーゲート電極１１）の両側面を完全に絶縁性側壁で覆うことができない（前者の方法ではこの時点で側壁を設けることができない、後者の方法ではゲート電極の側面が一部露出する）。
【０１７３】
従って、ソース／ドレイン領域に半導体材料をエピタキシャル成長する場合に、ゲート電極側面にも、半導体材料がエピタキシャル成長するという問題が発生する。この問題は実施形態４として説明する製造方法に基づいて解決される。
【０１７４】
なお、本実施形態における各工程は、実施形態１及び２に係る電界効果型トランジスタ、または実施形態１及び２に係る各種の変形を伴う電界効果型トランジスタの製造に用いることができる。
【０１７５】
また、本実施形態における各工程の一部を、他の一般的な電界効果型トランジスタの製造方法とを組み合わせることにより、実施形態１及び２に係る電界効果型トランジスタ、または実施形態１及び２に係る各種の変形を伴う電界効果型トランジスタを製造することもできる。
【０１７６】
また、本実施形態における、各部分の膜厚、寸法、材質は、実施形態１及び２での説明に基いて適宜変更を加えて良い。
【０１７７】
（実施形態４）次に実施形態４として、本発明に係る、ゲート電極またはダミーゲート電極に絶縁膜（例えばＳｉ3Ｎ4膜）の側壁を形成する方法を図２０〜図２５を参照して説明する。
【０１７８】
図２０〜図２５は、図１０の構造を形成した後にダミーゲート電極（またはゲート電極）、及びこれらに付着する側壁を設ける工程を図示したものである。図２０〜図２２は図１０のＢ１０−Ｂ１０’線断面に対応し、図２３〜図２５は図１０のＣ１０−Ｃ１０’線断面のダミーゲート電極１１付近に対応する。
【０１７９】
実施形態４に示した本発明の製造方法は、実施形態１に示すダミーゲート電極に側壁を設ける場合、または実施形態３に示す製造方法において、ダミーゲート電極を設ける工程に代えてゲート電極５を設ける工程を実施した際に、ゲート電極５に側壁を設けるために用いることができる。
【０１８０】
また、本実施形態４の製造方法は、後述するように、単数の半導体層によりソース／ドレイン領域同士が接続される電界効果型トランジスタの製造に用いても良い。
【０１８１】
まず、ダミーゲート電極１１に側壁を設ける場合について述べる。実施形態２に示した製造方法により、素子領域をパターニングした構造（例えば図１０）を形成し、続いて実施形態３に示した製造方法と同様にダミーゲート絶縁膜１８及びダミーゲート電極１１を形成する（例えば図３９）。なお、本実施形態４における半導体層３の上端と、ダミーゲート電極１１の上端との高さの差は例えば１５０ｎｍとする。また、後述するようにダミーゲート電極１１の形成後に半導体層３中に不純物を導入する工程を実施してもよい。
【０１８２】
次に全体の表面を覆うように第２のＳｉ3Ｎ4膜２０をＣＶＤにより１０ｎｍ堆積する。続いて第２のＣＶＤＳｉＯ2膜２１をＣＶＤ法により２００ｎｍ堆積し、ＣＭＰにより第２のＣＶＤＳｉＯ2膜２１を平坦化する（図２０、図２３）。ＣＭＰ工程においては、第２のＳｉ3Ｎ4膜２０がＣＭＰに対するストッパとして働く。
【０１８３】
続いて、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１をＲＩＥによって表面から１５ｎｍの深さまでエッチングし、続いてポリシリコンを２０ｎｍ堆積し、ポリシリコンに対してＲＩＥによるエッチバックを行い、第１のサイドウォール２２（材質は、この場合ポリシリコン）をダミーゲート電極１１の上部両側側面に設ける（図２１、図２４）。
【０１８４】
続いて、ダミーゲート電極１１及び第１のサイドウォール２２をマスクに、第２のＳｉ3Ｎ4膜２０及び第２のＣＶＤＳｉＯ2膜２１をエッチバックすることにより、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１の一部からなるゲートサイドウォール（ゲート側壁）を、ダミーゲート電極１１の側面に設ける。
【０１８５】
図２２、図２５において、ダミーゲート電極１１の側面に付着する第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１により構成される部分がゲートサイドウォールである。このエッチバック工程において、ほぼ埋め込み絶縁膜２の上端とダミーゲート電極１１の上端との高さの差だけの厚さを持つＳｉ3Ｎ4膜をエッチングするために必要な時間よりも長く、エッチバックを行えば、ゲートサイドウォールとなる部分を除いて第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１は除去され、ソース／ドレイン接続部３２の側面において半導体層が露出する構造が得られる（ダミーゲート電極１１から離れた位置における、Ａ１０−Ａ１０’断面線に平行した断面の形状を図６８に示す。
【０１８６】
図６８に示す半導体層３は、ソース／ドレイン接続部が形成される部分に相当する。なお、エッチバック時に埋め込み絶縁層の一部が同時に除去されていても構わない。また、エッチバック工程時に、ダミーゲート電極１１の下部を除いた半導体領域３の側面に付着するダミーゲート絶縁膜１８は同時に除去される。また半導体層上のマスク膜９も同時に除去される。
【０１８７】
なお、図６９はゲートサイドウォールとダミーゲート電極１１（またはゲート電極）、半導体層３との位置関係を明確にするために、エッチバック後におけるゲートサイドウォール付近の形状を拡大した透視図である。
【０１８８】
なお、本明細書ではゲート電極に設けた側壁、ダミーゲート電極に設けた側壁の双方をゲートサイドウォールという。その理由は、ダミーゲート電極に設けた側壁についても、後の工程でダミーゲート電極をゲート電極に置換すると、ゲート電極の側面に付着した側壁となるからである。
【０１８９】
その後、実施形態３に係る製造方法における図１１以降の工程と同様の手順で、ソース／ドレイン接続部とソース／ドレイン領域に不純物を導入するとともに、ダミーゲート及びダミーゲート絶縁膜を除去してスリットを形成し、得られたスリット中にゲート絶縁膜、ゲート電極を形成したのち、ゲート電極及びソース／ドレイン領域に配線を接続し、図３５、図７５の形態のトランジスタを形成する。なお、図７５は図２０から図２２に相当する断面における断面図である。
【０１９０】
また、ソース／ドレイン領域の上部をシリサイド化する工程を実施しても良い。ソース／ドレイン接続部間の開口の幅が大きい場合は、ソース／ドレイン接続部の側面についてもシリサイド化しても良い。また、これらのシリサイド化工程を実施する際、ソース／ドレイン領域の側面（素子領域の外周に当たる部分）はシリサイド化してもしなくても良い。
【０１９１】
ダミーゲート電極を形成しない場合は、ダミーゲート電極に代えて設けられるゲート電極に対して、上記本実施形態の発明を同様に実施すれば良い。この場合、ダミーゲート電極をゲート電極、ダミーゲート絶縁膜をゲート絶縁膜と読みかえた上、ダミーゲートの除去からスリット中へのゲート電極の埋め込みに至る工程を省略する。
【０１９２】
なお、第２のＣＶＤＳｉＯ2膜２１を持たず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイドウォールを設けてもよい（図５８参照。この場合も発明の効果は変わらない）。第２のＣＶＤＳｉＯ2膜２１を持たないサイドウォールは、例えば第１のサイドウォール２２の横方向の突起が小さい場合、ゲートサイドウォールの形成後にフッ酸などによりＳｉＯ2をエッチングした場合に生じる。
【０１９３】
本実施形態の特徴は、ダミーゲート電極（またはゲート電極）を一旦絶縁膜中に埋め込んだのち、ダミーゲート電極（またはゲート電極）の上部を一部だけ露出させ、露出したダミーゲート電極（またはゲート電極）の側面に第一のサイドウォール（第一の側壁）を設け、ダミーゲート電極（またはゲート電極）と第一のサイドウォールをマスクとして、ダミーゲート電極（またはゲート電極）を埋め込んでいた絶縁膜をエッチングすることにより、ダミーゲート電極（またはゲート電極）を埋め込んでいた絶縁膜を材料とするゲートサイドウォールを形成することである。
【０１９４】
このようにゲートサイドウォールが設けられると、ダミーゲート電極（あるいはゲート電極）形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長、アモルファス半導体又は多結晶半導体の選択成長）を行う際に、ゲート電極及びゲート電極の下部（あるいはダミーゲート電極及びダミーゲート電極の下部）の半導体層を保護することができる。
【０１９５】
また、このようにゲートサイドウォールを形成するとダミーゲート電極を除去してスリットを形成した時点において、スリットの内壁がゲートサイドウォールを構成するＳｉ3Ｎ4膜によって覆われ、スリットの内壁部に酸化膜、ＰＳＧ膜が露出しない構造が得られる。このため、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となる。
【０１９６】
これは、ダミーゲート酸化膜等のＳｉＯ2膜を除去する際に通常用いられる、フッ酸を含んだエッチング液は、ＰＳＧ膜、ＳｉＯ2膜等スリットの側壁を構成する材料に対してエッチング作用を持つことに対して、フッ酸によるエッチング作用に耐性のあるＳｉ3Ｎ4膜によってスリット内壁を保護すれば、ダミーゲート酸化膜を除去する際にスリットの側壁がエッチング作用を受けない、という作用によるものである。
【０１９７】
もし、ダミーゲート酸化膜の除去にウエットエッチングが使えない場合には、ＲＩＥ等のドライエッチングによりダミーゲート酸化膜を除去する必要が生じるが、一般にドライエッチングを行うとチャネル形成領域を構成する半導体層に対して結晶欠陥や汚染などのダメージを与えやすいという問題が発生する場合がある。これに対して本実施形態に述べた製造方法によれば、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となり、チャネル形成領域を構成する半導体層へのダメージを軽減できる。
【０１９８】
また同様に、スリット内壁に残存するゲートサイドウォールに保護されたゲート電極周辺部がウェットエッチングの影響を受けないので、チャネル形成領域を構成する半導体層の薄膜化を、犠牲酸化とそれに続く犠牲酸化膜に対するウエットエッチングにより行うことが可能となり、チャネル形成領域を構成する半導体層へのダメージ（特にドライエッチングにより薄膜化を行うことによるダメージ）が軽減される。
【０１９９】
ダミーゲート電極を形成せず、ダミーゲート電極に代えて設けられるゲート電極に対して、上記本実施形態の発明を同様に実施する場合、ゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長、アモルファス半導体又は多結晶半導体の選択成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。
【０２００】
なお、チャネルタイプと同一導電型の高濃度の不純物を半導体層３に注入する工程を、ダミーゲート電極（またはゲート電極）の形成後、ゲートサイドウォールの形成前に実施しても良い。これは特に１０ｎｍ以上の厚さ（ゲート電極に対して横方向の厚さ）のゲートサイドウォールを形成する場合、ソース／ドレイン接続部のうちゲートサイドウォールに覆われた部分の寄生抵抗を低下させるために有効である。ここで、イオン注入、斜めイオン注入により不純物を導入する場合は、不純物の導入に当たってダミーゲート電極（またはゲート電極）に覆われていない領域のダミーゲート絶縁膜（またはゲート絶縁膜）は除去しても除去しなくても良い。気相拡散など、不純物が絶縁膜を通して侵入し難い方法で不純物を導入する際には、ダミーゲート電極（またはゲート電極）に覆われていない領域のダミーゲート絶縁膜（またはゲート絶縁膜）をＲＩＥ等のエッチングにより除去した上で不純物を導入することが好ましい。
【０２０１】
また、ゲートサイドウォールを形成するためのエッチバック工程（第１のサイドウォール２２を形成した後に第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１をエッチバックする工程）を、Ｓｉ3Ｎ4膜に対してＳｉＯ2が選択的にエッチングされるＲＩＥを用いて実施しても良い。この場合エッチバックはＳｉ3Ｎ4膜の表面で停止する。
【０２０２】
続いてＳｉ3Ｎ4膜に対してエッチング作用のある異方的なまたは等方的なドライエッチング、あるいは加熱した燐酸によるウェットエッチングにより、第２のＳｉ3Ｎ4膜２０を除去すれば、埋め込み酸化膜２に対するエッチング（例えば図２２の両端部における埋め込み酸化膜２のくぼみ）が抑制され、エッチバック後の形状に対する制御性が増す。また、半導体層３の側面にダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が設けられている場合、半導体層３の側面にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）を介して第２のＳｉ3Ｎ4膜２０が付着した形状が形成されており、選択的なＳｉＯ2のエッチングに続いてＳｉ3Ｎ4膜に対する等方的なドライエッチング、あるいは加熱した燐酸によるウェットエッチングを行うことにより半導体層３の側面にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が露出する。この時、ゲート電極側面にはゲートサイドウォールが設けられているので、半導体層３の側面にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）を除去するためにフッ酸等による短時間のウェットエッチングを実施しても、チャネル形成領域に接するダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が、フッ酸等のエッチング液により損傷を受けない。このとき、ゲートサイドウォールの下部に位置するゲート絶縁膜（あるいはダミーゲート絶縁膜）は一部エッチングされて失われるが、素子特性には影響がない。
【０２０３】
なお、第２のＣＶＤＳｉＯ2膜２１を持たず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイドウォールを設けてもよい（図２０、図２５に対応する形態を図６４、図６５に示す。この場合も発明の効果は変わらない）。第２のＣＶＤＳｉＯ2膜２１を持たないサイドウォールは、例えば第１のサイドウォール２２の横方向の突起が小さい場合（これは第１のサイドウォール２２の形成のために堆積する膜の厚さが、第２のＳｉ3Ｎ4膜２０よりも薄い場合に相当する）、あるいはゲートサイドウォールの形成後にフッ酸などによりＳｉＯ2をエッチングした場合に生じる。
【０２０４】
ＣＭＰ工程を実施後、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１をＲＩＥによって表面からエッチングする深さは、上記（１５ｎｍ）に限らず、特に制限はない。但し、第１のサイドウォールの幅に対する制御性の観点からは、第一のサイドウォール２２を形成するために堆積する膜（上の例ではポリシリコン）の厚さよりも、エッチング深さが大きいことがより望ましい。例えばポリシリコンの厚さが２０ｎｍの場合、２０ｎｍより大きく、４０ｎｍよりも小さい範囲にここでのエッチング深さを設定する。
【０２０５】
また、少なくとも半導体層３が存在する範囲の高さにはゲート電極（またはダミーゲート電極）にゲートサイドウォールが形成されることが望ましいので、ここでのエッチング深さは半導体層３の上端に達しない程度に設定されることが望ましい。
【０２０６】
以上、本実施形態においては、ダミーゲート電極（またはゲート電極）の側面に第２のＳｉ3Ｎ4膜２０を堆積することにより、Ｓｉ3Ｎ4膜を構成要素として持つゲートサイドウォールを形成する例を示した。ダミーゲート電極（ゲート電極）の側面に堆積する材料としてＳｉ3Ｎ4膜を選択すること利点として以下の二つを挙げることができる。
【０２０７】
第一は、ＣＶＤで第２のＳｉ3Ｎ4膜２０膜を堆積する際、ダミーゲート電極（またはゲート電極）の上部にも第２のＳｉ3Ｎ4膜２０膜が堆積され、続いて堆積した第２のＣＶＤＳｉＯ2膜２１をＣＭＰにより平坦化する際、ダミーゲート電極（またはゲート電極）の上部に堆積した第２のＳｉ3Ｎ4膜２０膜がＣＭＰに対するストッパとなる点である。
【０２０８】
第二は、ダミーゲート電極に対して側壁を形成し、続いてダミーゲート電極を除去してスリットを形成すると、スリットの内壁が第２のＳｉ3Ｎ4膜２０膜によって保護され、フッ酸等のエッチング液を用いてスリット内のＳｉＯ2材料に対してエッチングを行っても、スリットの側壁がエッチングされず形状を保てるという点である。なお、スリット内のＳｉＯ2材料に対してエッチングは、ダミーゲート絶縁膜を除去する場合、あるいはスリット内のシリコン材料の表面を一旦犠牲酸化し、犠牲酸化により形成された酸化膜を除去する場合などに行われるものである。
【０２０９】
しかし、第２のＣＶＤＳｉＯ2膜２１をＣＭＰにより平坦化する際のストッパとして、ダミーゲート電極（またはゲート電極）自体を構成する材料（例えばダミーゲート電極を構成するポリシリコン）を用いる場合で、なおかつスリットの側壁を保護する必要がない場合（ダミーゲートを形成せずに最初からゲート電極を設けてこれに側壁を設ける場合、あるいはスリット内のダミーゲート絶縁膜をＲＩＥで除去した上スリット内のシリコン材料に対して犠牲酸化を行わない場合等）には、第２のＳｉ3Ｎ4膜２０膜を設ける工程を省略しても良い。第２のＳｉ3Ｎ4膜２０膜を省略すると、第２のＣＶＤＳｉＯ2膜２１だけからなるゲートサイドウォールが得られる。この場合の図２０及び図２５に対応する形態をそれぞれ図５８及び図５９に示す。
【０２１０】
また、第２のＳｉ3Ｎ4膜２０膜に代えて他の材料よりなる絶縁膜を用いても良く、第２のＣＶＤＳｉＯ2膜２１他の材料よりなる絶縁膜を用いても良い。第２のＣＶＤＳｉＯ2膜２１に代えてＣＶＤ、スピン塗布などの手段によって堆積したＰＳＧ膜を用いても良い。ダミーゲート絶縁膜（またはゲート絶縁膜）を除去したのち、第２のＣＶＤＳｉＯ2膜２１に代えてＰＳＧ膜を堆積した場合には、堆積したＰＳＧから半導体層へ不純物を拡散する工程を実施しても良い。
【０２１１】
第２のＳｉ3Ｎ4膜２０膜、第２のＣＶＤＳｉＯ2膜２１及びこれらに代えて用いられる他の材料よりなる絶縁膜について、その膜厚には特に制限はない。但し、ＣＭＰの実施によって第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の表面を平坦化するという観点からは、第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の膜厚はゲート電極（またはダミーゲート電極）の高さより大きいことが好ましい。後述（図６０、図６１）のようにエッチングによりゲート電極（またはダミーゲート電極）またはこれらの上部に付着する物質を露出させる場合等、第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の表面の平坦性を強く要求しない場合は、第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の膜厚はゲート電極（またはダミーゲート電極）の高さより小さくとも良い。第２のＳｉ3Ｎ4膜２０膜の厚さにも特に制限はないが、典型的には１０００ｎｍ以下、より好ましくは５０ｎｍ以下である。
【０２１２】
また、図２０から図２５に示した実施例のように、ダミーゲート電極（またはゲート電極）を覆った絶縁膜（ここでは第２のＣＶＤＳｉＯ2膜２１）をＣＭＰにより平坦化することによって、ダミーゲート電極（またはゲート電極）の上部（あるいはここに示した第２のＳｉ3Ｎ4膜２０膜のようにダミーゲート電極あるいはゲート電極の上部に付着する物質）を露出させるのではなく、ＲＩＥ等によるエッチング工程を、ダミーゲート電極（またはゲート電極）の上部、あるいはダミーゲート電極（またはゲート電極）の上部に付着する物質が露出するまで実施することにより、エッチバックするという工程を用いても良い。この場合の図２０及び図２５に対応する形態をそれぞれ図６０、図６１に示す。
【０２１３】
また、ダミーゲート電極（またはゲート電極）の上部において両側に突起させる第１のサイドウォール２２は、図２０から図２５に示した実施例のようにポリシリコンでも良く、ポリシリコン以外の材料でも良い。第１のサイドウォール２２の材料に対してダミーゲート電極（またはゲート電極）を覆う絶縁膜（第２のＣＶＤＳｉＯ2膜２１に相当する部分を構成する材料）を選択的にエッチングできるよう、第１のサイドウォール２２、及びダミーゲート電極（またはゲート電極）を覆う絶縁膜のそれぞれの材料が選択されていれば良い。例えば第１のサイドウォール２２をＷ、Ｍｏ等の金属、チタンシリサイドなどのシリサイド、またはＴｉＮなどの金属化合物により構成し、第２のサイドウォールをＳｉＯ2、またはＳｉ3Ｎ4，アモルファスフッ化カーボン、シロキサン及びその誘導体、有機絶縁膜などの各種絶縁膜により構成しても良い。
【０２１４】
（実施形態５）
実施形態３及び実施形態４において、ＰＳＧ膜を設けず、開口部に隣接する半導体層に対して、イオン注入、プラズマドーピングなど、ＰＳＧ膜からの固相拡散以外の通常の不純物導入プロセスにより、不純物を導入しても良い。この場合、不純物の導入後にＰＳＧに代えてＳｉＯ2、Ｓｉ3Ｎ4などの絶縁材料を堆積すれば良い。
【０２１５】
（実施形態６）
開口部にＰＳＧ膜を設けるのではなく、実施形態４の方法に従いゲート電極５もしくはダミーゲート電極１１に絶縁膜側壁（ゲートサイドウォール）を設けた後に、選択エピタキシャル成長によってチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム混晶等）を、ソース／ドレイン接続部の側面に成長させると、図３３、図７０に示す形状の、ソース／ドレイン接続部が得られる。この場合ソース／ドレイン接続部の形状は、チャネル形成領域との接続点からゲートサイドウォールを隔た位置から、ソース／ドレイン領域に向かって傾斜しながら厚くなる形状を持つ。このような傾斜は選択エピタキシャル成長時に形成される晶癖（ファセット）に由来するものである。
【０２１６】
図３３は選択的エピタキシャル成長を少なめに行った場合、図７０は選択的エピタキシャル成長を多めに行った場合である。また、図３４は選択エピタキシャル成長時に晶癖（ファセット）が形成されない場合、もしくはチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム混晶等）のアモルファス層、あるいは多結晶よりなる層を選択的に成長した場合である。
【０２１７】
一般に成長ガスの流量が比較的小さい場合、成長温度が比較的高温である場合にファセットが形成されやすい。ファセットが形成されない場合、ソース／ドレイン接続部が傾斜してゲート電極から後退する形状が得られず、ファセットが形成される場合に比べて、ソース／ドレイン接続部とゲート電極間の寄生容量が増す。この問題を避けるために、ファセットが形成されない図３４では、ゲート電極（あるいはダミーゲート電極）に設ける側壁を、厚めに設定し、ゲート電極とソース／ドレイン接続部の寄生容量を小さくする方法を採用しても良い。
【０２１８】
なお、選択エピタキシャル成長により形成された半導体層へは、選択エピタキシャル成長後に不純物（特にチャネルタイプと同一導電型で高濃度の不純物。典型的には１０19ｃｍ-3以上の濃度）をイオン注入、プラズマドーピングなどの不純物導入工程によって導入しても良く、選択エピタキシャル成長時に不純物を含有するガスを供給することにより、成長と同時に不純物（特にチャネルタイプと同一導電型で高濃度の不純物。典型的には１０19ｃｍ-3以上の濃度）を導入しても良い。なお、選択エピタキシャル成長後に不純物を導入する場合、選択エピタキシャル成長と同時に不純物を導入する必要は無い。また、成長と同時に不純物を導入した上、成長後改めて不純物を導入しても良い。また、選択エピタキシャル成長に限らず、他の半導体層の選択成長を行う場合も同様である（半導体の選択エピタキシャル成長、多結晶半導体またはアモルファス半導体の選択成長をまとめて半導体の選択成長という。）。半導体層の選択成長時または半導体層の選択成長後に不純物を導入するものとする。
【０２１９】
なお、半導体層の選択成長を行う際、ソース／ドレイン領域の上部が露出していればソース／ドレイン領域の上部にも上向きに選択成長が進む。ソース／ドレイン領域の上部がマスク膜９等に覆われて、露出していなければ、ソース／ドレイン領域の上部でエピタキシャル成長は起こらない。どちらであっても素子特性に悪影響はない。
【０２２０】
ソース／ドレイン領域の形成には、まず選択エピタキシャル成長（もしくは多結晶、アモルファスの選択成長後）、例えば全面に第３のＣＶＤ酸化膜を厚く（例えば２００ｎｍ）堆積し、エッチバックすることによりソース／ドレイン接続部のうちゲート電極（またはダミーゲート電極）寄りの一部またはソース／ドレイン接続部の全部を覆う厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）を設け（形態は前記ＰＳＧ膜の側壁に似る。但し、半導体層上のマスク膜は、通常ゲートサイドウォールの形成と同時に除去されている。半導体層上のマスク膜が残存する場合、マスク膜の除去はＣＶＤ酸化膜側壁形成の前でも後でも良い）、続いて厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）をマスクにソース／ドレイン領域を形成するための不純物導入、例えばイオン注入を行えば良い。ここで、ソース／ドレイン接続部のうち少なくともゲート電極（またはダミーゲート電極）寄りの一部を覆うのは、この領域のソース／ドレイン接続部は、基板平面方向の厚さが薄い半導体層により構成されており、イオン注入のダメージに弱いので、この部分をイオン注入から保護するためである。また、ダミーゲート自体がＳｉ3Ｎ4、あるいは有機物等の絶縁体により形成される場合、ダミーゲートに側壁を形成する工程を省略した上、上記と同じ手順で、ソース／ドレイン接続部の側面に半導体の選択成長を行い、そののち、上記と同様にダミーゲートを除去して、ゲート電極を形成する工程を実施しても良い。
【０２２１】
ＣＭＯＳ構成の回路において、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの両方を形成する必要がある場合、図２１の形態を形成する工程を実施後、図２２の形態を形成するエッチバックを行う前に、第二のチャネルタイプのトランジスタが形成される領域をレジストで覆いうことにより、第一のチャネルタイプのトランジスタに対してのみゲートサイドウォールの形成と半導体層３の露出にかかわるエッチング工程（図２２、図２５）を実施し、レジスト除去後にソース／ドレイン領域接続部へのエピタキシャル成長（あるいは半導体の選択成長）、ソース／ドレインの形成に係わる前記一連の工程を実施する。（あるいは、図２０の形態を形成後、第二のチャネルタイプのトランジスタが形成される領域をレジストで覆い、第一のチャネルタイプのトランジスタに対してのみ、ゲート電極を覆う絶縁膜を、この場合はＳｉ3Ｎ4膜とＳｉＯ2膜を、ある深さまでエッチングし、そののちレジストを除去してから第一のサイドウォール２２を形成し、続いて、第二のチャネルタイプのトランジスタが形成される領域を再びレジストで覆い、図２２の形状を形成するエッチングを行っても良い。あるいは図２０の形状を両チャネルタイプのトランジスタに対して形成し、この後全体を薄いＣＶＤ酸化膜、例えば厚さ１０ｎｍで覆った後、それぞれのチャネルタイプのトランジスタを造る都度、各チャネルタイプのトランジスタ形成領域に開口を持つレジストパターンを設け、各チャネルタイプのトランジスタ形成領域の表面に設けられた薄いＣＶＤ酸化膜を除去したのち、レジストパターンを除去し、図２２以降の形状を作製する工程を実施しても良い。）。その後全体を第４のＣＶＤ酸化膜で覆い（膜厚に制限は無い。１０ｎｍ程度に薄くても良い。また平坦性を得るために２００ｎｍ〜５００ｎｍ程度に厚くしても良い。これらの中間の膜厚でも良い。）、第二のチャネルタイプのトランジスタを形成する領域に対して同様の工程を実施し、ゲートサイドウォールを形成すれば良い。
【０２２２】
この実施例の製造方法は、チャネル形成領域が平行に配列しない縦型電界効果型トランジスタ（例えば図５０の形状）の製造に用いても良い（図４０）。単一の電流経路よりなる素子領域が形成される形（図４０の破線部）に半導体のパターニングすることを除いて、各製造工程は（製造方法の実施形態４）に記載した上記製造方法と同一である。
【０２２３】
（実施形態７）
実施形態６の製造方法を用いる場合、当初半導体層に設ける開口部の形状は、図３２のように矩形とし、ゲート電極５（またはダミーゲート電極１１）を形成後、ソース／ドレイン接続部３２に半導体層の選択成長を行うことにより、ソース／ドレイン接続部３２の幅がチャネル形成領域７側では狭く、ソース／ドレイン領域４側では広く、その間ではソース／ドレイン接続部３２の幅が連続的、または段階的に変化する形状（図３３、図３４）を得ることができる。このとき、実施形態６と同様に、半導体層の選択成長時に、半導体層へのドーピングを同時に行っても良いし、半導体層の成長中はドーピングを行わずに、エピタキシャル成長後に、成長した半導体層へ不純物を導入する方法をとっても良い。また、成長と同時に不純物を導入した上、成長後改めて不純物を導入しても良い。
【０２２４】
この場合、図３２のような矩形の開口を持つ形状は、以下のように形成できる。一つの例を図４１〜図４３を参照して説明する。シリコン基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
【０２２５】
次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０２２６】
次に第二のマスク材料４１をその上に堆積する（ここでは第二のマスク材料４１として厚さ２０ｎｍのポリシリコンをＣＶＤ法により堆積する）。
【０２２７】
次に、リソグラフィ工程により、矩形が配列したレジストパターンを設け、このレジストをマスクに、第二のマスク材料４１をパターニングし、矩形の第二のマスク材料４１（ここではポリシリコン）が配列した形状を得る。ここで第二のマスク材料４１の配列方向（図４１では横方向）の幅は例えば５０ｎｍとする。次に配列の両端に位置する第二のマスク材料４１を除く残りの第二のマスク材料４１を覆う領域（図４１の領域４４）にレジストパターンを設け、このレジストをマスクに、配列の両端に位置する第二のマスク材料４１をＲＩＥ等のエッチング処理により除去し、続いてレジストパターンを除去する。
【０２２８】
次に、矩形の第二のマスク材料４１の両端部において、複数の第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４１中の点線で囲まれた範囲の領域４２）。
【０２２９】
次にレジストパターンと、第二のマスク材料４１をマスクに（すなわち、レジストパターンと、第二のマスク材料４１に対して選択的に）、それらの下部に位置するマスク膜であるＳｉ3Ｎ4膜９をパターニングする。ここでレジストを除去すれば、図４２の形状が得られる。
【０２３０】
引続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３の形状が得られる。ここで第二のマスク材料４１であるポリシリコンとシリコン３との間には選択性がほとんどないので、半導体層３のエッチング中に第二のマスク材料４１は失われるが、このとき第二のマスク材料４１の下に位置するＳｉ3Ｎ4膜９が露出し、Ｓｉ3Ｎ4膜９がエッチングに対するマスクとなる。以後、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体層を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０２３１】
図４１の工程において、配列の両端に位置する第二のマスク材料４１を取り除く目的は以下の通りである。パターンを形成するための露光時に、配列の両端に位置するパターンは近接効果の影響を受けて他のパターンとは異なる幅に形成される場合がある。パターン幅の異なる第二のマスク材料４１が混在することは好ましくないので、両端のものを取り除くことが望ましい。但し、近接効果が小さい場合は、配列の両端に位置するパターンを除く必要がない。また、逆に近接効果の影響が大きい場合は、配列の両端からそれぞれ複数個のパターンを適宜取り除けばよい。
【０２３２】
また、配列の両端の第二のマスク材料４１を除去せず、配列の両端の第二のマスク材料４１に、領域４２を覆うレジストパターンがかからないようにすることで、パターン幅が異なる配列の両端の第二のマスク材料４１をマスクとして形成されるチャネル形成領域を成す半導体層をソース／ドレイン領域が形成される位置（ほぼ領域４２に相当）から分離し、素子特性に影響を与えないようにすることもできる。
【０２３３】
また、配列の両端から各一つまたは複数の第二のマスク材料４１を除去する場合、複数の第二のマスク材料４１の一端を覆うレジストパターンを設ける範囲（領域４２）は、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が除去された後であれば、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が存在していた範囲にかかっていても構わない。
【０２３４】
次に、チャネル形成領域をより細く形成するための実施形態について図４４と図４５を参照して説明する。図４１〜図４３の実施形態と同じく、シリコン基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
【０２３５】
次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０２３６】
次に全体に厚さ４０ｎｍのＳｉＯ2膜をＣＶＤにより堆積し、これをパターニングすることにより、第二のマスク形成用ダミーパターン４３（第二のマスクを形成するためのダミーパターンを意味する。マスク形成用ダミーパターンの第二ではない。）を形成する。
【０２３７】
次に全体に厚さ３０ｎｍのポリシリコンを第二のマスク材料として堆積し、これをエッチバック（３０ｎｍ〜５０ｎｍ相当のエッチング）することにより、第二のマスク形成用ダミーパターン４３周辺にポリシリコンの側壁を形成し、続いて第二のマスク形成用ダミーパターン４３を希フッ酸、緩衝フッ酸等を用いて除去する。Ｓｉ3Ｎ4膜９上に残ったポリシリコン側壁を図４１における第二のマスク材料４１に相当するものとする。
【０２３８】
以後、図４１〜図４３の工程と同じく、第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４４中の点線で囲まれた４２の範囲）。
【０２３９】
次にレジストパターンと、第二のマスク材料４１をマスクに、それらの下部に位置するマスク膜であるＳｉ3Ｎ4膜９をパターニングする。ここでレジストを除去すれば、図４５の形状が得られる。続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３と同様の形状が得られる。
【０２４０】
以後は、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体層を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０２４１】
図４４と図４５を参照して説明した工程では、チャネル形成領域を構成する半導体層の幅が、第二のマスク材料４１を、第二のマスク形成用ダミーパターン４３の側面に堆積した時の堆積厚さによって決まるが、一般にＣＶＤにより堆積した膜の厚さは精度良く制御できるので、チャネル形成領域を構成する半導体層の幅を精度良く制御できる。
【０２４２】
また、同様に、堆積した膜の厚さに対する制御性が良いことから、チャネル形成領域を構成する半導体層の幅を小さくすることに対しても有利である。
【０２４３】
ここで、半導体層３はマスク膜９と第二のマスク材料４１に対して、第二のマスク形成用ダミーパターン４３は第二のマスク材料４１とマスク膜９に対してそれぞれ選択的にエッチングできる材料を選んでいる。第二のマスク形成用ダミーパターン４３は第二のマスク材料４１に対してそれぞれ選択的にエッチングできる材料を選んでいる。但し、第二のマスク材料４１とマスク膜９は同じ材料、例えばＳｉ3Ｎ4膜とすることができる。第二のマスク材料４１とマスク膜９を同じ材料とし、それぞれの膜厚をｔmask1、ｔmask2とした場合、図４１又は図４４において符号４２で示した範囲をレジストで覆った後、ｔmask2以上、ｔmask1＋ｔmask2以下の量だけの膜厚をエッチングする条件でＲＩＥを行えば、伝導経路の位置では、第二のマスク材料４１とマスク膜９の両方が全て失われることが無いので、伝導経路の位置に第二のマスク材料４１又はマスク膜９を残すことができる。
【０２４４】
実施形態７において図４１から図４５を参照して説明した各製造方法は、実施形態４において述べたゲート電極への側壁形成を行わない場合、あるいは実施形態６において述べたソース／ドレイン接続部への選択エピタキシャル成長を行わない場合に適用しても良い。また、図３２のように矩形の開口が設けられる場合に対して用いても良い。
【０２４５】
また実施形態７において図４１から図４５を参照して説明した各製造方法を実施形態３、実施形態５において、開口部が配列したマスク膜を設ける工程に対して、置き換えても良い。但し開口部の境界に円弧を持つ場合、開口部が円形の場合、開口部の境界が開口部の配列方向に対して大きく（具体的には４５度近く）傾いている場合は適さない。
【０２４６】
（実施形態８）
実施形態３〜実施形態７において、ダミーゲートを設けず、半導体層３をパターニング（例えば図１０）後に、直接ゲート絶縁膜及びゲート電極５を形成する場合等、ゲートサイドウォールにＳｉ3Ｎ4の層を設ける必要がなく、ゲートサイドウォールをＳｉＯ2だけで構成する時（図５８、図５９のような場合）には、第一のサイドウォール２２をＳｉ3Ｎ4で構成することができる。この時、Ｓｉ3Ｎ4に対してＳｉＯ2を選択的にエッチングできる条件を用いて第２のＣＶＤＳｉＯ2膜２１をエッチングすることにより、ゲートサイドウォールを形成しても良い。この時、半導体層３上のマスク膜９がＳｉ3Ｎ4膜である場合、マスク膜９はゲートサイドウォールを形成した後も残留する。マスク膜９を除去したい場合には、ゲートサイドウォール形成後に、Ｓｉ3Ｎ4をエッチングする作用のあるＲＩＥ工程を実施すれば良い。また、マスク膜９をそのまま残留させておいても良い。
【０２４７】
また、ゲート電極５を成すポリシリコン（あるいはこれに代わる、金属シリサイド、金属化合物等の導電体）を堆積したのち、この上部にＳｉ3Ｎ4膜２５を例えば２０ｎｍ堆積し、ゲート電極と同じ形にパターニング（あるいは、レジストパターンを用いてＳｉ3Ｎ4膜２５をパターニングし、Ｓｉ3Ｎ4膜２５をマスクにゲート電極材料をエッチング）したのち、Ｓｉ3Ｎ4の第一のサイドウォール２６を設けても良い。この時、Ｓｉ3Ｎ4の第一のサイドウォール２６の下端は、Ｓｉ3Ｎ4膜２５の下端よりも下であっても良いし、上であっても良く、ほぼ同じ高さであっても良い。
【０２４８】
（実施形態９）
実施形態３〜実施形態８は、ソース／ドレイン領域間を複数の伝導経路で接続するようにパターニングされた半導体層（例えば図１０）上にトランジスタを形成する場合に代えて、互いに分離して平行に配列した半導体層よりなる伝導経路上に、ダミーゲート絶縁膜（またはゲート絶縁膜）、ダミーゲート電極（またはゲート電極）を形成し、ゲートサイドウォールを形成したのちに、互いに分離して平行に配列した半導体層の側方に半導体層を選択的にエピタキシャル成長し、エピタキシャル成長した半導体層を互いに接合させることにより、ソース／ドレイン領域と成すトランジスタの製造方法に用いても良い。図６６及び図６７にその実施形態を表わす平面図を示す。図６６は図４１に係わる製造方法において領域４２のレジストを省略した場合、図６７は図４４に係わる製造工程においてレジスト４２を省略した場合に得られる形態を示す。図６６及び図６７中の破線２７は、図６６及び図６７に係わる製造方法において、当初形成される互いに分離した半導体層の形状を示す。なお、図６７において、伝導経路が２つの実施形態をとっても良く、発明の効果は変わらない。この場合、平行に配列した半導体層よりなる二つの伝導経路は分離していない点で、図６６や図６７の実施形態とは異なるが、幅の広いソース／ドレイン領域が形成されていない点で、図１０の実施例とも異なる。但し、製造工程の手順においては図６６や図６７の場合と全く同一である。なお、図中の記号２２は第一のサイドウォールを示し、ゲートサイドウォールは第一のサイドウォール２２の下部に第一のサイドウォール２２と同じ形状で設けられている。
【０２４９】
（実施形態１０）
実施形態５のサイドウォールの製造方法は、絶縁体上の半導体層上にゲート電極（またはダミーゲート電極）を設ける場合に限らず、バルク基板上の凹凸のある半導体領域上に設けられたゲート電極（またはダミーゲート電極）にゲートサイドウォールを設ける際に用いても良い。
【０２５０】
また、絶縁体上の半導体層上に設けられる電界効果型トランジスタにおいてゲート電極（あるいはダミーゲート電極）の下部に半導体層が残存する形態に対して用いても良い。
【０２５１】
また、バルク基板上の凹凸のある半導体領域上、絶縁体上の半導体層上に設けられる電界効果型トランジスタにおいてゲート電極の下部に半導体層が残存する形態のいずれにおいても、伝導経路が単数である場合、複数である場合のいずれに用いても良い。
【０２５２】
また、凹凸のある半導体領域上に設けられるいかなる電界効果型トランジスタのゲート電極（もしくはダミーゲート電極）に対してサイドウォールを設ける場合に対して用いても良い。
【０２５３】
なお、図７１、図７２はバルク基板上の凹凸のある半導体領域上に設けられたゲート電極（またはダミーゲート電極）にゲートサイドウォールを設けた場合の形態、図７３、図７４は絶縁体上の半導体層上に設けられる電界効果型トランジスタにおいてゲート電極の下部に半導体層が残存する形態について、それぞれ図１０のＡ１０−Ａ１０’線断面、Ｂ１０−Ｂ１０’線断面に相当する位置で描いた断面図である。図中の下部ＳｉＯ2膜２８は、例えば図１０に相当する形状を形成後、全体にＣＶＤによりＳｉＯ2膜を堆積し、その表面を平坦化したのち、ＲＩＥによりエッチバックすることにより得られるもので、ゲート電極下部（ダミーゲート電極の除去後に埋め込まれるゲート電極の下部も含む）と、シリコン基板間の容量を低減する効果がある。なお、図７１及び図７２のシリコン基板１、図７３及び図７４の下部シリコン層２９において、チャネル形成領域７よりも下の部分には、通常は３×１０17ｃｍ-3以上、好ましくは３×１０18ｃｍ-3以上の濃度の、チャネルタイプとは異なる導電型の不純物が導入されている。
【０２５４】
【発明の効果】
以上説明したように本発明の電界効果型トランジスタの製造方法及び電界効果型トランジスタの構造によれば、凹凸のある半導体領域上に形成される電界効果型トランジスタの製造方法において、ゲート電極に絶縁膜の側壁を設けるとともに、凹凸のある半導体領域の側面は絶縁膜に覆われていない構造を形成することができる。
【０２５５】
さらに本発明の電界効果型トランジスタの製造方法及び電界効果型トランジスタの構造によれば、凹凸のある半導体領域上に形成される電界効果型トランジスタの製造方法において、ゲート電極の形成のために設けられるダミーゲート電極に絶縁膜の側壁を設けるとともに、凹凸のある半導体領域の側面は絶縁膜に覆われていない構造を形成することができる。
【０２５６】
したがって本発明によれば、特にＬＳＩを構成する微細な縦型電界効果型トランジスタ、半導体層の両側にゲート電極を持つ、ダブルゲート縦型電界効果型トランジスタに対して有効である。
【図面の簡単な説明】
【図１】本発明の実施形態を示す鳥瞰図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の実施形態を示す断面図である。
【図４】本発明の実施形態を示す断面図である。
【図５】本発明の実施形態を示す断面図である。
【図６】本発明の実施形態を示す平面図である。
【図７】本発明の実施形態を示す平面図である。
【図８】本発明の実施形態を示す断面図である。
【図９】本発明の実施形態を示す鳥瞰図である。
【図１０】本発明の実施形態を示す鳥瞰図である。
【図１１】本発明の実施形態を示す断面図である。
【図１２】本発明の実施形態を示す断面図である。
【図１３】本発明の実施形態を示す断面図である。
【図１４】本発明の実施形態を示す断面図である。
【図１５】本発明の実施形態を示す平面図である。
【図１６】本発明の実施形態を示す断面図である。
【図１７】本発明の実施形態を示す断面図である。
【図１８】本発明の実施形態を示す断面図である。
【図１９】本発明の実施形態を示す断面図である。
【図２０】本発明の実施形態を示す断面図である。
【図２１】本発明の実施形態を示す断面図である。
【図２２】本発明の実施形態を示す断面図である。
【図２３】本発明の実施形態を示す断面図である。
【図２４】本発明の実施形態を示す断面図である。
【図２５】本発明の実施形態を示す断面図である。
【図２６】本発明の実施形態を示す断面図である。
【図２７】本発明の実施形態を示す平面図である。
【図２８】本発明の実施形態を示す平面図である。
【図２９】本発明の実施形態を示す平面図である。
【図３０】本発明の実施形態を示す平面図である。
【図３１】本発明の実施形態を示す平面図である。
【図３２】本発明の実施形態を示す平面図である。
【図３３】本発明の実施形態を示す平面図である。
【図３４】本発明の実施形態を示す平面図である。
【図３５】本発明の実施形態を示す平面図である。
【図３６】本発明の実施形態を示す断面図である。
【図３７】本発明の実施形態を示す断面図である。
【図３８】本発明の実施形態を示す断面図である。
【図３９】本発明の実施形態を示す鳥瞰図である。
【図４０】本発明の実施形態を示す平面図である。
【図４１】本発明の実施形態を示す平面図である。
【図４２】本発明の実施形態を示す平面図である。
【図４３】本発明の実施形態を示す平面図である。
【図４４】本発明の実施形態を示す平面図である。
【図４５】本発明の実施形態を示す平面図である。
【図４６】本発明の実施形態を示す平面図である。
【図４７】本発明の実施形態を示す平面図である。
【図４８】本発明の実施形態を示す鳥瞰図である。
【図４９】本発明の実施形態を示す鳥瞰図である。
【図５０】従来の技術を説明する鳥瞰図である。
【図５１】本発明の製造方法の効果を説明するための平面図である。
【図５２】従来の素子構造を示す平面図である。
【図５３】本発明の素子構造を説明するための断面図である。
【図５４】本発明の効果を説明する平面図である。
【図５５】本発明の効果を説明する平面図である。
【図５６】本発明の効果を説明する断面図である。
【図５７】本発明の効果を説明する断面図である。
【図５８】本発明の実施形態を示す断面図である。
【図５９】本発明の実施形態を示す断面図である。
【図６０】本発明の実施形態を示す断面図である。
【図６１】本発明の実施形態を示す断面図である。
【図６２】本発明の実施形態を示す断面図である。
【図６３】本発明の実施形態を示す断面図である。
【図６４】本発明の実施形態を示す断面図である。
【図６５】本発明の実施形態を示す断面図である。
【図６６】本発明の実施形態を示す平面図である。
【図６７】本発明の実施形態を示す平面図である。
【図６８】本発明の実施形態を示す断面図ある。
【図６９】本発明の実施形態を示す鳥瞰図である。
【図７０】本発明の実施形態を示す平面図である。
【図７１】本発明の実施形態を示す断面図である。
【図７２】本発明の実施形態を示す断面図である。
【図７３】本発明の実施形態を示す断面図である。
【図７４】本発明の実施形態を示す断面図である。
【図７５】本発明の実施形態を示す断面図である。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁層
３ 半導体層
４ ソース／ドレイン領域
５ ゲート電極
６ ゲート絶縁膜
７ チャネル形成領域
８ パッド酸化膜
９ Ｓｉ3Ｎ4膜
１０ 開口部
１１ ダミーゲート電極
１２ ＰＳＧ膜
１３ 層間絶縁膜
１４ ゲート絶縁膜
１５ 素子領域
１６ ソース／ドレインコンタクト
１７ ゲートコンタクト
１８ ダミーゲート絶縁膜
１９ 開口形成領域
２０ 第２のＳｉ3Ｎ4膜
２１ 第２のＳｉＯ2膜
２２ 第１のサイドウォール
２３ 層間絶縁膜
２４ 金属配線
２５ ゲート上Ｓｉ3Ｎ4膜
２６ Ｓｉ3Ｎ4の第一のサイドウォール
２７ 当初形成される半導体層
２８ 下部ＣＶＤＳｉＯ2膜
２９ 下部シリコン層
３１ 伝導経路配置領域
３２ ソース／ドレイン接続部
３３ 伝導経路
３４ 開口配列領域
３５ 一つの伝導経路
３６ ゲート側面−ソース／ドレイン側面間容量
４１ 第二のマスク材料
４２ レジストパターンの範囲（形成領域）
４３ 第二のマスク形成用ダミーパターン
４４ レジストパターンの範囲（形成領域）
１０１ 半導体基板
１０２ 絶縁体
１０３ 半導体層
１０４ ゲート絶縁膜
１０５ ゲート電極
【発明の属する技術分野】
本発明は、電界効果型トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
シリコンウェハなどの基板上に設けられた絶縁層上に形成される電界効果型トランジスタにおいて、基板上面に対してほぼ垂直な平面に、主たるチャネルが形成される構造の電界効果型トランジスタは、長谷川によって特開昭６４−８６７０号公報（第４図）に、間によって特開昭６４−２７２７０号公報（第２図）に、久本によって特開平２−２６３４７３号公報（第１図）に、八木下によって特開平１０−９３０９３号公報にそれぞれ開示されている。前記公報に開示された構造の電界効果型トランジスタを図５０を用いて説明する。なお、図５０は特開昭６４−８６７０号公報の第４図に相当するものである。
【０００３】
図５０に示すように半導体基板１０１上に絶縁体１０２が設けられ、絶縁体１０２上に直方体の半導体層１０３が設けられる。半導体層１０３の表面にはゲート絶縁膜１０４が設けられ、表面にゲート絶縁膜１０４が形成された半導体層１０３を跨いで、ゲート電極１０５が設けられる。ここで、半導体層１０３の表面とは、半導体層１０３の上面及び側面をいう。
【０００４】
ゲート電極１０５を挟んだ両側の半導体層１０３は高濃度の不純物が導入されたソース／ドレイン領域を構成している。図５０に示す例では、直方体の半導体層１０３のうち、ゲート電極１０５に対して手前側と奥側に位置する部分が、高濃度の不純物を含むソース／ドレイン領域を構成している。適当なゲート電圧をゲート電極１０５に印加することにより、直方体の半導体層１０３の側面に主たるチャネルが形成される。半導体層１０３の上面にチャネルが形成されても、そのチャネル幅が狭いために、キャリアの伝導には支配的でない。通常の半導体層１０３の高さ（図５０中のａ）は、チャネル電流が流れる方向に垂直な面内における直方体の幅（図５０中のｂ）よりも大きい。図５０において、半導体層１０３の幅（図５０のｂ）を、両側面のチャネルから半導体層１０３の内部に向かって形成される空乏層幅の合計よりも小さくすることで、動作特性に優れた完全空乏化型のＭＯＳＦＥＴが得られる。
【０００５】
一般的にチャネルが形成される半導体層の両側にゲートを持つ完全空乏化型のＭＯＳＦＥＴは、短チャネル効果の抑制に優れるという特徴を持つ。
図５０に示す従来例の電界効果型トランジスタを製造する製造方法は、まず最初に絶縁体１０２上に直方体の半導体層１０３が配置される構造を何らかの方法により形成し、続いて半導体層１０３の表面を熱酸化してゲート絶縁膜１０４を設け、続いてゲート電極材料を堆積した後、これをエッチングにより加工し、ゲート電極１０５を形成するという製造工程を経て、図５０に示す従来例の電界効果型トランジスタを得ている。
【０００６】
【発明が解決しようとする課題】
しかしながら図５０に示す従来例の縦型電界効果型トランジスタを製造する製造方法では、ゲートサイドウォール（ゲート側壁）の形成が困難であるという問題がある。
【０００７】
縦型でない通常のＭＯＳＦＥＴでは、ソース／ドレインの形成前に、ゲートの側面に絶縁膜の側壁（以下、ゲートサイドウォールという）を設ける。ここで、ゲートサイドウォールは、ソース／ドレイン領域に対して加工を行う工程、例えば、ソース／ドレイン領域への不純物の導入、ソース／ドレイン領域のシリサイド化、ソース／ドレインへの半導体のエピタキシャル成長，選択成長等の工程において、ゲート電極及びチャネル領域を保護することが目的である。
【０００８】
縦型でない通常のＭＯＳＦＥＴにおいて、ゲートサイドウォールを形成する際には、チャネルが形成される平面上にゲート電極を形成した後、全面に絶縁膜を一定の厚さで堆積し、その堆積した絶縁膜に対してＲＩＥ（リアクティブイオンエッチング）等により異方的にエッチングを施し、ゲート電極の側面を除いて絶縁膜を除去するという工程を実施することにより、ゲート電極の側面にゲートサイドウォール（ゲート側壁）を設ける。
【０００９】
ゲートサイドウォールが設けられると、ゲート電極の側面はゲートサイドウォール（絶縁膜）に保護され、一方、ゲート電極もゲートサイドウォールのいずれもが設けられない位置では、半導体の表面が露出するという構造が得られる。
【００１０】
このような工程は、凹凸のある構造上に、膜を堆積したのち、その堆積した膜に適当な条件で異方性エッチングを施すと、凹凸のある構造の突起部の側面にだけ、その堆積した膜を残存させることができる、すなわち凹凸のある構造の突起部の側面に側壁が形成される、という原理に基づくものである。
【００１１】
しかし、図５０に示す縦型トランジスタ構造に対して、縦型でない通常のＭＯＳＦＥＴにおける場合と同じ方法によってゲートサイドウォールを設けようとすると、図５０に示す縦型トランジスタ構造では、半導体層１０３自体が突起した形状を呈しているために、半導体層１０３の側面にも側壁が形成される。この場合、所期の構造である、ゲート電極５の側面だけに側壁が形成され、ゲート電極５もゲートサイドウォール２２のいずれもが設けられない位置では半導体層１０３の表面（図５０に示す縦型トランジスタでは半導体層１０３の側面が相当）が露出するという、構造を得られない。
【００１２】
したがって、チャネル面が基板に対してほぼ垂直なトランジスタの製造方法において、ゲートの側面だけに側壁を持ち、ゲート電極もゲートサイドウォールのいずれもが設けられない位置では、半導体層（図５０に示す縦型トランジスタでは半導体層１０３の側面が相当）の表面が露出するという、電界効果型トランジスタの製造方法が必要となる。
【００１３】
本発明の目的は、ＬＳＩを構成する微細な縦型電界効果型トランジスタ、特に半導体層の両側にゲート電極を有するダブルゲート縦型電界効果型トランジスタの製造方法として最適な縦型電界効果型トランジスタの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る電界効果型トランジスタの製造方法は、突起形状をもつ半導体領域上にダミーゲート電極を設け、前記ダミーゲート電極を絶縁体中に埋め込む工程と、前記ダミーゲート電極を覆う前記絶縁体の上部をエッチングにより除去し、ダミーゲート電極の上部を露出させ、引続いて露出した前記ダミーゲート電極の両側に第一の側壁を設け、前記ダミーゲート電極及び前記第一の側壁をマスクに前記ダミーゲート電極を覆う前記絶縁体をエッチバックして、前記第一の側壁の下部において前記ダミーゲート電極の側面に絶縁体よりなるゲート側壁を形成する工程と、前記ダミーゲート電極及び前記ゲート側壁のいずれにも覆われていない部位の、前記ダミーゲート電極の両側の半導体領域に、第一導電型不純物を高濃度に導入したソース／ドレイン領域を設ける工程と、前記ダミーゲート電極を除去して形成される空隙に導電性材料を埋め込みゲート電極を形成する工程とを含むものである。
【００１９】
また前記第一の側壁がポリシリコンである。
【００２０】
また前記ゲート側壁がＳｉＯ2である。
【００２１】
また前記ゲート側壁がＳｉ3Ｎ4である。
【００２２】
また前記ゲート側壁のうち、ゲート電極またはダミーゲート電極に接する部分の材質がＳｉ3Ｎ4であり、Ｓｉ3Ｎ4よりなる層の外側がＳｉＯ2である。
【００２３】
また前記第一の側壁がＳｉ3Ｎ4である。
【００２４】
また前記第一の側壁がＳｉ3Ｎ4であり、前記ゲート側壁がＳｉＯ2である。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図により説明する。
（実施形態１）図１は本発明に係る縦型電界効果型トランジスタを示す鳥瞰図、図２は図１の本発明に係る縦型電界効果型トランジスタを真上から見た平面図である。図３は図１及び図２のＡ１−Ａ１’線断面図、図４は図１及び図２のＢ１−Ｂ１’線断面図、図５は図１及び図２のＣ１−Ｃ１’線断面図である。
【００３７】
図１に示すように、シリコン基板１上に埋め込み絶縁膜２が設けられ、絶縁膜２上に適当な形にパターニングされた半導体層３が設けられる。半導体層３には、開口部１０の列が半導体層３を横断するように設けられる（図２）。開口部１０では半導体層３は除去され、その開口は埋め込み絶縁膜２に達する。
【００３８】
図２に示すように開口配列領域３４において、半導体層３上及び開口部１０に露出した埋め込み絶縁膜２上に、開口部１０が配列する方向に長辺を持つゲート電極５が設けられる。ゲート電極５の下部に位置する半導体層３（図３参照）は、不純物が導入されないか、あるいは不純物が低濃度に導入され、適当なゲート電圧の印加によりチャネルが形成されるチャネル形成領域７を構成する。
【００３９】
チャネル形成領域７を構成する半導体層３の上面及び側面には絶縁膜（図１の形態では上面、側面ともにゲート絶縁膜６）が設けられ（図３参照）、チャネル形成領域７を構成する半導体層３は絶縁膜を介して上面と側面においてゲート電極５に向かい合う（図４参照）。ここで、少なくともチャネル形成領域７を構成する半導体層３の側面に設けられる絶縁膜はゲート絶縁膜６であり、ゲート電圧の印加により半導体層３の側面にチャネルが形成される程度まで膜厚を薄く設定される。
【００４０】
チャネル形成領域７を構成する半導体層３の上面の絶縁膜は、側面の絶縁膜（ゲート絶縁膜６）と同程度に薄いゲート絶縁膜でも良く、あるいは側面の絶縁膜よりも厚く設けられても良い。また半導体層３の上面の絶縁膜と、側面の絶縁膜の材料は異なっていても良い。
【００４１】
図２に示すように半導体層３のうち、開口部１０が配列する領域３４の両側に位置する部分は、高濃度の不純物がドーピングされたソース／ドレイン領域４を構成する。ソース／ドレイン領域４とチャネル形成領域７との間の領域は、ソース／ドレイン４と同じ導電型の不純物が高濃度に導入され、ソース／ドレイン領域４とチャネル形成領域７を接続するソース／ドレイン接続部３２を構成することとなる（図２参照）。
【００４２】
本実施形態のソース／ドレイン領域４はソース／ドレインコンタクト１６（図３５〜図３７）を介して配線を接続する役割を持つ。またソース／ドレイン接続部３２は、ソース／ドレイン領域４とチャネル形成領域７を接続するとともに、不純物の高濃度部とチャネル形成領域が接続する部分の厚さ（伝導経路を構成する半導体層３の水平幅に相当、また通常の電界効果型トランジスタの接合深さに相当）を小さくすることにより、短チャネル効果（トランジスタの微細化に伴うしきい値電圧など諸特性の変動）を抑制する作用を持つ。
【００４３】
なお、本トランジスタにおけるソース／ドレイン領域４とソース／ドレイン接続部３２を合わせた部分が通常のシングルドレイン電界効果型トランジスタにおけるソース／ドレイン領域の作用を持つ部分に相当する。ソース／ドレイン領域からチャネル形成領域に対して浅く延長されたソース／ドレインエクステンションをもつ電界効果型トランジスタに対しては、本実施形態のソース／ドレイン接続部３２がソース／ドレインエクステンションに相当する。
【００４４】
図２に図示していないが、ゲート電極５に覆われていない開口部１０内には、トランジスタが完成するまでの間に、各種の絶縁膜堆積工程において、各種の絶縁体が埋め込まれる。但し、開口部１０内がすべて絶縁体に満たされる必要はなく、絶縁体が埋め込まれない空洞が一部に残存しても良い。なお、図２では図を見やすくするためにゲート絶縁膜６を図示していない。
【００４５】
各部分の寸法は例えば以下の通りにする。埋め込み絶縁膜２の厚さは、例えば１００ｎｍとする。半導体層３の厚さ（図１における高さａに相当する）は例えば１２０ｎｍとする。開口部１０が配列する方向（Ａ１−Ａ１’線方向）における開口部１０の幅は１００ｎｍ、開口部１０が配列する方向に対して直角な方向（Ｃ１−Ｃ１’線方向）の開口部１０の幅は３００ｎｍとする。二つの開口部１０に挟まれた半導体層３の幅は５０ｎｍとする。開口配列領域３４の両端では、開口部１０のほぼ半分の大きさを持つ切り欠きが、半導体層３に設けられる。ゲート絶縁膜は、形成するトランジスタにおいて短チャネル効果を抑制するために適した材料及び膜厚の組み合わせを持つようにする。ゲート絶縁膜の材質がＳｉＯ2の場合、典型的な厚さは１．５〜４ｎｍである。
【００４６】
但し、埋め込み絶縁膜２の厚さには特に制限はない。一般にＳＩＭＯＸウェハ（シリコン基板中に酸素をイオン注入して作製するＳＯＩ基板）では前記埋め込み絶縁層の厚さは１００ｎｍから４００ｎｍ程度、張り合わせウェハ（絶縁膜を介して二枚のシリコン基板を張り合わせて作製したＳＯＩウェハ）の場合に前記埋め込み絶縁層の厚さは、一般に１〜３μｍ程度であるが、ＥＬＴＲＡＮ技術（多孔質シリコンを形成することにより、薄膜シリコン層を分離させる技術）を用いた張り合わせウェハでは、前記埋め込み絶縁層の厚さは、５０ｎｍ程度のものもある。一般に論理回路においては、埋め込み絶縁層を介して熱が逃げやすいように、前記埋め込み絶縁層の厚さは、１５０ｎｍ以下に設定することが望ましいが、本発明の効果は埋め込み絶縁層２の厚さには影響されず、その厚さには制限はない。
【００４７】
二つの開口部１０に挟まれた半導体層３の幅は、ゲート長と同程度か、それよりも小さいことが短チャネル効果抑制の観点から望ましく、ゲート長の半分、またはそれ以下であることが短チャネル効果抑制の観点から特に望ましい。ゲート長には特に制限がないが、本発明が適用される電界効果型トランジスタに対して想定される典型的なゲート長は１０ｎｍから０．２５μｍの範囲である。半導体層３の幅と高さの関係については、後述の図５３を参照して詳述する。
【００４８】
各部分の材質は、以下の通りにする。埋め込み絶縁膜２は絶縁体であれば良いが、例えばＳｉＯ2とする。ＳｉＯ2以外に、例えばＳｉ3Ｎ4、ＡｌＮ、アルミナ、その他金属酸化物よりなる絶縁体、有機材料よりなる絶縁体等を用いても良い。また、埋め込み絶縁膜２を空洞で置き換え、空洞よりなる埋め込み絶縁層をもつトランジスタを形成してもよい。
【００４９】
本発明の効果を享受するに当たり、半導体層３の材質にも特に制限がないが、通常のＬＳＩプロセスとの互換性という観点からは、単結晶シリコンが最も望ましい。ゲート電極５の材質は必要な仕事関数及び導電率を持つ導電体であれば良い。例えば、ｎ+型またはｐ+型のポリシリコン、ｎ+型またはｐ+型の多結晶ＳｉＧｅ混晶、ｎ+型またはｐ+型の多結晶Ｇｅ、ｎ+型またはｐ+型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。
【００５０】
図では、ゲート長（後で形成される二つのソース／ドレイン領域を結ぶ方向のゲート電極５の寸法。図１、図２、図４ではＢ１−Ｂ１’方向、Ｃ１−Ｃ１’方向の寸法が相当する）は、開口部１０を埋めない程度に設定され、例えば１５０ｎｍとする。但し、開口部１０の両端にソース／ドレイン領域が届くように設けられるのであれば、ゲート電極５は開口部１０を完全に覆っても良い。チャネル形成領域７を構成する半導体層３には低濃度の不純物が導入されていても良いし、あるいは不純物を全く導入しなくとも良い。不純物は例えば、ホウ素、リン、ヒ素であり、その濃度は１０19ｃｍ-3未満である。素子特性の優れた完全空乏化型動作を得るためには、その濃度は１０18ｃｍ-3未満であることが望ましい。
【００５１】
ゲート電極５の材料として、その材料の仕事関数がしきい値の制御に適した材料を選ぶ場合（Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド、ＳｉＧｅ混晶など）、不純物の導入は必要なく、また導入するとしても１０18ｃｍ-3未満で良い。また不純物濃度は、両側側面のチャネルから半導体層３の中央に向かって伸びる空乏層が、少なくともゲート電極５にしきい値電圧を印加した状態で、互いに接する程度まで低濃度に設定すれば、動作特性に優れた完全空乏化動作となるとともに、ダブルゲート構造がもたらす短チャネル効果に対する抑制効果を享受できる。
【００５２】
ソース／ドレイン領域４にはチャネルの導電型と同一導電型を持つ不純物が高濃度に導入される。ｎチャネルトランジスタの場合、リン、ヒ素などのｎ型不純物が、ｐチャネルトランジスタの場合にはホウ素などのｐ型不純物が導入される。ソース／ドレイン領域４に導入される不純物の濃度は１０19ｃｍ-3以上であり、典型的には５×１０19ｃｍ-3〜５×１０20ｃｍ-3である。
【００５３】
このトランジスタのチャネル形成領域７の電位は、チャネル形成領域７を構成する半導体層３の両側面に設けられたゲート電極５により制御されるので、チャネル形成領域７の電位に対する制御性が高く、短チャネル効果が抑制され、素子の特性が向上する。
【００５４】
また半導体層３の両側面に配置されたゲート電極５からの電界により、半導体層３の両側面から半導体層３の内部に向かって形成される二つの空乏層の幅の合計よりも、半導体層３の幅（図３のＷ3）を小さくすると、素子を完全空乏化型動作させることができるので、サブスレッショルド特性（しきい値電圧以下のゲート電圧を印加した場合、トランジスタが急峻にオフする度合い）が改善され、基板浮遊効果（半導体層中に余剰キャリアが蓄積することによる異常動作）が抑制される。
【００５５】
チャネル形成領域７を構成する半導体層３の上面の絶縁膜が薄く、同半導体層３の上面にチャネルが形成される場合、半導体層３の高さ（図３のｈ3）と半導体層３の幅（図３のＷ3）が同じであれば、両側面のチャネル幅（図３では縦方向）の合計は、半導体層３の上面に形成されるチャネルの幅（図３では横方向）の２倍となる。半導体層３の高さｈ3が半導体層３の幅Ｗ3より大きければ、両側面のチャネル幅（図３では縦方向）の合計は、半導体層３の上面に形成されるチャネルの幅（図３では横方向）の２倍以上となり、側面のチャネルを、支配的なチャネルとすることができる。
【００５６】
従って、チャネル形成領域７を構成する半導体層３の高さｈ3と同半導体層３の幅Ｗ3を同じとするか、あるいは、同半導体層３の高さｈ3を半導体層３の幅Ｗ3よりも大きくすることが望ましい。
【００５７】
チャネル形成領域７を構成する半導体層３の側面に形成されるゲート絶縁膜６よりも、等価膜厚（等価膜厚とは、絶縁膜の厚さを絶縁膜の比誘電率で割り、得られた商にＳｉＯ2の比誘電率を掛けたものである。）の大きい絶縁膜が、チャネル形成領域７を構成する半導体層３の上面に設けられ、その上面にチャネルを構成するキャリアが誘起されない場合には、チャネルはチャネル形成領域７を構成する半導体層３の両側面にのみ形成される。この場合、一つの伝導経路（３５）当たりのチャネル幅は、チャネル形成領域７を構成する半導体層３の高さの２倍となる。
【００５８】
ここで、チャネル形成領域７を構成する半導体層３の適切な高さｈ3について、図５３を参照して説明する。チャネル形成領域７と開口部１０とが周期的に配列する断面において、一点鎖線で区切った一つの周期を考える。
【００５９】
片側の側面におけるチャネル幅をＷとすると、一つの周期をなす構造において、チャネル幅の合計は２Ｗとなる。
【００６０】
一方、図５３におけるチャネル形成領域７を構成する半導体層３の横方向の幅をＷsi（図３のＷ3に相当）、チャネル形成領域７を分離する開口部１０の幅をＷspとすると、一つの周期の幅はＷsi＋Ｗspとなる。同じ領域に通常のトランジスタ（例えば図５２の構造）を形成した場合に得られるチャネル幅はＷsi＋Ｗspであるから、本発明のトランジスタにおいて通常のトランジスタよりも大きなチャネル幅を実現するためには、２Ｗ＞Ｗsi＋Ｗspという条件を満たせば良い。両辺を２で割ればＷ＞（Ｗsi＋Ｗsp）／２となる。
【００６１】
すなわち、ＷがＷsiとＷspの平均より大きければ良い。片側の側面のチャネル幅Ｗと、チャネル形成領域７の高さｈSiは同じと考えられるので、チャネル形成領域７を構成する半導体層３の高さｈSi（ｈ3）が、チャネル形成領域７を構成する半導体層３の幅Ｗsiと開口部１０幅Ｗspの平均より大きければ良いと言える。ここで、典型的な一つの例として、チャネル形成領域７を構成する半導体層３の幅Ｗsiと開口部１０幅Ｗspが同じ場合を考えると、両者の平均はＷsiと等しいので、チャネル形成領域７を構成する半導体層３の高さｈSiがチャネル形成領域７の幅Ｗsiよりも大きければ良いという結論が得られる。ＷsiとＷspは必ずしも等しくないが、Ｗsi＝Ｗspと仮定して得られるｈSi＞Ｗsiという条件を、トランジスタを設計する指針として採用すれば、上の条件Ｗ＞（Ｗsi＋Ｗsp）／２から、少なくとも大きく外れないトランジスタが得られる。
【００６２】
また、他の典型的な構造として、チャネル形成領域７を構成する半導体層３の幅を開口部１０の幅よりも小さくする場合には、Ｗsi＜Ｗspであるので、ｈ3＞Ｗspという条件を満たせば、上の条件Ｗ＞（Ｗsi＋Ｗsp）／２を必ず満たすことができる。
【００６３】
また、この電界効果型トランジスタは、基板平面にほぼ垂直な半導体層３の側面に形成されるチャネルを、主たる伝導経路とするトランジスタであるにもかかわらず、ソース／ドレイン、及びゲート電極５の形状を基板面に投影した際の形状（図２）は、通常の電界効果型トランジスタ（図５２）と同一であるという特徴を有する。
【００６４】
また、素子領域１５の形状も、中央部を横断する開口部１０の配列を除けば、通常の電界効果型トランジスタと同一である。すなわち、チャネル形成領域７及びソース／ドレイン接続部３２は縦型構造を持つが、ソース／ドレイン領域の形状は開口部１０の周囲を除いて通常の電界効果トランジスタと同一である。
【００６５】
このため、ソース／ドレイン領域に対するコンタクト１６、ゲート電極５に対するコンタクト１７についても、通常の電界効果型トランジスタ（図５２）と同様のパターン（図３５）及び同様の工程によって作製することができる。
【００６６】
またソース／ドレイン領域についても、開口部１０の周辺を除けば、通常の電界効果型トランジスタと同様であるので、ソース／ドレイン領域の形成、シリサイド化、あるいは低抵抗化のためにソース／ドレイン領域上に半導体層３をエピタキシャル成長、選択成長させる工程などにおいて、従来の電界効果型トランジスタに対するものと同様の工程、あるいは従来のＳＯＩ型電界効果型トランジスタに対するものと同様の工程を用いることができる。
【００６７】
従って開口部１０の配列構造を追加することを除けば、通常のトランジスタの場合とほぼ同一のパターンを用いることができ、また開口部１０の形成及び開口部１０の周辺に対する加工（例えばゲート電極５の加工）を除いた工程（例えば、ゲート及びソース／ドレインへのコンタクト形成）では、従来の電界効果型トランジスタに対するものと同一の工程を用いることができるという特徴を有する。
【００６８】
また、チャネル部においては、一定の高さ（典型的には２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは６０ｎｍ以下）の縦型トランジスタが並列に接続される構造を持ち、チャネル幅が各伝導経路に分散されることになり、チャネル幅の大きいトランジスタにおいても、チャネル形成領域７の高さが一定に保たれる。
【００６９】
またチャネル幅の異なるトランジスタを回路内に混在させる場合には、単に配列する伝導経路の数を変えれば良いので、トランジスタの高さを変える必要がなく、トランジスタの高さにおけるバラツキを生じない。
【００７０】
またトランジスタの高さを一定の値以下に保つことができるので、半導体層３の上面からイオン注入など不純物導入手段により不純物を導入した際においても、半導体層３の基板平面に垂直な上下方向で不純物濃度の均一性が良い。また、半導体層３の上下方向に対してゲート寸法（特に、二つのソース／ドレインを結ぶ方向の長さ、すなわちゲート長）の均一性が良い。また半導体層３の基板平面方向の厚さについて、上下方向での均一性が良い。
【００７１】
ここに述べた半導体層３の基板平面に垂直な上下方向における不純物濃度、ゲート寸法、及び半導体層３の基板平面方向の厚さについての均一性は、半導体層３が薄いほど改善される（チャネル部における半導体層３の高さｈsiは１２０ｎｍ以下が好ましく、６０ｎｍ以下がさらに好ましい）。
【００７２】
また、この電界効果型トランジスタは、チャネル形成領域７を構成する半導体層３の両側面には、ゲート電極５が設けられており、ダブルゲート構造と呼ばれる構造を形成する。これは、薄膜（典型的には５０ｎｍ以下）の半導体層３を挟んで二つのゲート電極５が設けられる構造であり、例えば関川によりソリッドステートエレクトロニクス２７巻８２７頁１９８４年（Ｔ．Ｓｅｋｉｋａｗａ、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、ｖｏｌ.２７、ｐ．８２７、１９８４）、田中により１９９１年アイ・イー・ディー・エム、テクニカルダイジェスト、６８３頁〜６８６頁（Ｔ．Ｔａｎａｋａ、１９９１ＩＥＥＥ、ＩＥＤＭ、ｐｐ．６８３〜６８６）にそれぞれ開示されている。関川及び田中は基板平面に平行な半導体層の上下にゲート電極を形成する構造を採用することにより、短チャネル効果が抑制されることを報告している。
【００７３】
しかし、上述した刊行物に開示された構造である、半導体層の上下にゲート電極を設ける構造では、上下のゲート電極を同時に形成できないという問題がある。このため、上下のゲートの位置を自己整合的に決定できず、上下のゲートの位置がずれるという問題、あるいは上下のゲートの寸法（特にゲート長、すなわちソースとドレインを結ぶ方向のゲートの寸法）を揃えられないという問題がある。
【００７４】
一方、本実施形態の構造は、半導体層３の両側面にゲート電極５を設けることによりダブルゲート構造を実現し、短チャネル効果を抑制できる上、両側面のゲート電極５を同時に形成することが容易であり（例えば後述の実施形態３を参照）、両側面のゲートの位置ずれ、及び寸法の差を従来の技術に比べ大きく低減できる。
【００７５】
次に、図１に示す本発明の縦型電界効果型トランジスタの変形例について説明する。
【００７６】
図６は半導体層３に設ける開口部１０を円形とした例を示す平面図である。図７は開口配列領域３４の両端において半導体層３に切り欠きが設けられない構造である。なお、図６及び図７では、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極５の下に隠れている開口部１０の外形線も表示している。
【００７７】
図８に示すように半導体層３に開口部１０を設ける際に、開口部１０において、埋め込み絶縁層２を一定の深さまで掘り下げ、半導体層３の下端よりも少し下の位置までゲート電極５の下端が達している。
【００７８】
ゲート電極５の下端と半導体層３の下端の位置が揃っている場合、あるいはゲート電極５の下端が半導体層３の下端よりも上に位置する場合、半導体層３の下端、あるいは半導体層３の下部コーナー（これらはそれぞれ、通常の電界効果型トランジスタにおける素子領域端、素子領域端のコーナーに相当する）の電位を、ゲート電極５により充分に制御することが比較的難しく、ソース・ドレイン間に漏れ電流が流れやすい。
【００７９】
一方、図８に示すように本発明では、半導体層３の下端よりも少し下の位置まで、ゲート電極５の下端が達するようにすると、半導体層３の下端付近における漏れ電流を抑制しやすくなる。
【００８０】
また図２６に示すように、埋め込み絶縁層２に対してテーパーエッチングを施して、半導体層３の下端より下の位置で、埋め込み絶縁層２の側面が傾斜を持つ形状を形成しても良い。
【００８１】
また図２６において、ゲート電極５の下端が半導体層３の下端よりも下になるため、半導体層３の下端の電位に対するゲート電極５の制御性を高めることができる。
【００８２】
なお図８及び図２６は、チャネル形成領域７を構成する半導体層３の側面と上面の両方に同じ膜厚のゲート絶縁膜６を設けた場合を示したが、半導体層３の上面と側面での絶縁膜の材質が異なる場合、あるい半導体層３の上面の絶縁膜が側面の絶縁膜のよりも厚い場合のそれぞれに適用しても良い。
【００８３】
なお、ここでは半導体層３下の絶縁体（埋め込み絶縁層２）の下に、支持基板であるシリコン基板１がある場合を述べたが、本発明は電界効果型トランジスタを形成する半導体層３の下に何らかの絶縁体があれば適用できる。例えば、サファイア基板上に半導体層３を設けたＳＯＳ構造（シリコン・オン・サファイア）等、半導体層層３下の絶縁体自体が支持基板となる構造に対しても適用できる。
【００８４】
また、支持基板の材質はシリコンでなくとも良く、例えば石英、ＡｌＮ等の絶縁体であっても良い。この構造は、例えば半導体層３となる単結晶シリコンを、ＳＯＩ基板の作製に用いられる一般的な張り合わせ工程及び薄膜化工程により、石英、ＡｌＮ等の絶縁体上に転写すれば形成できる。
【００８５】
なお、ＣＭＯＳ構成のインバータ、ＮＡＮＤゲート、ＮＯＲゲート等のように、ソース／ドレイン領域の一方が専らソースとして使われ、他方が専らドレインとして使われる場合においても、本明細書においては、両者を含めてソース／ドレインと表現している。
【００８６】
（実施形態２）次に本発明の他の縦型電界効果型トランジスタについて説明する。
【００８７】
チャネル形成領域７、半導体層３に設ける開口部１０、ソース／ドレイン領域４の三者の配置について、実施形態１のトランジスタに対するいくつかの変形例を述べる。
【００８８】
図２７から図３４は図２、図６、図７と同じ位置から見た電界効果型トランジスタの平面図において、特に左端を拡大したものである。
【００８９】
図２７から図３４に示すいずれの縦型電界効果型トランジスタにおいても、半導体層３を横断するように開口部１０が配列し、開口部１０が配列する方向に沿って半導体層３を跨ぐゲート電極５が設けられる。半導体層３にはゲート電極５及び開口部１０を挟んで、高濃度の導電性不純物が導入されたソース／ドレイン域４が設けられている。
【００９０】
ゲート電極５の下方に位置する半導体層３は不純物濃度が低いチャネル形成領域７を構成し、チャネルは主にチャネル形成領域７を構成する半導体層３の側面に形成される。
【００９１】
なお、図２７から図３４には、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極５の下に隠れている開口部１０の外形線も表示している。またゲート絶縁膜６についても、図を見やすくするために省略している。
【００９２】
実際には図２７〜図３４において、ゲート絶縁膜６がチャネル形成領域７を構成する半導体層３の側面に設けられ、チャネル形成領域７を構成する半導体層３の側面はゲート絶縁膜６を介してゲート電極５に向かい合う。
【００９３】
またチャネル形成領域７を構成する半導体層３の上面にはゲート絶縁膜６、またはゲート絶縁膜６よりも等価膜厚の厚い絶縁膜（例えば図１１又は図３９のパッド酸化膜８とＳｉ3Ｎ4膜９を合わせたもの）が設けられる。
【００９４】
二つのソース／ドレイン領域４の間には、二つのソース／ドレイン領域４を接続する半導体領域である伝導経路３３が複数設けられた、伝導経路配置領域３１が設けられている。この伝導経路配置領域３１の構造は図１から図８、及び図３５に示したトランジスタ及び、以下に記載するトランジスタ及びその製造方法においても同じである。
【００９５】
図２７における斜線部は、伝導経路３３のうちの一つを明示したものである。伝導経路３３はチャネル形成領域７と、伝導経路３３中の高不純物濃度領域であるソース／ドレイン接続部３２からなる。チャネル形成領域７はゲート電極５の下部に位置する不純物濃度が低い（あるいは不純物が導入されない）領域である。
【００９６】
伝導経路３３中のソース／ドレイン接続部３２は、チャネル形成領域７とソース／ドレイン領域４との間に位置し、ソース／ドレイン領域４と同じ導電型の不純物が高濃度に導入された領域である。なお、ゲート電極５の下にソース／ドレイン接続部３２の一部、またはソース／ドレイン領域４の一部が位置する場合、それぞれゲート電極５とソース／ドレイン接続部３２の間、ゲート電極５とソース／ドレイン４の間に絶縁層が設けられる。この絶縁層の厚さはゲート絶縁膜と同程度であっても良く、またゲート絶縁膜よりも厚くても良い。
【００９７】
また伝導経路３３の形態は、チャネル形成領域７、伝導経路３３中の高不純物濃度領域（ソース／ドレイン接続部３２）の両方がゲート電極５の下に配置されるものであっても良い（図２８）。
【００９８】
さらに、チャネル形成領域７、ソース／ドレイン接続部３２に加えて、ソース／ドレイン領域４の一部もゲート電極５の下部に位置する形態を取っても良い（図２８）。また伝導経路３３中にソース／ドレイン接続部３２を持たず、チャネル形成領域７とソース／ドレイン領域４が直接接続する形態としてもよいものである（図２９）。
【００９９】
また、図２７〜図２９には、開口部１０の基板平面への投射形状が、少なくともソース／ドレイン領域４付近において曲線を描く場合を示したが、図３０〜図３１に示すように、開口部１０の形状が六角形、八角形等の多角形であっても良い。また図４６〜図４９に示すように、ゲート電極５の延長方向（開口部１０が配列する方向に同じ）に対して傾いた、ほぼ正方形である四角形であっても良い。また、図３３及び３４に示すように、開口部１０の幅がソース／ドレイン領域４側のある範囲において狭くなる形態を持っても良い。
【０１００】
図２７〜図３１、図３３、図３４及び図４６〜図４９に示した実施形態においては、いずれの場合においても、開口部１０の配列方向（ソース／ドレインを結ぶ方向に対して垂直で、基板表面に平行な方向）の開口部１０の幅Ｗspは、開口部１０中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷsp1）に比べて、ソース／ドレイン領域付近において小さくなる（例えば図２７のＷsp2）。逆に、伝導経路３３を構成する半導体層３の幅Ｗsiは、チャネル形成領域中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷsi1）に比べ、ソース／ドレイン領域４付近において大きくなり（例えば図２７のＷsi2）、ソース／ドレイン領域４に接続する位置において最大となる。
【０１０１】
すなわち、図２７〜図３１、図３３、図３４及び図４６〜図４９の形状は、いずれも、チャネル形成領域７からソース／ドレイン領域４にかけて半導体層３の幅Ｗsiが広がる形態を持つが、この場合、チャネル形成領域７の横方向の幅Ｗsi、あるいは少なくともチャネル形成領域７の中央部における幅Ｗsiが小さくなるので、通常のＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することと同じく、Ｓファクタの改善、短チャネル効果の抑制などに効果があり、トランジスタの特性が向上する。
【０１０２】
その一方、ソース／ドレイン領域に接する位置では伝導経路３３を構成する半導体層３の幅が大きくなるので、寄生抵抗が低減できる。
【０１０３】
さらに、高濃度の不純物を含む領域であるソース／ドレイン接続部３２を有する（図２７、図２８、図３０、図３１、図３３、図３４、図４６〜図４９の形状）伝導経路３３を持つ場合、ソース／ドレイン接続部３２とチャネル形成領域７との接触面積が小さくなる。
【０１０４】
通常の電界効果型トランジスタにおいて高濃度不純物領域であるドレイン接合を浅く形成した場合、高不純物濃度で接合の浅いソース／ドレインエクステンションを設けた場合、あるいはＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することにより高濃度不純物領域であるドレインを薄く形成した場合等と同じく、高濃度不純物領域とチャネル形成領域が接触する部分で、高濃度不純物領域の断面積が減るので、短チャネル効果が抑制され、トランジスタの特性が向上する。
【０１０５】
本発明によれば、開口部１０の配列方向におけるソース／ドレイン接続部３２の幅をチャネル形成領域７を構成する半導体層３と接する部分では小さくすることにより短チャネル効果抑制作用が得られると同時に、開口部１０の配列方向におけるソース／ドレイン接続部３２の幅をソース／ドレイン領域４と接する部分では大きくすることにより寄生抵抗抑制作用が得られ、上述した第３の課題を抑制できる。
【０１０６】
また開口部１０の形状は図３２のような四角形でも良い。この場合、Ｗsi、Ｗspはともに一定である。この場合は、構造が単純であり、製造が容易であるという特徴がある。また、以下に述べるように、寄生容量３６が小さいという特徴がある。
【０１０７】
次にゲート側面とソース／ドレイン側面間の寄生容量３６について、図５４〜図５７を参照して説明する。図５４はゲート端とソース／ドレイン領域４の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）がある場合を示す平面図である。図５４に示す形態は、ソース／ドレイン接続部３２のうち少なくとも一部がゲートに覆われていない場合に相当する。
【０１０８】
図５５はゲート端とソース／ドレイン領域４の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）がない場合を示す平面図である。図５５に示す形態は、ソース／ドレイン接続部３２のすべてがゲートに覆われている場合に相当する。
【０１０９】
なお図５４及び図５５では、図を見やすくするために、実際にはゲート電極５の下に隠れている開口部１０の外形線及びゲート絶縁膜６の外形線を明示している。
【０１１０】
図５６、図５７はそれぞれ図５４のＡ２０５−Ａ２０５’線断面図、図５５のＡ２０６−Ａ２０６’線断面図である。
【０１１１】
図５４、図５６に示すゲート端とソース／ドレイン領域の間に開口部１０がある構造では、ゲート５の側面とソース／ドレイン領域４の側面が開口部１０に相当する間隔だけ離れるので、ゲート側面とソース／ドレイン側面間の寄生容量３６は小さい。
【０１１２】
これに対して図５５、図５７に示すゲート端とソース／ドレイン領域の間に開口部がない構造では、ゲート側面とソース／ドレイン側面の距離が小さいので、ゲート側面とソース／ドレイン側面間の寄生容量３６は大きくなり、素子の高速動作に不利になる。
【０１１３】
本発明に係る縦型電界効果型トランジスタの開口部１０には、ＰＳＧの堆積工程、層間絶縁膜の堆積工程等の絶縁膜を堆積する工程において、ＳｉＯ2、ＰＳＧ等の絶縁膜が埋め込まれるが、開口部１０内がＳｉＯ2、ＰＳＧ等の絶縁体により完全に満たされていても、あるいは開口部１０内に絶縁体に満たされない空洞が残存した場合にも、図５４及び図５６の構造における寄生容量３６が、図５５あるいは図５７の構造における寄生容量３６よりも小さくなることに変わりはない。
【０１１４】
したがって、ソース／ドレイン接続部３２のうち、少なくとも一部が、側面、上面ともゲート電極５に覆われていない構造（図２７、図３０〜図３４、及び図４６〜図４９の構造）は、寄生容量の低減において有利と言える。
【０１１５】
図１、図６、図７、図２７〜図３４の構造では、チャネル面が（１００）面（あるいはこれに等価な面）または（１００）面（あるいはこれに等価な面）から小さく傾いた面になるように、開口部１０の配列方向が［１００］方向（あるいはこれに等価な方向）になるようにする。正方形の開口部１０の一辺が開口部１０の配列方向に対して４５度傾いた図４６から図４９の構造では、開口部１０の配列方向が［１１０］方向（あるいはこれに等価な方向）になるようにすると、チャネル面が（１００）面（あるいはこれに等価な方向）に形成される。
【０１１６】
チャネル面が（１００）面または（１００）面から小さく傾いた面に形成されると、界面準位が少ない点、またチャネルキャリアの移動度が大きい点において優れた特性が得られる。
【０１１７】
なお、図４６から図４９は同一のトランジスタに関する図であり、図４６は開口部とゲート電極の位置関係を示し、図４７はソース／ドレイン及びゲートに対するコンタクト形成後の平面図、図４８は半導体層の形状に対する鳥瞰図、図４９はゲート電極形成後の鳥瞰図であり、図４９においては図を見やすくするためにゲート絶縁膜を省略している。
【０１１８】
また、図４９は、ソース／ドレイン接続部３２において、マスク膜９とパッド膜８が除去された場合について示している（両者は必ずしも除去されなくても良い）。
【０１１９】
なお本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、実施形態１に記載の各種形態に対して適用することができる。また本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、チャネル形成領域の上部にチャネル形成領域の側面と同じ厚さの絶縁膜があるトランジスタ、チャネル形成領域の上部にチャネル形成領域の側面よりも厚い絶縁膜があるトランジスタ、チャネル形成領域の上部に多層の絶縁膜があるトランジスタに適用でき、これらいずれに適用しても、本発明の効果を得ることができる。
【０１２０】
（実施形態３）
次に本発明に係る実施形態１及び実施形態２に示した縦型電界効果型トランジスタを製造する製造方法を工程順に説明する。
【０１２１】
図９に示すように、シリコン基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
【０１２２】
次に半導体層３の上面を２０ｎｍ熱酸化することにより半導体層３上にパッド酸化膜８を設け、パッド酸化膜８上にＣＶＤ法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０１２３】
次にリソグラフィ工程により、開口部が配列したパターンを持つレジストパターンを設け、これをマスクとして、ＲＩＥ等の通常のエッチング工程によりパッド酸化膜８及びＳｉ3Ｎ4膜９をパターニングする。
【０１２４】
次に図１０に示すように、開口部１０が配列したパターンを含む一定の領域（例えば図９においてＡ９の点線で囲んだ範囲）を覆うレジストパターンを設け、このレジストパターンをマスクとして、Ｓｉ3Ｎ4膜９、パッド酸化膜８をＲＩＥによりパターニングする。
【０１２５】
引き続いてレジストを除去したのち、残ったＳｉ3Ｎ4膜９、パッド酸化膜８をマスクとして、シリコンに対するエッチング速度がＳｉ3Ｎ4膜に対するエッチング速度より速い選択的なＲＩＥ（リアクティブイオンエッチング、反応性イオンエッチング）を行い、半導体層３をパターニングする。
【０１２６】
図１０に示す段階で、一定の領域（この場合、Ａ９の点線で囲んだ範囲）以外のＳｉ3Ｎ4膜９、パッド酸化膜８、半導体層３が取り除かれる。
【０１２７】
またシリコンのエッチングに続いて、ＳｉＯ2に対するエッチング速度がＳｉ3Ｎ4膜に対するエッチング速度より速い選択的ＲＩＥを行うことにより、開口部１０においてＳｉＯ2膜２の上端が半導体層３の下端よりも下に位置する形状（図８）、あるいは開口部１０においてＳｉＯ2膜２の表面が傾斜した形状（図２６）を得ることもできる。またＳｉ3Ｎ4膜９とパッド膜（パッド酸化膜８）の二層構造は、Ｓｉ3Ｎ4膜９だけの単層構造であっても良い（以下、適宜、単層構造と多層構造のものを併せて、マスク膜９という）。
【０１２８】
またマスク膜の材質は半導体層３を選択的にエッチングできる材料であれば良く、例えばＳｉＯ2でも良い。また、開口部１０の形状は、ここに示した形に限らない。例えば、図２７〜図３４、図４６から図４９に示した形であっても良い。ここで述べた工程においてＳｉＯ2からなるパッド膜８を設けた主な理由は、Ｓｉ3Ｎ4膜９と半導体層３が直接接触することによって半導体層３に応力がかかることを防ぐこと、Ｓｉ3Ｎ4膜９と半導体層３が直接接触することによってＳｉ3Ｎ4膜９と半導体層３との界面に多量の界面準位が発生することを防ぐこと等、Ｓｉ3Ｎ4膜９と半導体層３が直接接触することにより発生する問題を避けることにある。Ｓｉ3Ｎ4膜９と半導体層３が直接接触させることにより発生する問題の影響が小さい場合は、パッド酸化膜８を省略しても良い。
【０１２９】
また図１０に示す構造を形成した後、、エッチングにより半導体層３に開口部１０を形成し、その後埋め込み絶縁層２の上部をエッチングする場合、エッチングによりマスク膜が全て失われることを防ぐために、マスク膜の材質と埋め込み絶縁層２の材質との組み合わせを、埋め込み絶縁層だけを選択的にエッチングできるように選ぶことが好ましい。また、この条件が成り立たない組み合わせである場合は、以下のようにする。例えば、マスク膜９が埋め込み絶縁層２と同じＳｉＯ2である場合、埋め込み絶縁層２のエッチング時にマスク膜９の一部が除去されることを見込んで、マスク膜９を厚めにすれば良い。一般的に言えば、開口部１０における半導体層３のエッチング後に埋め込み絶縁層２をエッチングする場合で、かつ埋め込み絶縁層２の材質とマスク膜９の材質が同じである場合、埋め込み絶縁層２をエッチングする深さＴboxovよりも、マスク膜の厚さＴmaskを大きくすれば良い。
【０１３０】
また、半導体層３が露出した後、半導体層３の表面にゲート絶縁膜を形成する前に露出した半導体層３の側面の平坦化と清浄化を行うための熱処理工程を追加しても良く、例えば水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部１０間の間隔が狭く半導体層３の基板平面方向の厚さが薄い場合には、半導体層３の凝集を避けるため、より短時間、あるいはより低温で熱処理しても良い。また水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【０１３１】
また半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層３の側面をＳｉＯ2膜で覆い、温度９８０℃以上（より望ましくは温度１２００℃以上）、１時間以上の熱処理を実施することにより、露出した半導体層３の側面を平坦化する工程を追加しても良い。ここで、９８０℃以上の温度はＳｉＯ2膜に流動性を持たせるために必要な温度であり、１２００℃以上の温度は流動の顕著化に必要な温度である。熱処理は窒素中で行うか、あるいはＡｒなどの不活性ガス中で行う。また熱処理を行う雰囲気に酸素を混合し、露出した半導体層３の側面を酸化させることにより、チャネル形成領域７を構成する半導体層３の幅Ｗsiを小さく（チャネル形成領域７を構成する半導体層３の基板平面方向の厚さを薄く）する工程を実施しても良い。
【０１３２】
また半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層３の側面を絶縁膜で覆う。この絶縁膜は、例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜等の絶縁体よりなり、また例えば複数の絶縁体からなる多層膜よりなる。レーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することによって、伝導経路あるいはチャネル形成領域が形成される半導体領域（半導体層）のうち側面付近の一部領域を溶融して、再結晶化させる工程を行っても良い。
【０１３３】
また、同じくレーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することにより、伝導経路あるいはチャネル形成領域が形成される半導体領域（突起形状の半導体層）の全体を溶融し、溶融した領域を再結晶化しても良い。この工程の目的は、ＲＩＥ工程により半導体層３の側面に発生した凹凸を平坦化することである。レーザービームや電子ビーム等のビームのパワー及びエネルギー、電気ヒータの温度、ビーム及び電気ヒータの走査速度は、望ましくは伝導経路あるいはチャネル形成領域が形成される半導体領域（突起形状の半導体層）の表面だけが溶融してその内部は溶融しないか、あるいは伝導経路が形成される突起部は溶融してソース／ドレイン領域が形成される半導体領域（突起形状の半導体層）は溶融しない程度に設定されることが好ましい。
【０１３４】
これは、ビーム走査の後、基板の温度が低下する過程で、それぞれ溶融していない半導体領域（突起形状の半導体層）の内部の領域、あるいは溶融していないソース／ドレイン領域を種結晶（シード）として、溶融した領域を再結晶化させるためである。
【０１３５】
また溶融再結晶化に伴い、埋め込み絶縁層２中に発生した固定電荷またはトラップ等の欠陥を除去することを目的として、溶融結晶化後に高温の熱処理工程（１０００℃以上、典型的には１３００〜１３６０℃、１時間以上、酸化雰囲気または非酸化雰囲気）、または酸化雰囲気中のより低温の熱処理工程を行っても良い。
【０１３６】
次にＣＶＤ法を用いて、ＳｉＯ2よりなるダミーゲート絶縁膜１８を形成するための絶縁膜を１０ｎｍ堆積し、ＲＩＥによりエッチバック（平坦部に堆積した材料膜を除去して、側壁部に堆積した材料膜を残す工程）することにより、半導体層３における開口部１０の内壁及び半導体層３の側面（素子領域をなす半導体層３の周囲の側面）にダミーゲート絶縁膜１８を設ける。
【０１３７】
引き続いてＣＶＤによりポリシリコンを堆積し、これを通常のリソグラフィ及びＲＩＥにより加工し、ダミーゲート電極１１を設ける。この段階での形状は、パッド酸化膜８、Ｓｉ3Ｎ4膜９が存在すること、ゲート絶縁膜６及びゲート電極５の代わりにそれぞれダミーゲート絶縁膜１８、ダミーゲート電極１１があることを除けば、図１と同様である（図３９においてダミーゲート電極１１が設けられた形状に相当。但し、図３９では図を見やすくするため、ダミーゲート絶縁膜１８を省略）。
【０１３８】
ここで、ダミーゲート絶縁膜１８及びダミーゲート電極１１を形成したのは、後に、これらを除去して得られた空間に、改めてゲート絶縁膜６及びゲート電極５を形成する、いわゆる置換ゲート工程を実施するための準備である。
【０１３９】
置換ゲート工程を行わない場合は、ここでダミーゲート絶縁膜１８を形成する代わりにゲート絶縁膜６を、ダミーゲート電極１１を形成する代わりにゲート電極５をそれぞれ形成し（図３９においてゲート電極５が設けられた形状に相当。但し、図３９では図を見やすくするため、ゲート絶縁膜６を省略）、引き続いて、以下に述べるソース／ドレイン接続領域への不純物導入、ソース／ドレインの形成、配線の形成を実施してトランジスタを形成すれば良い。この場合、図１１から図１６に至る工程において、ダミーゲート絶縁膜１８に代えてゲート絶縁膜６が、ダミーゲート電極１１に代えてゲート電極５が設けられた形状が得られる。
【０１４０】
また、ここ（図１１に至る工程）で、ダミーゲート絶縁膜１８をＣＶＤにより堆積したのは、もしも熱酸化によりダミーゲート絶縁膜１８を形成すると、ダミーゲート絶縁膜１８の除去後に、マスク膜（この場合はパッド酸化膜８とＳｉ3Ｎ4膜９の二層膜）の基板平面方向の幅よりもチャネル形成領域７を構成する半導体層３の基板平面方向幅が狭くなるために、マスク膜の下部でチャネル形成領域７を構成する半導体層３がマスク膜の端よりも後退して段差が発生し、垂直方向の平坦性が悪化しやすいという問題を防ぐことに特に注意を払ったためである。
【０１４１】
しかし、一般には、ゲート絶縁膜６及びダミーゲート絶縁膜１８は、ＳｉＯ2以外の絶縁膜であっても良く、また熱酸化により形成したＳｉＯ2膜であっても良い。一般にダミーゲート絶縁膜１８は、半導体層３に対して選択的に除去可能な材料であれば良い。
【０１４２】
また、ダミーゲート電極１１をＳｉ3Ｎ4等、半導体層３に対して選択的に除去できる材料により形成しても良く、ダミーゲート電極１１が半導体層３に対して選択的に除去できる場合にはダミーゲート絶縁膜１８を省略しても良い。
【０１４３】
引き続いてＳｉ3Ｎ4膜に対して選択性のある条件下でＲＩＥを実施してダミーゲート電極１１の下部以外のダミーゲート絶縁膜を除去し、次いで全体にＰＳＧ（リンガラス）膜１２を２００ｎｍ堆積し、ＲＩＥによりこれをエッチバックすることにより、開口部１０の内壁と、半導体層３の側面に側壁状のＰＳＧ膜１２を設ける。
【０１４４】
この段階での構造を、図１０のＡ１０−Ａ１０’線断面図である図１１、図１０のＢ１０−Ｂ１０’線断面図である図１２、図１０のＣ１０−Ｃ１０’線断面図である図１３に示す。
【０１４５】
この工程においてＰＳＧを堆積するのは、開口部１０の内壁にＰＳＧを付着させ、ゲート電極（またはダミーゲート電極）５の両側の開口部１０に隣接する半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲート電極５の両側の半導体層３に高濃度（５×１０18ｃｍ-3以上、好ましくは３×１０19ｃｍ-3以上）のリンを導入し、ソース／ドレイン接続部３２を形成することにある。
【０１４６】
なお、ＰＳＧからリンを拡散させるための熱処理（例えば８００℃１０秒）は、ＰＳＧの堆積直後に行っても良いし、ＰＳＧの堆積後、いくつかの工程を経た後に行っても良い。ＰＳＧの堆積後に行われる他の熱工程（例えばソース／ドレインへのイオン注入後の活性化、ゲート酸化）の際に同時にＰＳＧからリンを拡散させる方法を用いても良い。
【０１４７】
図１４は、開口部１０のソース／ドレイン方向の幅が大きい場合で、開口部１０がＰＳＧによって埋め尽くされていないが、この場合においても、開口部１０の内壁へのＰＳＧの付着は保証されるので、問題はない。図１５は、図１４に対応する状態における平面図である。ＰＳＧからの熱拡散によりｎ+型ソース／ドレイン領域４が形成された状態のＢ１０−Ｂ１０’線断面に相当する位置における断面図を図１６に示す。
【０１４８】
なお、ｐチャネルトランジスタの場合は、ＢＳＧ（ホウ素ガラス）など、ｐ型不純物の拡散源をＰＳＧに代えて用いる。またｎチャネルトランジスタの場合においても、ＰＳＧ以外のｎ型不純物拡散源（例えばヒ素ガラス）をＰＳＧに代えて用いても良い。また、ｐ型不純物であるホウ素と、ｎ型不純物であるリンの両方を含むＢＰＳＧ（ホウ素、リンガラス）において、ホウ素またはリンの一方の割合を高めたものを、それぞれｐ型またはｎ型のトランジスタの製造に用いても良い。
【０１４９】
ゲート電極５の両側、開口部１０から離れた部分の半導体層３には、通常の工程によりソース／ドレイン領域を形成する。例えばイオン注入、プラズマドーピング等により、ｎチャネルトランジスタの場合はｎ型不純物、ｐチャネルトランジスタの場合はｐ型不純物を高濃度（３×１０19ｃｍ-3以上、好ましくは１×１０20ｃｍ-3〜３×１０20ｃｍ-3）に導入する。ｎ型不純物には例えばリン、ヒ素等ドナーを形成する不純物、ｐ型不純物には例えばホウ素等アクセプタを形成する不純物を用いる。また、ソース／ドレイン領域に対して寄生抵抗低減のために半導体のエピタキシャル成長、多結晶またはアモルファス半導体の選択成長を施しても良く、またシリサイド化を行っても良い。
【０１５０】
なお、半導体層３上のマスク膜９は、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）の加工時に、半導体層３を保護する目的で設けられたものであるが、ソース／ドレイン領域への不純物導入工程、あるいはソース／ドレイン領域のシリサイド化工程には不要であるので、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工して形成した後、ソース／ドレイン領域へ不純物を導入する以前のいずれかの段階においてＲＩＥあるいはウェットエッチングにより除去されることが望ましい。
【０１５１】
ＰＳＧの堆積後、ＰＳＧをＲＩＥによりエッチバックし、ＰＳＧよりなる側壁を形成する工程において、ゲート電極下部とＰＳＧ側壁下部を除いた領域のマスク膜９、パッド酸化膜８を同時に除去すれば、図１６のようにソース／ドレイン領域を形成する領域で半導体層３の上面が露出する形状が得られる。
【０１５２】
また、一旦マスク膜９、パッド酸化膜８を残したままＰＳＧ側壁を形成し（図１２、図１３）、ＰＳＧからの不純物拡散後、ソース／ドレイン領域の形成前に、マスク膜９、パッド酸化膜８を除去する事を目的としたＲＩＥを実施しても良い（この時、ＰＳＧの上部も除去されるが、ＰＳＧからの不純物拡散は既に実施した後なので問題はない。）。
【０１５３】
またダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工した後、ＰＳＧの堆積以前に、ＲＩＥ等のエッチング工程によりマスク膜９及びパッド酸化膜８を除去しても良い。この場合、種々の工程を経て最終的に得られる素子形状は図３８に示したものとなる。ＰＳＧの堆積以後のいずれかの段階に、マスク膜９、パッド酸化膜８を除去した場合は、最終的に図３６の形状が得られる。
【０１５４】
ＰＳＧの堆積及びエッチバック後、ＣＶＤによりＳｉＯ2を堆積して層間絶縁膜１３とし、ダミーゲート電極１１をストッパとしてＣＭＰにより層間絶縁膜１３を平坦化する。この時、同時にダミーゲート電極１１の上部を露出させる。続いてＲＩＥによりダミーゲート電極１１を除去し、次にＲＩＥによりダミーゲート絶縁膜１８を除去する。
【０１５５】
続いて熱酸化によりゲート絶縁膜１４を２ｎｍ形成し、ダミーゲート電極１１を除去して得られたスリット中にＴｉＮ等の導電性材料をスパッタ法により埋め込み、これをゲート電極５とする（図１８、図１９）。
【０１５６】
なお、図１９はゲート絶縁膜１４を熱酸化により形成した場合の形状、図１８はゲート絶縁膜１４をＣＶＤにより形成した場合の形状である。
【０１５７】
その後、ゲート電極及びソース／ドレイン領域上の層間絶縁膜に開口（それぞれゲートコンタクト１７形成用開口、ソース／ドレインコンタクト１６形成用開口）を設けたのち、Ａｌ等の金属材料をスパッタ、ＣＶＤ等で堆積した後、これをパターニングし、配線２４を設けると、図３５〜図３８に示した電界効果型トランジスタが得られる。ここではゲート電極５に接続する配線を描いていないが、ソース／ドレイン領域４へのソース／ドレインコンタクト１６を介した接続と同様に、ゲート電極５へゲートコンタクト１７を介して配線が接続される。
【０１５８】
なお、図３６及び図３８は図３５のＢ４１−Ｂ４１’線断面図、図３７は図３５のＣ４１−Ｃ４１’線断面図である。但し、図３６はＰＳＧの堆積以前に、マスク膜９及びパッド酸化膜８を除去した場合、図３８はＰＳＧの堆積以後に、マスク膜９及びパッド酸化膜８を除去した場合を示す。また、図３７は、開口部がＰＳＧにより全て満たされない場合（図１４）について示した。
【０１５９】
ダミーゲート絶縁膜をＲＩＥで除去した後、ダミーゲート絶縁膜をＲＩＥにより除去する際に半導体層に生じたダメージ及び汚染を除去するために、チャネル形成領域を構成する半導体層の表面をドライエッチングにより一部除去しても良い。この際のドライエッチングには、等方性のエッチングが好ましい。エッチングガスとしては、Ｃｌ2、ＣＦ4、ＣＨＦ3、ＨＣｌ等を用いれば良い。また、ここでドライエッチングを施すと同時に、半導体層をより薄膜化することを目的に、チャネル形成領域を構成する半導体層を両側面からエッチングしても良い。例えば、短チャネル効果を抑制することを目的に、半導体層の幅が５〜１０ｎｍ程度になるまで薄膜化を行っても良い。
【０１６０】
勿論、ダミーゲート絶縁膜１８、ダミーゲート電極１１を形成する工程において、これらに代えてゲート酸化膜６、ゲート電極５が形成されている場合は、ダミーゲート絶縁膜の除去から、導電性材料の埋め込みによるゲート電極５の形成に至る上記の工程を必要としない。
【０１６１】
また、半導体層が露出した後、半導体層の表面にゲート絶縁膜を形成する前に露出した半導体層の側面の平坦化と清浄化を行うための熱処理工程を追加しても良い。例えば、水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部間の間隔が狭く半導体層が薄い場合には、半導体層の凝集を避けるためより短時間、あるいはより低温で熱処理しても良い。また、水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【０１６２】
また、ソース／ドレイン接続部の幅が大きい場合（例えば図６、図４６〜図４９の構造）は、ソース／ドレイン接続部への不純物導入を、上部から通常にイオン注入をすることにより作製しても良い。ソース／ドレイン接続部に上部からイオン注入する場合は、マスク膜９とパッド膜８を除去することが好ましい（図４９）。ソース／ドレイン接続部とソース／ドレイン領域の両者に対して、同時にマスク膜９とパッド膜８を除去し、同時に不純物の導入を行っても良い。
【０１６３】
また、ソース／ドレイン領域、ソース／ドレイン接続部へ上部からイオン注入する場合は、基板平面に対して垂直方向の不純物濃度を均一にするため、異なるエネルギーのイオン注入を複数回繰り返しても良い。
【０１６４】
また、チャネル形成領域、ソース／ドレイン接続部、ソース／ドレイン領域等の半導体領域中に導入した不純物を活性化するための熱処理は、イオン注入等による不純物の導入直後に行っても良いし、配線などの金属層が設けられる以前の適当な段階において、実施しても良い。
【０１６５】
以上に述べた電界効果型トランジスタの製造方法では、ＲＩＥに対するマスク層（ここではＳｉ3Ｎ4膜）にあらかじめ開口が余分に配列したパターンを設け、次に余分な開口パターンを除いた領域において半導体層３をパターニングして素子領域を形成するので、チャネル形成領域を構成する半導体層の幅を均一に形成できる。
【０１６６】
ここで、もし開口パターンに余分な配列を設けず、開口パターンと、素子領域のパターンを同時に形成しようとすると、開口パターン配列の端部に位置するチャネル形成領域（図１０では、配列中で最も右、及び最も左に位置する半導体領域）に対応するレジストパターンの幅が、素子領域外の広い領域に対して露光された光線（あるいは電子線、Ｘ線などのビーム）の影響によって細りを生じ、その結果、図５１のように、開口パターン配列の両端部に位置するチャネル形成領域を構成する半導体層の幅が細くなる場合がある（近接効果）。これに対して本製造方法を用いると、この問題は生じず図１０のように、幅の揃った素子領域が得られる。
【０１６７】
また、本実施形態の製造方法においては、チャネル形成領域を構成する半導体層の上部にマスク層（ここではＳｉＯ2層とＳｉ3Ｎ4層の二層膜）を設けているので、ゲート電極（またはダミーゲート電極）のエッチング中にチャネル形成領域を構成する半導体層がダメージを受けることもない。マスク層の材質は、ゲートのエッチング中にマスク層のすべてがエッチングされ消滅することのないものであれば良い。例えばＳｉＯ2層、Ｓｉ3Ｎ4層等、ゲート電極またはダミーゲート電極のエッチング時にエッチングされない或いはされにくい材料を選べば良い。
【０１６８】
ダミーゲート電極及びダミーゲート絶縁膜の除去後、絶縁性側壁材料、例えば厚さ５ｎｍの第二のＳｉ3Ｎ4膜をＣＶＤにより全面に堆積して、続いてこの絶縁材料をＲＩＥによりエッチバックすることにより、ダミーゲート電極及びダミーゲート絶縁膜を除去して得られたスリット中に、絶縁材料よりなる側壁を形成する工程を追加しても良い。この時、チャネル形成領域を構成する半導体層とダミーゲート電極の双方がほぼ垂直な側面を持っている場合には、ダミーゲート電極の高さ（埋め込み酸化膜に接する最下端から最上端までの高さ）が、チャネル形成領域を構成する半導体層の２倍以上あれば、絶縁性側壁材料（ここでは第二のＳｉ3Ｎ4膜）に対して、少なくともチャネル形成領域を構成する半導体層の厚さと同じだけＲＩＥを実施することにより、半導体層の側壁には絶縁性側壁材料（ここでは第二のＳｉ3Ｎ4膜）がなく、スリットの内壁だけに絶縁性側壁材料（ここでは第二のＳｉ3Ｎ4膜）を設けることができる。
【０１６９】
スリットの内壁に絶縁材料よりなる側壁が設けられると、スリットに隣接する材料（ここではＰＳＧ）に損傷を与えずに、スリット内の半導体層に対してクリーニング又はエッチング処理を行うことができる。
【０１７０】
例えば、半導体層の側面の汚染を除去するため、あるいは半導体層の幅Ｗsiを小さくするために、一旦半導体層の側面を熱酸化し（汚染除去を目的とする場合はゲート酸化膜厚の１０倍以下、薄膜化を目的とする場合は特に範囲はない。ここで行う酸化工程は犠牲酸化と呼ばれる）、これを希フッ酸、または緩衝フッ酸などＳｉＯ2に対するエッチング液により除去する工程（犠牲酸化膜除去工程）を行っても、スリット両側が絶縁性側壁材料に覆われているので、スリット両側の材料（ここではＰＳＧ）に対する損傷が小さい。
【０１７１】
また、ゲート電極５（もしくはダミーゲート電極１１）に側壁を設ける方法としては、半導体層に開けられた開口部における、埋め込み絶縁層表面からのゲート電極５（もしくはダミーゲート電極１１）の高さｈgを、埋め込み絶縁層表面からの半導体層の高さｔSiの２倍より大きく設定し、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した後、ゲート電極５（もしくはダミーゲート電極１１）の表面を覆うように絶縁性側壁材料を堆積し、続いてこれをｔsi以上、（ｈg−ｔSi）未満の厚さにわたってエッチバックすることにより、ゲート電極の下端から、半導体層の上端の高さまでの位置において、ゲート電極側面に側壁を形成することができる。
【０１７２】
但し、本実施形態に述べたスリット内壁に絶縁性側壁を形成する方法、及び同じく本実施形態に述べたゲート電極５（もしくはダミーゲート電極１１）に絶縁性側壁を形成する方法では、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した時点で、ゲート電極５（もしくはダミーゲート電極１１）の両側面を完全に絶縁性側壁で覆うことができない（前者の方法ではこの時点で側壁を設けることができない、後者の方法ではゲート電極の側面が一部露出する）。
【０１７３】
従って、ソース／ドレイン領域に半導体材料をエピタキシャル成長する場合に、ゲート電極側面にも、半導体材料がエピタキシャル成長するという問題が発生する。この問題は実施形態４として説明する製造方法に基づいて解決される。
【０１７４】
なお、本実施形態における各工程は、実施形態１及び２に係る電界効果型トランジスタ、または実施形態１及び２に係る各種の変形を伴う電界効果型トランジスタの製造に用いることができる。
【０１７５】
また、本実施形態における各工程の一部を、他の一般的な電界効果型トランジスタの製造方法とを組み合わせることにより、実施形態１及び２に係る電界効果型トランジスタ、または実施形態１及び２に係る各種の変形を伴う電界効果型トランジスタを製造することもできる。
【０１７６】
また、本実施形態における、各部分の膜厚、寸法、材質は、実施形態１及び２での説明に基いて適宜変更を加えて良い。
【０１７７】
（実施形態４）次に実施形態４として、本発明に係る、ゲート電極またはダミーゲート電極に絶縁膜（例えばＳｉ3Ｎ4膜）の側壁を形成する方法を図２０〜図２５を参照して説明する。
【０１７８】
図２０〜図２５は、図１０の構造を形成した後にダミーゲート電極（またはゲート電極）、及びこれらに付着する側壁を設ける工程を図示したものである。図２０〜図２２は図１０のＢ１０−Ｂ１０’線断面に対応し、図２３〜図２５は図１０のＣ１０−Ｃ１０’線断面のダミーゲート電極１１付近に対応する。
【０１７９】
実施形態４に示した本発明の製造方法は、実施形態１に示すダミーゲート電極に側壁を設ける場合、または実施形態３に示す製造方法において、ダミーゲート電極を設ける工程に代えてゲート電極５を設ける工程を実施した際に、ゲート電極５に側壁を設けるために用いることができる。
【０１８０】
また、本実施形態４の製造方法は、後述するように、単数の半導体層によりソース／ドレイン領域同士が接続される電界効果型トランジスタの製造に用いても良い。
【０１８１】
まず、ダミーゲート電極１１に側壁を設ける場合について述べる。実施形態２に示した製造方法により、素子領域をパターニングした構造（例えば図１０）を形成し、続いて実施形態３に示した製造方法と同様にダミーゲート絶縁膜１８及びダミーゲート電極１１を形成する（例えば図３９）。なお、本実施形態４における半導体層３の上端と、ダミーゲート電極１１の上端との高さの差は例えば１５０ｎｍとする。また、後述するようにダミーゲート電極１１の形成後に半導体層３中に不純物を導入する工程を実施してもよい。
【０１８２】
次に全体の表面を覆うように第２のＳｉ3Ｎ4膜２０をＣＶＤにより１０ｎｍ堆積する。続いて第２のＣＶＤＳｉＯ2膜２１をＣＶＤ法により２００ｎｍ堆積し、ＣＭＰにより第２のＣＶＤＳｉＯ2膜２１を平坦化する（図２０、図２３）。ＣＭＰ工程においては、第２のＳｉ3Ｎ4膜２０がＣＭＰに対するストッパとして働く。
【０１８３】
続いて、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１をＲＩＥによって表面から１５ｎｍの深さまでエッチングし、続いてポリシリコンを２０ｎｍ堆積し、ポリシリコンに対してＲＩＥによるエッチバックを行い、第１のサイドウォール２２（材質は、この場合ポリシリコン）をダミーゲート電極１１の上部両側側面に設ける（図２１、図２４）。
【０１８４】
続いて、ダミーゲート電極１１及び第１のサイドウォール２２をマスクに、第２のＳｉ3Ｎ4膜２０及び第２のＣＶＤＳｉＯ2膜２１をエッチバックすることにより、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１の一部からなるゲートサイドウォール（ゲート側壁）を、ダミーゲート電極１１の側面に設ける。
【０１８５】
図２２、図２５において、ダミーゲート電極１１の側面に付着する第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１により構成される部分がゲートサイドウォールである。このエッチバック工程において、ほぼ埋め込み絶縁膜２の上端とダミーゲート電極１１の上端との高さの差だけの厚さを持つＳｉ3Ｎ4膜をエッチングするために必要な時間よりも長く、エッチバックを行えば、ゲートサイドウォールとなる部分を除いて第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１は除去され、ソース／ドレイン接続部３２の側面において半導体層が露出する構造が得られる（ダミーゲート電極１１から離れた位置における、Ａ１０−Ａ１０’断面線に平行した断面の形状を図６８に示す。
【０１８６】
図６８に示す半導体層３は、ソース／ドレイン接続部が形成される部分に相当する。なお、エッチバック時に埋め込み絶縁層の一部が同時に除去されていても構わない。また、エッチバック工程時に、ダミーゲート電極１１の下部を除いた半導体領域３の側面に付着するダミーゲート絶縁膜１８は同時に除去される。また半導体層上のマスク膜９も同時に除去される。
【０１８７】
なお、図６９はゲートサイドウォールとダミーゲート電極１１（またはゲート電極）、半導体層３との位置関係を明確にするために、エッチバック後におけるゲートサイドウォール付近の形状を拡大した透視図である。
【０１８８】
なお、本明細書ではゲート電極に設けた側壁、ダミーゲート電極に設けた側壁の双方をゲートサイドウォールという。その理由は、ダミーゲート電極に設けた側壁についても、後の工程でダミーゲート電極をゲート電極に置換すると、ゲート電極の側面に付着した側壁となるからである。
【０１８９】
その後、実施形態３に係る製造方法における図１１以降の工程と同様の手順で、ソース／ドレイン接続部とソース／ドレイン領域に不純物を導入するとともに、ダミーゲート及びダミーゲート絶縁膜を除去してスリットを形成し、得られたスリット中にゲート絶縁膜、ゲート電極を形成したのち、ゲート電極及びソース／ドレイン領域に配線を接続し、図３５、図７５の形態のトランジスタを形成する。なお、図７５は図２０から図２２に相当する断面における断面図である。
【０１９０】
また、ソース／ドレイン領域の上部をシリサイド化する工程を実施しても良い。ソース／ドレイン接続部間の開口の幅が大きい場合は、ソース／ドレイン接続部の側面についてもシリサイド化しても良い。また、これらのシリサイド化工程を実施する際、ソース／ドレイン領域の側面（素子領域の外周に当たる部分）はシリサイド化してもしなくても良い。
【０１９１】
ダミーゲート電極を形成しない場合は、ダミーゲート電極に代えて設けられるゲート電極に対して、上記本実施形態の発明を同様に実施すれば良い。この場合、ダミーゲート電極をゲート電極、ダミーゲート絶縁膜をゲート絶縁膜と読みかえた上、ダミーゲートの除去からスリット中へのゲート電極の埋め込みに至る工程を省略する。
【０１９２】
なお、第２のＣＶＤＳｉＯ2膜２１を持たず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイドウォールを設けてもよい（図５８参照。この場合も発明の効果は変わらない）。第２のＣＶＤＳｉＯ2膜２１を持たないサイドウォールは、例えば第１のサイドウォール２２の横方向の突起が小さい場合、ゲートサイドウォールの形成後にフッ酸などによりＳｉＯ2をエッチングした場合に生じる。
【０１９３】
本実施形態の特徴は、ダミーゲート電極（またはゲート電極）を一旦絶縁膜中に埋め込んだのち、ダミーゲート電極（またはゲート電極）の上部を一部だけ露出させ、露出したダミーゲート電極（またはゲート電極）の側面に第一のサイドウォール（第一の側壁）を設け、ダミーゲート電極（またはゲート電極）と第一のサイドウォールをマスクとして、ダミーゲート電極（またはゲート電極）を埋め込んでいた絶縁膜をエッチングすることにより、ダミーゲート電極（またはゲート電極）を埋め込んでいた絶縁膜を材料とするゲートサイドウォールを形成することである。
【０１９４】
このようにゲートサイドウォールが設けられると、ダミーゲート電極（あるいはゲート電極）形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長、アモルファス半導体又は多結晶半導体の選択成長）を行う際に、ゲート電極及びゲート電極の下部（あるいはダミーゲート電極及びダミーゲート電極の下部）の半導体層を保護することができる。
【０１９５】
また、このようにゲートサイドウォールを形成するとダミーゲート電極を除去してスリットを形成した時点において、スリットの内壁がゲートサイドウォールを構成するＳｉ3Ｎ4膜によって覆われ、スリットの内壁部に酸化膜、ＰＳＧ膜が露出しない構造が得られる。このため、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となる。
【０１９６】
これは、ダミーゲート酸化膜等のＳｉＯ2膜を除去する際に通常用いられる、フッ酸を含んだエッチング液は、ＰＳＧ膜、ＳｉＯ2膜等スリットの側壁を構成する材料に対してエッチング作用を持つことに対して、フッ酸によるエッチング作用に耐性のあるＳｉ3Ｎ4膜によってスリット内壁を保護すれば、ダミーゲート酸化膜を除去する際にスリットの側壁がエッチング作用を受けない、という作用によるものである。
【０１９７】
もし、ダミーゲート酸化膜の除去にウエットエッチングが使えない場合には、ＲＩＥ等のドライエッチングによりダミーゲート酸化膜を除去する必要が生じるが、一般にドライエッチングを行うとチャネル形成領域を構成する半導体層に対して結晶欠陥や汚染などのダメージを与えやすいという問題が発生する場合がある。これに対して本実施形態に述べた製造方法によれば、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となり、チャネル形成領域を構成する半導体層へのダメージを軽減できる。
【０１９８】
また同様に、スリット内壁に残存するゲートサイドウォールに保護されたゲート電極周辺部がウェットエッチングの影響を受けないので、チャネル形成領域を構成する半導体層の薄膜化を、犠牲酸化とそれに続く犠牲酸化膜に対するウエットエッチングにより行うことが可能となり、チャネル形成領域を構成する半導体層へのダメージ（特にドライエッチングにより薄膜化を行うことによるダメージ）が軽減される。
【０１９９】
ダミーゲート電極を形成せず、ダミーゲート電極に代えて設けられるゲート電極に対して、上記本実施形態の発明を同様に実施する場合、ゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長、アモルファス半導体又は多結晶半導体の選択成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。
【０２００】
なお、チャネルタイプと同一導電型の高濃度の不純物を半導体層３に注入する工程を、ダミーゲート電極（またはゲート電極）の形成後、ゲートサイドウォールの形成前に実施しても良い。これは特に１０ｎｍ以上の厚さ（ゲート電極に対して横方向の厚さ）のゲートサイドウォールを形成する場合、ソース／ドレイン接続部のうちゲートサイドウォールに覆われた部分の寄生抵抗を低下させるために有効である。ここで、イオン注入、斜めイオン注入により不純物を導入する場合は、不純物の導入に当たってダミーゲート電極（またはゲート電極）に覆われていない領域のダミーゲート絶縁膜（またはゲート絶縁膜）は除去しても除去しなくても良い。気相拡散など、不純物が絶縁膜を通して侵入し難い方法で不純物を導入する際には、ダミーゲート電極（またはゲート電極）に覆われていない領域のダミーゲート絶縁膜（またはゲート絶縁膜）をＲＩＥ等のエッチングにより除去した上で不純物を導入することが好ましい。
【０２０１】
また、ゲートサイドウォールを形成するためのエッチバック工程（第１のサイドウォール２２を形成した後に第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１をエッチバックする工程）を、Ｓｉ3Ｎ4膜に対してＳｉＯ2が選択的にエッチングされるＲＩＥを用いて実施しても良い。この場合エッチバックはＳｉ3Ｎ4膜の表面で停止する。
【０２０２】
続いてＳｉ3Ｎ4膜に対してエッチング作用のある異方的なまたは等方的なドライエッチング、あるいは加熱した燐酸によるウェットエッチングにより、第２のＳｉ3Ｎ4膜２０を除去すれば、埋め込み酸化膜２に対するエッチング（例えば図２２の両端部における埋め込み酸化膜２のくぼみ）が抑制され、エッチバック後の形状に対する制御性が増す。また、半導体層３の側面にダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が設けられている場合、半導体層３の側面にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）を介して第２のＳｉ3Ｎ4膜２０が付着した形状が形成されており、選択的なＳｉＯ2のエッチングに続いてＳｉ3Ｎ4膜に対する等方的なドライエッチング、あるいは加熱した燐酸によるウェットエッチングを行うことにより半導体層３の側面にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が露出する。この時、ゲート電極側面にはゲートサイドウォールが設けられているので、半導体層３の側面にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）を除去するためにフッ酸等による短時間のウェットエッチングを実施しても、チャネル形成領域に接するダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が、フッ酸等のエッチング液により損傷を受けない。このとき、ゲートサイドウォールの下部に位置するゲート絶縁膜（あるいはダミーゲート絶縁膜）は一部エッチングされて失われるが、素子特性には影響がない。
【０２０３】
なお、第２のＣＶＤＳｉＯ2膜２１を持たず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイドウォールを設けてもよい（図２０、図２５に対応する形態を図６４、図６５に示す。この場合も発明の効果は変わらない）。第２のＣＶＤＳｉＯ2膜２１を持たないサイドウォールは、例えば第１のサイドウォール２２の横方向の突起が小さい場合（これは第１のサイドウォール２２の形成のために堆積する膜の厚さが、第２のＳｉ3Ｎ4膜２０よりも薄い場合に相当する）、あるいはゲートサイドウォールの形成後にフッ酸などによりＳｉＯ2をエッチングした場合に生じる。
【０２０４】
ＣＭＰ工程を実施後、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１をＲＩＥによって表面からエッチングする深さは、上記（１５ｎｍ）に限らず、特に制限はない。但し、第１のサイドウォールの幅に対する制御性の観点からは、第一のサイドウォール２２を形成するために堆積する膜（上の例ではポリシリコン）の厚さよりも、エッチング深さが大きいことがより望ましい。例えばポリシリコンの厚さが２０ｎｍの場合、２０ｎｍより大きく、４０ｎｍよりも小さい範囲にここでのエッチング深さを設定する。
【０２０５】
また、少なくとも半導体層３が存在する範囲の高さにはゲート電極（またはダミーゲート電極）にゲートサイドウォールが形成されることが望ましいので、ここでのエッチング深さは半導体層３の上端に達しない程度に設定されることが望ましい。
【０２０６】
以上、本実施形態においては、ダミーゲート電極（またはゲート電極）の側面に第２のＳｉ3Ｎ4膜２０を堆積することにより、Ｓｉ3Ｎ4膜を構成要素として持つゲートサイドウォールを形成する例を示した。ダミーゲート電極（ゲート電極）の側面に堆積する材料としてＳｉ3Ｎ4膜を選択すること利点として以下の二つを挙げることができる。
【０２０７】
第一は、ＣＶＤで第２のＳｉ3Ｎ4膜２０膜を堆積する際、ダミーゲート電極（またはゲート電極）の上部にも第２のＳｉ3Ｎ4膜２０膜が堆積され、続いて堆積した第２のＣＶＤＳｉＯ2膜２１をＣＭＰにより平坦化する際、ダミーゲート電極（またはゲート電極）の上部に堆積した第２のＳｉ3Ｎ4膜２０膜がＣＭＰに対するストッパとなる点である。
【０２０８】
第二は、ダミーゲート電極に対して側壁を形成し、続いてダミーゲート電極を除去してスリットを形成すると、スリットの内壁が第２のＳｉ3Ｎ4膜２０膜によって保護され、フッ酸等のエッチング液を用いてスリット内のＳｉＯ2材料に対してエッチングを行っても、スリットの側壁がエッチングされず形状を保てるという点である。なお、スリット内のＳｉＯ2材料に対してエッチングは、ダミーゲート絶縁膜を除去する場合、あるいはスリット内のシリコン材料の表面を一旦犠牲酸化し、犠牲酸化により形成された酸化膜を除去する場合などに行われるものである。
【０２０９】
しかし、第２のＣＶＤＳｉＯ2膜２１をＣＭＰにより平坦化する際のストッパとして、ダミーゲート電極（またはゲート電極）自体を構成する材料（例えばダミーゲート電極を構成するポリシリコン）を用いる場合で、なおかつスリットの側壁を保護する必要がない場合（ダミーゲートを形成せずに最初からゲート電極を設けてこれに側壁を設ける場合、あるいはスリット内のダミーゲート絶縁膜をＲＩＥで除去した上スリット内のシリコン材料に対して犠牲酸化を行わない場合等）には、第２のＳｉ3Ｎ4膜２０膜を設ける工程を省略しても良い。第２のＳｉ3Ｎ4膜２０膜を省略すると、第２のＣＶＤＳｉＯ2膜２１だけからなるゲートサイドウォールが得られる。この場合の図２０及び図２５に対応する形態をそれぞれ図５８及び図５９に示す。
【０２１０】
また、第２のＳｉ3Ｎ4膜２０膜に代えて他の材料よりなる絶縁膜を用いても良く、第２のＣＶＤＳｉＯ2膜２１他の材料よりなる絶縁膜を用いても良い。第２のＣＶＤＳｉＯ2膜２１に代えてＣＶＤ、スピン塗布などの手段によって堆積したＰＳＧ膜を用いても良い。ダミーゲート絶縁膜（またはゲート絶縁膜）を除去したのち、第２のＣＶＤＳｉＯ2膜２１に代えてＰＳＧ膜を堆積した場合には、堆積したＰＳＧから半導体層へ不純物を拡散する工程を実施しても良い。
【０２１１】
第２のＳｉ3Ｎ4膜２０膜、第２のＣＶＤＳｉＯ2膜２１及びこれらに代えて用いられる他の材料よりなる絶縁膜について、その膜厚には特に制限はない。但し、ＣＭＰの実施によって第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の表面を平坦化するという観点からは、第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の膜厚はゲート電極（またはダミーゲート電極）の高さより大きいことが好ましい。後述（図６０、図６１）のようにエッチングによりゲート電極（またはダミーゲート電極）またはこれらの上部に付着する物質を露出させる場合等、第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の表面の平坦性を強く要求しない場合は、第２のＣＶＤＳｉＯ2膜２１（またはこれに代わる絶縁膜）の膜厚はゲート電極（またはダミーゲート電極）の高さより小さくとも良い。第２のＳｉ3Ｎ4膜２０膜の厚さにも特に制限はないが、典型的には１０００ｎｍ以下、より好ましくは５０ｎｍ以下である。
【０２１２】
また、図２０から図２５に示した実施例のように、ダミーゲート電極（またはゲート電極）を覆った絶縁膜（ここでは第２のＣＶＤＳｉＯ2膜２１）をＣＭＰにより平坦化することによって、ダミーゲート電極（またはゲート電極）の上部（あるいはここに示した第２のＳｉ3Ｎ4膜２０膜のようにダミーゲート電極あるいはゲート電極の上部に付着する物質）を露出させるのではなく、ＲＩＥ等によるエッチング工程を、ダミーゲート電極（またはゲート電極）の上部、あるいはダミーゲート電極（またはゲート電極）の上部に付着する物質が露出するまで実施することにより、エッチバックするという工程を用いても良い。この場合の図２０及び図２５に対応する形態をそれぞれ図６０、図６１に示す。
【０２１３】
また、ダミーゲート電極（またはゲート電極）の上部において両側に突起させる第１のサイドウォール２２は、図２０から図２５に示した実施例のようにポリシリコンでも良く、ポリシリコン以外の材料でも良い。第１のサイドウォール２２の材料に対してダミーゲート電極（またはゲート電極）を覆う絶縁膜（第２のＣＶＤＳｉＯ2膜２１に相当する部分を構成する材料）を選択的にエッチングできるよう、第１のサイドウォール２２、及びダミーゲート電極（またはゲート電極）を覆う絶縁膜のそれぞれの材料が選択されていれば良い。例えば第１のサイドウォール２２をＷ、Ｍｏ等の金属、チタンシリサイドなどのシリサイド、またはＴｉＮなどの金属化合物により構成し、第２のサイドウォールをＳｉＯ2、またはＳｉ3Ｎ4，アモルファスフッ化カーボン、シロキサン及びその誘導体、有機絶縁膜などの各種絶縁膜により構成しても良い。
【０２１４】
（実施形態５）
実施形態３及び実施形態４において、ＰＳＧ膜を設けず、開口部に隣接する半導体層に対して、イオン注入、プラズマドーピングなど、ＰＳＧ膜からの固相拡散以外の通常の不純物導入プロセスにより、不純物を導入しても良い。この場合、不純物の導入後にＰＳＧに代えてＳｉＯ2、Ｓｉ3Ｎ4などの絶縁材料を堆積すれば良い。
【０２１５】
（実施形態６）
開口部にＰＳＧ膜を設けるのではなく、実施形態４の方法に従いゲート電極５もしくはダミーゲート電極１１に絶縁膜側壁（ゲートサイドウォール）を設けた後に、選択エピタキシャル成長によってチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム混晶等）を、ソース／ドレイン接続部の側面に成長させると、図３３、図７０に示す形状の、ソース／ドレイン接続部が得られる。この場合ソース／ドレイン接続部の形状は、チャネル形成領域との接続点からゲートサイドウォールを隔た位置から、ソース／ドレイン領域に向かって傾斜しながら厚くなる形状を持つ。このような傾斜は選択エピタキシャル成長時に形成される晶癖（ファセット）に由来するものである。
【０２１６】
図３３は選択的エピタキシャル成長を少なめに行った場合、図７０は選択的エピタキシャル成長を多めに行った場合である。また、図３４は選択エピタキシャル成長時に晶癖（ファセット）が形成されない場合、もしくはチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム混晶等）のアモルファス層、あるいは多結晶よりなる層を選択的に成長した場合である。
【０２１７】
一般に成長ガスの流量が比較的小さい場合、成長温度が比較的高温である場合にファセットが形成されやすい。ファセットが形成されない場合、ソース／ドレイン接続部が傾斜してゲート電極から後退する形状が得られず、ファセットが形成される場合に比べて、ソース／ドレイン接続部とゲート電極間の寄生容量が増す。この問題を避けるために、ファセットが形成されない図３４では、ゲート電極（あるいはダミーゲート電極）に設ける側壁を、厚めに設定し、ゲート電極とソース／ドレイン接続部の寄生容量を小さくする方法を採用しても良い。
【０２１８】
なお、選択エピタキシャル成長により形成された半導体層へは、選択エピタキシャル成長後に不純物（特にチャネルタイプと同一導電型で高濃度の不純物。典型的には１０19ｃｍ-3以上の濃度）をイオン注入、プラズマドーピングなどの不純物導入工程によって導入しても良く、選択エピタキシャル成長時に不純物を含有するガスを供給することにより、成長と同時に不純物（特にチャネルタイプと同一導電型で高濃度の不純物。典型的には１０19ｃｍ-3以上の濃度）を導入しても良い。なお、選択エピタキシャル成長後に不純物を導入する場合、選択エピタキシャル成長と同時に不純物を導入する必要は無い。また、成長と同時に不純物を導入した上、成長後改めて不純物を導入しても良い。また、選択エピタキシャル成長に限らず、他の半導体層の選択成長を行う場合も同様である（半導体の選択エピタキシャル成長、多結晶半導体またはアモルファス半導体の選択成長をまとめて半導体の選択成長という。）。半導体層の選択成長時または半導体層の選択成長後に不純物を導入するものとする。
【０２１９】
なお、半導体層の選択成長を行う際、ソース／ドレイン領域の上部が露出していればソース／ドレイン領域の上部にも上向きに選択成長が進む。ソース／ドレイン領域の上部がマスク膜９等に覆われて、露出していなければ、ソース／ドレイン領域の上部でエピタキシャル成長は起こらない。どちらであっても素子特性に悪影響はない。
【０２２０】
ソース／ドレイン領域の形成には、まず選択エピタキシャル成長（もしくは多結晶、アモルファスの選択成長後）、例えば全面に第３のＣＶＤ酸化膜を厚く（例えば２００ｎｍ）堆積し、エッチバックすることによりソース／ドレイン接続部のうちゲート電極（またはダミーゲート電極）寄りの一部またはソース／ドレイン接続部の全部を覆う厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）を設け（形態は前記ＰＳＧ膜の側壁に似る。但し、半導体層上のマスク膜は、通常ゲートサイドウォールの形成と同時に除去されている。半導体層上のマスク膜が残存する場合、マスク膜の除去はＣＶＤ酸化膜側壁形成の前でも後でも良い）、続いて厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）をマスクにソース／ドレイン領域を形成するための不純物導入、例えばイオン注入を行えば良い。ここで、ソース／ドレイン接続部のうち少なくともゲート電極（またはダミーゲート電極）寄りの一部を覆うのは、この領域のソース／ドレイン接続部は、基板平面方向の厚さが薄い半導体層により構成されており、イオン注入のダメージに弱いので、この部分をイオン注入から保護するためである。また、ダミーゲート自体がＳｉ3Ｎ4、あるいは有機物等の絶縁体により形成される場合、ダミーゲートに側壁を形成する工程を省略した上、上記と同じ手順で、ソース／ドレイン接続部の側面に半導体の選択成長を行い、そののち、上記と同様にダミーゲートを除去して、ゲート電極を形成する工程を実施しても良い。
【０２２１】
ＣＭＯＳ構成の回路において、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの両方を形成する必要がある場合、図２１の形態を形成する工程を実施後、図２２の形態を形成するエッチバックを行う前に、第二のチャネルタイプのトランジスタが形成される領域をレジストで覆いうことにより、第一のチャネルタイプのトランジスタに対してのみゲートサイドウォールの形成と半導体層３の露出にかかわるエッチング工程（図２２、図２５）を実施し、レジスト除去後にソース／ドレイン領域接続部へのエピタキシャル成長（あるいは半導体の選択成長）、ソース／ドレインの形成に係わる前記一連の工程を実施する。（あるいは、図２０の形態を形成後、第二のチャネルタイプのトランジスタが形成される領域をレジストで覆い、第一のチャネルタイプのトランジスタに対してのみ、ゲート電極を覆う絶縁膜を、この場合はＳｉ3Ｎ4膜とＳｉＯ2膜を、ある深さまでエッチングし、そののちレジストを除去してから第一のサイドウォール２２を形成し、続いて、第二のチャネルタイプのトランジスタが形成される領域を再びレジストで覆い、図２２の形状を形成するエッチングを行っても良い。あるいは図２０の形状を両チャネルタイプのトランジスタに対して形成し、この後全体を薄いＣＶＤ酸化膜、例えば厚さ１０ｎｍで覆った後、それぞれのチャネルタイプのトランジスタを造る都度、各チャネルタイプのトランジスタ形成領域に開口を持つレジストパターンを設け、各チャネルタイプのトランジスタ形成領域の表面に設けられた薄いＣＶＤ酸化膜を除去したのち、レジストパターンを除去し、図２２以降の形状を作製する工程を実施しても良い。）。その後全体を第４のＣＶＤ酸化膜で覆い（膜厚に制限は無い。１０ｎｍ程度に薄くても良い。また平坦性を得るために２００ｎｍ〜５００ｎｍ程度に厚くしても良い。これらの中間の膜厚でも良い。）、第二のチャネルタイプのトランジスタを形成する領域に対して同様の工程を実施し、ゲートサイドウォールを形成すれば良い。
【０２２２】
この実施例の製造方法は、チャネル形成領域が平行に配列しない縦型電界効果型トランジスタ（例えば図５０の形状）の製造に用いても良い（図４０）。単一の電流経路よりなる素子領域が形成される形（図４０の破線部）に半導体のパターニングすることを除いて、各製造工程は（製造方法の実施形態４）に記載した上記製造方法と同一である。
【０２２３】
（実施形態７）
実施形態６の製造方法を用いる場合、当初半導体層に設ける開口部の形状は、図３２のように矩形とし、ゲート電極５（またはダミーゲート電極１１）を形成後、ソース／ドレイン接続部３２に半導体層の選択成長を行うことにより、ソース／ドレイン接続部３２の幅がチャネル形成領域７側では狭く、ソース／ドレイン領域４側では広く、その間ではソース／ドレイン接続部３２の幅が連続的、または段階的に変化する形状（図３３、図３４）を得ることができる。このとき、実施形態６と同様に、半導体層の選択成長時に、半導体層へのドーピングを同時に行っても良いし、半導体層の成長中はドーピングを行わずに、エピタキシャル成長後に、成長した半導体層へ不純物を導入する方法をとっても良い。また、成長と同時に不純物を導入した上、成長後改めて不純物を導入しても良い。
【０２２４】
この場合、図３２のような矩形の開口を持つ形状は、以下のように形成できる。一つの例を図４１〜図４３を参照して説明する。シリコン基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
【０２２５】
次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０２２６】
次に第二のマスク材料４１をその上に堆積する（ここでは第二のマスク材料４１として厚さ２０ｎｍのポリシリコンをＣＶＤ法により堆積する）。
【０２２７】
次に、リソグラフィ工程により、矩形が配列したレジストパターンを設け、このレジストをマスクに、第二のマスク材料４１をパターニングし、矩形の第二のマスク材料４１（ここではポリシリコン）が配列した形状を得る。ここで第二のマスク材料４１の配列方向（図４１では横方向）の幅は例えば５０ｎｍとする。次に配列の両端に位置する第二のマスク材料４１を除く残りの第二のマスク材料４１を覆う領域（図４１の領域４４）にレジストパターンを設け、このレジストをマスクに、配列の両端に位置する第二のマスク材料４１をＲＩＥ等のエッチング処理により除去し、続いてレジストパターンを除去する。
【０２２８】
次に、矩形の第二のマスク材料４１の両端部において、複数の第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４１中の点線で囲まれた範囲の領域４２）。
【０２２９】
次にレジストパターンと、第二のマスク材料４１をマスクに（すなわち、レジストパターンと、第二のマスク材料４１に対して選択的に）、それらの下部に位置するマスク膜であるＳｉ3Ｎ4膜９をパターニングする。ここでレジストを除去すれば、図４２の形状が得られる。
【０２３０】
引続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３の形状が得られる。ここで第二のマスク材料４１であるポリシリコンとシリコン３との間には選択性がほとんどないので、半導体層３のエッチング中に第二のマスク材料４１は失われるが、このとき第二のマスク材料４１の下に位置するＳｉ3Ｎ4膜９が露出し、Ｓｉ3Ｎ4膜９がエッチングに対するマスクとなる。以後、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体層を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０２３１】
図４１の工程において、配列の両端に位置する第二のマスク材料４１を取り除く目的は以下の通りである。パターンを形成するための露光時に、配列の両端に位置するパターンは近接効果の影響を受けて他のパターンとは異なる幅に形成される場合がある。パターン幅の異なる第二のマスク材料４１が混在することは好ましくないので、両端のものを取り除くことが望ましい。但し、近接効果が小さい場合は、配列の両端に位置するパターンを除く必要がない。また、逆に近接効果の影響が大きい場合は、配列の両端からそれぞれ複数個のパターンを適宜取り除けばよい。
【０２３２】
また、配列の両端の第二のマスク材料４１を除去せず、配列の両端の第二のマスク材料４１に、領域４２を覆うレジストパターンがかからないようにすることで、パターン幅が異なる配列の両端の第二のマスク材料４１をマスクとして形成されるチャネル形成領域を成す半導体層をソース／ドレイン領域が形成される位置（ほぼ領域４２に相当）から分離し、素子特性に影響を与えないようにすることもできる。
【０２３３】
また、配列の両端から各一つまたは複数の第二のマスク材料４１を除去する場合、複数の第二のマスク材料４１の一端を覆うレジストパターンを設ける範囲（領域４２）は、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が除去された後であれば、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が存在していた範囲にかかっていても構わない。
【０２３４】
次に、チャネル形成領域をより細く形成するための実施形態について図４４と図４５を参照して説明する。図４１〜図４３の実施形態と同じく、シリコン基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
【０２３５】
次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０２３６】
次に全体に厚さ４０ｎｍのＳｉＯ2膜をＣＶＤにより堆積し、これをパターニングすることにより、第二のマスク形成用ダミーパターン４３（第二のマスクを形成するためのダミーパターンを意味する。マスク形成用ダミーパターンの第二ではない。）を形成する。
【０２３７】
次に全体に厚さ３０ｎｍのポリシリコンを第二のマスク材料として堆積し、これをエッチバック（３０ｎｍ〜５０ｎｍ相当のエッチング）することにより、第二のマスク形成用ダミーパターン４３周辺にポリシリコンの側壁を形成し、続いて第二のマスク形成用ダミーパターン４３を希フッ酸、緩衝フッ酸等を用いて除去する。Ｓｉ3Ｎ4膜９上に残ったポリシリコン側壁を図４１における第二のマスク材料４１に相当するものとする。
【０２３８】
以後、図４１〜図４３の工程と同じく、第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４４中の点線で囲まれた４２の範囲）。
【０２３９】
次にレジストパターンと、第二のマスク材料４１をマスクに、それらの下部に位置するマスク膜であるＳｉ3Ｎ4膜９をパターニングする。ここでレジストを除去すれば、図４５の形状が得られる。続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３と同様の形状が得られる。
【０２４０】
以後は、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体層を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０２４１】
図４４と図４５を参照して説明した工程では、チャネル形成領域を構成する半導体層の幅が、第二のマスク材料４１を、第二のマスク形成用ダミーパターン４３の側面に堆積した時の堆積厚さによって決まるが、一般にＣＶＤにより堆積した膜の厚さは精度良く制御できるので、チャネル形成領域を構成する半導体層の幅を精度良く制御できる。
【０２４２】
また、同様に、堆積した膜の厚さに対する制御性が良いことから、チャネル形成領域を構成する半導体層の幅を小さくすることに対しても有利である。
【０２４３】
ここで、半導体層３はマスク膜９と第二のマスク材料４１に対して、第二のマスク形成用ダミーパターン４３は第二のマスク材料４１とマスク膜９に対してそれぞれ選択的にエッチングできる材料を選んでいる。第二のマスク形成用ダミーパターン４３は第二のマスク材料４１に対してそれぞれ選択的にエッチングできる材料を選んでいる。但し、第二のマスク材料４１とマスク膜９は同じ材料、例えばＳｉ3Ｎ4膜とすることができる。第二のマスク材料４１とマスク膜９を同じ材料とし、それぞれの膜厚をｔmask1、ｔmask2とした場合、図４１又は図４４において符号４２で示した範囲をレジストで覆った後、ｔmask2以上、ｔmask1＋ｔmask2以下の量だけの膜厚をエッチングする条件でＲＩＥを行えば、伝導経路の位置では、第二のマスク材料４１とマスク膜９の両方が全て失われることが無いので、伝導経路の位置に第二のマスク材料４１又はマスク膜９を残すことができる。
【０２４４】
実施形態７において図４１から図４５を参照して説明した各製造方法は、実施形態４において述べたゲート電極への側壁形成を行わない場合、あるいは実施形態６において述べたソース／ドレイン接続部への選択エピタキシャル成長を行わない場合に適用しても良い。また、図３２のように矩形の開口が設けられる場合に対して用いても良い。
【０２４５】
また実施形態７において図４１から図４５を参照して説明した各製造方法を実施形態３、実施形態５において、開口部が配列したマスク膜を設ける工程に対して、置き換えても良い。但し開口部の境界に円弧を持つ場合、開口部が円形の場合、開口部の境界が開口部の配列方向に対して大きく（具体的には４５度近く）傾いている場合は適さない。
【０２４６】
（実施形態８）
実施形態３〜実施形態７において、ダミーゲートを設けず、半導体層３をパターニング（例えば図１０）後に、直接ゲート絶縁膜及びゲート電極５を形成する場合等、ゲートサイドウォールにＳｉ3Ｎ4の層を設ける必要がなく、ゲートサイドウォールをＳｉＯ2だけで構成する時（図５８、図５９のような場合）には、第一のサイドウォール２２をＳｉ3Ｎ4で構成することができる。この時、Ｓｉ3Ｎ4に対してＳｉＯ2を選択的にエッチングできる条件を用いて第２のＣＶＤＳｉＯ2膜２１をエッチングすることにより、ゲートサイドウォールを形成しても良い。この時、半導体層３上のマスク膜９がＳｉ3Ｎ4膜である場合、マスク膜９はゲートサイドウォールを形成した後も残留する。マスク膜９を除去したい場合には、ゲートサイドウォール形成後に、Ｓｉ3Ｎ4をエッチングする作用のあるＲＩＥ工程を実施すれば良い。また、マスク膜９をそのまま残留させておいても良い。
【０２４７】
また、ゲート電極５を成すポリシリコン（あるいはこれに代わる、金属シリサイド、金属化合物等の導電体）を堆積したのち、この上部にＳｉ3Ｎ4膜２５を例えば２０ｎｍ堆積し、ゲート電極と同じ形にパターニング（あるいは、レジストパターンを用いてＳｉ3Ｎ4膜２５をパターニングし、Ｓｉ3Ｎ4膜２５をマスクにゲート電極材料をエッチング）したのち、Ｓｉ3Ｎ4の第一のサイドウォール２６を設けても良い。この時、Ｓｉ3Ｎ4の第一のサイドウォール２６の下端は、Ｓｉ3Ｎ4膜２５の下端よりも下であっても良いし、上であっても良く、ほぼ同じ高さであっても良い。
【０２４８】
（実施形態９）
実施形態３〜実施形態８は、ソース／ドレイン領域間を複数の伝導経路で接続するようにパターニングされた半導体層（例えば図１０）上にトランジスタを形成する場合に代えて、互いに分離して平行に配列した半導体層よりなる伝導経路上に、ダミーゲート絶縁膜（またはゲート絶縁膜）、ダミーゲート電極（またはゲート電極）を形成し、ゲートサイドウォールを形成したのちに、互いに分離して平行に配列した半導体層の側方に半導体層を選択的にエピタキシャル成長し、エピタキシャル成長した半導体層を互いに接合させることにより、ソース／ドレイン領域と成すトランジスタの製造方法に用いても良い。図６６及び図６７にその実施形態を表わす平面図を示す。図６６は図４１に係わる製造方法において領域４２のレジストを省略した場合、図６７は図４４に係わる製造工程においてレジスト４２を省略した場合に得られる形態を示す。図６６及び図６７中の破線２７は、図６６及び図６７に係わる製造方法において、当初形成される互いに分離した半導体層の形状を示す。なお、図６７において、伝導経路が２つの実施形態をとっても良く、発明の効果は変わらない。この場合、平行に配列した半導体層よりなる二つの伝導経路は分離していない点で、図６６や図６７の実施形態とは異なるが、幅の広いソース／ドレイン領域が形成されていない点で、図１０の実施例とも異なる。但し、製造工程の手順においては図６６や図６７の場合と全く同一である。なお、図中の記号２２は第一のサイドウォールを示し、ゲートサイドウォールは第一のサイドウォール２２の下部に第一のサイドウォール２２と同じ形状で設けられている。
【０２４９】
（実施形態１０）
実施形態５のサイドウォールの製造方法は、絶縁体上の半導体層上にゲート電極（またはダミーゲート電極）を設ける場合に限らず、バルク基板上の凹凸のある半導体領域上に設けられたゲート電極（またはダミーゲート電極）にゲートサイドウォールを設ける際に用いても良い。
【０２５０】
また、絶縁体上の半導体層上に設けられる電界効果型トランジスタにおいてゲート電極（あるいはダミーゲート電極）の下部に半導体層が残存する形態に対して用いても良い。
【０２５１】
また、バルク基板上の凹凸のある半導体領域上、絶縁体上の半導体層上に設けられる電界効果型トランジスタにおいてゲート電極の下部に半導体層が残存する形態のいずれにおいても、伝導経路が単数である場合、複数である場合のいずれに用いても良い。
【０２５２】
また、凹凸のある半導体領域上に設けられるいかなる電界効果型トランジスタのゲート電極（もしくはダミーゲート電極）に対してサイドウォールを設ける場合に対して用いても良い。
【０２５３】
なお、図７１、図７２はバルク基板上の凹凸のある半導体領域上に設けられたゲート電極（またはダミーゲート電極）にゲートサイドウォールを設けた場合の形態、図７３、図７４は絶縁体上の半導体層上に設けられる電界効果型トランジスタにおいてゲート電極の下部に半導体層が残存する形態について、それぞれ図１０のＡ１０−Ａ１０’線断面、Ｂ１０−Ｂ１０’線断面に相当する位置で描いた断面図である。図中の下部ＳｉＯ2膜２８は、例えば図１０に相当する形状を形成後、全体にＣＶＤによりＳｉＯ2膜を堆積し、その表面を平坦化したのち、ＲＩＥによりエッチバックすることにより得られるもので、ゲート電極下部（ダミーゲート電極の除去後に埋め込まれるゲート電極の下部も含む）と、シリコン基板間の容量を低減する効果がある。なお、図７１及び図７２のシリコン基板１、図７３及び図７４の下部シリコン層２９において、チャネル形成領域７よりも下の部分には、通常は３×１０17ｃｍ-3以上、好ましくは３×１０18ｃｍ-3以上の濃度の、チャネルタイプとは異なる導電型の不純物が導入されている。
【０２５４】
【発明の効果】
以上説明したように本発明の電界効果型トランジスタの製造方法及び電界効果型トランジスタの構造によれば、凹凸のある半導体領域上に形成される電界効果型トランジスタの製造方法において、ゲート電極に絶縁膜の側壁を設けるとともに、凹凸のある半導体領域の側面は絶縁膜に覆われていない構造を形成することができる。
【０２５５】
さらに本発明の電界効果型トランジスタの製造方法及び電界効果型トランジスタの構造によれば、凹凸のある半導体領域上に形成される電界効果型トランジスタの製造方法において、ゲート電極の形成のために設けられるダミーゲート電極に絶縁膜の側壁を設けるとともに、凹凸のある半導体領域の側面は絶縁膜に覆われていない構造を形成することができる。
【０２５６】
したがって本発明によれば、特にＬＳＩを構成する微細な縦型電界効果型トランジスタ、半導体層の両側にゲート電極を持つ、ダブルゲート縦型電界効果型トランジスタに対して有効である。
【図面の簡単な説明】
【図１】本発明の実施形態を示す鳥瞰図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の実施形態を示す断面図である。
【図４】本発明の実施形態を示す断面図である。
【図５】本発明の実施形態を示す断面図である。
【図６】本発明の実施形態を示す平面図である。
【図７】本発明の実施形態を示す平面図である。
【図８】本発明の実施形態を示す断面図である。
【図９】本発明の実施形態を示す鳥瞰図である。
【図１０】本発明の実施形態を示す鳥瞰図である。
【図１１】本発明の実施形態を示す断面図である。
【図１２】本発明の実施形態を示す断面図である。
【図１３】本発明の実施形態を示す断面図である。
【図１４】本発明の実施形態を示す断面図である。
【図１５】本発明の実施形態を示す平面図である。
【図１６】本発明の実施形態を示す断面図である。
【図１７】本発明の実施形態を示す断面図である。
【図１８】本発明の実施形態を示す断面図である。
【図１９】本発明の実施形態を示す断面図である。
【図２０】本発明の実施形態を示す断面図である。
【図２１】本発明の実施形態を示す断面図である。
【図２２】本発明の実施形態を示す断面図である。
【図２３】本発明の実施形態を示す断面図である。
【図２４】本発明の実施形態を示す断面図である。
【図２５】本発明の実施形態を示す断面図である。
【図２６】本発明の実施形態を示す断面図である。
【図２７】本発明の実施形態を示す平面図である。
【図２８】本発明の実施形態を示す平面図である。
【図２９】本発明の実施形態を示す平面図である。
【図３０】本発明の実施形態を示す平面図である。
【図３１】本発明の実施形態を示す平面図である。
【図３２】本発明の実施形態を示す平面図である。
【図３３】本発明の実施形態を示す平面図である。
【図３４】本発明の実施形態を示す平面図である。
【図３５】本発明の実施形態を示す平面図である。
【図３６】本発明の実施形態を示す断面図である。
【図３７】本発明の実施形態を示す断面図である。
【図３８】本発明の実施形態を示す断面図である。
【図３９】本発明の実施形態を示す鳥瞰図である。
【図４０】本発明の実施形態を示す平面図である。
【図４１】本発明の実施形態を示す平面図である。
【図４２】本発明の実施形態を示す平面図である。
【図４３】本発明の実施形態を示す平面図である。
【図４４】本発明の実施形態を示す平面図である。
【図４５】本発明の実施形態を示す平面図である。
【図４６】本発明の実施形態を示す平面図である。
【図４７】本発明の実施形態を示す平面図である。
【図４８】本発明の実施形態を示す鳥瞰図である。
【図４９】本発明の実施形態を示す鳥瞰図である。
【図５０】従来の技術を説明する鳥瞰図である。
【図５１】本発明の製造方法の効果を説明するための平面図である。
【図５２】従来の素子構造を示す平面図である。
【図５３】本発明の素子構造を説明するための断面図である。
【図５４】本発明の効果を説明する平面図である。
【図５５】本発明の効果を説明する平面図である。
【図５６】本発明の効果を説明する断面図である。
【図５７】本発明の効果を説明する断面図である。
【図５８】本発明の実施形態を示す断面図である。
【図５９】本発明の実施形態を示す断面図である。
【図６０】本発明の実施形態を示す断面図である。
【図６１】本発明の実施形態を示す断面図である。
【図６２】本発明の実施形態を示す断面図である。
【図６３】本発明の実施形態を示す断面図である。
【図６４】本発明の実施形態を示す断面図である。
【図６５】本発明の実施形態を示す断面図である。
【図６６】本発明の実施形態を示す平面図である。
【図６７】本発明の実施形態を示す平面図である。
【図６８】本発明の実施形態を示す断面図ある。
【図６９】本発明の実施形態を示す鳥瞰図である。
【図７０】本発明の実施形態を示す平面図である。
【図７１】本発明の実施形態を示す断面図である。
【図７２】本発明の実施形態を示す断面図である。
【図７３】本発明の実施形態を示す断面図である。
【図７４】本発明の実施形態を示す断面図である。
【図７５】本発明の実施形態を示す断面図である。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁層
３ 半導体層
４ ソース／ドレイン領域
５ ゲート電極
６ ゲート絶縁膜
７ チャネル形成領域
８ パッド酸化膜
９ Ｓｉ3Ｎ4膜
１０ 開口部
１１ ダミーゲート電極
１２ ＰＳＧ膜
１３ 層間絶縁膜
１４ ゲート絶縁膜
１５ 素子領域
１６ ソース／ドレインコンタクト
１７ ゲートコンタクト
１８ ダミーゲート絶縁膜
１９ 開口形成領域
２０ 第２のＳｉ3Ｎ4膜
２１ 第２のＳｉＯ2膜
２２ 第１のサイドウォール
２３ 層間絶縁膜
２４ 金属配線
２５ ゲート上Ｓｉ3Ｎ4膜
２６ Ｓｉ3Ｎ4の第一のサイドウォール
２７ 当初形成される半導体層
２８ 下部ＣＶＤＳｉＯ2膜
２９ 下部シリコン層
３１ 伝導経路配置領域
３２ ソース／ドレイン接続部
３３ 伝導経路
３４ 開口配列領域
３５ 一つの伝導経路
３６ ゲート側面−ソース／ドレイン側面間容量
４１ 第二のマスク材料
４２ レジストパターンの範囲（形成領域）
４３ 第二のマスク形成用ダミーパターン
４４ レジストパターンの範囲（形成領域）
１０１ 半導体基板
１０２ 絶縁体
１０３ 半導体層
１０４ ゲート絶縁膜
１０５ ゲート電極
Claims (7)
- 突起形状をもつ半導体領域上にダミーゲート電極を設け、前記ダミーゲート電極を絶縁体中に埋め込む工程と、前記ダミーゲート電極を覆う前記絶縁体の上部をエッチングにより除去し、ダミーゲート電極の上部を露出させ、引続いて露出した前記ダミーゲート電極の両側に第一の側壁を設け、前記ダミーゲート電極及び前記第一の側壁をマスクに前記ダミーゲート電極を覆う前記絶縁体をエッチバックして、前記第一の側壁の下部において前記ダミーゲート電極の側面に絶縁体よりなるゲート側壁を形成する工程と、前記ダミーゲート電極及び前記ゲート側壁のいずれにも覆われていない部位の、前記ダミーゲート電極の両側の半導体領域に、第一導電型不純物を高濃度に導入したソース／ドレイン領域を設ける工程と、前記ダミーゲート電極を除去して形成される空隙に導電性材料を埋め込みゲート電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
- 前記第一の側壁がポリシリコンであることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
- 前記ゲート側壁がＳｉＯ2であることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
- 前記ゲート側壁がＳｉ3Ｎ4であることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
- 前記ゲート側壁のうち、ゲート電極またはダミーゲート電極に接する部分の材質がＳｉ3Ｎ4であり、Ｓｉ3Ｎ4よりなる層の外側がＳｉＯ2であることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
- 前記第一の側壁がＳｉ3Ｎ4であることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
- 前記第一の側壁がＳｉ3Ｎ4であり、前記ゲート側壁がＳｉＯ2であることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
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