CN104576386B - 一种FinFET及其制造方法 - Google Patents

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Abstract

本发明提供了一种FinFET制造方法，包括：a.提供衬底、鳍片、沟道保护层、源漏区、浅沟槽隔离结构、层间介质层、伪栅叠层和侧墙，所述沟道保护层位于鳍片顶部；b.去除所述伪栅叠层，形成伪栅空位，露出位于鳍片中部的沟道以及沟道保护层；c.在述半导体结构鳍片的一侧覆盖光刻胶；d.去除未被光刻胶覆盖一侧的侧墙；g.去除光刻胶，并在所述伪栅空位中填充栅极叠层；h.对所述半导体进行平坦化，暴露出沟道保护层，形成第一分立栅叠层和第二分立栅叠层。相比于现有技术，本发明可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。

Description

一种FinFET及其制造方法
技术领域
本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。
技术背景
随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
FinFET目前可分为两大类，一类是统一的栅电位FinFET，即所有的栅极由统一的电压控制，相当于彼此并联，便于控制；另一类是独立的栅电位FinFET，即位于鳍片两侧的两个栅分别由不同的电压控制，可分别控制栅电位使沟道处于不同的状态。由于独立栅电位FinFET可以自由控制两个栅上的电位，使得沟道能够更好地关断，比统一栅电位的FinFET具有更好的性能。
对于独立栅电位FinFET而言，在现有工艺中，鳍片两侧的两个栅具有相同的尺寸和形状，因此对于沟道两端的控制能力较差，影响器件性能。
为了解决上述问题，本发明提供了一种新型非对称FinFET制作方法，即在去除伪栅叠层，形成伪栅空位后，在述半导体结构鳍片的一侧覆盖光刻胶，去除或减薄未被光刻胶覆盖一侧的侧墙，使得鳍片一侧的空位宽度大于另一侧的空位宽度，那么在接下来形成栅极叠层时，鳍片一侧的栅极叠层厚度会大于另一侧，其范围覆盖了整个沟道以及沟道两侧的源漏扩展区，很好地控制了沟道两端的电位，可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。
发明内容
本发明提供了一种FinFET制造方法，可有效地提高独立栅电位FinFET两个栅极的控制能力。具体的，本发明的FinFET制造方法，包括：
a.提供衬底；
b.在所述衬底上形成鳍片；
c.形成位于所述鳍片上方沟道保护层；
d.形成位于所述鳍片两侧的浅沟槽隔离结构；
e.在所述鳍片中部的沟道上方和侧面形成伪栅叠层和侧墙；
f.在鳍片两端分别形成源漏区；
g.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
h.去除所述伪栅叠层，形成伪栅空位，露出位于鳍片中部的沟道以及沟道保护层；
i.在述半导体结构鳍片的一侧覆盖光刻胶；
j.去除或减薄未被光刻胶覆盖一侧的侧墙；
k.去除光刻胶，并在所述伪栅空位中填充栅极叠层；
1.对所述半导体进行平坦化处理，暴露出沟道保护层，形成第一分立栅叠层和第二分立栅叠层。
其中，所述沟道保护层的材料为二氧化硅和／或氮化硅。
其中，所述侧墙的材料为氮化硅，所述侧墙的厚度为7～15nm。
其中，去除所述侧墙的方法为各向同性刻蚀干法刻蚀。
其中，所述第二分立栅叠层的宽度大于位于鳍片另一侧的第一分立栅叠层的宽度。
相应的，本发明还提供了一种半导体结构，包括：
衬底；
位于所述衬底上方的鳍片；
位于所述鳍片上方沟道保护层；
位于所述鳍片两端的源漏区；
位于所述鳍片两侧的浅沟槽隔离结构；
位于所述鳍片两侧，覆盖所述浅沟槽隔离结构的层间介质层；
位于所述鳍片一侧的第一分立栅叠层和位于所述鳍片另一侧的第二分立栅叠层，其中所述第二分立栅叠层的宽度大于所述第一分立栅叠层的宽度；
位于所述第一分立栅叠层与其所在一侧的层间介质层之间的侧墙。
其中，所述所述沟道保护层的材料为二氧化硅和／或氮化硅。
其中，所述侧墙的材料为氮化硅，其侧墙的厚度为7～15nm。
根据本发明提供的新型非对称FinFET制作方法，即在去除伪栅叠层，形成伪栅空位后，在述半导体结构鳍片的一侧覆盖光刻胶，去除未被光刻胶覆盖一侧的侧墙，使得鳍片一侧的空位宽度等于另一侧的空位宽度与两侧的侧墙厚度之和，那么在接下来形成栅极叠层时，鳍片一侧的栅极叠层厚度会大于另一侧，较大一侧的栅极结构范围覆盖了整个沟道以及沟道两侧的源漏扩展区，很好地控制了沟道两端的电位，可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。
附图说明
图1至图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
具体实施方式
参见图7，本发明提供了一种FinFET结构，包括：
衬底100；
位于所述衬底100上方的鳍片200；
位于所述鳍片200上方沟道保护层300；
位于所述鳍片200两端的源漏区；
位于所述鳍片200两侧的浅沟槽隔离结构400；
位于所述鳍片200两侧，覆盖所述浅沟槽隔离结构400的层间介质层450；
位于所述鳍片200一侧的第一分立栅叠层600a和位于所述鳍片200另一侧的第二分立栅叠层600b，其中所述第二分立栅叠层600b的宽度大于所述第一分立栅叠层600a的宽度。
本发明提供的新型非对称FinFET结构的两个栅极结构600a与600b具有不同的厚度，鳍片一侧的栅极叠层厚度大于另一侧，较大一侧的范围覆盖了整个沟道以及沟道两侧的源漏扩展区，这种非对称性使得器件对沟道两端的电位具有更好的控制性，可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。
其中，所述所述沟道保护层300的材料为二氧化硅和／或氮化硅。
其中，所述侧墙505的材料为氮化硅，其侧墙的厚度为7～15nm。
衬底100包括硅衬底(例如硅晶片)。其中，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
鳍片200通过刻蚀衬底100形成，与衬底100具有相同的材料和晶向，通常，鳍片200的长度为80nm～200nm，厚度为为30nm～50nm。源漏区位于鳍片200两端，具有相同的长度。沟道位于鳍片200中部，源漏区之间，长度为30～50nm。
以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
首先，本发明意图制作位于衬底100上方的半导体鳍片200。仅仅作为示例，衬底100和鳍片200都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法／湿法刻蚀。鳍片200高度为100～150nm。
接下来，在所述鳍片200上淀积一层二氧化硅作为沟道保护层300，便于在后续工艺中对半导体结构进行打磨时保护沟道不受损伤。所述沟道保护层300的厚度为10～30nm。
接下来，对所述半导体结构进行浅沟槽隔离，以形成浅沟槽隔离结构400。优选地，首先在半导体鳍片200上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。之后，以氮化硅为掩膜，对半导体结构表面进行刻蚀，为了避免后续工艺中扩散时在鳍片200中引入纵向扩散，所述刻蚀深度大于实际所需鳍片高度，可以为20～60nm。刻蚀完成之后，形成浅沟槽隔离结构400，其顶部距离鳍片200顶部20～60nm。最后使用热的磷酸取出暴露出的氮化硅，暴露出鳍片200。
接下来，在沟道上方形成伪栅叠层500，并形成源漏区。所述伪栅叠层500可以是单层的，也可以是多层的。伪栅叠层500可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和／或二者的组合。
接下来，在栅极堆叠500的侧壁上形成侧墙505，用于将栅极隔开。侧墙505可以由氮化硅形成。侧墙505可以具有多层结构。侧墙505可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，淀积层间介质层450，并并行平坦化，露出伪栅叠层500，如图1所示。具体的，层间介质层450可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层450的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层105的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层450齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
接下来，去除伪栅叠层500，露出沟道部分。具体的，伪栅叠层500可以采用湿刻和／或干刻除去，如图2所示。在一个实施例中，采用等离子体刻蚀。
接下来，采用光刻胶550作为掩膜，覆盖鳍片一侧的半导体结构，如图3所示。鳍片一侧的半导体结构被光刻胶保护，而另一侧则暴露在外部。接下来，采用选择性刻蚀，去除或减薄未被光刻胶550覆盖的一侧半导体结构中的侧墙505。具体的，可以采用湿法各向同性选择性刻蚀，去除构成侧墙505的氮化硅材料而不损伤其余的半导体材料，形成侧墙空位，如图4所示。接下来去除光刻胶550，暴露出全部的半导体结构，可以看出，被光刻胶550所保护的一侧半导体中侧墙505依然存在，该侧的伪栅空位宽度比另一侧窄，如图5所示。
接下来，在伪栅空位中形成栅极结构600，栅极结构600包括栅介质层、功函数调节层和栅极金属层，如图6所示。具体的，所述栅介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、A12O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm。所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层109可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。
可以看出，由于鳍片一侧的半导体结构中含有侧墙505，因此该侧的栅极叠层600的宽度要小于不具有侧墙505一侧的的栅极叠层600的宽度，如图6所示。
接下来，对所述半导体结构进行化学机械磨平，即CMP，对所述半导体进行减薄，直至露出鳍片顶部的沟道保护层300。此时栅极叠层600已经被从中断开，在鳍片200两侧形成了两个独立的栅极叠层，即第一分立栅叠层600a和第二分立栅叠层600b。可以看出，由于第二分立栅叠层600b一侧不具有侧墙505或者具有减薄的侧墙，所以第二分立栅叠层600b宽度明显大于第一分立栅叠层600a的宽度，其作用的范围不仅包括全部沟道区域，还包括位于沟道两侧的源漏扩展区，可以很好的控制该侧沟道中的载流子分布情况，有效地配合第一分立栅叠层600a的作用，提高器件性能。
根据本发明提供的新型非对称FinFET制作方法，即在去除伪栅叠层，形成伪栅空位后，在述半导体结构鳍片的一侧覆盖光刻胶，去除未被光刻胶覆盖一侧的侧墙，使得鳍片一侧的空位宽度等于另一侧的空位宽度与两侧的侧墙厚度之和，那么在接下来形成栅极叠层时，鳍片一侧的栅极叠层厚度会大于另一侧，其范围覆盖了整个沟道以及沟道两侧的源漏扩展区，很好地控制了沟道两端的电位，可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (10)

1.一种FinFET制造方法，包括：
a.提供衬底(100)；
b.在所述衬底上形成鳍片(200)；
c.形成位于所述鳍片(200)上方沟道保护层(300)；
d形成位于所述鳍片(200)两侧的浅沟槽隔离结构(400)；
e.在所述鳍片(200)中部的沟道上方和侧面形成伪栅叠层(500)和侧墙(505)；
f.在鳍片(200)两端分别形成源漏区；
g.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
h.去除所述伪栅叠层(500)，形成伪栅空位，露出位于鳍片(200)中部的沟道以及沟道保护层(300)；
i.在h步骤后得到的半导体结构中鳍片的一侧覆盖光刻胶(550)；
j.去除或减薄未被光刻胶(550)覆盖一侧的侧墙(505)；
k.去除光刻胶，并在所述伪栅空位中填充栅极叠层(600)；
l.对k步骤后得到的半导体进行平坦化处理，暴露出沟道保护层(300)，形成第一分立栅叠层(600a)和第二分立栅叠层(600b)。
2.根据权利要求1所述的制造方法，所述沟道保护层(300)的材料为二氧化硅和/或氮化硅。
3.根据权利要求1所述的制造方法，所述侧墙(505)的材料为氮化硅。
4.根据权利要求1所述的制造方法，所述侧墙(505)的厚度为7～15nm。
5.根据权利要求1所述的制造方法，去除所述侧墙(505)的方法为各向同性刻蚀干法刻蚀。
6.根据权利要求1所述的制造方法，所述第二分立栅叠层(600b)的宽度大于位于鳍片(200)另一侧的第一分立栅叠层(660b)的宽度。
7.一种FinFET结构，包括：
衬底(100)；
位于所述衬底(100)上方的鳍片(200)；
位于所述鳍片(200)上方沟道保护层(300)；
位于所述鳍片(200)两端的源漏区；
位于所述鳍片(200)两侧的浅沟槽隔离结构(400)；
位于所述鳍片(200)两侧，覆盖所述浅沟槽隔离结构(400)的层间介质层(450)；
位于所述鳍片(200)一侧的第一分立栅叠层(600a)和位于所述鳍片(200)另一侧的第二分立栅叠层(600b)，其中所述第二分立栅叠层(600b)的宽度大于所述第一分立栅叠层(600a)的宽度；
在所述第一分立栅叠层(600a)与层间介质层(450)之间具有侧墙(505)，在所述第二分立栅叠层(600b)与所述层间介质层(450)之间没有侧墙。
8.根据权利要求7所述的FinFET结构，所述所述沟道保护层(300)的材料为二氧化硅和/或氮化硅。
9.根据权利要求7所述的FinFET结构，所述侧墙(505)的材料为氮化硅。
10.根据权利要求7所述的FinFET结构，所述侧墙(505)的厚度为7～15nm。
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