JP2006058152A - 半導体装置の試験方法及び半導体装置の試験回路 - Google Patents
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Abstract
【課題】スキャンテストを実行するために付加する回路を減らすことで回路面積を縮小する。
【解決手段】半導体装置1の試験方法は、試験対象回路2と非試験対象回路3とを有し且つ複数の保持回路FFを有する半導体装置1の試験方法であって、前記各保持回路FFは、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置1は、前記試験対象回路2内の保持回路FFをシリアルに接続してなる複数の第1スキャンチェーン5Aと、前記非試験対象回路3内の保持回路FFをシリアルに接続してなる複数の第2スキャンチェーン5Bとを含み、前記試験方法は、前記第1及び第2スキャンチェーン5A,5Bに試験データを与える工程と、前記第1スキャンチェーン5Aに前記クロックを入力し、一方前記第2スキャンチェーン5Bに前記クロックを入力しない工程とを含む。
【選択図】 図1
【解決手段】半導体装置1の試験方法は、試験対象回路2と非試験対象回路3とを有し且つ複数の保持回路FFを有する半導体装置1の試験方法であって、前記各保持回路FFは、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置1は、前記試験対象回路2内の保持回路FFをシリアルに接続してなる複数の第1スキャンチェーン5Aと、前記非試験対象回路3内の保持回路FFをシリアルに接続してなる複数の第2スキャンチェーン5Bとを含み、前記試験方法は、前記第1及び第2スキャンチェーン5A,5Bに試験データを与える工程と、前記第1スキャンチェーン5Aに前記クロックを入力し、一方前記第2スキャンチェーン5Bに前記クロックを入力しない工程とを含む。
【選択図】 図1
Description
本発明は、半導体装置の試験方法及び試験回路に係り、特にスキャンテスト回路を用いて試験を行う試験方法及び試験回路に関する。
製造されたLSI(Large-Scale Integrated Circuit)の電気的特性、機能或いは性能が所定の規格を満たしているか否かを確認して製造工程での不良品を識別するために試験が実施されるが、近年LSIの回路規模の増大に伴い、試験に要するコストが大幅に増加してきている。
LSIの試験には、通常、半導体試験装置が用いられる。しかし、LSIの回路規模の増大に伴い、使用する半導体試験装置が高価なものになるだけでなく、半導体試験装置でLSIを試験するためのテストパターン数も膨大なものになっているためLSI一つ当たりに要する試験時間も大幅に増加してきている。
LSIの試験を容易にし、且つテストパターン数を削減する技術として、LSI内に存在するフリップフロップにデータの設定及び読み出しを可能とする回路を付加するスキャンテスト方式がある。このスキャンテスト方式は、LSI内の試験対象回路に存在するフリップフロップがシフトレジスタ状に接続されたスキャンチェーンを構成する。そして、フリップフロップに任意のデータを設定し、外部からフリップフロップに保持されたデータの観測を行う。
このスキャンテスト方式により、LSI内のフリップフロップをデータ入力端子或いは外部観測端子として利用可能となる。これにより、LSIの内部状態を所定の状態に設定するには膨大な数の入力パターンを必要とする順序回路を、内部状態を設定しなくてもよい組み合わせ回路として扱うことができるようになる。この結果、試験で用いるテストパターンの自動生成が行いやすくなる。
しかし、LSIの更なる大規模化によりスキャンテスト方式でも、テストパターン数が膨大になりつつある。そこで、テストパターンを生成する回路としての擬似ランダムパターンジェネレータ(PRPG:Pseudo Random Pattern Generator)や、スキャンテストの実行結果を圧縮する多入力シフトレジスタ(MISR:Multiple Input Shift Register)等が使用され始めている。
しかし、MISRによる圧縮データは演算結果として決定されるため、MISRに不定値を入力すると圧縮データも不定となってしまう。そのため、MISRによる試験結果の圧縮を行う場合、試験対象回路と非試験対象回路との境界にラッパー(Wrapper)回路を挿入する。ここで、ラッパー回路とは、非試験対象回路から試験対象回路に入力されるデータを既定値とするための回路である。
図10は、ラッパー回路の一例を示す回路図である。ラッパー回路は、フリップフロップFFと、セレクタSEL6,7とを備えている。ラッパー回路には、非試験対象回路から入力される入力データと、PRPGから入力されるスキャンインデータと、スキャンテスト時に入力されるスキャンイネーブル信号SCAN_ENと、ホールド信号と、クロックCLKとが入力されている。
また、ラッパー回路は、出力データと、スキャンアウトデータとを出力する。出力データは、試験対象回路の組み合わせ回路に入力される。スキャンアウトデータは、次段のラッパー回路に入力される。
ラッパー回路は、ホールド信号に基づいて、ホールドモードとスルーモードとで動作する。また、ラッパー回路は、スキャンイネーブル信号に基づいて、保持するデータを選択する。
ところで、ラッパー回路は、試験対象回路に対する面積的なオーバーヘッドが大きい。特に、階層的にMISRを使用する場合、ラッパー回路を試験対象回路の内部ポートへ挿入することになる。このため、試験対象回路面積への影響は更に増大してしまう。
また、この種の関連技術として、以下のような技術(非特許文献1参照)が開示されている。
Graham Hetherington et al., Logic BIST for Large Industrial Designs: Real Issues and Case Studies, IEEE Proc. INTERNATIONAL TEST CONFERENCE, 1999, pp.358-367
Graham Hetherington et al., Logic BIST for Large Industrial Designs: Real Issues and Case Studies, IEEE Proc. INTERNATIONAL TEST CONFERENCE, 1999, pp.358-367
本発明は、スキャンテストを実行するために付加する回路を減らすことで、回路面積の縮小が可能な半導体装置の試験方法及び試験回路を提供することを目的とする。
本発明の第1の視点に係る半導体装置の試験方法は、試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第1スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第2スキャンチェーンとを含み、前記試験方法は、前記第1及び第2スキャンチェーンに試験データを与える工程と、前記第1スキャンチェーンに前記クロックを入力し、一方前記第2スキャンチェーンに前記クロックを入力しない工程とを含む。
本発明の第2の視点に係る半導体装置の試験方法は、試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第1スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第2スキャンチェーンとを含み、前記試験方法は、前記第1スキャンチェーンに試験データを与える工程と、前記第2スキャンチェーンに前記試験データと異なる固定されたデータを与える工程とを含む。
本発明の第3の視点に係る半導体装置の試験回路は、試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験回路であって、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第1スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第2スキャンチェーンと、前記第1及び第2スキャンチェーンに試験データを与える試験データ入力端子と、前記第1スキャンチェーンから試験結果データを出力する試験データ出力端子と、前記第1及び第2スキャンチェーンに前記試験データが入力された後において、前記第1スキャンチェーンにはクロックを入力し、一方前記第2スキャンチェーンには前記クロックを入力しないクロック制御回路とを含む。
本発明によれば、スキャンテストを実行するために付加する回路を減らすことで、回路面積の縮小が可能な半導体装置の試験方法及び試験回路を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置1の構成を示すブロック図である。半導体装置1は、試験対象回路2と非試験対象回路3とPRPG6とMISR7とを備えている。
図1は、本発明の第1の実施形態に係る半導体装置1の構成を示すブロック図である。半導体装置1は、試験対象回路2と非試験対象回路3とPRPG6とMISR7とを備えている。
半導体装置1は、クロックが異なる回路群(例えばクロックドメインAとクロックドメインB)を有している。そして、クロックドメイン毎にスキャンチェーンを形成する。本実施形態では、試験対象回路2がクロックドメインAに、非試験対象回路3がクロックドメインBに対応している。すなわち、試験対象回路2と非試験対象回路3とは、クロックドメインが異なっている。
試験対象回路2は、複数のスキャンチェーン5Aと複数の組み合わせ回路4とを備えている。各スキャンチェーン5Aは、複数のスキャンセルSCAを備えている。1つのスキャンチェーン5Aを構成するスキャンセルSCAは、シフトレジスタ状に接続されている。
また、非試験対象回路3は、複数のスキャンチェーン5Bと複数の組み合わせ回路4とを備えている。各スキャンチェーン5Bは、複数のスキャンセルSCBを備えている。1つのスキャンチェーン5Bを構成するスキャンセルSCBは、シフトレジスタ状に接続されている。
各スキャンチェーン5Aには、スキャンテスト時の試験データであるスキャンインデータが入力されるスキャン入力端子T3Aと、試験結果データであるスキャンアウトデータを出力するスキャン出力端子T4Aとが接続されている。同様に、各スキャンチェーン5Bには、スキャン入力端子T3Bとスキャン出力端子T4Bとが接続されている。
半導体装置1は、スキャンテスト時に外部からシステムクロックを入力するための2つのクロック入力端子T1,T2を備えている。クロック入力端子T1は、試験対象回路2に接続されている。クロック入力端子T1は、外部から入力されたクロックCLKAを試験対象回路2に供給する。また、クロック入力端子T2は、非試験対象回路3に接続されている。クロック入力端子T2は、外部から入力されたクロックCLKBを非試験対象回路3に供給する。このような構成にすることで、試験対象回路2と非試験対象回路3とに別々にシステムクロックを入力することが可能となる。
スキャン入力端子T3Aには、PRPG6が接続されている。PRPG6は、リニアフィードバックシフトレジスタ(LFSR:Linear Feedback Shift Register)により構成され、複数のテストパターンをパラレルに出力する。PRPG6から出力されたテストパターンは、スキャンインデータとして試験対象回路2に供給される。なお、クロック入力端子T1は、PRPG6にも接続されている。PRPG6は、クロックCLKAに基づいて動作する。
スキャン出力端子T4Aには、MISR7が接続されている。MISR7は、スキャン出力端子T4Aから出力されたスキャンアウトデータを圧縮する。MISR7は、LFSRにEOR(Exclusive OR)回路のタップを付けて構成され、ユニークな期待値圧縮結果を出力する回路である。なお、クロック入力端子T1は、MISR7にも接続されている。MISR7は、クロックCLKAに基づいて動作する。圧縮されたデータは、例えばレジスタ(図示せず)に記憶され、外部に出力される。
図2は、図1に示したスキャンセルSCAの構成を示す回路図である。スキャンセルSCAは、フリップフロップFFとセレクタSEL1とを備えている。
セレクタSEL1の入力部には、スキャンインデータと入力データとが入力されている。ここで、入力データとは、通常動作時に外部から入力されるデータ、或いは組み合わせ回路4から入力されるデータである。また、セレクタSEL1の制御端子には、スキャンイネーブル端子T5が接続されている。スキャンイネーブル端子T5には、外部からスキャンイネーブル信号SCAN_ENが入力される。
セレクタSEL1は、信号SCAN_ENに基づいて、スキャンインデータ或いは入力データを選択して出力する。例えば、セレクタSEL1は、信号SCAN_ENがハイレベルの場合、入力データを出力する。一方、セレクタSEL1は、信号SCAN_ENがローレベルの場合、スキャンインデータを出力する。
フリップフロップFFの入力部Dは、セレクタSEL1の出力部に接続されている。フリップフロップFFのクロック入力部は、クロック入力端子T1に接続されている。すなわち、フリップフロップFFには、クロックCLKAが供給されている。フリップフロップFFは、クロックCLKAに基づいて、出力データ或いはスキャンアウトデータを出力部Qから出力する。出力データは、後段の組み合わせ回路4に入力される。またスキャンアウトデータは、次段のスキャンセルSCAに入力される。
次に、スキャンセルSCBの構成について説明する。スキャンセルSCBが有するフリップフロップFFのクロック入力部は、クロック入力端子T2に接続されている。すなわち、スキャンセルSCBのフリップフロップFFには、クロックCLKBが供給されている。その他の構成は、スキャンセルSCAと同じである。
なお、ここで通常動作について簡単に説明すると、スキャンセルSCAは、図示しない通常クロックに基づいて動作する。例えば、スキャンセルSCAは、通常クロックとクロックCLKAとを選択するセレクタ(図示せず)を備える。そして、スキャンセルSCAは、入力データを記憶し、この記憶したデータを出力データとしてロジック回路に出力する。
このように構成された半導体装置1の動作について説明する。先ず、スキャンテスト方法について説明する。
半導体装置1は、例えばスキャンセルSCAにスキャンインデータを取り込むためのシフトモードと、組み合わせ回路4の試験を行うためのスキャンモードとを備えている。そして、スキャンテストは、このシフトモードとスキャンモードを切り替えることによって行われる。
具体的には、シフトモードの場合、半導体装置1は、スキャン入力端子T3Aからスキャンインデータをシリアルに入力し、これをフリップフロップFFに取り込む。そして、クロックCLKAが入力されると、次段のフリップフロップFFスにスキャンインデータをシフトする。この動作をスキャンチェーン5A内のフリップフロップFFの数分繰り返すことにより、組み合わせ回路4にスキャンインデータを設定することができる。
スキャンモードの場合、半導体装置1は、組み合わせ回路4の出力データをフリップフロップFFに取り込む。そして、再びシフトモードに切り替えて、フリップフロップFFの保持データをシフトして、スキャン出力端子T4Aから出力する。このスキャン出力端子T4Aから出力される試験結果データをチェックすることにより、半導体装置1内部の故障を検出することができる。
ところで、本実施形態の半導体装置1は、クロックが異なるクロックドメインA(試験対象回路2)とクロックドメインB(非試験対象回路3)とに分割してスキャンチェーンを形成している。すなわち、試験対象回路2は、クロックCLKAにより制御でき、一方非試験対象回路3は、クロックCLKBにより制御できる。
図3は、スキャンテスト時のクロックCLKAとクロックCLKBとのタイミング図である。スキャンイネーブル端子T5には、ハイレベルのスキャンイネーブル信号SCAN_ENを入力する。また、クロック入力端子T1には、クロックCLKAを入力し、クロック入力端子T2には、クロックCLKBを入力する。これにより、スキャンインデータを各組み合わせ回路4に設定することができる。
次に、スキャンイネーブル端子T5には、ローレベルのスキャンイネーブル信号SCAN_ENを入力する。また、クロック入力端子T1には、1パルスのクロックCLKAを入力する。これにより、スキャンセルSCAは、組み合わせ回路4からの出力データを取り込む。この際、クロック入力端子T2には、クロックを入力しない。これにより、スキャンセルSCBは、組み合わせ回路4からの出力データを取り込まず、スキャンインデータを保持し続けている。
このようにすることで、スキャンセルSCBの出力データを変化させないようにすることが可能となる。これにより、非試験対象回路3から試験対象回路2に入力されるデータが変化しないため、非試験対象回路3と試験対象回路2との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
ところで、MISR7が出力する圧縮データは、演算結果として決定される。よって、MISR7に不定値を入力すると、圧縮データも不定となってしまう。しかし、本実施形態では、MISR7に入力されるスキャンアウトデータが不定とならないため、正確なスキャンテストを実行することができる。
以上詳述したように本実施形態では、クロックが異なるクロックドメインAとクロックドメインBとに分割してスキャンチェーンを形成する。そして、クロックドメインAとクロックドメインBとに、夫々別々のクロックCLKA,CLKBを入力するようにしている。
したがって本実施形態によれば、試験対象回路2に入力されるデータが不定となることを防止することができるため、ラッパー回路等を非試験対象回路3と試験対象回路2との境界部に挿入する必要がなくなる。これにより、スキャンテスト回路を備える半導体装置1の回路面積を縮小することができる。
また、本実施形態は、PRPG6及びMISR7を使用した試験回路に特に有効である。
(第2の実施形態)
第2の実施形態は、試験対象回路2と非試験対象回路3とに分割してスキャンチェーンを形成する。そして、試験対象回路2のクロックCLKAと、非試験対象回路3のクロックCLKBとの供給及び停止を行う回路を付加して半導体装置1を構成したものである。
第2の実施形態は、試験対象回路2と非試験対象回路3とに分割してスキャンチェーンを形成する。そして、試験対象回路2のクロックCLKAと、非試験対象回路3のクロックCLKBとの供給及び停止を行う回路を付加して半導体装置1を構成したものである。
図4は、本発明の第2の実施形態に係る半導体装置1の構成を示すブロック図である。半導体装置1は、単一のクロックで動作する。そして、試験対象回路2と非試験対象回路3とに分割してスキャンチェーンを形成する。スキャンテスト時、試験対象回路2は、クロックCLKAに基づいて動作する。また、非試験対象回路3は、クロックCLKBに基づいて動作する。
半導体装置1は、クロック制御回路10を備えている。クロック制御回路10には、システムクロック端子T7と、クロックディセーブル端子T8,T9とが接続されている。システムクロック端子T7には、外部からシステムクロックSCLKが入力される。クロックディセーブル端子T8には、試験対象回路2に供給されるクロックCLKAを停止するためのディセーブル信号CDAが外部から入力される。クロックディセーブル端子T9には、非試験対象回路3に供給されるクロックCLKBを停止するためのディセーブル信号CDBが外部から入力される。
図5は、図4に示したクロック制御回路10の構成を示す回路図である。クロック制御回路10は、バッファ回路11,13と、インバータ回路12,14と、AND回路15,16とを備えている。
システムクロック端子T7は、バッファ回路11とバッファ回路13との入力部に夫々接続されている。クロックディセーブル端子T8は、インバータ回路12の入力部に接続されている。クロックディセーブル端子T9は、インバータ回路14の入力部に接続されている。
バッファ回路11とインバータ回路12との出力部は、夫々AND回路15の入力部に接続されている。バッファ回路13とインバータ回路14との出力部は、夫々AND回路16の入力部に接続されている。AND回路15は、クロックCLKAを出力する。AND回路16は、クロックCLKBを出力する。
このように構成されたクロック制御回路10の動作を説明する。図6は、クロック制御回路10のタイミング図である。
スキャンイネーブル端子T5には、ハイレベルのスキャンイネーブル信号SCAN_ENを入力する。また、システムクロック端子T7には、試験対象回路2と非試験対象回路3とに共通のシステムクロックSCLKを入力する。また、クロックディセーブル端子T8とT9には、ハイレベルのディセーブル信号CDAとCDBとを入力する。これにより、試験対象回路2と非試験対象回路3とには、システムクロックSCLKが入力される。この結果、スキャンインデータを各組み合わせ回路4に設定することができる。
次に、スキャンイネーブル端子T5には、ローレベルのスキャンイネーブル信号SCAN_ENを入力する。また、クロックディセーブル端子T9には、ローレベルのディセーブル信号CDBを入力する。これにより、非試験対象回路3にのみシステムクロックSCLKを入力しないように制御することができる。すなわち、スキャンセルSCBは、組み合わせ回路4からの出力データを取り込まず、スキャンインデータを保持し続けている。
したがって、非試験対象回路3から試験対象回路2に入力されるデータが変化しないため、非試験対象回路3と試験対象回路2との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
このように半導体装置1を構成することで、上記第1の実施形態と同様の効果を得ることができる。
また、半導体装置1が単一のクロックで動作する場合でも、本発明を適用することが可能となる。
(第3の実施形態)
第3の実施形態は、スキャンテスト時、非試験対象回路3に固定データを供給するように半導体装置1を構成したものである。
第3の実施形態は、スキャンテスト時、非試験対象回路3に固定データを供給するように半導体装置1を構成したものである。
図7は、本発明の第3の実施形態に係る半導体装置1の構成を示すブロック図である。半導体装置1は、単一のクロックで動作する。そして、試験対象回路2と非試験対象回路3とに分割してスキャンチェーンを形成する。スキャンテスト時、試験対象回路2と非試験対象回路3とは、システムクロックSCLKに基づいて動作する。
半導体装置1は、固定データ制御回路20を備えている。図8は、図7に示した固定データ制御回路20の構成を示す回路図である。固定データ制御回路20は、カウンタ21と、セレクタSEL2と、スキャン入力端子T3Bに対応した数分のセレクタSEL3とを備えている。
なお、半導体装置1は、パターン制御端子T10と、固定データ入力端子T11,T12と、リセット端子T13と、モード切り替え端子T14とを備えている。パターン制御端子T10には、固定データのパターンを制御する信号PCが供給される。固定データ入力端子T11には、データ1’b0(1ビット/2進/データ0)が外部から供給される。固定データ入力端子T12には、データ1’b1(1ビット/2進/データ1)が外部から供給される。
リセット端子T13には、カウンタ21をリセットするリセット信号RESETが外部から供給される。モード切り替え端子T14には、固定データ制御回路20が固定データを出力するモードと、スキャンインデータを出力するモードとを切り替える信号MODEが外部から供給される。
パターン制御端子T10は、セレクタSEL2の制御端子に接続されている。固定データ入力端子T11,T12は、夫々セレクタSEL2の入力部に接続されている。システムクロック端子T7は、カウンタ21の入力部に接続されている。また、リセット端子T13は、カウンタ21のリセット部rstに接続されている。カウンタ21の出力部は、セレクタSEL2の入力部に接続されている。
セレクタSEL2の出力部は、セレクタSEL3の入力部に接続されている。また、スキャンインデータは、各セレクタSEL3の入力部に供給されている。モード切り替え端子T14は、セレクタSEL3の制御端子に接続されている。セレクタSEL3の出力部は、スキャン入力端子T3Bに接続されている。
次に固定データ制御回路20の動作について説明する。固定データ制御回路20は、信号PCに基づいて、固定データ(例えば、“000・・・”、“111・・・”、“0101・・・”等)を出力することができる。なお、固定データは、ユーザによって任意に設定することができる。固定データは、上記例示したデータに限定されるものではなく、ユーザが固定されたデータとして認識できればどのようなデータであってもよい。
固定データ“000・・・”を出力する場合、セレクタSEL2は、端子T11から入力されるデータ1’b0を選択する。具体的には、データ1’b0を選択する旨の信号PCが、セレクタSEL2の制御端子に入力される。
固定データ“111・・・”を出力する場合、セレクタSEL2は、端子T12から入力されるデータ1’b1を選択する。具体的には、データ1’b1を選択する旨の信号PCが、セレクタSEL2の制御端子に入力される。
固定データ“0101・・・” を出力する場合、セレクタSEL2は、端子T11から入力されるデータ1’b0と、端子T12から入力されるデータ1’b1とを交互に選択する。具体的には、データ1’b0と、データ1’b1とを交互に選択する旨の信号PCが、セレクタSEL2の制御端子に入力される。
さらに、固定データ制御回路20は、2進以外のデータを出力することも可能である。すなわち、カウンタ21は、システムクロックSCLKをカウントし、カウント値を出力する。また、カウンタ21は、リセット信号RESETに基づいて、カウント値をリセットする。セレクタSEL2は、カウンタ21から出力されるカウント値を選択する。
セレクタSEL3は、スキャンインデータ或いは固定データを選択する。この選択動作は、セレクタSEL3の制御端子に入力される信号MODEに基づいて行われる。
このように構成された半導体装置1において、スキャンテスト時、非試験対象回路3から試験対象回路2に入力されるデータを既定値とすることができる。これにより、非試験対象回路3と試験対象回路2との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
したがって本実施形態によれば、試験対象回路2に入力されるデータが不定となることを防止することができるため、ラッパー回路等を非試験対象回路3と試験対象回路2との境界部に挿入する必要がなくなる。これにより、スキャンテスト回路を備える半導体装置1の回路面積を縮小することができる。
(第4の実施形態)
第4の実施形態は、非試験対象回路3aのスキャンセルSCBを構成するフリップフロップFFがLSSD(Level Sensitive Scan Design)型FFの場合における本発明の実施例である。
第4の実施形態は、非試験対象回路3aのスキャンセルSCBを構成するフリップフロップFFがLSSD(Level Sensitive Scan Design)型FFの場合における本発明の実施例である。
図9は、本発明の第4の実施形態に係る半導体装置1の構成を示すブロック図である。半導体装置1は、スキャンセルSCBを構成するフリップフロップFFがLSSD型FFからなる非試験対象回路3aと、固定データ制御回路20aとを備えている。
固定データ制御回路20aは、セレクタSEL4と、スキャン入力端子T3Bに対応した数分のセレクタSEL5とを備えている。パターン制御端子T10は、セレクタSEL4の制御端子に接続されている。固定データ入力端子T11,T12は、夫々セレクタSEL4の入力部に接続されている。
セレクタSEL4の出力部は、各セレクタSEL5の入力部に接続されている。また、スキャンインデータは、各セレクタSEL5の入力部に供給されている。モード切り替え端子T14は、セレクタSEL5の制御端子に接続されている。セレクタSEL5の出力部は、スキャン入力端子T3Bに接続されている。
固定データ制御回路20aは、信号PCに基づいて、固定データ(例えば、“000・・・”、“111・・・”、“0101・・・”等)を出力する。
半導体装置1は、パターン制御端子T10と、固定データ入力端子T11,T12と、モード切り替え端子T14と、マスタークロック端子T15と、スレーブクロック端子T16とを備えている。マスタークロック端子T15には、マスタークロック(master clock)が入力される。スレーブクロック端子T16には、スレーブクロック(slave clock)が入力される。
マスタークロック端子T15と、モード切り替え端子T14とは、OR回路22の入力部に夫々接続されている。スレーブクロック端子T16と、モード切り替え端子T14とは、OR回路23の入力部に夫々接続されている。OR回路22の出力部は、LSSD型FFのゲート端子G1に接続されている。OR回路23の出力部は、LSSD型FFのゲート端子G2に接続されている。
LSSD型FFは、2つのハイスルーラッチ(High Through Latch)HL1,HL2により構成されている。HL1は、ゲート端子G1と、入力部D1と、出力部Q1とを有している。HL2は、ゲート端子G2と、入力部D2と、出力部Q2とを有している。入力部D1は、端子T3Bに接続されている。出力部Q1は、入力部D2に接続されている。
LSSD型FFは、ゲート端子G1及びG2にハイレベルの信号が入力されると、入力部D1に入力されたデータを取り込むと共に、このデータを次段のLSSD型FFに出力部Q2から出力する。
また、LSSD型FFは、マスタークロックが入力されると、出力データを出力する。この出力データは、後段の組み合わせ回路4に入力される。また、LSSD型FFは、スレーブクロックが入力されると、スキャンアウトデータを出力する。このスキャンアウトデータは、次段のスキャンセルSCBに入力される。
このように構成された半導体装置1の動作について説明する。信号MODEがローレベルの場合、セレクタSEL5は、スキャンインデータを選択する。このスキャンインデータは、LSSD型FFに入力される。LSSD型FFは、マスタークロックとスレーブクロックとに基づいて出力データ或いはスキャンアウトデータを出力する。
信号MODEがハイレベルの場合、セレクタSEL5は、固定データを選択する。具体的には、セレクタSEL5は、信号PCに基づいてセレクタSEL4から出力された固定データを選択する。また、ハイレベルの信号MODEは、OR回路22を介してLSSD型FFのゲート端子G1に入力される。同様に、ハイレベルの信号MODEは、OR回路23を介してLSSD型FFのゲート端子G2に入力される。
これにより、各LSSD型FFは、固定データを取り込むと共に、次段のLSSD型FFに固定データを出力する。したがって、クロックを使用せずに、非試験対象回路3a内の全LSSD型FFに固定データを設定することができる。
以上詳述したように本実施形態では、フリップフロップとしてLSSD型FFを用いた半導体装置1において、非試験対象回路3aに固定データを設定する際に、ゲート端子G1及びG2に共にハイレベルの信号を供給するようにしている。
したがって本実施形態によれば、非試験対象回路3aに固定データを設定する際に、クロックを使って固定データをレベルシフトする必要がない。これにより、試験時間が短縮できるため、試験コストを低減することができる。
また、スキャンテスト時、非試験対象回路3aから試験対象回路2に入力されるデータを既定値とすることができる。これにより、非試験対象回路3aと試験対象回路2との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
また、試験対象回路2に入力されるデータが不定となることを防止することができるため、ラッパー回路等を非試験対象回路3aと試験対象回路2との境界部に挿入する必要がなくなる。これにより、スキャンテスト回路を備える半導体装置1の回路面積を縮小することができる。
なお、本実施形態では、非試験対象回路3aのスキャンセルSCBを構成するフリップフロップFFがLSSD型FFの場合について説明したが、試験対象回路2のスキャンセルSCAを構成するフリップフロップFFがLSSD型FFの場合についても同様に実施可能である。すなわち、信号MODEを各スキャンセルSCAに供給する。これにより、PRPG6から試験対象回路2に入力されるスキャンインデータを試験対象回路2内の全LSSD型FFに設定することができる。
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
1…半導体装置、2…試験対象回路、3,3a…非試験対象回路、4…組み合わせ回路、5A,5B…スキャンチェーン、6…PRPG、7…MISR、10…クロック制御回路、11,13…バッファ回路、12,14…インバータ回路、15,16…AND回路、20,20a…固定データ制御回路、21…カウンタ、22,23…OR回路、SCA,SCB…スキャンセル、T1,T2…クロック入力端子、T3A,T3B…スキャン入力端子、T4A,T4B…スキャン出力端子、T5…スキャンイネーブル端子、T7…システムクロック端子、T8,T9…クロックディセーブル端子、T10…パターン制御端子、T11,T12…固定データ入力端子、T13…リセット端子、T14…モード切り替え端子。
Claims (5)
- 試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、
前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、
前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第1スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第2スキャンチェーンとを含み、
前記試験方法は、前記第1及び第2スキャンチェーンに試験データを与える工程と、
前記第1スキャンチェーンに前記クロックを入力し、一方前記第2スキャンチェーンに前記クロックを入力しない工程と、
を具備することを特徴とする半導体装置の試験方法。 - 試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、
前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、
前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第1スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第2スキャンチェーンとを含み、
前記試験方法は、前記第1スキャンチェーンに試験データを与える工程と、
前記第2スキャンチェーンに前記試験データと異なる固定されたデータを与える工程と、
を具備することを特徴とする半導体装置の試験方法。 - 試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験回路であって、
前記試験対象回路内の保持回路をシリアルに接続してなる複数の第1スキャンチェーンと、
前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第2スキャンチェーンと、
前記第1及び第2スキャンチェーンに試験データを与える試験データ入力端子と、
前記第1スキャンチェーンから試験結果データを出力する試験データ出力端子と、
前記第1及び第2スキャンチェーンに前記試験データが入力された後において、前記第1スキャンチェーンにはクロックを入力し、一方前記第2スキャンチェーンには前記クロックを入力しないクロック制御回路と、
を具備することを特徴とする半導体装置の試験回路。 - 前記複数の保持回路に夫々接続され、且つ前記第1スキャンチェーンの夫々の間及び第2スキャンチェーンの夫々の間に配設された複数の組み合わせ回路から入力される入力データと、前記試験データとを選択する複数の選択回路をさらに具備し、
前記各保持回路は、前記クロックに基づいて、前記入力データ或いは試験データの取り込み及び保持を行うことを特徴とする請求項3記載の半導体装置の試験回路。 - 前記クロック制御回路は、前記クロックが入力されるクロック端子と、前記第2スキャンチェーンに前記クロックを入力するか否かを表す第2制御信号が入力される第2制御端子とを含むことを特徴とする請求項4記載の半導体装置の試験回路。
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