JP5378664B2 - マルチ−ページコピーバック機能を有するフラッシュメモリー装置及びそのブロック置換方法 - Google Patents
マルチ−ページコピーバック機能を有するフラッシュメモリー装置及びそのブロック置換方法 Download PDFInfo
- Publication number
- JP5378664B2 JP5378664B2 JP2007221350A JP2007221350A JP5378664B2 JP 5378664 B2 JP5378664 B2 JP 5378664B2 JP 2007221350 A JP2007221350 A JP 2007221350A JP 2007221350 A JP2007221350 A JP 2007221350A JP 5378664 B2 JP5378664 B2 JP 5378664B2
- Authority
- JP
- Japan
- Prior art keywords
- page
- address
- program
- error
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
尚、ナンドEEPROMセルを有するアレイの概略図及び断面図がSuh等による特許文献1に詳細に開示されている。
前記方法は、生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、前記第1アドレスと前記記憶されたアドレスが相違なることと判別されると、前記第1アドレスを増加(increment)させる段階と、前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階と前記第1アドレス増加段階を反復する段階とを含む。
図1は、本発明の実施形態に従うフラッシュメモリー装置のブロック図である。
図1を参照すれば、フラッシュメモリー装置100は、(株)大韓民国三星電子によって提供されていたワンナンド(One NANDTM)フラッシュメモリー装置である。前記フラッシュメモリー装置100は、メモリーコア110と制御ユニット120とを含む。前記メモリーコア110は、少なくとも一つ以上のメモリーブロックMB0,MB1,…、MB(n−1)で構成される。前記メモリーブロックMB0,MB1,…、MB(n−1)各々は、複数個のデータページを含む。本実施形態によれば、前記メモリーブロックMB0,MB1,…、MB(n−1)は、フラッシュメモリーセルを含む。
図2を参照すれば、フラッシュメモリー装置200は、ホスト290に連結され、図1を参照して説明されたメモリーコア210と制御ユニット220を含む。図1で上述した通り、前記ホスト290は、マルチ−ページコピーバック命令を前記制御ユニット220へ提供できる。前記制御ユニット220は、メモリー制御機250、アドレス発生器230、プログラム/読み出し制御機255、状態モジュール260、及び検証回路265で構成される。図2に示したように前記制御ユニット220のメモリー制御機250、アドレス発生器230、プログラム/読み出し制御機255、状態モジュール260、及び検証回路265が個別的に構成されているが、本発明は、これに限定されない。例えば、前記制御ユニット220の一つ以上の構成要素は、本発明の思想を逸脱しない範囲内で結び付くことができる。
この実施形態によれば、前記メモリーコア2410のプログラム/読み出し回路280は、行選択回路、列選択回路、ページバッファー回路、及び高電圧発生器で構成されることができ、これは、当業者に広く公知されている。
上述した通り、前記制御ユニット220は、検証回路265をさらに含む。前記検証回路265は、各ページが置換えた後、状態をチェックしてこのチェックされた状態を前記制御ユニット220のプログラム/読み出し制御機255へ提供するように構成された前記メモリーコア210のプログラム/読み出し回路280に接続される。
図3を参照すれば、アドレス発生器330は、カウンター315、レジスター325、及び比較器335を含む。前記カウンター315は、プログラム/読み出し制御機255から命令を受信されように構成される。また前記カウンター315は、単一ページコピーバック動作の開始を表示し、これに応答してページアドレスを増加させるように構成される。前記レジスター325は、メモリー制御機250によって設定されたエラーページアドレスを記憶するように構成される。前記比較器335は、前記増加されたページアドレスとエラーページアドレスが同一になる時まで、ページアドレスとエラーページアドレスを比較して前記エラーメモリーアドレスが到達することを表すフラグ信号をメモリー制御機250へ提供するように構成される。
以下、本発明の実施形態に従う不揮発性メモリー装置のデータプログラム、及び/又は読み出し動作過程を図4に示したフローチャートを参照して説明する。
図5に示したように、一旦エラーページアドレスが設定されると、本発明の実施形態に従うマルチ−ページコピーバックプログラム567が実行される。図5のタイミング図で“ビジー(busy)”に表示された部分は、ブロック置換(block replcement)を表す。
図6のタイミング図に示したように、状態読み出し動作が全てのブロックに渡って実行できる。また図8のタイミング図に示したように、状態読み出し動作が各ページ後から実行できる。結論的に図7のタイミング図に示したように、状態読み出し動作は、プログラム/読み出しエラーが検出された時に実行できる。
図9を参照すれば、メモリー制御機950は、制御ロジック953、メモリーバッファー951、エラー訂正回路(error correction circuit:ECC)959、及びレジスター957を含む。前記制御ロジック953は、本発明の思想を逸脱しない範囲内で、例えば、状態マシン(state machine)によって提供できる。
図10を参照すれば、メモリー制御機1050は、ホスト1090へ提供でき、制御ユニット1020内のインターフェース1095で置換できる。前記インターフェース1095は、当業者が本発明の実施形態によって動作できる任意のインターフェースでありうる。
図12を参照すれば、図10と図12の形態が結合された制御ユニット1220がホスト1290、及び保留及び再開回路1287を含む制御ユニット1220に提供されている。
図13に示したように、システム1300は、マイクロプロセッサー1310、使用者インターフェース1320、モデム1350、不揮発性メモリー装置1340、及びバス1375によって電気的に接続される選択バッテリー(optional battery)1330を含む。
図14に示したように、システム1400は、不揮発性メモリー装置1465と制御ユニット1460が別に提供されることを除ければ、図13に示したシステム1300と同一である。
110 メモリーコア
120 制御ユニット
130 アドレス発生器
140 エラーページ
230 アドレス発生器
250 メモリー制御機
260 状態モジュール
255 プログラム/読み出し制御機
265 検証回路
280 プログラム/読み出し回路
290 ホスト
315 カウンター
325 レジスター
335 比較器
1187 保留及び再開回路
1310 マイクロプロセッサー
1320 使用者インターフェース
1330 バッテリー
1350 モデム
Claims (30)
- 複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置内でマルチ−ページコピーバックプログラムを実行するための方法において、
生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、
前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、
前記第1アドレスと前記記憶されたアドレスが相違であることが判別されると、前記第1アドレスを増加させる段階と、
前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第1アドレス増加段階を反復する段階とを含む
ことを特徴とするマルチ−ページコピーバックプログラム実行方法。 - 前記データページ置換段階は、置換えたページの状態を判別する段階以前に実行される
ことを特徴とする請求項1に記載のマルチ−ページコピーバックプログラム実行方法。 - 前記データページ置換段階及び前記第1アドレス増加段階を反復する段階は、置換えた全てのページ状態を判別する段階以前に実行される
ことを特徴とする請求項1に記載のマルチ−コピーバックプログラム実行方法。 - 前記第1アドレス増加段階は、前記マルチ−ページコピーバックプログラムを保留する段階以前に実行される
ことを特徴とする請求項1に記載のマルチ−コピーバックプログラム実行方法。 - 前記マルチ−ページコピーバックプログラムを保留する段階は、前記マルチ−ページコピーバックプログラムを再開する段階以前に実行される
ことを特徴とする請求項4に記載のマルチ−コピーバックプログラム実行方法。 - 前記マルチ−ページコピーバックプログラム命令を生成する段階は、
ホストからマルチ−ページコピーバック命令を受信する段階と、
前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階とを含む
ことを特徴とする請求項1に記載のマルチ−コピーバックプログラム実行方法。 - 複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置のデータプログラム及び/又は読み出し方法において、
前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーを検出する段階と、
エラーが検出されたメモリーブロックの中に含まれる複数のページの中のエラーが検出された一つのページのアドレスを記憶する段階と、
マルチ−ページコピーバックプログラム命令を受信する段階と、
前記マルチ−ページコピーバック動作を実行する段階と、
前記マルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、
前記データページの第1アドレスとエラーが検出されたページの記憶されたアドレスが同一であるか否かを判別する段階と、
前記第1アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第1アドレスを増加させる段階と、
前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第1アドレス増加段階を反復する段階とを含む
ことを特徴とするデータ読み出しまたはデータプログラミング方法。 - 前記データページ置換段階は、置換えたページの状態を判別する段階以前に実行される
ことを特徴とする請求項7に記載のデータ読み出しまたはデータプログラミング方法。 - 前記データページ置換段階及び前記第1アドレス増加段階を反復する段階は、置換えた全てのページ状態を判別する段階以前に実行される
ことを特徴とする請求項7に記載のデータ読み出しまたはデータプログラミング方法。 - 前記第1アドレス増加段階は、前記マルチ−ページコピーバックプログラムを保留する段階以前に実行される
ことを特徴とする請求項7に記載のデータ読み出しまたはデータプログラミング方法。 - 前記マルチ−ページコピーバックプログラムを保留する段階は、前記マルチ−ページコピーバックプログラムを再開する段階以前に実行される
ことを特徴とする請求項10に記載のデータ読み出しまたはデータプログラミング方法。 - 前記マルチ−ページコピーバックプログラム命令を生成する段階は、
ホストからマルチ−ページコピーバック命令を受信する段階と、
前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階とを含む
ことを特徴とする請求項7に記載のデータ読み出しまたはデータプログラミング方法。 - 不揮発性メモリー装置内の複数個のデータページを含むメモリーブロックを置換する方法において、
前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーを検出する段階と、
プログラム/読み出しエラーが検出されたメモリーブロックのデータページの中から一つのページのアドレスを記憶する段階と、
プログラム又は読み出しエラーに応答してマルチ−ページコピーバック命令を受信する段階と、
前記マルチ−ページコピーバック命令に応答して前記メモリーブロックのデータページを置換する段階とを含み、
前記データページを置換する段階は、
前記マルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、
前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、
前記第1アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第1アドレスを増加させる段階と、を含む
ことを特徴とするメモリーブロック置換方法。 - 前記データページを置換する段階は、
前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第1アドレス増加段階を反復する段階をさらに含む
ことを特徴とする請求項13に記載のメモリーブロック置換方法。 - 前記マルチ−ページコピーバック命令を受信する段階は、前記不揮発性メモリー装置との通信を通じてホストから前記マルチ−ページコピーバック命令を受信する段階を含む
ことを特徴とする請求項13に記載のメモリーブロック置換方法。 - 複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、
前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム/読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
前記エラーが発生したページは、関連したエラーページアドレスを有し、
前記マルチ−ページコピーバック命令は、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成され、
前記制御ユニットは、
メモリー制御機と、
前記メモリー制御機に接続されたアドレス発生器とをさらに含み、
前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、
前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページのアドレスと同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページのアドレスに到達したことを表すフラグ信号をメモリー制御機に提供するように構成される
ことを特徴とする不揮発性メモリー装置。 - 前記制御ユニットは、前記アドレス発生器及び前記メモリー制御機に接続されたプログラム/読み出し制御機をさらに含み、
前記プログラム/読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信し、且つ前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成される
ことを特徴とする請求項16に記載の不揮発性メモリー装置。 - 前記メモリー制御機は、前記プログラム/読み出し制御機に前記少なくとも一つの単一ページコピーバック命令を提供するように構成される
ことを特徴とする請求項17に記載の不揮発性メモリー装置。 - 前記アドレス発生器は、
前記単一ページコピーバック動作の開始を表す前記プログラム/読み出し制御機から命令を受信し、且つ前記命令に応答してページアドレスを増加させるように構成されたカウンターと、
前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されたレジスターと、
前記増加されたページアドレスと前記エラーページアドレスが互いに同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページアドレスに到達したことを表すフラグ信号を前記メモリー制御機に提供するように構成された比較器とを含む
ことを特徴とする請求項17に記載の不揮発性メモリー装置。 - 制御ユニットに接続された前記エラーページアドレスが前記増加されたページアドレスと同一である時まで、前記メモリーブロックのページにデータプログラム/読み出し動作を実行するように構成されるプログラム/読み出し回路をさらに含む
ことを特徴とする請求項16に記載の不揮発性メモリー装置。 - 前記制御ユニットは、前記プログラム/読み出し回路に接続される検証回路をさらに含み、
前記検証回路は、各ページを置換した後に状態をチェックし、且つ前記チェックされた状態をプログラム/読み出し制御機へ提供するように構成される
ことを特徴とする請求項20に記載の不揮発性メモリー装置。 - 前記制御ユニットは、前記メモリー制御機に接続された置換動作を保留及び/又は再開するように構成される保留及び再開回路をさらに含む
ことを特徴とする請求項16に記載の不揮発性メモリー装置。 - 電気的に連結されたマイクロプロセッサー、使用者インターフェース、及びモデムと、
前記マイクロプロセッサー、前記使用者インターフェース、及び前記モデムに電気的に連結された不揮発性メモリー装置とを含み、
前記不揮発性メモリー装置は、
複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、
前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム又は読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
前記エラーが発生したページは、関連したエラーページアドレスを有し、
前記マルチ−ページコピーバック命令は、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成され、
前記制御ユニットは、
メモリー制御機と、
前記メモリー制御機に接続されたアドレス発生器とをさらに含み、
前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、
前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページのアドレスと同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページのアドレスに到達したことを表すフラグ信号をメモリー制御機に提供するように構成される
ことを特徴とする不揮発性メモリー装置。 - 前記マイクロプロセッサー、前記使用者インターフェース、前記モデム、及び前記不揮発性メモリー装置に電気的に連結するバッテリーをさらに含み、携帯用電子装置内に提供された請求項23に記載の不揮発性メモリー装置を備える
ことを特徴とするシステム。 - 前記制御ユニットは、前記アドレス発生器と前記メモリー制御機に接続されたプログラ
ム/読み出し制御機をさらに含み、
前記プログラム/読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信し、且つ前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成される
ことを特徴とする請求項23に記載の不揮発性メモリー装置を備えるシステム。 - 前記メモリー制御機は、前記プログラム/読み出し制御機に前記少なくとも一つの単一ページコピーバック命令を提供するように構成される
ことを特徴とする請求項25に記載のシステム。 - 前記アドレス発生器は、
前記単一ページコピーバック動作の開始を表す前記プログラム/読み出し制御機から命令を受信し、且つ前記命令に応答してページアドレスを増加させるように構成されたカウンターと、
前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されたレジスターと、
前記増加されたページアドレスと前記エラーページアドレスが互いに同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページアドレスに到達したことを表すフラグ信号を前記メモリー制御機に提供する
ように構成された比較器とを含む
ことを特徴とする請求項25に記載のシステム。 - 制御ユニットに接続され、前記エラーページアドレスが前記増加されたページアドレスと同一である時まで、前記メモリーブロックのページにデータプログラム/読み出し動作を実行するように構成されるプログラム/読み出し回路をさらに含む
ことを特徴とする請求項23に記載の不揮発性メモリー装置を備えるシステム。 - 前記制御ユニットは、前記プログラム/読み出し回路に接続される検証回路をさらに含み、
前記検証回路は、各ページを置換した後に状態をチェックし、且つ前記チェックされた状態をプログラム/読み出し制御機へ提供する
ことを特徴とする請求項28に記載のシステム。 - 前記制御ユニットは、前記メモリー制御機に接続された置換動作を保留及び/又は再開するように構成される保留及び再開回路をさらに含む
ことを特徴とする請求項23に記載の不揮発性メモリー装置を備えるシステム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060081740A KR100837274B1 (ko) | 2006-08-28 | 2006-08-28 | 오토 멀티-페이지 카피백 기능을 갖는 플래시 메모리 장치및 그것의 블록 대체 방법 |
KR10-2006-0081740 | 2006-08-28 | ||
US11/843,902 US7684241B2 (en) | 2006-08-28 | 2007-08-23 | Flash memory devices having multi-page copyback functionality and related block replacement methods |
US11/843,902 | 2007-08-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008059743A JP2008059743A (ja) | 2008-03-13 |
JP5378664B2 true JP5378664B2 (ja) | 2013-12-25 |
Family
ID=39242258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007221350A Active JP5378664B2 (ja) | 2006-08-28 | 2007-08-28 | マルチ−ページコピーバック機能を有するフラッシュメモリー装置及びそのブロック置換方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5378664B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010218634A (ja) * | 2009-03-17 | 2010-09-30 | Toshiba Corp | 誤り検出訂正器、メモリコントローラおよび半導体記憶装置 |
CN112951305A (zh) * | 2019-12-10 | 2021-06-11 | 北京兆易创新科技股份有限公司 | 一种存储设备及其控制方法和控制装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11120784A (ja) * | 1997-10-16 | 1999-04-30 | Toshiba Corp | 半導体装置および半導体記憶装置 |
JP3802411B2 (ja) * | 2001-12-20 | 2006-07-26 | 株式会社東芝 | 不揮発性半導体記憶装置のデータコピー方法 |
US6901498B2 (en) * | 2002-12-09 | 2005-05-31 | Sandisk Corporation | Zone boundary adjustment for defects in non-volatile memories |
US6829167B2 (en) * | 2002-12-12 | 2004-12-07 | Sandisk Corporation | Error recovery for nonvolatile memory |
US7904635B2 (en) * | 2003-03-04 | 2011-03-08 | Netac Technology Co., Ltd. | Power cut data recovery and data management method for flash media |
KR100543447B1 (ko) * | 2003-04-03 | 2006-01-23 | 삼성전자주식회사 | 에러정정기능을 가진 플래쉬메모리장치 |
JP4237648B2 (ja) * | 2004-01-30 | 2009-03-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4504138B2 (ja) * | 2004-09-03 | 2010-07-14 | 株式会社東芝 | 記憶システム及びそのデータコピー方法 |
JP2006107546A (ja) * | 2004-09-30 | 2006-04-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその動作方法 |
-
2007
- 2007-08-28 JP JP2007221350A patent/JP5378664B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008059743A (ja) | 2008-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7684241B2 (en) | Flash memory devices having multi-page copyback functionality and related block replacement methods | |
US10061512B2 (en) | Data storage device and data writing method thereof | |
US9754672B2 (en) | Nonvolatile semiconductor memory device which performs improved erase operation | |
KR100875292B1 (ko) | 플래시 메모리 장치 및 그것의 리프레쉬 방법 | |
US9563249B2 (en) | Data storage device and power-interruption detection method | |
US7542354B2 (en) | Reprogrammable nonvolatile memory devices and methods | |
US20090034328A1 (en) | Memory system protected from errors due to read disturbance and reading method thereof | |
TWI478166B (zh) | 記憶體抹除方法及裝置 | |
CN101923900B (zh) | 一种非易失存储器的擦除方法及装置 | |
JP2009134416A (ja) | メモリシステム | |
KR100845530B1 (ko) | 플래시 메모리 장치 및 그것의 동작 방법 | |
CN111627484B (zh) | Nor flash擦除干扰纠正方法及装置 | |
JP2009134848A (ja) | 揮発性メモリ素子の消去方法 | |
JP5378664B2 (ja) | マルチ−ページコピーバック機能を有するフラッシュメモリー装置及びそのブロック置換方法 | |
CN110910938A (zh) | 一种数据纠正方法、装置、存储设备及存储介质 | |
WO2024055832A1 (zh) | 非易失性存储器及其擦除方法、计算机*** | |
CN111758131B (zh) | 用于存储器的程序暂停和恢复的控制方法与控制器 | |
KR102119179B1 (ko) | 반도체 장치 및 그 동작 방법 | |
KR100764748B1 (ko) | 향상된 리프레쉬 기능을 갖는 플래시 메모리 장치 | |
CN110908825B (zh) | 一种数据读取方法、装置、存储设备及存储介质 | |
US20210357152A1 (en) | Semiconductor device | |
JP2005078489A (ja) | マイクロコントローラ装置及びその制御方法 | |
CN110837434A (zh) | 一种修复数据的方法及装置 | |
JP2010134899A (ja) | 電子機器及び電子機器の制御方法 | |
JP4304167B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100827 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110808 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120919 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130507 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130624 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130806 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130827 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130926 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5378664 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |