JP5347270B2 - 半導体装置及びその制御方法 - Google Patents

Description

この発明は、半導体装置及びその制御方法に関する。

例えば、特許文献１には、多ピンＬＳＩチップの出荷時に行われるＤＣテスト（電気的特性試験）を行うＤＣテスト回路が開示されている。特許文献１のＤＣテスト回路は、ＬＳＩチップの複数の出力バッファに同一の期待値信号を同時に入力する手段と、前記複数の出力バッファの各出力信号を基準値と比較する手段と、比較結果から前記出力バッファ中１個でも異常があるとこれを検出し得るひとつの信号を作成する手段と、前記作成された信号を１個の端子からＬＳＩテスタに出力する手段とを具備し、前記ＬＳＩテスタは入力された信号と前記テスト信号を比較してＤＣテストの正常動作を検出するものである。

特許文献１のＤＣテスト回路によれば、複数の出力バッファの各出力信号を基準値と比較して得た比較結果信号を、前記出力バッファ中１個でも異常があるとこれを検出し得るひとつの信号とし、該ひとつの信号をＬＳＩテスタに出力してＤＣテストの正常異常を検出している。これにより、ＬＳＩチップの出力ピンなどのピン数に拘らず、最低１個のモニタピンがあれば、ＬＳＩテスタは、ＤＣテストを行うことができる。

なお、下記の特許文献２及び特許文献３には、半導体回路の動作テストを行うための技術が開示されている。
特開２０００−２５８５０５号公報 特開２００１−１５６８４号公報 特開２００４−８８６４１号公報

ところで、近年は、半導体装置の駆動能力を最適な値に調整するため、複数の異なる駆動能力を選択することができる出力バッファが用いられている。

しかしながら、上記の出力バッファにおいては、選択した駆動能力が最適な値に設定されていることを確認するため、出荷時に、選択した駆動能力毎の確認試験を行わなければならない。

そこで、駆動能力が固定された出力バッファとは異なり、上記の出力バッファにおいては、選択することができる駆動能力が増加するにつれて、駆動能力毎の確認試験に要する時間が増加してしまうことになる。

このため、駆動能力毎の確認試験に要する時間が増加することに伴って、駆動能力の確認試験の費用が増大することが懸念されている。

この発明は、このような状況に鑑み提案されたものであって、駆動能力の確認試験に要する時間を短縮し、駆動能力の確認試験の費用が増大することを抑制することができる半導体装置及びその制御方法を提供することを目的とする。

本半導体装置は、データ入力信号と制御信号とが入力され、前記制御信号に基づいて出力トランジスタの駆動能力が変化し、前記データ入力信号と前記駆動能力が変化した出力トランジスタとに基づいて生成した出力信号を出力する回路部と、前記制御信号と前記データ入力信号とに基づいて、前記駆動能力が変化した出力トランジスタに対応する基準電圧を発生する基準電圧発生部と、前記出力信号の電圧と前記基準電圧とを比較し、比較結果を出力する比較部と、を備えることを特徴とする。

本半導体装置によれば、制御信号とデータ入力信号とに基づいて、基準電圧発生部は、駆動能力が変化した出力トランジスタに対応する基準電圧を発生する。そこで、本半導体装置によれば、出力トランジスタの駆動能力の変化に対応させて、基準電圧発生部は、基準電圧の値を変化させることができる。このため、本半導体装置によれば、駆動能力の変化に対応し、効率的に基準電圧を発生させることができる。

本半導体装置によれば、制御信号に基づいて駆動能力が変化した出力トランジスタとデータ入力信号とに基づき、回路部が、出力信号を生成し、比較部は、出力信号の電圧を上記の基準電圧と比較し、比較結果を出力する。そこで、本半導体装置によれば、比較部が出力する比較結果に基づいて、出力信号の電圧と基準電圧との大小関係を判定することができる。このため、本半導体装置によれば、出力信号の電圧と基準電圧との大小関係に基づいて、駆動能力の設定が適切であるか否かを確認することができる。

本半導体装置によれば、上記のように、駆動能力の変化に対応し、効率的に基準電圧を発生させることに伴って、上記の出力信号の電圧と基準電圧との大小関係を判定する時間を短縮することができる。そこで、本半導体装置によれば、上記の大小関係を判定する時間が短縮することに伴って、駆動能力の確認試験に要する時間を短縮することができるため、該確認試験に要する時間に比例した駆動能力の確認試験の費用を抑制することができる。

本半導体装置の制御方法は、データ入力信号と制御信号とを受け、前記制御信号に基づいて出力トランジスタの駆動能力を変化させ、前記データ入力信号と前記駆動能力が変化した出力トランジスタとに基づいて生成した出力信号を出力し、前記制御信号と前記データ入力信号とに基づいて、前記駆動能力が変化した出力トランジスタに対応する基準電圧を発生し、前記出力信号の電圧と前記基準電圧とを比較して比較結果を出力することを特徴とする。

本半導体装置の制御方法によれば、制御信号とデータ入力信号とに基づいて、駆動能力が変化した出力トランジスタに対応する基準電圧を発生する。そこで、本半導体装置の制御方法によれば、出力トランジスタの駆動能力の変化に対応させて、基準電圧の値を変化させることができる。このため、本半導体装置の制御方法によれば、駆動能力の変化に対応し、効率的に基準電圧を発生させることができる。

本半導体装置の制御方法によれば、制御信号に基づいて駆動能力が変化した出力トランジスタとデータ入力信号とに基づき、出力信号を生成し、出力信号の電圧を上記の基準電圧と比較し、比較結果を出力する。そこで、本半導体装置の制御方法によれば、比較結果に基づいて、出力信号の電圧と基準電圧との大小関係を判定することができる。このため、本半導体装置の制御方法によれば、出力信号の電圧と基準電圧との大小関係に基づいて、駆動能力の設定が適切であるか否かを確認することができる。

本半導体装置の制御方法によれば、上記のように、駆動能力の変化に対応し、効率的に基準電圧を発生させることに伴って、上記の出力信号の電圧と基準電圧との大小関係を判定する時間を短縮することができる。そこで、本半導体装置の制御方法によれば、上記の大小関係を判定する時間が短縮することに伴って、駆動能力の確認試験に要する時間を短縮することができるため、該確認試験に要する時間に比例した駆動能力の確認試験の費用を抑制することができる。

＜実施形態１＞
実施形態１を、図１及び図２を参照しつつ説明する。図１は、実施形態１の半導体装置１の回路ブロック図である。半導体装置１は、出力バッファ１０と、駆動能力試験回路２０とを備えている。

駆動能力試験回路２０は、比較器ＣＯＭＰ１と、試験基準電圧発生回路２１とを備えている。比較器ＣＯＭＰ１の非反転入力端子は、ノードＮ１に接続されている。

ノードＮ１は、外部出力端子Ｐ１に接続されている。ノードＮ１には、比較器ＣＯＭＰ１の非反転入力端子が接続されている。外部出力端子Ｐ１とグランドとの間には、終端抵抗Ｒ１と電圧源３０とが直列接続されている。

図２に図示するように、試験基準電圧発生回路２１は、発生電圧制御信号生成回路２１Ａと、電圧生成回路２１Ｂと、生成電圧選択回路２１Ｃとを備えている。

発生電圧制御信号生成回路２１Ａは、２つのインバータＩＮＶ１、ＩＮＶ２と、４つの論理積ゲート回路ＡＮＤ１〜ＡＮＤ４とを備えている。

第１論理積ゲート回路ＡＮＤ１の第１入力は、試験基準電圧発生回路２１の第１信号入力端子（ＩＮ１）に接続されている。第１論理積ゲート回路ＡＮＤ１の第２入力は、試験基準電圧発生回路２１の第２信号入力端子（ＩＮ２）に接続されている。

第２論理積ゲート回路ＡＮＤ２の第１入力は、インバータＩＮＶ１を介し、第１信号入力端子（ＩＮ１）に接続されている。第２論理積ゲート回路ＡＮＤ１の第２入力は、第２信号入力端子（ＩＮ２）に接続されている。

第３論理積ゲート回路ＡＮＤ３の第１入力は、第１信号入力端子（ＩＮ１）に接続されている。第３論理積ゲート回路ＡＮＤ３の第２入力は、インバータＩＮＶ２を介し、第２信号入力端子（ＩＮ２）に接続されている。

第４論理積ゲート回路ＡＮＤ４の第１入力は、インバータＩＮＶ１を介し、第１信号入力端子（ＩＮ１）に接続されている。第４論理積ゲート回路ＡＮＤ４の第２入力は、インバータＩＮＶ２を介し、第２信号入力端子（ＩＮ２）に接続されている。

電圧生成回路２１Ｂでは、出力バッファ１０の電源電圧ＶＣＣとグランドとの間に、４列の分圧抵抗が並列に接続されている。４列の分圧抵抗は、第１分圧抵抗〜第４分圧抵抗によって構成される。第１分圧抵抗〜第４分圧抵抗では、それぞれ異なる分圧比が設定されている。

図中のＲ１１、Ｒ１２、Ｒ１３は、第１分圧抵抗を示す。図中のＲ２１、Ｒ２２、Ｒ２３は、第２分圧抵抗を示す。図中のＲ３１、Ｒ３２、Ｒ３３は、第３分圧抵抗を示す。図中のＲ４１、Ｒ４２、Ｒ４３は、第４分圧抵抗を示す。

第１分圧抵抗では、抵抗Ｒ１１〜抵抗Ｒ１３が直列接続されている。抵抗Ｒ１１の一端は、スイッチＳＷ１１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ１３の一端は、スイッチＳＷ１２を介し、グランドに接続されている。

第２分圧抵抗では、抵抗Ｒ２１〜抵抗Ｒ２３が直列接続されている。抵抗Ｒ２１の一端は、スイッチＳＷ２１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ２３の一端は、スイッチＳＷ２２を介し、グランドに接続されている。

第３分圧抵抗では、抵抗Ｒ３１〜抵抗Ｒ３３が直列接続されている。抵抗Ｒ３１の一端は、スイッチＳＷ３１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ３３の一端は、スイッチＳＷ３２を介し、グランドに接続されている。

第４分圧抵抗では、抵抗Ｒ４１〜抵抗Ｒ４３が直列接続されている。抵抗Ｒ４１の一端は、スイッチＳＷ４１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ４３の一端は、スイッチＳＷ４２を介し、グランドに接続されている。

生成電圧選択回路２１Ｃは、選択スイッチＳＷ５１、ＳＷ５２と、インバータＩＮＶ３とを備えている。選択スイッチＳＷ５１の一端は、抵抗Ｒ１１と抵抗Ｒ１２との接続点、抵抗Ｒ２１と抵抗Ｒ２２との接続点、抵抗Ｒ３１と抵抗Ｒ３２との接続点、抵抗Ｒ４１と抵抗Ｒ４２との接続点にそれぞれ接続されている。

選択スイッチＳＷ５１の他端は、出力端子（ＯＵＴ１）を通じ、上記の比較器ＣＯＭＰ１の反転入力端子に接続されている。試験基準電圧発生回路２１の第３信号入力端子（ＩＮ３）は、選択スイッチＳＷ５１に接続されている。

選択スイッチＳＷ５２の一端は、抵抗Ｒ１２と抵抗Ｒ１３との接続点、抵抗Ｒ２２と抵抗Ｒ２３との接続点、抵抗Ｒ３２と抵抗Ｒ３３との接続点、抵抗Ｒ４２と抵抗Ｒ４３との接続点にそれぞれ接続されている。

選択スイッチＳＷ５２の他端は、出力端子（ＯＵＴ１）を通じ、上記の比較器ＣＯＭＰ１の反転入力端子に接続されている。

インバータＩＮＶ３は、第３信号入力端子（ＩＮ３）と選択スイッチＳＷ５２との間に接続されている。

次に、本実施形態の半導体装置１のＤＣテストを行う際の動作を説明する。ここでは、ＤＣテストとして、出力バッファ１０の駆動能力を測定する。半導体装置１では、出力バッファ１０に、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１が入力される。出力バッファ１０では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベル（ハイレベル又はローレベル）に応じ、出力トランジスタのサイズを変更する。出力バッファ１０では、出力トランジスタのサイズを大きくすることにより、出力トランジスタの駆動能力を大きくしている。

出力バッファ１０では、出力トランジスタのサイズを大きくすることにより、出力インピーダンスの値が小さくなる。

出力バッファ１０には、データ信号Ａが入力される。データ信号Ａは、ローレベル又はハイレベルの論理レベルを有する信号である。データ信号Ａの論理レベルは、出力バッファ１０と終端抵抗Ｒ１とによって分圧される。データ信号Ａは、本発明の入力信号に相当する。

半導体装置１では、電圧源３０によって、データ信号Ａの論理レベルを分圧した電圧の値を得るための初期値が設定されている。半導体装置１では、ノードＮ１から、電圧ＶＥが出力される。電圧ＶＥの値は、データ信号Ａの論理レベルと終端抵抗Ｒ１及び出力バッファ１０の出力インピーダンスとで求まる分圧値に設定されている。ここでは、初期値が、上記の電源電圧ＶＣＣ×１／２の値に設定されている。電圧ＶＥは、比較器ＣＯＭＰ１の非反転入力端子に印加される。

図２に図示するように、発生電圧制御信号生成回路２１Ａには、上記の第１信号入力端子（ＩＮ１）を通じ、駆動能力切替制御信号ＣＤＲＶ０が入力される。発生電圧制御信号生成回路２１Ａには、上記の第２信号入力端子（ＩＮ２）を通じ、駆動能力切替制御信号ＣＤＲＶ１が入力される。

駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルを変化させることにより、４つの論理積ゲート回路ＡＮＤ１〜ＡＮＤ４の内のいずれか１つの論理積ゲート回路が、ハイレベルのスイッチ閉鎖制御信号を出力する。

例えば、各駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルがローレベルの場合には、第４論理積ゲート回路ＡＮＤ４の論理積結果を示す信号のレベルがハイレベルになる。第４論理積ゲート回路ＡＮＤ４がハイレベルのスイッチ閉鎖信号を出力すると、該スイッチ閉鎖信号により、第１分圧抵抗Ｒ１１〜Ｒ１３の両端に接続された各スイッチＳＷ１１、ＳＷ１２が閉鎖状態に制御される。

図２に図示するように、試験基準電圧発生回路２１には、上記の第３信号入力端子（ＩＮ３）を通じ、データ信号Ａが入力される。データ信号Ａのレベルがハイレベルの場合には、該データ信号Ａにより、選択スイッチＳＷ５１が閉鎖状態に制御される。

試験基準電圧発生回路２１は、選択スイッチＳＷ５１を通じ、出力端子（ＯＵＴ１）から、基準電圧ＶＲを出力する。図１に図示するように、基準電圧ＶＲは、比較器ＣＯＭＰ１の反転入力端子に印加される。基準電圧ＶＲの値は、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）}

なお、インバータＩＮＶ３により、ハイレベルのデータ信号Ａのレベルは反転する。これにより、選択スイッチＳＷ５２は開放状態に制御される。

一方、データ信号Ａのレベルがローレベルの場合には、該データ信号Ａにより、選択スイッチＳＷ５１が開放状態に制御される。

前記ローレベルのデータ信号Ａを反転させたハイレベルの信号により、選択スイッチＳＷ５２は、閉鎖状態に制御される。試験基準電圧発生回路２１は、選択スイッチＳＷ５２を通じ、出力端子（ＯＵＴ１）から、基準電圧ＶＲを出力する。基準電圧ＶＲの値は、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{Ｒ１３／（Ｒ１１＋Ｒ１２＋Ｒ１３）}

本実施形態では、データ信号Ａのレベルの違いに応じ、閉鎖状態に制御する選択スイッチを異ならせている。本実施形態では、閉鎖状態に制御する選択スイッチを異ならせることにより、異なる分圧比を設定することができる。このため、選択スイッチＳＷ５１、ＳＷ５２によって、異なる分圧比を設定すると、基準電圧ＶＲの値を異ならせることができる。

半導体装置１では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせにより、異なる論理積ゲート回路が、ハイレベルのスイッチ閉鎖制御信号をそれぞれ出力する。

例えば、駆動能力切替制御信号ＣＤＲＶ０のレベルがハイレベルであり、駆動能力切替制御信号ＣＤＲＶ１のレベルがローレベルの場合には、第３論理積ゲート回路ＡＮＤ３が、ハイレベルのスイッチ閉鎖制御信号を出力する。ハイレベルのスイッチ閉鎖信号により、第２分圧抵抗Ｒ２１〜Ｒ２３の両端に接続された各スイッチＳＷ２１、ＳＷ２２が閉鎖状態に制御される。

このとき、データ信号Ａのレベルがハイレベルの場合には、上述した各駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルがローレベルの場合と同様に、選択スイッチＳＷ５１を通じ、出力端子（ＯＵＴ１）から、基準電圧ＶＲが出力される。基準電圧ＶＲの値は、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{（Ｒ２２＋Ｒ２３）／（Ｒ２１＋Ｒ２２＋Ｒ２３）}

データ信号Ａのレベルがローレベルの場合には、上述した各駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルがローレベルの場合と同様に、選択スイッチＳＷ５２を通じ、出力端子（ＯＵＴ１）から、基準電圧ＶＲが出力される。基準電圧ＶＲの値は、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{Ｒ２３／（Ｒ２１＋Ｒ２２＋Ｒ２３）}

例えば、駆動能力切替制御信号ＣＤＲＶ０のレベルがローレベルであり、駆動能力切替制御信号ＣＤＲＶ１のレベルがハイレベルの場合には、第２論理積ゲート回路ＡＮＤ２が、ハイレベルのスイッチ閉鎖制御信号を出力する。ハイレベルのスイッチ閉鎖信号により、第３分圧抵抗Ｒ３１〜Ｒ３３の両端に接続された各スイッチＳＷ３１、ＳＷ３２が閉鎖状態に制御される。

データ信号Ａのレベルがハイレベルの場合には、基準電圧ＶＲの値が、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{（Ｒ３２＋Ｒ３３）／（Ｒ３１＋Ｒ３２＋Ｒ３３）}

データ信号Ａのレベルがローレベルの場合には、基準電圧ＶＲの値が、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{Ｒ３３／（Ｒ３１＋Ｒ３２＋Ｒ３３）}

例えば、各駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルがハイレベルの場合には、第１論理積ゲート回路ＡＮＤ１が、ハイレベルのスイッチ閉鎖制御信号を出力する。ハイレベルのスイッチ閉鎖信号により、第４分圧抵抗Ｒ４１〜Ｒ４３の両端に接続された各スイッチＳＷ４１、ＳＷ４２が閉鎖状態に制御される。

データ信号Ａのレベルがハイレベルの場合には、基準電圧ＶＲの値が、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{（Ｒ４２＋Ｒ４３）／（Ｒ４１＋Ｒ４２＋Ｒ４３）}

データ信号Ａのレベルがローレベルの場合には、基準電圧ＶＲの値が、下記の計算式によって求められる値に設定される。
ＶＲ＝ＶＣＣ×{Ｒ４３／（Ｒ４１＋Ｒ４２＋Ｒ４３）}

本実施形態では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせにより、出力バッファ１０の駆動能力を切り替えると、第１分圧抵抗〜第４分圧抵抗の内のいずれか１つの分圧抵抗の両端に接続されたスイッチを閉鎖状態に制御することができる。

本実施形態では、第１分圧抵抗〜第４分圧抵抗の各分圧値がそれぞれ異なるため、各分圧抵抗によって発生した分圧電圧の値に応じ、基準電圧ＶＲの値を異ならせることができる。

図１から理解できるように、比較器ＣＯＭＰ１は、上記の電圧ＶＥと基準電圧ＶＲとの比較結果を示す比較結果信号ＴＸを出力する。本実施形態では、データ信号Ａがハイレベルの場合には、比較結果信号ＴＸのレベルがハイレベルになることを確認することにより、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定している。

本実施形態では、データ信号Ａのレベルがローレベルの場合には、比較結果信号ＴＸのレベルがローレベルになることを確認することにより、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定している。

第１分圧抵抗Ｒ１１〜Ｒ１３と該第１分圧抵抗に接続された浮遊容量によって、時定数が定められる。時定数が大きくなると、基準電圧ＶＲの値は、目標電圧値に向けて緩やかに立ち上がったり、目標電圧値に向けて緩やかに立ち下がる。このため、時定数が大きくなると、試験サイクル時間内に、比較器ＣＯＭＰ１の反転入力端子に、目標電圧値に設定された基準電圧ＶＲを印加することができなくなるおそれがある。なお、試験サイクル時間とは、出力バッファ１０の駆動能力の測定に要する時間を、駆動能力の測定パターン数で除算した時間である。ここでは、試験サイクル時間を、１μｓｅｃ以下に設定することができる。従来のＤＣテストでは、外部出力端子Ｐ１にＬＳＩテスタを接続することにより、出力バッファ１０の駆動能力を測定していた。従来のＤＣテストでは、試験サイクル時間として、１〜１０ｍｓ程度の時間を要していた。

本実施形態では、試験サイクル時間内に、比較器ＣＯＭＰ１の反転入力端子に、目標電圧値に設定された基準電圧ＶＲを印加するため、各抵抗Ｒ１１〜Ｒ１３の抵抗値を小さくしている。

本実施形態では、各抵抗Ｒ１１〜Ｒ１３の抵抗値を小さくすることにより、該抵抗値と上記の浮遊容量によって定める時定数を小さくしている。これにより、図３に図示するように、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１及びデータ信号Ａを確定させてから所定の試験サイクル時間が終了するまでの間に、基準電圧ＶＲの値を目標電圧値に到達させることができる。図中の比較判定時間は、比較器ＣＯＭＰ１が比較結果信号ＴＸを出力するまでの時間を示す。

本実施形態では、基準電圧ＶＲの値を目標電圧値に到達させるまでの時間を短縮することに伴って、試験サイクル時間を短縮することができる。試験サイクル時間を短縮すると、出力バッファ１０の駆動能力の測定に要する時間を短縮することができる。

本実施形態では、各抵抗Ｒ１１〜Ｒ１３と同様に、各抵抗Ｒ２１〜Ｒ２３、各抵抗Ｒ３１〜Ｒ３３、各抵抗Ｒ４１〜Ｒ４３のそれぞれ抵抗値を小さくすることにより、第２分圧抵抗Ｒ２１〜Ｒ２３と浮遊容量とによって定められる時定数、第３分圧抵抗Ｒ３１〜Ｒ３３と浮遊容量とによって定められる時定数、第４分圧抵抗Ｒ４１〜Ｒ４３と浮遊容量とによって定められる時定数をそれぞれ小さくしている。

本実施形態では、出力バッファ１０は、回路部に相当する。本実施形態では、電圧値が異なる基準電圧ＶＲを出力する試験基準電圧発生回路２１は、基準電圧発生部に相当する。

本実施形態では、ノードＮ１にデータ信号Ａの論理レベルの分圧値を出力することが、出力ステップに相当する。本実施形態では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせ及びデータ信号Ａのレベルの違いに応じ、電圧値が異なる基準電圧ＶＲを出力することが、基準電圧発生ステップに相当する。

本実施形態では、ノードＮ１から出力される電圧ＶＥと基準電圧ＶＲとの比較結果信号ＴＸを出力する比較器ＣＯＭＰ１は、比較部に相当する。

本実施形態では、ノードＮ１から出力される電圧ＶＥと基準電圧ＶＲとの比較結果信号ＴＸを出力することが、比較ステップに相当する。

本実施形態では、第１分圧抵抗を構成する抵抗Ｒ１１の一端と電源電圧ＶＣＣとの間に接続されたスイッチＳＷ１１、第１分圧抵抗を構成する抵抗Ｒ１３の一端とグランドとの間に接続されたスイッチＳＷ１２は、それぞれスイッチング部に相当する。

第２分圧抵抗を構成する抵抗Ｒ２１の一端と電源電圧ＶＣＣとの間に接続されたスイッチＳＷ２１、第２分圧抵抗を構成する抵抗Ｒ２３の一端とグランドとの間に接続されたスイッチＳＷ２２は、それぞれスイッチング部に相当する。

第３分圧抵抗を構成する抵抗Ｒ３１の一端と電源電圧ＶＣＣとの間に接続されたスイッチＳＷ３１、第３分圧抵抗を構成する抵抗Ｒ３３の一端とグランドとの間に接続されたスイッチＳＷ３２は、それぞれスイッチング部に相当する。

第４分圧抵抗を構成する抵抗Ｒ４１の一端と電源電圧ＶＣＣとの間に接続されたスイッチＳＷ４１、第４分圧抵抗を構成する抵抗Ｒ４３の一端とグランドとの間に接続されたスイッチＳＷ４２は、それぞれスイッチング部に相当する。

本実施形態では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせにより、発生電圧制御信号生成回路２１Ａは、第１分圧抵抗〜第４分圧抵抗の内のいずれかの分圧抵抗の両端に接続されたスイッチに対し、スイッチ閉鎖制御信号を出力する。スイッチ閉鎖制御信号を出力する発生電圧制御信号生成回路２１Ａは、閉鎖信号生成部に相当する。

本実施形態では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせにより、第１分圧抵抗〜第４分圧抵抗の内のいずれかの分圧抵抗の両端に接続されたスイッチに対し、スイッチ閉鎖制御信号を出力することは、閉鎖信号生成ステップに相当する。

本実施形態では、データ信号Ａのレベルの違いに応じ、選択スイッチＳＷ５１又は選択スイッチＳＷ５２のいずれかを閉鎖状態に制御し、生成電圧選択回路２１Ｃが、２つの分圧電圧の内から基準電圧ＶＲを選択する。基準電圧ＶＲを選択する生成電圧選択回２１Ｃは、電圧選択部に相当する。

本実施形態では、データ信号Ａのレベルの違いに応じ、選択スイッチＳＷ５１又は選択スイッチＳＷ５２のいずれかを閉鎖状態に制御し、２つの分圧電圧の内から基準電圧ＶＲを選択することは、電圧選択ステップに相当する。

本実施形態では、分圧比が異なる第１分圧抵抗ないし第４分圧抵抗によって、電圧値が異なる分圧電圧をそれぞれ発生させることは、電圧発生ステップに相当する。

＜実施形態１の効果＞
本実施形態の半導体装置１及びその制御方法によれば、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１及びデータ信号Ａに基づいて、試験基準電圧発生回路２１は、電圧値が異なる基準電圧ＶＲを発生する。
そこで、本実施形態の半導体装置１及びその制御方法によれば、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１によって変化する出力バッファ１０の駆動能力に対応させて、試験基準電圧発生回路２１が、基準電圧ＶＲの値を変化させることができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力の変化に対応し、効率的に基準電圧ＶＲを発生させることができる。

本実施形態の半導体装置１及びその制御方法によれば、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１によって変化した出力バッファ１０の出力インピーダンスに基づき、出力バッファ１０が、データ信号Ａのレベルに応じて変化する電圧をノードＮ１に出力する。比較器ＣＯＭＰ１は、ノードＮ１から出力される電圧ＶＥを基準電圧ＶＲと比較し、比較結果信号ＴＸを出力する。
そこで、本実施形態の半導体装置１及びその制御方法によれば、比較結果信号ＴＸに基づいて、電圧ＶＥのレベルと基準電圧ＶＲのレベルとの大小関係を判定することができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、電圧ＶＥのレベルと基準電圧ＶＲのレベルとの大小関係に基づいて、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定することができる。

本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力の変化に対応し、効率的に基準電圧ＶＲを発生させることに伴って、電圧ＶＥのレベルと基準電圧ＶＲのレベルとの大小関係を判定する時間を短縮することができる。
そこで、本実施形態の半導体装置１及びその制御方法によれば、上記の大小関係を判定する時間を短縮することに伴って、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定するために要する時間を短縮することができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定するために要する時間に比例したＤＣテストの費用を抑制することができる。

本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の出力インピーダンスと終端抵抗Ｒ１によって、データ信号Ａの論理レベルを分圧したレベルに比例して、ノードＮ１から出力される電圧ＶＥのレベルを変化させることができる。
そこで、本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力を切り替えることにより、出力バッファ１０の出力インピーダンスが変化すると、データ信号Ａの論理レベルを分圧する分圧比を変化させることができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、上記の分圧比が変化することに伴って、電圧ＶＥのレベルを変化させることができる。
したがって、本実施形態の半導体装置１及びその制御方法によれば、分圧比に影響を与える出力バッファ１０の駆動能力の変化を、電圧ＶＥのレベルの変化に変換することができる。

本実施形態の半導体装置１及びその制御方法によれば、比較器ＣＯＭＰ１の非反転入力端子には、出力バッファ１０の駆動能力の違いに応じて変化する電圧ＶＥが印加される。比較器ＣＯＭＰ１の反転入力端子には、出力バッファ１０の駆動能力に対応させて電圧値が変化する基準電圧ＶＲが印加される。
そこで、本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力を切り替えると、電圧ＶＥの電圧値及び基準電圧ＶＲの電圧がそれぞれ変化するため、比較器ＣＯＭＰ１の比較結果を変化させることができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、比較器ＣＯＭＰ１の比較結果信号ＴＸに基づいて、出力バッファ１０の駆動能力が所定に駆動能力に切り替えられているか否かを判定することができる。

本実施形態の半導体装置１によれば、外部出力端子Ｐ１を介し、出力バッファ１０の出力と終端抵抗Ｒ１の一端とが直列接続されている。終端抵抗Ｒ１の他端は、電圧源３０を介し、グランドに接続されている。
本実施形態の半導体装置１によれば、出力バッファ１０の出力に直列接続された終端抵抗Ｒ１を用いることにより、出力バッファ１０の出力インピーダンス及び終端抵抗Ｒ１によって定まる分圧比に応じ、出力バッファ１０に入力されるデータ信号Ａのレベルを分圧することができる。

本実施形態の半導体装置１及びその制御方法によれば、駆動能力切替信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせにより、電圧生成回路２１Ｂが、電圧値が異なる分圧電圧を発生させている。
そこで、本実施形態の半導体装置１及びその制御方法によれば、駆動能力切替信号ＣＤＲＶ０、ＣＤＲＶ１によって、出力バッファ１０の駆動能力を切り替えると、駆動能力の切り替えに連動させて、自動的に分圧電圧の電圧値を変化させることができる。
このため、半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力を切り替えた場合であっても、効率的に分圧電圧の電圧値を変化させることができる。

本実施形態の半導体装置１及びその制御方法によれば、データ信号Ａのレベルの違い（ハイレベル又はローレベル）に応じ、生成電圧選択回路２１Ｃが、上記の電圧値が異なる分圧電圧の内から、基準電圧ＶＲとなる分圧電圧を選択する。
そこで、本実施形態の半導体装置１及びその制御方法によれば、データ信号Ａのレベルの違いに応じ、電圧値が異なる分圧電圧を選択することができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、データ信号Ａのレベルの違いに連動させて、基準電圧ＶＲとして、適切な分圧電圧を選択することができる。

本実施形態の半導体装置１及びその制御方法によれば、駆動能力切替信号ＣＤＲＶ０、ＣＤＲＶ１に応じ、発生電圧制御信号生成回路２１Ａによって出力されるハイレベルのスイッチ閉鎖信号により、分圧比が異なる第１分圧抵抗〜第４分圧抵抗の内のいずれかと電源電圧ＶＣＣとの間に接続されたスイッチを閉鎖状態に制御する。加えて、上記のハイレベルのスイッチ閉鎖信号により、上記のいずれかの分圧抵抗とグランドとの間に接続されたスイッチを閉鎖状態に制御する。
そこで、本実施形態の半導体装置１及びその制御方法によれば、上記のスイッチを閉鎖状態に制御すると、閉鎖状態のスイッチに接続された分圧抵抗の分圧比に基づいて、電源電圧ＶＣＣを分圧した分圧電圧を発生させることができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、上記のスイッチ閉鎖信号に応じ、閉鎖状態に制御するスイッチを異ならせると、閉鎖状態のスイッチに接続された分圧抵抗の分圧比に基づいて、電圧値が異なる分圧電圧を発生させることができる。

本実施形態の半導体装置１及びその制御方法によれば、基準電圧ＶＲの値を目標電圧値に到達させるまでの時間が、試験サイクル時間よりも短くなるように、それぞれの分圧抵抗と該分圧抵抗に接続された浮遊容量とによって定められる時定数を設定している。
そこで、本実施形態の半導体装置１及びその制御方法によれば、時定数を適宜に設定することにより、試験サイクル時間に対応させて、基準電圧ＶＲの値を目標電圧値に到達させるまでの時間を調整することができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、出力バッファ１０の駆動能力の測定に要する時間（目標測定時間）を短縮するために試験サイクル時間を短縮した場合であっても、時定数の設定を変更することにより、基準電圧ＶＲの値を目標電圧値に到達させるまでの時間を適切に調整することができる。

＜実施形態２＞
実施形態２を、図４及び図５を参照しつつ説明する。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。図４は、実施形態２の半導体装置１Ａの回路ブロックである。半導体装置１Ａは、出力バッファ１０と、駆動能力試験回路２０Ａとを備えている。

駆動能力試験回路２０Ａは、比較器ＣＯＭＰ２と、比較器ＣＯＭＰ３と、試験基準電圧発生回路２２とを備えている。

ノードＮ１には、比較器ＣＯＭＰ２の非反転入力端子及び比較器ＣＯＭＰ３の非反転入力端子が共通に接続されている。

図５に図示するように、試験基準電圧発生回路２２は、実施形態１の試験基準電圧発生回路２１とは異なり、電圧生成回路２１Ｄと、生成電圧選択回路２１Ｅとを備えている。

電圧生成回路２１Ｄは、第５分圧抵抗〜第８分圧抵抗を備えている。第５分圧抵抗〜第８分圧抵抗では、それぞれ異なる分圧比が設定されている。

図中のＲ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ５５は、第５分圧抵抗を示す。図中のＲ６１、Ｒ６２、Ｒ６３、Ｒ６４、Ｒ６５は、第６分圧抵抗を示す。図中のＲ７１、Ｒ７２、Ｒ７３、Ｒ７４、Ｒ７５は、第７分圧抵抗を示す。図中のＲ８１、Ｒ８２、Ｒ８３、Ｒ８４、Ｒ８５は、第８分圧抵抗を示す。

第５分圧抵抗では、抵抗Ｒ５１〜抵抗Ｒ５５が直列接続されている。抵抗Ｒ５１の一端は、スイッチＳＷ１１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ５５の一端は、スイッチＳＷ１２を介し、グランドに接続されている。

第６分圧抵抗では、抵抗Ｒ６１〜抵抗Ｒ６５が直列接続されている。抵抗Ｒ６１の一端は、スイッチＳＷ２１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ６５の一端は、スイッチＳＷ２２を介し、グランドに接続されている。

第７分圧抵抗では、抵抗Ｒ７１〜抵抗Ｒ７５が直列接続されている。抵抗Ｒ７１の一端は、スイッチＳＷ３１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ７５の一端は、スイッチＳＷ３２を介し、グランドに接続されている。

第８分圧抵抗では、抵抗Ｒ８１〜抵抗Ｒ８５が直列接続されている。抵抗Ｒ８１の一端は、スイッチＳＷ４１を介し、電源電圧ＶＣＣに接続されている。抵抗Ｒ８５の一端は、スイッチＳＷ４２を介し、グランドに接続されている。

生成電圧選択回路２１Ｅは、選択スイッチＳＷ５５〜ＳＷ５８と、インバータＩＮＶ３とを備えている。選択スイッチＳＷ５５の一端は、抵抗Ｒ５１と抵抗Ｒ５２との接続点、抵抗Ｒ６１と抵抗Ｒ６２との接続点、抵抗Ｒ７１と抵抗Ｒ７２との接続点、抵抗Ｒ８１と抵抗Ｒ８２との接続点にそれぞれ接続されている。

選択スイッチＳＷ５５の他端は、出力端子（ＯＵＴ２）を通じ、上記の比較器ＣＯＭＰ２の反転入力端子に接続されている。試験基準電圧発生回路２２の第３信号入力端子（ＩＮ３）は、選択スイッチＳＷ５５に接続されている。

選択スイッチＳＷ５６の一端は、抵抗Ｒ５２と抵抗Ｒ５３との接続点、抵抗Ｒ６２と抵抗Ｒ６３との接続点、抵抗Ｒ７２と抵抗Ｒ７３との接続点、抵抗Ｒ８２と抵抗Ｒ８３との接続点にそれぞれ接続されている。

選択スイッチＳＷ５６の他端は、出力端子（ＯＵＴ３）を通じ、上記の比較器ＣＯＭＰ３の反転入力端子に接続されている。試験基準電圧発生回路２２の第３信号入力端子（ＩＮ３）は、選択スイッチＳＷ５６に接続されている。

選択スイッチＳＷ５７の一端は、抵抗Ｒ５３と抵抗Ｒ５４との接続点、抵抗Ｒ６３と抵抗Ｒ６４との接続点、抵抗Ｒ７３と抵抗Ｒ７４との接続点、抵抗Ｒ８３と抵抗Ｒ８４との接続点にそれぞれ接続されている。

選択スイッチＳＷ５７の他端は、出力端子（ＯＵＴ２）を通じ、上記の比較器ＣＯＭＰ２の反転入力端子に接続されている。

選択スイッチＳＷ５８の一端は、抵抗Ｒ５４と抵抗Ｒ５５との接続点、抵抗Ｒ６４と抵抗Ｒ６５との接続点、抵抗Ｒ７４と抵抗Ｒ７５との接続点、抵抗Ｒ８４と抵抗Ｒ８５との接続点にそれぞれ接続されている。

選択スイッチＳＷ５８の他端は、出力端子（ＯＵＴ３）を通じ、上記の比較器ＣＯＭＰ３の反転入力端子に接続されている。

インバータＩＮＶ３は、第３信号入力端子（ＩＮ３）と選択スイッチＳＷ５７との間及び第３信号入力端子（ＩＮ３）と選択スイッチ５８との間にそれぞれ接続されている。

次に、本実施形態の半導体装置１ＡのＤＣテストを行う際の動作を説明する。各駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルがローレベルの場合には、実施形態１と同様に、各スイッチＳＷ１１、ＳＷ１２が閉鎖状態に制御される。

データ信号Ａのレベルがハイレベルの場合には、該データ信号Ａにより、選択スイッチＳＷ５５及び選択スイッチＳＷ５６が閉鎖状態に制御される。

選択スイッチＳＷ５５が閉鎖状態になると、試験基準電圧発生回路２２は、選択スイッチＳＷ５５を通じ、出力端子（ＯＵＴ２）から、上限基準電圧ＶＲ０を出力する。図４に図示するように、上限基準電圧ＶＲ０は、比較器ＣＯＭＰ２の反転入力端子に印加される。上限基準電圧ＶＲ０の値は、下記の計算式によって求められる値に設定される。上限基準電圧ＶＲ０の値は、電圧ＶＥの許容上限値に設定される。
ＶＲ０＝ＶＣＣ×分圧比＝ＶＣＣ×{（Ｒ５２＋Ｒ５３＋Ｒ５４＋Ｒ５５）／（Ｒ５１＋Ｒ５２＋Ｒ５３＋Ｒ５４＋Ｒ５５）}

選択スイッチＳＷ５６が閉鎖状態になると、試験基準電圧発生回路２２は、選択スイッチＳＷ５６を通じ、出力端子（ＯＵＴ３）から、下限基準電圧ＶＲ１を出力する。図４に図示するように、下限基準電圧ＶＲ１は、比較器ＣＯＭＰ３の反転入力端子に印加される。下限基準電圧ＶＲ１の値は、下記の計算式によって求められる値に設定される。下限基準電圧ＶＲ１の値は、電圧ＶＥの許容下限値に設定される。
ＶＲ１＝ＶＣＣ×分圧比＝ＶＣＣ×{（Ｒ５３＋Ｒ５４＋Ｒ５５）／（Ｒ５１＋Ｒ５２＋Ｒ５３＋Ｒ５４＋Ｒ５５）}

上記の計算式から理解できるように、下限基準電圧ＶＲ１を発生させる際の分圧比よりも、上限基準電圧ＶＲ０を発生させる際の分圧比の方が大きい。このため、下限基準電圧ＶＲ１の値よりも、上限基準電圧ＶＲ０の値が大きくなる。

比較器ＣＯＭＰ２は、電圧ＶＥと上限基準電圧ＶＲ０との比較結果を示す比較結果信号ＴＸ０を出力する。ここでは、比較結果信号ＴＸ０のレベルに基づいて、電圧ＶＥの値が上限基準電圧ＶＲ０の値を下回るか否かを判定している。

比較器ＣＯＭＰ３は、電圧ＶＥと下限基準電圧ＶＲ１との比較結果を示す比較結果信号ＴＸ１を出力する。ここでは、比較結果信号ＴＸ１のレベルに基いて、電圧ＶＥの値が下限基準電圧ＶＲ１の値を上回るか否かを判定している。

一方、データ信号Ａのレベルがローレベルの場合には、インバータＩＮＶ３により、データ信号Ａのレベルが反転する。これにより、選択スイッチＳＷ５７及び選択スイッチＳＷ５８が閉鎖状態に制御される。

選択スイッチＳＷ５７が閉鎖状態になると、試験基準電圧発生回路２２は、選択スイッチＳＷ５７を通じ、出力端子（ＯＵＴ２）から、上限基準電圧ＶＲ０を出力する。ここでは、上限基準電圧ＶＲ０の値は、下記の計算式によって求められる値に設定される。
ＶＲ０＝ＶＣＣ×分圧比＝ＶＣＣ×{（Ｒ５４＋Ｒ５５）／（Ｒ５１＋Ｒ５２＋Ｒ５３＋Ｒ５４＋Ｒ５５）}

選択スイッチＳＷ５８が閉鎖状態になると、試験基準電圧発生回路２２は、選択スイッチＳＷ５８を通じ、出力端子（ＯＵＴ３）から、下限基準電圧ＶＲ１を出力する。下限基準電圧ＶＲ１の値は、下記の計算式によって求められる値に設定される。
ＶＲ１＝ＶＣＣ×分圧比＝ＶＣＣ×{Ｒ５５／（Ｒ５１＋Ｒ５２＋Ｒ５３＋Ｒ５４＋Ｒ５５）}

試験基準電圧発生回路２２では、上述したように、データ信号Ａのレベルがハイレベルのときは、上限基準電圧ＶＲ０を出力するために、第５分圧抵抗の分圧比が、Ｒ５２＋Ｒ５３＋Ｒ５４＋Ｒ５５に設定される。

これに対し、試験基準電圧発生回路２２では、データ信号Ａのレベルがローレベルのときは、上限基準電圧ＶＲ０を出力するために、第５分圧抵抗の分圧比が、Ｒ５４＋Ｒ５５に設定される。

そこで、試験基準電圧発生回路２２では、上限基準電圧ＶＲ０を出力するために、データ信号Ａのレベルがローレベルのときの第５分圧抵抗の分圧比よりも、データ信号Ａのレベルがハイレベルのときの第５分圧抵抗の分圧比の方が大きく設定される。このため、第５分圧抵抗の分圧比に比例して、データ信号Ａのレベルがローレベルのときの上限基準電圧ＶＲ０の値よりも、データ信号Ａのレベルがハイレベルのときの上限基準電圧ＶＲ０の値の方が大きくなる。

試験基準電圧発生回路２２では、上述したように、データ信号Ａのレベルがハイレベルのときは、下限基準電圧ＶＲ１を出力するために、第５分圧抵抗の分圧比が、Ｒ５３＋Ｒ５４＋Ｒ５５に設定される。

これに対し、試験基準電圧発生回路２２では、データ信号Ａのレベルがローレベルのときは、下限基準電圧ＶＲ１を出力するため、第５分圧抵抗の分圧比が、Ｒ５５に設定されている。

そこで、試験基準電圧発生回路２２では、下限基準電圧ＶＲ１を出力するために、データ信号Ａのレベルがローレベルのときの第５分圧抵抗の分圧比よりも、データ信号Ａのレベルがハイレベルのときの第５分圧抵抗の分圧比が大きく設定される。このため、第５分圧抵抗の分圧比に比例して、データ信号Ａのレベルがローレベルのときの下限基準電圧ＶＲ１の値よりも、データ信号Ａのレベルがハイレベルのときの下限基準電圧ＶＲ１の値の方が大きくなる。

試験基準電圧発生回路２２では、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルの組み合わせによって、実施形態１と同様に、第５分圧抵抗〜第８分圧抵抗の内のいずれか１つの分圧抵抗を選択する。

試験基準電圧発生回路２２では、データ信号Ａのレベルの違いに応じ、選択スイッチＳＷ５５、ＳＷ５６又は選択スイッチＳＷ５７、ＳＷ５８のいずれか一方の組み合わせを閉鎖状態に制御する。

試験基準電圧発生回路２２では、選択された分圧抵抗と上記の閉鎖状態に制御される選択スイッチとを組み合わせることにより、上限基準電圧ＶＲ０及び下限基準電圧ＶＲ１をそれぞれ出力する。

本実施形態では、電圧ＶＥと上限基準電圧ＶＲ０とを比較する比較器ＣＯＭＰ２は、第１比較部に相当する。本実施形態では、電圧ＶＥと下限基準電圧ＶＲ１とを比較する比較器ＣＯＭＰ３は、第２比較部に相当する。

本実施形態では、データ信号Ａのレベルがハイレベルのときに、選択スイッチＳＷ５５により、上限基準電圧ＶＲ０として、第５分圧抵抗〜第８分圧抵抗内のいずれか１つの分圧抵抗によって発生する分圧電圧を選択する。

また、本実施形態では、データ信号Ａのレベルがローレベルのときに、選択スイッチＳＷ５７により、上限基準電圧ＶＲ０として、第５分圧抵抗〜第８分圧抵抗の内のいずれか１つの分圧抵抗によって発生する分圧電圧を選択する。

上限基準電圧ＶＲ０となる分圧電圧を選択する各選択スイッチＳＷ５５、ＳＷ５７は、それぞれ上限基準電圧選択部に相当する。

本実施形態では、データ信号Ａのレベルがハイレベルのときに、選択スイッチＳＷ５６により、下限基準電圧ＶＲ１として、第５分圧抵抗〜第８分圧抵抗内のいずれか１つの分圧抵抗によって発生する分圧電圧を選択する。

また、本実施形態では、データ信号Ａのレベルがローレベルのときに、選択スイッチＳＷ５８により、下限基準電圧ＶＲ１として、第５分圧抵抗〜第８分圧抵抗の内のいずれか１つの分圧抵抗によって発生する分圧電圧を選択する。

下限基準電圧ＶＲ１となる分圧電圧を選択する各選択スイッチＳＷ５６、ＳＷ５８は、それぞれ下限基準電圧選択部に相当する。

＜実施形態２の効果＞
本実施形態の半導体装置１Ａによれば、比較器ＣＯＭＰ２によって、電圧ＶＥの値を上限基準電圧ＶＲ０の値と比較する。
そこで、本実施形態の半導体装置１Ａによれば、比較器ＣＯＭＰ２の比較結果に基づいて、電圧ＶＥの値が上限基準電圧ＶＲ０の値を下回るか否かを判定することができる。

本実施形態の半導体装置１Ａによれば、比較器ＣＯＭＰ３によって、電圧ＶＥの値を下限基準電圧ＶＲ１の値と比較する。
そこで、本実施形態の半導体装置１Ａによれば、比較器ＣＯＭＰ３の比較結果に基づいて、電圧ＶＥの値が下限基準電圧ＶＲ１の値を上回るか否かを判定することができる。

本実施形態の半導体装置１Ａによれば、上記のように、比較器ＣＯＭＰ２によって、電圧ＶＥの値を上限基準電圧ＶＲ０の値と比較すると共に、比較器ＣＯＭＰ３によって、電圧ＶＥの値を下限基準電圧ＶＲ１の値と比較する。これにより、本実施形態の半導体装置１Ａでは、比較器ＣＯＭＰ２の比較結果及び比較器ＣＯＭＰ３の比較結果に基づいて、電圧ＶＥの値が、上限基準電圧ＶＲ０の値と下限基準電圧ＶＲ１の値との間に位置する許容範囲値にあるか否かを確認することができる。

本実施形態の半導体装置１Ａによれば、ハイレベルのデータ信号Ａに応じ、閉鎖状態の選択スイッチＳＷ５５を通じ、上限基準電圧ＶＲ０として、第５分圧抵抗〜第８分圧抵抗の内のいずれかの分圧抵抗の分圧比に基づいて発生する分圧電圧を出力する。また、ローレベルのデータ信号Ａに応じ、閉鎖状態の選択スイッチＳＷ５７を通じ、上限基準電圧ＶＲ０として、第５分圧抵抗〜第８分圧抵抗の内のいずれかの分圧抵抗の分圧比に基づいて発生する分圧電圧を出力する。

本実施形態の半導体装置１Ａによれば、ハイレベルのデータ信号Ａに応じ、閉鎖状態の選択スイッチＳＷ５６を通じ、下限基準電圧ＶＲ１として、選択スイッチＳＷ５５を閉鎖状態にして上限基準電圧ＶＲ０を発生させるときに上記のいずれかの分圧抵抗において設定された分圧比よりも値が小さい分圧比に基づいて発生する分圧電圧を出力する。また、ローレベルのデータ信号Ａに応じ、閉鎖状態の選択スイッチＳＷ５８を通じ、下限基準電圧ＶＲ１として、選択スイッチＳＷ５７を閉鎖状態にして上限基準電圧ＶＲ０を発生させるときに上記のいずれかの分圧抵抗において設定された分圧比よりも値が小さい分圧比に基づいて発生する分圧電圧を出力する。

本実施形態の半導体装置１Ａによれば、選択スイッチＳＷ５６又は選択スイッチＳＷ５８を通じ、下限基準電圧ＶＲ１として、上限基準電圧ＶＲ０を発生させる分圧比よりも小さい分圧比に基づいて発生させた分圧電圧を出力している。
そこで、本実施形態の半導体装置１Ａによれば、下限基準電圧ＶＲ１として、上限基準電圧ＶＲ０を発生させる分圧比よりも小さい分圧比に基づいて発生させた分圧電圧を出力するため、上限基準電圧ＶＲ０の値よりも下限基準電圧ＶＲ１の値を低い値に設定することができる。

＜実施形態３＞
実施形態３を、図６を参照しつつ説明する。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付し、その説明を省略する。図６は、実施形態３の半導体装置１Ｂの回路ブロック図である。半導体装置１Ｂは、データ入出力回路４０と、上記の試験基準電圧発生回路２１とを備えている。

本実施形態の半導体装置１Ｂは、複数のデータ入出力回路４０を備えている。ここでは、一例として、図６に、３つのデータ入出力回路４０Ａ〜４０Ｃを備えた半導体装置１Ｂを示す。データ入出力回路４０Ａ〜４０Ｃは、実施形態１と同様の出力バッファ１０と、上記の比較器ＣＯＭＰ１とを備えている。

各データ入出力回路４０Ａ〜４０Ｃが備える比較器ＣＯＭＰ１の反転入力端子は、試験基準電圧発生回路２１の出力端子（ＯＵＴ１）に接続されている。図中の符号Ｐ２〜Ｐ４は、外部出力端子である。

第１論理和ゲート回路ＯＲ１の第１入力は、データ入出力回路４０Ａが備える比較器ＣＯＭＰ１の出力に接続されている。第１論理和ゲート回路ＯＲ１の第２入力は、データ入出力回路４０Ｂが備える比較器ＣＯＭＰ１（図示せず。）の出力に接続されている。

第２論理和ゲート回路ＯＲ２の第１入力は、第１論理和ゲート回路ＯＲ１の出力に接続されている。第２論理和ゲート回路ＯＲ２の第２入力は、データ入出力回路４０Ｃが備える比較器ＣＯＭＰ１（図示せず。）の出力に接続されている。

次に、本実施形態の半導体装置１ＢのＤＣテストを行う際の動作を説明する。半導体装置１Ｂでは、各データ入出力回路４０Ａ〜４０Ｃの比較器ＣＯＭＰ１に、駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１が共通に入力される。

各データ入出力回路４０Ａ〜４０Ｃの出力バッファ１０には、データ信号Ａ[１]〜Ａ[３]がそれぞれ入力される。ここでは、各データ信号Ａ[１]〜Ａ[３]のレベルは、ローレベルのいずれか一方に統一される。

試験基準電圧発生回路２１には、第３信号入力端子（ＩＮ３）を通じ、データ信号Ａ[１]〜Ａ[３]の内のいずれかのデータ信号が入力される。ここでは、試験基準電圧発生回路２１にデータ信号Ａ[１]が入力される。

実施形態１と同様に、試験基準電圧発生回路２１は、第１分圧抵抗から第４分圧抵抗の内のいずれか１つの分圧抵抗を、選択スイッチＳＷ５１又は選択スイッチＳＷ５２のいずれかと組み合わせることにより、基準電圧ＶＲを出力する。基準電圧ＶＲは、各データ入出力回路４０Ａ〜４０Ｃが備える比較器ＣＯＭＰ１の反転入力端子に共通に印加される。

各比較器ＣＯＭＰ１は、電圧ＶＥと基準電圧ＶＲとの比較結果信号ＴＸ[１]〜ＴＸ[３]をそれぞれ出力する。

第１論理和ゲート回路ＯＲ１の各入力には、同一のレベル（ローレベル）を有する各比較結果信号ＴＸ[１]、ＴＸ[２]がそれぞれ入力される。第１論理和ゲート回路ＯＲ１の論理和結果を示す信号は、第２論理和ゲート回路ＯＲ２の第１入力に入力される。

このとき、第２論理和ゲート回路ＯＲ２の第２入力端子には、上記の論理和結果を示す信号のレベルと同一のレベル（ローレベル）を有する比較結果信号ＴＸ[３]が入力される。第２論理和ゲート回路ＯＲ２の論理和結果を示す信号ＴＸ[ＯＲ]のレベルは、該ゲート回路ＯＲ２の第１入力及び該ゲート回路ＯＲ２の第２入力にそれぞれ入力される信号のレベルと同一（ローレベル）になる。

半導体装置１Ｂでは、上記の信号ＴＸ[ＯＲ]のレベル（ローレベル）を確認することにより、各データ入出力回路４０Ａ〜４０Ｃの出力バッファ１０の駆動能力が同一の駆動能力に切り替えられていることを判定している。

＜実施形態３の効果＞
本実施形態の半導体装置１Ｂによれば、各入出力回路４０Ａ〜４０Ｃが備える比較器ＣＯＭＰ１の反転入力端子には、試験基準電圧発生回路２１の出力端子（ＯＵＴ１）が共通に接続されている。
そこで、本実施形態の半導体装置１Ｂによれば、各入出力回路４０Ａ〜４０Ｃの比較器ＣＯＭＰ１毎に、異なる試験基準電圧発生回路を備える必要がない。
このため、本実施形態の半導体装置１Ｂによれば、各入出力回路４０Ａ〜４０Ｃの比較器ＣＯＭＰ１毎に、異なる試験基準電圧発生回路を備える場合に比べて、試験基準電圧発生回路が占有する面積を低減することができる。
したがって、試験基準電圧発生回路が占有する面積を低減することにより、３つのデータ入出力回路４０Ａ〜４０Ｃを備えた半導体装置１Ｂが占有する面積が増加することを抑制することができる。

＜実施形態４＞
実施形態４を、図７及び図８を参照しつつ説明する。ここでは、実施形態１ないし実施形態３と同一の構成は同一の符号を付し、その説明を省略する。図７は、実施形態４の半導体装置１Ｃの回路ブロック図である。半導体装置１Ｃは、上記の出力バッファ１０と、上記の比較器ＣＯＭＰ１と、試験基準電圧発生回路２３とを備えている。

図８に図示するように、試験基準電圧発生回路２３は、発生電圧制御信号生成回路２１Ｆと、上記の電圧生成回路２１Ｂと、生成電圧選択回路２１Ｃと、電圧出力制御回路２１Ｇとを備えている。

発生電圧制御信号生成回路２１Ｆは、実施形態１の発生電圧制御信号生成回路２１Ａが備える第１論理積ゲート回路ＡＮＤ１〜第４論理積ゲート回路ＡＮＤ４に代えて、３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４を備えている。

３入力論理積ゲート回路ＡＮＤ１１の第１入力は、試験基準電圧発生回路２３の第４信号入力端子（ＩＮ４）に接続されている。３入力論理積ゲート回路ＡＮＤ１１の第２入力は、試験基準電圧発生回路２３の第１信号入力端子（ＩＮ１）に接続されている。３入力論理積ゲート回路ＡＮＤ１の第３入力は、試験基準電圧発生回路２３の第２信号入力端子（ＩＮ２）に接続されている。

３入力論理積ゲート回路ＡＮＤ１２の第１入力は、第４信号入力端子（ＩＮ４）に接続されている。３入力論理積ゲート回路ＡＮＤ１２の第２入力は、インバータＩＮＶ１を介し、第１信号入力端子（ＩＮ１）に接続されている。３入力論理積ゲート回路ＡＮＤ１２の第３入力は、第２信号入力端子（ＩＮ２）に接続されている。

３入力論理積ゲート回路ＡＮＤ１３の第１入力は、第４信号入力端子（ＩＮ４）に接続されている。３入力論理積ゲート回路ＡＮＤ１３の第２入力は、第１信号入力端子（ＩＮ１）に接続されている。３入力論理積ゲート回路ＡＮＤ１３の第３入力は、インバータＩＮＶ２を介し、第２信号入力端子（ＩＮ２）に接続されている。

３入力論理積ゲート回路ＡＮＤ１４の第１入力は、第４信号入力端子（ＩＮ４）に接続されている。３入力論理積ゲート回路ＡＮＤ１４の第２入力は、インバータＩＮＶ１を介し、第１信号入力端子（ＩＮ１）に接続されている。３入力論理積ゲート回路ＡＮＤ１４の第３入力は、インバータＩＮＶ２を介し、第２信号入力端子（ＩＮ２）に接続されている。

電圧出力制御回路２１Ｇは、ＤＣテスト用スイッチＳＷ６１を備えている。ＤＣテスト用スイッチＳＷ６１の一端は、選択スイッチＳＷ５１及び選択スイッチＳＷ５２に接続されている。ＤＣテスト用スイッチＳＷ６１の他端は、出力端子（ＯＵＴ１）を通じ、上記の比較器ＣＯＭＰ１の反転入力端子に接続されている。

比較器ＣＯＭＰ１の反転入力端子には、上記の出力端子（ＯＵＴ１）に加えて、電圧印加端子Ｐ６が接続されている。ＤＣテスト用スイッチＳＷ６１は、試験基準電圧発生回路２３の第５信号入力端子（ＩＮ５）に接続されている。

次に、半導体装置１ＣのＤＣテストを行う際の動作を説明する。出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定する場合には、試験基準電圧発生回路２３の第４信号入力端子（ＩＮ４）を通じ、ハイレベルのＤＣテスト信号ＴＥＳＴが入力される。ハイレベルのＤＣテスト信号ＴＥＳＴは、各３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４の第１入力に入力される。

各駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１のレベルを変化させると、上記の試験基準電圧発生回路２１と同様に、試験基準電圧発生回路２３では、４つの３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４の内のいずれか１つの３入力論理積ゲート回路が、ハイレベルのスイッチ閉鎖信号を出力する。

試験基準電圧発生回路２３では、上記の試験基準電圧発生回路２１と同様に、ハイレベルのスイッチ閉鎖信号により、第１分圧抵抗〜第４分圧抵抗の内のいずれか１つの分圧抵抗を選択する。

試験基準電圧発生回路２３では、上記の試験基準電圧発生回路２１と同様に、データ信号Ａのレベルに応じ、選択スイッチＳＷ５１又は選択スイッチＳＷ５２のいずれか一方を閉鎖状態に制御する。

試験基準電圧発生回路２３では、上記の試験基準電圧発生回路２１と同様に、第１分圧抵抗〜第４分圧抵抗の内のいずれか１つの分圧抵抗と上記の選択スイッチＳＷ５１、５２とを組み合わせる。これにより、試験基準電圧発生回路２３は、電圧出力制御回路２１Ｇに、基準電圧ＶＲを出力する。

試験基準電圧発生回路２３には、第５信号入力端子（ＩＮ５）を通じ、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮのレベルがハイレベルの場合には、該イネーブル信号ＥＮにより、ＤＣテスト用スイッチＳＷ６１が閉鎖状態に制御される。

試験基準電圧発生回路２３は、ＤＣテスト用スイッチＳＷ６１を通じ、出力端子（ＯＵＴ１）から、基準電圧ＶＲを出力する。図７から理解できるように、基準電圧ＶＲは、比較器ＣＯＭＰ１の反転入力端子に印加される。

ＤＣテスト信号ＴＥＳＴのレベルがローレベルの場合には、いずれの３入力論理積ゲート回路も、ハイレベルのスイッチ閉鎖信号を出力することがない。このため、基準電圧ＶＲとなる分圧電圧が発生しない。このとき、電圧印加端子Ｐ６を通じ、比較器ＣＯＭＰ１の反転入力端子に参照電圧ＶＲＥＦを印加することが可能になる。

本実施形態では、出力バッファ１０及び比較器ＣＯＭＰ１によって、双方向入出力バッファを構成する。

本実施形態では、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定する場合には、ＤＣテスト信号ＴＥＳＴのレベルをハイレベルに設定する。ＤＣテスト信号ＴＥＳＴは、駆動能力測定指令信号に相当する。

本実施形態では、３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４が、ＤＣテスト信号ＴＥＳＴと駆動能力切替制御信号ＣＤＲＶ０、ＣＤＲＶ１との論理積結果として、ハイレベルのスイッチ閉鎖信号を出力する。ハイレベルのスイッチ閉鎖信号を出力する３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４は、それぞれ論理積算出回路に相当する。

本実施形態では、ハイレベルのイネーブル信号ＥＮにより、ＤＣテスト用スイッチＳＷ６１が閉鎖状態に制御される。これにより、テスト用スイッチＳＷ６１を通じ、比較器ＣＯＭＰ１の反転入力端子に、基準電圧ＶＲが印加される。基準電圧ＶＲを比較器ＣＯＭＰ１の反転入力端子に印加するためにテスト用スイッチＳＷ６１を閉鎖状態に制御するイネーブル信号ＥＮは、出力制御信号に相当する。

本実施形態では、電圧出力制御回路２１ＧのＤＣテスト用スイッチＳＷ６１を閉鎖状態あるいは開放状態に制御することにより、比較器ＣＯＭＰ１の反転入力端子に、基準電圧ＶＲを印加又は印加しないようにしている。電圧出力制御回路２１Ｇは、電圧出力制御部に相当する。

＜実施形態４の効果＞
本実施形態の半導体装置１Ｃ及びその制御方法によれば、ＤＣテスト信号ＴＥＳＴと駆動能力切替信号ＣＤＲＶ０、ＣＤＲＶ１との論理積結果として、３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４の内のいずれかの３入力論理積ゲート回路が、ハイレベルのスイッチ閉鎖信号を出力する。ハイレベルのスイッチ閉鎖信号により、第１分圧抵抗〜第４分圧抵抗の内のいずれかと電源電圧ＶＣＣとの間に接続されたスイッチを閉鎖状態に制御する。加えて、上記のハイレベルのスイッチ閉鎖信号により、上記のいずれかの分圧抵抗とグランドとの間に接続されたスイッチを閉鎖状態に制御する。

本実施形態の半導体装置１Ｃ及びその制御方法によれば、各３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４にハイレベルのＤＣテスト信号ＴＥＳＴが入力されない場合には、各３入力論理積ゲート回路ＡＮＤ１１〜ＡＮＤ１４は、論理積結果として、ローレベルのスイッチ閉鎖信号を出力する。ローレベルのスイッチ閉鎖信号により、上記のスイッチは開放状態に制御される。

本実施形態の半導体装置１Ｃ及びその制御方法によれば、上記のスイッチを開放状態に制御すると、いずれの分圧抵抗にも電源電圧ＶＣＣが印加されることがないため、分圧抵抗に電流が流れない。
そこで、本実施形態の半導体装置１Ｃ及びその制御方法によれば、分圧抵抗に電流が流れないことに伴って、電力消費量が増加することを抑制することができる。

本実施形態の半導体装置１Ｃによれば、イネーブル信号ＥＮのレベルに応じ、テスト用スイッチＳＷ６１を閉鎖状態又は開放状態に制御する。
そこで、本実施形態の半導体装置１Ｃによれば、テスト用スイッチＳＷ６１を閉鎖状態又は開放状態に制御すると、テスト用スイッチＳＷ６１を通じ、比較器ＣＯＭＰ１の反転入力端子に、基準電圧ＶＲを印加すること又は基準電圧ＶＲを印加しないことを自由に調整することができる。
このため、本実施形態の半導体装置１Ｃによれば、ローレベルのイネーブル信号ＥＮに応じ、テスト用スイッチＳＷ６１を開放状態に制御すると、テスト用スイッチＳＷ６１を通じて比較器ＣＯＭＰ１の反転入力端子に、基準電圧ＶＲを印加しない。
したがって、本実施形態の半導体装置１Ｃによれば、比較器ＣＯＭＰ１の反転入力端子に基準電圧ＶＲを印加しない状態で、該比較器ＣＯＭＰ１の反転入力端子に、電圧値が異なる様々な参照電圧ＶＲＥＦを印加すると、比較結果信号ＴＸのレベルを変化させることができる。
このため、本実施形態の半導体装置１Ｃによれば、比較結果信号ＴＸのレベルの変化を確認することにより、基準電圧ＶＲの電圧値を参照電圧ＶＲＥＦの電圧値と同じ値を有するように調整すれば、分圧電圧ＶＲの値を所定値に調整する作業を行うことが可能となる。

本実施形態の半導体装置１Ｃによれば、出力バッファ１０及び比較器ＣＯＭＰ１によって、双方向入出力バッファを構成する。半導体装置１Ｃでは、ＤＣテスト信号ＴＥＳＴのレベルがローレベルのときは、基準電圧ＶＲに代えて、電圧印加端子Ｐ６を通じ、比較器ＣＯＭＰ１の反転入力端子に参照電圧ＶＲＥＦが印加される。
これにより、本実施形態の半導体装置１Ｃでは、出力バッファ１０の駆動能力が所定の駆動能力に切り替えられていることを判定するＤＣテストを行わない場合（ＤＣテスト信号ＴＥＳＴのレベルがローレベルの場合）には、双方向入出力バッファの入力回路として、比較器ＣＯＭＰ１を使用することができる。
そこで、本実施形態の半導体装置１Ｃによれば、双方向入出力バッファの入力回路とは別個に比較器ＣＯＭＰ１を備える必要がない。
したがって、双方向入出力バッファの入力回路とは別個に比較器ＣＯＭＰ１を備える場合に比べて、半導体装置１Ｃの占有面積が増加することを抑えることができる。

本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した実施形態２における試験基準電圧発生回路２２は、発生電圧制御信号生成回路２１Ａに代えて、上記の発生電圧制御信号生成回路２１Ｆを備えるものであってもよい。これによって、実施形態４と同様に、電力消費量が増加することを抑制することができる。

また、図６に図示した実施形態３の半導体装置１Ｂとは異なり、入出力回路４０Ｂに論理和ゲート回路ＯＲ１を内蔵させると共に、入出力回路４０Ｃに論理和ゲート回路ＯＲ２を内蔵させてもよい。

加えて、図７に図示した実施形態４の半導体装置１Ｃとは異なり、ノードＮ２と電圧印加端子Ｐ６との間に、印加電圧切替スイッチを設けてもよい。ＤＣテストの際には、印加電圧切替スイッチを開放状態に制御する。これにより、例えば、電圧印加端子Ｐ６を通じ、参照電圧ＶＲＥＦを常時印加する場合であっても、ＤＣテストの際には、比較器ＣＯＭＰ１の反転入力端子に電圧印加端子Ｐ６が接続されることがない。そこで、ＤＣテストの際には、比較器ＣＯＭＰ１の反転入力端子に参照電圧ＶＲＥＦを印加することを停止することができる。

上述した実施形態１の電圧生成回路２１Ｂ及び上述した実施形態２の電圧生成回路２１Ｄでは、各分圧抵抗の両端に、ハイレベルのスイッチ閉鎖信号によって閉鎖状態に制御されるスイッチを接続することに代えて、各分圧抵抗の片側に前記スイッチを接続してもよい。例えば、第１分圧抵抗を構成する抵抗Ｒ１１と電源電圧ＶＣＣとの間にスイッチＳＷ１１を接続する場合には、スイッチＳＷ１２（図２参照。）を設けなくてもよい。

図６に図示した実施形態３の半導体装置１Ｂとは異なり、データ信号Ａ[１]〜Ａ[３]のレベルをハイレベルに統一した場合には、各論理和ゲート回路ＯＲ１、ＯＲ２に代えて、論理積ゲート回路を用いてもよい。

背景技術における課題を解決するための手段を、以下に列記する。
（付記１） 駆動能力を切り替える信号に基づいて出力インピーダンスが変化し、入力信号を前記出力インピーダンスに応じた出力信号にして出力する回路部と、
前記駆動能力を切り替える信号及び前記入力信号に基づく基準電圧を発生する基準電圧発生部と、
前記出力信号の電圧と前記基準電圧とを比較する比較部と、
を備えることを特徴とする半導体装置。
（付記２） 前記出力信号が出力される出力端を介し前記回路部と抵抗素子とが接続可能であり、
前記出力端の電圧は、前記出力インピーダンスと前記抵抗素子とによって前記入力信号に応じたレベルを分圧した分圧電圧であることを特徴とする付記１に記載の半導体装置。
（付記３） 前記比較部は比較器を備え、
前記比較器の第１入力端子に前記分圧電圧が入力され、前記比較器の第２入力端子に前記基準電圧が入力されることを特徴とすることを特徴とする付記２に記載の半導体装置。
（付記４） 前記出力端を介し前記回路部と前記抵抗素子とが直列接続されることを特徴とする付記２に記載の半導体装置。
（付記５） 前記基準電圧発生部は、前記基準電圧の上限値を有する上限基準電圧及び前記基準電圧の下限値を有する下限基準電圧を発生し、
前記比較部は、
前記出力端の電圧と前記上限基準電圧とを比較する第１比較部と、
前記出力端の電圧と前記下限基準電圧とを比較する第２比較部と、
を備えることを特徴とする付記１に記載の半導体装置。
（付記６） 前記回路部及び前記比較部をそれぞれ複数備え、前記複数の比較部には、前記基準電圧発生部が共通接続されることを特徴とする付記１に記載の半導体装置。
（付記７） 前記基準電圧発生部は、
前記駆動能力を切り替える信号に応じ、電源電圧を分圧して電圧値が異なる複数の分圧電圧を生成する分圧部と、
前記入力信号の論理レベルに応じ、前記複数の分圧電圧の内から前記基準電圧となる分圧電圧を選択する電圧選択部と、
を備えることを特徴とする付記１に記載の半導体装置。
（付記８） 前記分圧部は、
高電位電源電圧と低電位電源電圧との間に接続されて前記複数の分圧電圧毎に分圧比が異なる複数の分圧抵抗と、
前記高電位電源電圧と前記複数の分圧抵抗の内のそれぞれの分圧抵抗との間あるいは前記低電位電源電圧と前記それぞれの分圧抵抗との間のいずれか一方又は双方に接続された複数のスイッチング部と、
前記駆動能力を切り替える信号に応じ、前記複数の分圧抵抗の内の一の分圧抵抗に接続された前記スイッチング部を閉鎖する閉鎖信号を生成する閉鎖信号生成部と、
を備えることを特徴とする付記７に記載の半導体装置。
（付記９） 前記分圧電圧の値を目標電圧値に到達させるまでの時間が、前記駆動能力の目標測定時間を試験パターン数で除算した試験サイクル時間よりも短くなるように、前記一の分圧抵抗の抵抗値と該一の分圧抵抗に接続される浮遊容量とによって構成される積分回路の時定数を設定することを特徴とする付記８に記載の半導体装置。
（付記１０） 前記閉鎖信号生成部は、
前記駆動能力の測定を開始することを指令する駆動能力測定指令信号と前記駆動能力を切り替える信号との論理積によって、前記閉鎖信号を生成する論理積算出回路を備えることを特徴とする付記９に記載の半導体装置。
（付記１１） 前記回路部及び前記比較部によって双方向入出力バッファ回路を形成し、前記駆動能力測定指令信号が非アクティブ状態のときに、前記分圧電圧に代えて、前記出力端の電圧と参照する参照電圧を供給することを特徴とする付記１０に記載の半導体装置。
（付記１２） 前記複数の分圧抵抗には複数の分圧比が設定され、
前記電圧選択部は、
前記入力信号の論理レベルに応じ、前記基準電圧の上限値を有する上限基準電圧として、前記複数の分圧比の内の一又は二以上の分圧比に基づいて生成される分圧電圧を選択する上限基準電圧選択部と、
前記入力信号の論理レベルに応じ、前記基準電圧の下限値を有する下限基準電圧として、前記一又は二以上の分圧比よりも低い一又は二以上の分圧比に基づいて生成される分圧電圧を選択する下限基準電圧選択部と、
を備えることを特徴とする付記８に記載の半導体装置。
（付記１３） 前記電圧選択部によって選択された前記分圧電圧を前記比較部に出力することを許可あるいは禁止することを指令する出力制御信号に基づいて、前記比較部に前記分圧電圧を出力することを許可すること又は前記比較部に前記分圧電圧を出力することを禁止することのいずれかを選択する電圧出力制御部を備えることを特徴とする付記７に記載の半導体装置。
（付記１４） 駆動能力を切り替える信号に基づいて出力インピーダンスが変化し、入力信号を前記出力インピーダンスに応じた出力信号にして出力する出力ステップと、
前記駆動能力を切り替える信号及び前記入力信号に基づいて値が変化する基準電圧を発生する基準電圧発生ステップと、
前記出力信号の電圧と前記基準電圧とを比較する比較ステップと、
を備えることを特徴とする半導体装置の制御方法。
（付記１５） 前記出力端の電圧は、前記出力インピーダンスと該出力インピーダンスに接続可能な抵抗素子とによって前記入力信号に応じたレベルを分圧した分圧電圧であることを特徴とする付記１４に記載の半導体装置の制御方法。
（付記１６） 前記比較ステップは、前記分圧電圧を前記基準電圧と比較することを特徴とする付記１５に記載の半導体装置の制御方法。
（付記１７） 前記基準電圧発生ステップは、
前記駆動能力を切り替える信号に応じ、電源電圧を分圧して電圧値が異なる複数の分圧電圧を生成する分圧ステップと、
前記入力信号の論理レベルに応じ、前記複数の分圧電圧の内から前記基準電圧となる分圧電圧を選択する電圧選択ステップと、
を備えることを特徴とする付記１４に記載の半導体装置の制御方法。
（付記１８） 前記分圧ステップは、
高電位電源電圧と低電位電源電圧との間に接続されて分圧比が異なる複数の分圧抵抗によって前記複数の分圧電圧を発生する電圧発生ステップと、
前記駆動能力を切り替える信号に応じ、前記高電位電源電圧と前記複数の分圧抵抗の内のそれぞれの分圧抵抗との間あるいは前記低電位電源電圧と前記それぞれの分圧抵抗との間のいずれか一方又は双方に接続された複数のスイッチング部の内で、一の前記分圧抵抗に接続された前記スイッチング部を閉鎖する閉鎖信号を生成する閉鎖信号生成ステップと、
を備えることを特徴とする付記１７に記載の半導体装置の制御方法。
（付記１９） 前記分圧電圧の値を目標電圧値に到達させるまでの時間が、前記駆動能力の目標測定時間を試験パターン数で除算した試験サイクル時間よりも短くなるように、前記一の分圧抵抗の抵抗値と該一の分圧抵抗に接続される浮遊容量とによって構成される積分回路の時定数を設定することを特徴とする付記１８に記載の半導体装置の制御方法。
（付記２０） 前記閉鎖信号生成ステップは、
前記駆動能力の測定を開始することを指令する駆動能力測定指令信号と前記駆動能力を切り替える信号との論理積によって、前記閉鎖信号を生成するステップを備えることを特徴とする付記１９に記載の半導体装置の制御方法。

実施形態１の半導体装置の回路ブロック図である。 実施形態１の試験基準電圧発生回路の回路構成図である。 基準電圧ＶＲの変化を示すタイムチャートである。 実施形態２の半導体装置の回路ブロック図である。 実施形態２の試験基準電圧発生回路の回路構成図である。 実施形態３の半導体装置の回路ブロック図である。 実施形態４の半導体装置の回路ブロック図である。 実施形態４の試験基準電圧発生回路の回路構成図である。

１ 半導体装置
１０ 出力バッファ
２１、２２、２３ 試験基準電圧発生回路
２１Ａ 発生電圧制御信号生成回路
２１Ｂ、２１Ｄ 電圧生成回路
２１Ｃ 生成電圧選択回路
２１Ｇ 電圧出力制御回路
Ａ データ信号
ＣＤＲＶ０、ＣＤＲＶ１ 駆動能力切替制御信号
ＣＯＭＰ 比較部
ＥＮ イネーブル信号
Ｎ１ ノード
Ｒ１ 終端抵抗
ＴＥＳＴ ＤＣテスト信号
ＶＲ０ 上限基準電圧
ＶＲ１ 下限基準電圧

Claims (9)

1. データ入力信号と制御信号とが入力され、前記制御信号に基づいて出力トランジスタの駆動能力が変化し、前記データ入力信号と前記駆動能力が変化した出力トランジスタとに基づいて生成した出力信号を出力する回路部と、
   前記制御信号と前記データ入力信号とに基づいて、前記駆動能力が変化した出力トランジスタに対応する基準電圧を発生する基準電圧発生部と、
   前記出力信号の電圧と前記基準電圧とを比較し、比較結果を出力する比較部と、
   を備えることを特徴とする半導体装置。
2. 前記出力信号が出力される出力端を介し前記回路部と抵抗素子とが接続可能であり、
   前記出力端の電圧は、前記駆動能力が変化した出力トランジスタの出力インピーダンスと前記抵抗素子とによって前記出力信号を分圧した分圧電圧であることを特徴とする請求項１に記載の半導体装置。
3. 前記比較部は比較器を備え、
   前記比較器の第１入力端子に前記分圧電圧が入力され、前記比較器の第２入力端子に前記基準電圧が入力されることを特徴とする請求項２に記載の半導体装置。
4. 前記基準電圧発生部は、
   前記駆動能力を切り替える信号に応じ、電源電圧を分圧して電圧値が異なる複数の分圧電圧を生成する分圧部と、
   前記入力信号の論理レベルに応じ、前記複数の分圧電圧の内から前記基準電圧となる分圧電圧を選択する電圧選択部と、
   を備えることを特徴とする請求項１に記載の半導体装置。
5. 前記分圧部は、
   高電位電源電圧と低電位電源電圧との間に接続されて前記複数の分圧電圧毎に分圧比が異なる複数の分圧抵抗と、
   前記高電位電源電圧と前記複数の分圧抵抗の内のそれぞれの分圧抵抗との間あるいは前記低電位電源電圧と前記それぞれの分圧抵抗との間のいずれか一方又は双方に接続された複数のスイッチング部と、
   前記駆動能力を切り替える信号に応じ、前記複数の分圧抵抗の内の一の分圧抵抗に接続された前記スイッチング部を閉鎖する閉鎖信号を生成する閉鎖信号生成部と、
   を備えることを特徴とする請求項４に記載の半導体装置。
6. 前記分圧電圧の値を目標電圧値に到達させるまでの時間が、前記駆動能力の目標測定時間を試験パターン数で除算した試験サイクル時間よりも短くなるように、前記一の分圧抵抗の抵抗値と該一の分圧抵抗に接続される浮遊容量とによって構成される積分回路の時定数を設定することを特徴とする請求項５に記載の半導体装置。
7. 前記閉鎖信号生成部は、
   前記駆動能力の測定を開始することを指令する駆動能力測定指令信号と前記駆動能力を切り替える信号との論理積によって、前記閉鎖信号を生成する論理積算出回路を備えることを特徴とする請求項６に記載の半導体装置。
8. データ入力信号と制御信号とを受け、前記制御信号に基づいて出力トランジスタの駆動能力を変化させ、前記データ入力信号と前記駆動能力が変化した出力トランジスタとに基づいて生成した出力信号を出力し、
   前記制御信号と前記データ入力信号とに基づいて、前記駆動能力が変化した出力トランジスタに対応する基準電圧を発生し、
   前記出力信号の電圧と前記基準電圧とを比較して比較結果を出力することを特徴とする半導体装置の制御方法。
9. 前記出力信号が出力される出力端の電圧は、前記駆動能力が変化した出力トランジスタの出力インピーダンスと前記出力端に接続可能な抵抗素子とによって前記出力信号を分圧した分圧電圧であることを特徴とする請求項８に記載の半導体装置の制御方法。

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