JP2005086108A - 半導体集積回路 - Google Patents
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Abstract
【課題】 量産テストの容易化を図るとともに量産テスト工数を削減できる半導体集積回路を提供する。
【解決手段】 VDC回路20の出力電圧をチップ上のA/D変換器22によってA/D変換するため、VDC回路20の出力電圧VDCoutをデジタル量として観測でき、測定が容易となる。好ましくは、端子6を削減することにより、チップサイズを削減することができる。また、電圧VDCoutを出力するために使用していた端子6を、他の用途のために使用することができる。
【選択図】 図1
【解決手段】 VDC回路20の出力電圧をチップ上のA/D変換器22によってA/D変換するため、VDC回路20の出力電圧VDCoutをデジタル量として観測でき、測定が容易となる。好ましくは、端子6を削減することにより、チップサイズを削減することができる。また、電圧VDCoutを出力するために使用していた端子6を、他の用途のために使用することができる。
【選択図】 図1
Description
本発明は、半導体集積回路に関する。
不揮発性メモリが内蔵する昇圧回路の電流供給能力は、極めて小さいので、発生した高電圧がノイズ等に弱いため、外部端子に発生した高電圧を出力することができない。このため、テスト用にAD(アナログ/デジタル)変換機を内蔵し、発生した高電圧を分圧してA/D変換機によって変換して外部にデジタル信号を出力し、デジタル信号をモニタすることによって内部電圧を確認する技術が特開平5−325580号公報(特許文献1)に開示されている。
特開平5−325580号公報
しかしながら、内部で発生する電圧を確認するために、テスト専用にA/D変換器をチップ上に集積するのはチップ面積が増加しコスト面では得策ではない。
一方近年では、システム・オン・チップ化の進展に伴う半導体集積回路の回路規模が増大し、これによる設計検証および量産出荷テスト工数の増加が問題となっている。
特に電圧降下回路(VDC:Voltage Down Converter)やA/D変換器を集積した半導体集積回路においては、電圧降下回路、A/D変換器およびその他の論理回路の設計評価、量産テストをそれぞれ個々の回路単位で行なっているのが現状である。
VDC回路の出力電圧が設計値どおりか評価する場合や、量産時の出荷テストでVDC回路が出力する電圧に異常がないかテストする場合に、VDC回路の出力電圧VDCoutを半導体集積回路の有する端子からアナログ量として出力しこれを測定する必要がある。したがって、測定系が複雑となる問題があった。
また、個々の回路の回路規模が増大しており、設計評価、量産テストの工数が増大している。さらには、これら半導体集積回路が有する入出力端子数が増大しており、半導体集積回路のチップサイズには、入出力パッドの配置領域も無視できない状況となっている。特に、入出力パッド数が多くなると、内部に配置する回路規模でチップサイズが定まるのではなく、周辺にパッドを配置することでチップサイズが定まってしまう。
本発明は、電圧降下回路、A/D変換器およびその他の論理回路を集積した半導体集積回路において、集積された論理回路同士の機能を利用し合うことにより、設計評価を効率的に実施でき、量産テストの容易化を図るとともに量産テスト工数を削減できる半導体集積回路を提供することを目的とする。また併せて半導体集積回路の入出力端子数を抑制することを目的とする。
より具体的には、A/D変換器の機能を利用して、電圧降下回路に関わる電圧をデジタル量として観測するとともに、その電圧降下回路に関連する電圧を判定もしくは適正な電圧となるように制御することを目的とし、これにより直接電圧降下回路に関係する電圧を観測するための端子を削減することを目的としている。
この発明は、要約すれば、半導体集積回路であって、外部から与えられる外部電源電圧を受ける第1の端子と、外部電源電圧を降下させ内部電圧を発生する電圧発生回路と、内部電圧に応じた電圧を使用する内部回路と、内部電圧をアナログ値からデジタル値に変換して外部にデジタル信号を出力するA/D変換回路と、デジタル信号を外部に出力するための第2の端子とを備える。
本発明によれば、チップ上に集積されたA/D変換器をもちいて内部電圧をデジタル信号にして出力するので、測定が簡単になるとともに、電圧モニタ用のテスト端子を削減することができる。
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
[実施の形態1]
図1は、本発明の実施の形態1の半導体集積回路1の構成を示すブロック図である。
図1は、本発明の実施の形態1の半導体集積回路1の構成を示すブロック図である。
図1を参照して、半導体集積回路1は、端子2,4,6,8,10,12,14,16〜18と、電圧降下変換(VDC)回路20と、A/D変換器22と、論理回路24とを含む。
VDC回路20は、基準電圧発生回路26と、差動増幅器28と、電圧変換回路30とを含む。A/D変換器22は、A/D変換結果を格納するレジスタ32を含む。
電源は、VDC回路20用に端子2から電源電圧VCCが供給される。また、A/D変換器22用に端子12を介して電源電圧AVCCが供給される。論理回路24には、VDC回路20の出力である電圧VDCoutが供給される。つまりそれぞれの回路は別々の電源電圧を受けて動作する。なお、接地電圧VSSつまりグラウンドは、説明を簡単にするため各回路共通としている。
VDC回路20用の端子は、電源電圧VCCを受ける端子2と、基準電圧発生回路26の出力電圧VDCrefを出力する端子4と、VDC回路20の出力電圧である電圧VDCoutを出力する端子6とがある。A/D変換器用の端子は、電源電圧AVCCを入力する端子12と、A/D変換用の参照電圧Avrefを与えるための端子14と、アナログ信号AN1を入力する端子10とがある。論理回路24用の端子は、外部との入出力信号をやり取りするための端子16〜18である。
なお、従来はA/D変換器22のアナログ入力はすべて半導体集積回路の外部から入力されており、内部のVDC回路20や論理回路24から入力されるものはなかった。A/D変換器は、LSIのアナログインターフェース部分に設けられるのが通常だからである。そしてVDC回路20の出力電圧や基準電圧発生回路26の出力電圧を確認する場合は、これらの電圧がそれぞれ出力される端子6や端子4を半導体集積回路外部からアナログ量として観測することによって行なわれていた。
実施の形態1では、VDC回路20の出力電圧VDCoutが、A/D変換器22の信号入力ノードAN0′に接続される。これにより、電圧VDCoutは、A/D変換器22でアナログ信号からデジタル信号に変換され、変換後の値は、A/D変換器22の内部のA/D変換結果を格納するレジスタ32に格納される。したがって、一般的には半導体集積回路が内蔵するVDC回路の出力電圧は電圧VDCoutを出力する端子の電圧をアナログ量として観測し、VDC回路の動作が正常か、電圧値は適正かを判断する。これに対し本発明では、電圧VDCoutを、レジスタ32に格納されたデジタル量として観測することができる。このレジスタ32の値は、論理回路24内の読出用論理回路により読出され、入出力用の端子16〜18のうちのデータ出力用の所定の端子から半導体集積回路1の外部へ出力することができる。
従来は、評価やテストをする場合に、VDC回路の出力電圧VDCoutを半導体集積回路の有する端子からアナログ量として出力しこれを測定する必要があり、測定系が複雑になる問題があった。これに対し、実施の形態1の半導体集積回路1は、VDC回路の出力電圧をチップ上のA/D変換器によってA/D変換するため、VDC回路の出力電圧値をデジタル量として観測でき、測定が容易となる。
また、通常は、VDC回路の出力を安定させるため、端子6にある程度の容量を付加する必要があるが、VDC回路20の出力で駆動される論理回路24の消費電力が少なく半導体集積回路1内にVDC回路20の出力を十分安定させることのできる負荷容量が確保できる場合には、端子6が不要となる。したがって、端子数によって半導体集積回路のチップサイズが定まってしまう場合には、端子6のスペースが削減されチップサイズを削減することができる。また、電圧VDCoutを出力するために使用していた端子6を、他の用途のために使用することができる。
[実施の形態2]
図2は、実施の形態2の半導体集積回路50の構成を示したブロック図である。
図2は、実施の形態2の半導体集積回路50の構成を示したブロック図である。
図2を参照して、実施の形態2の半導体集積回路50は、図1に示した半導体集積回路1の構成において論理回路24に代えて論理回路56を含み、さらに、端子54とセレクタ52とを含む。
論理回路56は、A/D変換器の入力を選択する信号ADSEL0を出力する。端子54は、アナログ入力信号AN0を入力するために設けられる。セレクタ52は、信号AN0とVDC回路20の出力する電圧VDCoutとを信号ADSEL0に応じて選択してA/D変換器22の入力ノードAN0′に与える。
実施の形態2は、2つの入力を有し、出力がA/D変換器22のアナログ入力ノードAN0′に接続されるセレクタ52を備える点が特徴である。
実施の形態1では、A/D変換器22のアナログ入力ノードAN0′はVDC回路20の出力電圧VDCoutに結合されていた。実施の形態2では電圧VDCoutは、セレクタ52の一方の入力に接続され、セレクタ52の他方の入力には端子54から入力されるアナログ入力信号AN0が与えられる。論理回路56は、セレクタ52の2つの入力のどちらを選択するかを示す信号ADSEL0を出力する。セレクタ52の2つの入力のうち選択された入力信号がA/D変換器22のアナログ入力ノードAN0′に与えられる。
VDC回路20の出力電圧VDCoutが選択されてA/D変換器22に入力された場合には、電圧VDCoutがA/D変換器22でA/D変換される。変換後の値は、レジスタ32に格納される。レジスタ32の値は、論理回路56内の図示しない読出用論理回路により読出され、入出力端子16〜18のうちデータ出力用の所定の端子から半導体集積回路50の外部へ出力することができる。
VDC回路の動作のテストと電圧値の測定をする場合には、一般的には半導体集積回路が有するVDC回路に接続される出力電圧端子から電圧VDCoutをアナログ量として出力して観測する。実施の形態2では、電圧VDCoutをセレクタ52を介してチップ上に集積されたA/D変換器22のアナログ入力ノードに与えることができる。したがって、電圧VDCoutの値をチップ内部でA/D変換でき、レジスタ32に格納されたデジタル量として外部から観測することができる。
また、アナログ信号AN0が論理回路56から出力される信号ADSEL0に従ってセレクタ52で選択され、信号AN0がA/D変換器22の入力ノードAN0′に与えられた場合には、アナログ信号AN0がA/D変換される。そしてレジスタ32に変換結果が格納される。レジスタ32に格納された信号AN0の変換結果も論理回路56内の図示しない読出用論理回路により読出され、端子16〜18のうちのデータ出力用の所定の端子から半導体集積回路50の外部に出力することができる。
実施の形態2によれば、セレクタ52を備えることにより、A/D変換器22の入力ノードAN0′をVDC回路20の出力電圧計測用と外部から与えられるアナログ信号AN0の入力計測用とで共用できる。このため半導体集積回路50が有するアナログ入力端子の有効端子数を減らすことなく、VDC回路20の動作判定や電圧VDCoutの電圧値の評価および観測をすることができる。
なお、実施の形態2では、2入力、1出力を有するセレクタを用いたが、入力数は2以上で、さらに多入力のセレクタを用いてもよい。この場合は、さらに他の信号を含めた信号からVDC回路の出力電圧VDCoutを選択でき、実施の形態2の発明と同様の効果が得られる。
[実施の形態3]
図3は、実施の形態3の半導体集積回路60の構成を示したブロック図である。
図3は、実施の形態3の半導体集積回路60の構成を示したブロック図である。
図3を参照して、半導体集積回路60は、図1に示した半導体集積回路1の構成において、端子4、6および10は削除される一方、アナログ信号AN0を与えるための端子54を備える。そして、A/D変換器22は、入力ノードAN0′に端子54を介して与えられるアナログ信号AN0を受け、入力ノードAN1′には基準電圧発生回路26の出力する基準電圧VDCrefを受ける。他の点については、図1で示した構成と同様であるので説明は繰返さない。
VDC回路20は、VDC回路20の出力電圧VDCoutと、基準電圧発生回路26の出力電圧である基準電圧VDCrefとを差動増幅器28に入力する。差動増幅器28が、電圧の差分に応じて電圧変換回路30を制御することで電圧VDCoutと電圧VDCrefとを同電圧に調整する。
一般的な構成では、チップ外部で基準電圧VDCrefが設計値どおり基準電圧発生回路26によって発生されているか否かを評価するため、電圧VDCrefは端子を経由して外部に出力されている。
これに対し実施の形態3に係る半導体集積回路60の構成においては、電圧VDCrefが、A/D変換器22の入力ノードAN1′に結合される。電圧VDCrefは、チップ内部でA/D変換器22によって変換され、変換後の値はレジスタ32に格納される。したがって、電圧VDCrefは一般的には出力電圧端子を介して値外部でアナログ量として観測されていたが、実施の形態3では、電圧VDCrefをレジスタ32に格納されたデジタル量として観測することができる。レジスタ32の値は、論理回路24内の読出用論理回路によって読出され、端子16〜18のうちのデータ出力用の所定の端子から半導体集積回路60の外部へと出力することができる。
以上説明したように、従来は測定系が複雑になる問題があったのに対し、実施の形態3の半導体集積回路60では、基準電圧発生回路26の出力をA/D変換器22により変換して電圧値をデジタル量として観測できるので、電圧VDCrefの測定が容易になるとともに検証および計測のコストが削減できる。
また、電圧VDCrefをチップ外部に出力するための端子を削減することができる。これにより、端子の物理的スペースが削減され、端子数によってチップサイズが定まっている場合には、チップサイズを削減することができる。そうでない場合においても、端子を他の用途の端子として使用することができる。
[実施の形態4]
図4は、実施の形態4の半導体集積回路70の構成を示したブロック図である。
図4は、実施の形態4の半導体集積回路70の構成を示したブロック図である。
図4を参照して、半導体集積回路70は、図3に示した半導体集積回路60の構成において、論理回路24に代えて論理回路74を含み、さらにセレクタ72と端子10とを含む。他の構成は、図3の半導体集積回路60と同様であるので説明は繰返さない。
セレクタ72は、入力信号として、端子10を介して与えられるアナログ入力信号AN1と、基準電圧発生回路26が出力する基準電圧VDCrefとを受ける。セレクタ72は、2つの入力のうちの1つを論理回路74から出力される信号ADSEL1に応じて選択して選択された信号をA/D変換器22の入力ノードAN1′に与える。
セレクタ72において基準電圧VDCrefが選択されてA/D変換器22に入力された場合には、基準電圧VDCrefがA/D変換され、変換後の値はレジスタ32に格納される。レジスタ32の値は、論理回路74内の図示しない読出用論理回路により読出され、入出力用の端子16〜18のうちのデータ出力用の所定の端子から半導体集積回路70の外部へ出力することができる。
VDC回路の動作のテストと電圧値の測定とをする場合には、一般的には半導体集積回路が有する端子から基準電圧VDCrefをアナログ量として出力して観測する。これに対し、実施の形態4においては、基準電圧VDCrefをセレクタ72を介してA/D変換器22の入力ノードAN1′に接続できるため、A/D変換器22によりチップ内部でA/D変換できる。これにより、基準電圧VDCrefをレジスタ32に格納されたデジタル量として観測することができる。
実施の形態4によれば、セレクタ72を備えることにより、A/D変換器22の入力ノードAN1′をVDC回路20の基準電圧計測用と外部から与えられるアナログ信号AN1の入力計測用とで共用できる。このため半導体集積回路70が有するアナログ入力端子の有効端子数を減らすことなく、VDC回路20の動作判定や電圧VDCrefの電圧値の評価および観測をすることができる。
なお、実施の形態4では、2入力、1出力を有するセレクタを用いたが、入力数は2以上で、さらに多入力のセレクタを用いてもよい。この場合は、さらに他の信号を含めた信号からVDC回路の基準電圧VDCrefを選択でき、実施の形態4の発明と同様の効果が得られる。
[実施の形態5]
図5は、実施の形態5の半導体集積回路80の構成を示したブロック図である。
図5は、実施の形態5の半導体集積回路80の構成を示したブロック図である。
図5を参照して、半導体集積回路80は、VDC回路20、A/D変換器22、論理回路82およびセレクタ52,72を1つの半導体チップ上に集積している。各回路には、それぞれ専用の入出力端子が設けられる。
電源に関連して、VDC回路20には電源電圧VCCを与えるための端子2が設けられ、A/D変換器22用には電源電圧AVCCを与えるための端子12が設けられる。論理回路82には、VDC回路20の出力である電圧VDCoutが供給される。つまり、VDC回路20、A/D変換器22および論理回路82は、別々の電源電圧を受けて動作する。一方、接地電圧VSSつまりグラウンドはこれら3つの回路ブロックに対して共通である。
A/D変換器22用の端子としては、さらに、A/D変換用の参照電圧Avrefを入力する端子14と、アナログ入力信号AN0,AN1をそれぞれ入力するための端子54,10とが設けられる。A/D変換器22は、入力ノードAN1′,AN0′の2入力を有するが、もっと多くのアナログ入力を持っていてもよい。セレクタ52は、端子54を介して与えられるアナログ信号AN0とVDC回路20から出力される電圧VDCoutとを2つの入力信号として受け、論理回路82から与えられる信号ADSEL0に応じて一方を選択して、選択した信号をA/D変換器22の入力ノードAN0′に対して出力する。
セレクタ72は、端子10を介して与えられるアナログ入力信号AN1と基準電圧発生回路26が出力する基準電圧VDCrefとを2つの入力信号として受け、論理回路82から出力される信号ADSEL1に従って一方を選択し、選択した信号をA/D変換器22の入力ノードAN1′に与える。
端子16〜18、100〜102は、論理回路82用に設けられる端子である。端子16〜18は半導体集積回路80の外部と制御信号やデータとして信号I/O1〜I/Onを入出力するためのn個(nは自然数)の端子である。また、端子100〜102は、論理回路82内のレジスタ84,86,88のデータを半導体集積回路80の外部との間でデータD1〜Dmとして入出力するために設けられるm個(mは自然数)の端子である。
VDC回路20は、基準電圧発生回路26と、差動増幅器28と、電圧変換回路30とを含む。基準電圧発生回路26は、VDC回路20の出力する電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器28は、電圧VDCrefと電圧VDCoutとを受けて、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように信号を電圧変換回路30に伝える。一方、差動増幅器28は、電圧VDCoutが電圧VDCrefを上回っていれば、電圧VDCoutを上昇させないように出力信号を電圧変換回路30に伝える。電圧変換回路30は、差動増幅器28からの出力信号を受けて、電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路82からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換し、変換結果をデジタル量としてレジスタ32に保存する。
論理回路82は、2入力のセレクタ52,72の入力をそれぞれ選択する信号ASDEL0,ADSEL1を出力する。また、A/D変換器22内のレジスタ32の値を論理回路82は読出すことができる。
論理回路82は、第1レジスタ84,第2レジスタ86,第3レジスタ88および演算器89を含む。演算器89は、第1レジスタ84の値から第2レジスタ86の値を引いた結果を第3レジスタ88に格納することができる。
次に、実施の形態5の半導体集積回路80の全体的な動作について説明する。
論理回路82からの信号ADSEL0,ADSEL1に従って、セレクタ52は、電圧変換回路30の出力する電圧VDCoutを選択する。セレクタ72は、信号ADSEL1に従って基準電圧発生回路26の出力する基準電圧VDCrefを選択する。電圧VDCoutは、チップ内部でA/D変換器22によりA/D変換され、その結果がレジスタ32に格納される。このレジスタ32の値は論理回路82によって読出され、電圧VDCoutのデジタル値は第1レジスタ84に格納される。
さらに、基準電圧VDCrefがA/D変換器22によってA/D変換され、レジスタ32にその変換結果が格納される。レジスタ32から基準電圧VDCrefのデジタル値が論理回路82によって読出され、その値が第2レジスタ86に格納される。
論理回路82が有する演算器89は、第1レジスタ84と第2レジスタ86の値を入力として受け、これらの差分すなわち(第1レジスタの値−第2レジスタ値)を第3レジスタ88に格納することができる。
第1レジスタ84、第2レジスタ86および第3レジスタ88の保持する値は、半導体集積回路80の外部から端子100〜102を介してデータD1〜Dmとして読出すことができる。
実施の形態5においては、VDC回路の出力電圧VDCoutのデジタル量および基準電圧VDCrefのデジタル量に加えて、これらの差分電圧のデジタル量も半導体集積回路80の外部から観測することができる。したがって、外部からアナログ量としてこれらの電圧を観測する場合と比較して、VDC回路の動作の評価を安易かつ容易に行なうことができる。つまり、VDC回路の出力が、内部の論理回路の動作に最適な電圧になるように、入力電源電圧VCCの値や、基準電圧VDCrefを変更するための情報(入力電圧対出力電圧特性データ)を短期間で得ることができる。この情報をもとに、電源電圧VCCの入力値を定めたり、マスクレイアウトを変更してチップを再作成することにより、所望の出力電圧を得ることができる。
また、電圧VDCoutとその期待値である基準電圧VDCrefとの論理演算を行なうことができるため、論理回路82が動作することにより、電圧VDCoutが異常な値になっていないかどうかの判定を容易に行なうことができる。
[実施の形態6]
図6は、実施の形態6の半導体集積回路90の構成を示したブロック図である。
図6は、実施の形態6の半導体集積回路90の構成を示したブロック図である。
図6を参照して、半導体集積回路90は、VDC回路92、A/D変換器22、論理回路94およびセレクタ52,72を1つの半導体チップ上に集積しており、各回路は、それぞれ専用の入出力端子を有する。
電源は、VDC回路92用に端子2を介して電源電圧VCCが供給され、A/D変換器22用に端子12を介して電源電圧AVCCが供給される。また論理回路94には、VDC回路92の出力である電圧VDCoutが供給される。つまり、VDC回路92、A/D変換器22および論理回路94は、別々の電源電圧を受けて動作する。ここでは、接地電圧VSSつまりグラウンドは3つの回路で共通となっている。
VDC回路92は、電源電圧VCCを受けて内部で基準電圧VDCrefを発生し出力として電圧VDCoutを出力する。A/D変換器22は、入力ノードAN0′,AN1′に入力される2つのアナログ入力信号をA/D変換用の参照電圧Avrefを参照してA/D変換し、その結果をレジスタ32に格納する。
セレクタ52は、2入力のセレクタであり、出力がA/D変換器の入力ノードAN0′に接続される。セレクタ72も2入力のセレクタであり、その出力はA/D変換器22の入力ノードAN1′に接続される。
端子54を介して与えられるアナログ信号AN0はセレクタ52の一方の入力に与えられ、電圧変換回路30の出力である電圧VDCoutが他方の入力に与えられる。さらに、端子10を介して与えられるアナログ信号AN1は、セレクタ72の一方の入力に与えられ、基準電圧発生回路98の出力である基準電圧VDCrefがセレクタ72の他方の入力に与えられる。
論理回路94は、制御信号やデータとして信号I/O1〜I/Onをn個の端子16〜18を介してやり取りする。また、論理回路94は、内蔵するレジスタのデータを端子100〜102を介してデータD1〜Dmとして入出力する。
VDC回路92は、基準電圧発生回路98と、差動増幅器28と、電圧変換回路30とを含む。基準電圧発生回路98は、VDC回路92の出力である電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器28は、電圧VDCrefと電圧VDCoutとを入力として受ける。差動増幅器28は、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように電圧変換回路30に制御信号を出力する。
一方、差動増幅器28は、電圧VDCoutが電圧VDCrefを上回っていれば電圧VDCoutを上昇させないように制御信号を電圧変換回路30に出力する。電圧変換回路30は、差動増幅器28からの制御信号を受けて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路94からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換する。A/D変換器22は、変換結果をデジタル量としてレジスタ32に保存する。
論理回路94は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路94は、A/D変換器22内のレジスタ32の値を読出すことができる。
論理回路94は、第1レジスタ84、第2レジスタ86、第3レジスタ88および演算器89を含む。論理回路94は、演算器89により、第1レジスタ84の値から第2レジスタ86の値を差し引いた結果を第3レジスタ88に格納することができる。
VDC回路92は、基準電圧発生回路98を含む。基準電圧発生回路98は、基準となる出力電圧とそれより高い1つまたは複数の電圧およびそれより低い1つまたは複数の電圧を出力することができる。
VDC回路92は、さらに、基準電圧を制御するためのレジスタ96を含む。レジスタ96の値により基準電圧発生回路98が発生することができる複数の電圧のうちの1つを選択することができる。なお、図6では、レジスタ96は、VDC回路92内に配置されているが、論理回路94内もしくはそれ以外の領域に配置されていてもよい。
図7は、図6における基準電圧発生回路98の構成を示した回路図である。
図7を参照して、基準電圧発生回路98は、バンドギャップを使用して基準電圧を生成する基準電圧発生回路112と、論理回路からの制御信号Drefによってセットされたレジスタ96の出力をデコードしてゲート選択を制御する信号を出力するデコード&ゲート選択回路114とを含む。デコード&ゲート選択回路114は、制御信号として信号SG1〜SGnを出力する。
基準電圧発生回路98は、さらに、信号SG1を反転するインバータ116と、信号SG2を反転するインバータ120と、信号SGnを反転するインバータ124とを含む。
基準電圧発生回路98は、さらに、マイナス入力ノードに基準電圧発生回路112の出力を受け、プラス入力ノードにノードN4が接続されるアンプ128と、アンプ128の出力をゲートに受けソースが電源電圧VCCに結合されるPチャネルMOSトランジスタ130と、PチャネルMOSトランジスタ130のドレインとノードN1との間に接続される抵抗132と、ノードN1とノードN2との間に接続される抵抗134と、ノードN3と接地ノードとの間に接続される抵抗136とを含む。PチャネルMOSトランジスタ130のソースからは基準電圧VDCrefが出力される。なお、ノードN3とノードN2との間には所定数の直列に接続された抵抗が設けられている。
基準電圧発生回路98は、さらに、ノードN1とノードN4とを信号SG1およびインバータ116の出力に応じて接続するトランスミッションゲート118と、ノードN2とノードN4とを信号SG2およびインバータ120の出力に応じて接続するトランスミッションゲート122と、ノードN3とノードN4とを信号SGnおよびインバータ124の出力に応じて接続するトランスミッションゲート126とを含む。
抵抗132、134、…、136によって電圧VDCrefは複数の分圧電圧に分割され、トランスミッションゲート118、122、…,126によって分圧電圧のうちの1つが選択されてノードN4に入力される。アンプ128は選択された分圧電圧を基準電圧発生回路112の出力と比較してPチャネルMOSトランジスタ130の導通を制御する。
再び図6を参照して、半導体集積回路90の全体動作について説明する。
論理回路94からの信号ADSEL0に従ってセレクタ52は電圧変換回路30の出力する電圧VDCoutを選択する。セレクタ72は、論理回路94の出力する信号ADSEL1に従って基準電圧VDCrefを選択する。
電圧VDCoutはA/D変換器22によりA/D変換され、その結果はレジスタ32に格納される。レジスタ32の値は、論理回路94によって読出され第1レジスタ84にその値が格納される。
さらに、基準電圧VDCrefがA/D変換器22によってA/D変換される。A/D変換の結果はレジスタ32に格納される。レジスタ32の値は、論理回路94によって読出され、第2レジスタ86に格納される。論理回路94内部の演算器89は、第1レジスタ84の値と第2レジスタ86の値を参照してこれらの差分すなわち(第1レジスタの値−第2レジスタの値)を第3レジスタ88に格納することができる。
論理回路94内の第1レジスタ84、第2レジスタ86および第3レジスタ88の内容は半導体集積回路90の外部からデータD1〜Dmとして端子100〜102を介して読出すことができる。
半導体集積回路90の外部から第1レジスタ84、第2レジスタ86および第3レジスタ88の値を読出し、その結果基準電圧VDCrefに修正を加える必要がある場合には、第3レジスタ88に現在の基準電圧VDCrefからの差分を示す数値を書込む。論理回路94の制御により、第3レジスタ88の内容をレジスタ96に書込むことで、基準電圧発生回路98の出力する基準電圧VDCrefを変更することができる。
実施の形態6では、第1レジスタ84、第2レジスタ86および第3レジスタ88の値を半導体集積回路90の外部に読出して動作条件に適した基準電圧を算定し、現在の基準電圧との差分をVDC回路92が有するレジスタ96に書込むことで基準電圧VDCrefを変更することができる。これにより、半導体集積回路90に、よりマージンのある動作をさせることができるようになる。また、半導体集積回路に対する電源投入時など初期動作においては、半導体集積回路90の外部にその設定動作を行なわせるためのブートプログラムを実行できる制御装置を配置することにより、使用の都度VDC回路92の基準電圧VDCrefを調整することができる。
[実施の形態7]
図8は、実施の形態7の半導体集積回路140の構成を示したブロック図である。
図8は、実施の形態7の半導体集積回路140の構成を示したブロック図である。
図8を参照して、半導体集積回路140は、VDC回路141、A/D変換器22、論理回路142およびセレクタ52,72を1つの半導体チップ上に集積しており、各回路は、それぞれ専用の入出力端子を有する。
電源は、VDC回路141用に端子2を介して電源電圧VCCが供給され、A/D変換器22用に端子12を介して電源電圧AVCCが供給される。また論理回路142には、VDC回路141の出力である電圧VDCoutが供給される。つまり、VDC回路141、A/D変換器22および論理回路142は、別々の電源電圧を受けて動作する。ここでは、接地電圧VSSつまりグラウンドは3つの回路で共通となっている。
VDC回路141は、電源電圧VCCを受けて内部で基準電圧VDCrefを発生し出力として電圧VDCoutを出力する。A/D変換器22は、入力ノードAN0′,AN1′に入力される2つのアナログ入力信号をA/D変換用の参照電圧Avrefを参照してA/D変換し、その結果をレジスタ32に格納する。
セレクタ52は、2入力のセレクタであり、出力がA/D変換器の入力ノードAN0′に接続される。セレクタ72も2入力のセレクタであり、その出力はA/D変換器22の入力ノードAN1′に接続される。
端子54を介して与えられるアナログ信号AN0はセレクタ52の一方の入力に与えられ、電圧変換回路148の出力である電圧VDCoutが他方の入力に与えられる。さらに、端子10を介して与えられるアナログ信号AN1は、セレクタ72の一方の入力に与えられ、基準電圧発生回路26の出力である基準電圧VDCrefがセレクタ72の他方の入力に与えられる。
論理回路142は、制御信号やデータとして信号I/O1〜I/Onをn個の端子16〜18を介してやり取りする。また、論理回路142は、内蔵するレジスタのデータを端子100〜102を介してデータD1〜Dmとして入出力する。
VDC回路141は、基準電圧発生回路26と、差動増幅器147と、電圧変換回路148とを含む。基準電圧発生回路26は、VDC回路141の出力である電圧VDCoutの基準となる基準電圧VDCrefを生成する。
差動増幅器147は、電圧VDCrefと電圧VDCoutとを入力として受ける。差動増幅器147は、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように電圧変換回路148に制御信号を出力する。
一方、差動増幅器147は、電圧VDCoutが電圧VDCrefを上回っていれば電圧VDCoutを上昇させないように制御信号を電圧変換回路148に出力する。電圧変換回路148は、差動増幅器147からの制御信号を受けて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路142からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換する。A/D変換器22は、変換結果をデジタル量としてレジスタ32に保存する。
論理回路142は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路142は、A/D変換器22内のレジスタ32の値を読出すことができる。
論理回路142は、第1レジスタ84、第2レジスタ86、第3レジスタ88および演算器89を含む。論理回路142は、演算器89により、第1レジスタ84の値から第2レジスタ86の値を差し引いた結果を第3レジスタ88に格納することができる。
VDC回路141の電圧変換回路148は、複数の電流駆動回路を含んでいる。通常は、基準となる個数の電流駆動回路が動作する。動作する電流駆動回路の個数は、レジスタ146の値により変更することができる。レジスタ146の値が負のときは、電流駆動回路の個数が増加する。レジスタ146の値が正のときは、電流駆動回路の個数が減少する。実施の形態7では、電流駆動能力を制御するためのレジスタ146は、VDC回路141の内部に配置されているが、レジスタ146を論理回路142の内部もしくはそれ以外の領域に配置してもよい。論理回路142の制御により、第3レジスタ88の値をレジスタ146に転送することができる。
図9は、図8における差動増幅器147および電圧変換回路148の構成を示した回路図である。
図9を参照して、差動増幅器147は、基準電圧VDCrefを各々のマイナス入力ノードに受け電圧VDCoutをプラス入力ノードに受ける比較回路152,154,…,156を含む。電圧変換回路148は、レジスタ146の出力をデコードして信号SG11,SG12,…,SG1nを出力するデコード&ゲート選択回路162と、信号SG11〜SG1nに応じて入力切換を行なう入力切換回路164と、入力切換回路164の出力に応じて駆動能力が変化する駆動回路166とを含む。駆動回路166は、複数の電流駆動回路であるPチャネルMOSトランジスタ197,198,199を含む。PチャネルMOSトランジスタ197〜199は、電源ノードと電圧VDCoutを出力するノードとの間に並列に接続されている。
入力切換回路164は、信号SG11を受けて反転するインバータ172と、電源ノードとPチャネルMOSトランジスタ197のゲートとの間に接続されゲートに信号SG11を受けるPチャネルMOSトランジスタ176と、信号SG11とインバータ172の出力とに応じて比較回路152の出力をPチャネルMOSトランジスタ197のゲートに接続するトランスミッションゲート174とを含む。
再び図8を参照して、半導体集積回路140の全体動作について説明する。
論理回路142からの信号ADSEL0に従ってセレクタ52は電圧変換回路148の出力する電圧VDCoutを選択する。セレクタ72は、論理回路142の出力する信号ADSEL1に従って基準電圧VDCrefを選択する。
電圧VDCoutはA/D変換器22によりA/D変換され、その結果はレジスタ32に格納される。レジスタ32の値は、論理回路142によって読出され第1レジスタ84にその値が格納される。
さらに、基準電圧VDCrefがA/D変換器22によってA/D変換される。A/D変換の結果はレジスタ32に格納される。レジスタ32の値は、論理回路142によって読出され、第2レジスタ86に格納される。論理回路142内部の演算器89は、第1レジスタ84の値と第2レジスタ86の値を参照してこれらの差分すなわち(第1レジスタの値−第2レジスタの値)を第3レジスタ88に格納することができる。
論理回路142内の第1レジスタ84、第2レジスタ86および第3レジスタ88の内容は半導体集積回路140の外部からデータD1〜Dmとして端子100〜102を介して読出すことができる。
論理回路142が消費する電流が大きくなると、電圧VDCoutが低下する。これにより、A/D変換された電圧VDCoutの値と電圧VDCrefの値の差分を格納した第3レジスタ88の内容は負の値となる。そして論理回路142の制御により、レジスタ146に第3レジスタ88の値が転送される。これにより図9の駆動回路166の中で動作するPチャネルMOSトランジスタの個数が増え、電圧の低下を抑止するように働く。
また、半導体集積回路140の外部から第1レジスタ84、第2レジスタ86および第3レジスタ88の保持値を読出した後、VDC回路141の電流駆動能力に対して修正を加える場合には、外部から第3レジスタ88に対して駆動回路166のPチャネルMOSトランジスタの標準動作個数からの動作させるべき個数の差分を示す数値を書込む。第3レジスタ88の値が論理回路142によってVDC回路のレジスタ146に転送され、VDC回路の電流駆動能力を変更することができる。
実施の形態7では、第1レジスタ84、第2レジスタ86および第3レジスタ88の値を半導体集積回路140の外部に読出して外部で動作条件に適した必要動作電流を判定し、現在の電圧変換回路148の電流駆動能力との差分をレジスタ146に書込むことで電圧変換回路148の電流駆動能力を変更できる。これにより、半導体集積回路140に、よりマージンのある動作をさせることができるようになる。
また、半導体集積回路140の電源投入時など動作の初期において、半導体集積回路140の外部にレジスタ146の設定を行なわせるブートプログラムなどを実行できる制御装置を配置する。これにより使用の都度、VDC回路141の電流駆動能力を調整することができるので、消費電流の最適化を図ることができる。
さらに、半導体集積回路140の動作中においても、外部の制御回路により、第1レジスタ84、第2レジスタ86および第3レジスタ88の内容を更新し、第3レジスタ88の内容をレジスタ146に転送させることで、動的にVDC回路141の電流駆動能力を変更することが可能となる。
[実施の形態8]
図10は、実施の形態8の半導体集積回路200の構成を示したブロック図である。
図10は、実施の形態8の半導体集積回路200の構成を示したブロック図である。
図10を参照して、半導体集積回路200は、VDC回路202と、A/D変換器22と、論理回路94と、セレクタ52,72とを1つの半導体チップ上に集積している。各回路は、それぞれ専用の入出力端子を持っている。電源および各回路の入力信号の名称および機能は実施の形態6と同様であるので説明は繰返さない。
VDC回路202は、図6におけるVDC回路92の構成において、レジスタ96に代えてヒューズ回路204を含む。すなわち、VDC回路202は、基準電圧発生回路98と、差動増幅器28と、電圧変換回路30と、ヒューズ回路204とを含む。基準電圧発生回路98は、VDC回路202の出力である電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器28は、電圧VDCrefと電圧VDCoutとを入力として受ける。差動増幅器28は、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように電圧変換回路30に制御信号を出力する。
一方、差動増幅器28は、電圧VDCoutが電圧VDCrefを上回っていれば電圧VDCoutを上昇させないように制御信号を電圧変換回路30に出力する。電圧変換回路30は、差動増幅器28からの制御信号を受けて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路94からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換する。A/D変換器22は、変換結果をデジタル量としてレジスタ32に保存する。
論理回路94は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路94は、A/D変換器22内のレジスタ32の値を読出すことができる。
論理回路94は、第1レジスタ84、第2レジスタ86、第3レジスタ88および演算器89を含む。論理回路94は、演算器89により、第1レジスタ84の値から第2レジスタ86の値を差し引いた結果を第3レジスタ88に格納することができる。
基準電圧発生回路98は、基準となる出力電圧とそれより高い1つまたは複数の電圧およびそれより低い1つまたは複数の電圧を出力することができる。これらの電圧は、ヒューズ回路204のヒューズの設定により選択することができる。なお、図10では、ヒューズ回路204は、VDC回路202の内部に配置されているが、論理回路94の内部もしくはそれ例外の領域に配置されていてもよい。
図11は、ヒューズ回路204の構成例を示した図である。
図11を参照して、ヒューズ回路204は、電源ノードと接地ノードとの間に直列に接続される抵抗Rとヒューズ素子FUSEによって構成されるユニットを複数含む。複数のユニットからはそれぞれ制御信号SIG1〜SIGnが出力される。各ユニットにおいて、抵抗Rとヒューズ素子FUSEの接続ノードから対応する制御信号が出力される。ヒューズ素子FUSEが破壊され非導通状態となると制御信号はHレベルとなり、ヒューズ素子がそのままであれば制御信号はLレベルとなる。
なお、抵抗とヒューズ素子の配置は逆でもよく、またヒューズ素子はアンチヒューズのように破壊後に両端が導通状態となるヒューズでもよい。
再び図10を参照して、半導体集積回路200の全体動作について説明する。
論理回路94からの信号ADSEL0に従ってセレクタ52は電圧変換回路30の出力する電圧VDCoutを選択する。セレクタ72は、論理回路94の出力する信号ADSEL1に従って基準電圧VDCrefを選択する。
電圧VDCoutはA/D変換器22によりA/D変換され、その結果はレジスタ32に格納される。レジスタ32の値は、論理回路94によって読出され第1レジスタ84にその値が格納される。
さらに、基準電圧VDCrefがA/D変換器22によってA/D変換される。A/D変換の結果はレジスタ32に格納される。レジスタ32の値は、論理回路94によって読出され、第2レジスタ86に格納される。論理回路94内部の演算器89は、第1レジスタ84の値と第2レジスタ86の値を参照してこれらの差分すなわち(第1レジスタの値−第2レジスタの値)を第3レジスタ88に格納することができる。
論理回路94内の第1レジスタ84、第2レジスタ86および第3レジスタ88の内容は半導体集積回路90の外部からデータD1〜Dmとして端子100〜102を介して読出すことができる。
半導体集積回路200の外部から第1レジスタ84、第2レジスタ86および第3レジスタ88の値を読出して基準電圧VDCrefの修正を加える必要があると判断された場合には、第3レジスタに、現在の基準電圧からの差分を示す数値を外部から書込む。そして、論理回路94により第3レジスタ88の内容をヒューズ回路204の内部のヒューズの設定として書込むことで基準電圧発生回路98の出力電圧を変更することができる。
実施の形態8では、第1レジスタ84、第2レジスタ86、第3レジスタ88の値を半導体集積回路200の外部から読出すことができる。そして、動作条件に適した基準電圧を判定することができる。判定した結果に応じて現在の基準電圧との差分をVDC回路202が有するヒューズ回路204の内部のヒューズの設定として書込むことで基準電圧VDCrefを半導体集積回路200の使用条件に適した電圧に変更することができる。ヒューズに最適な値を書込むことで、以後、使用時は恒久的に最適値に修正された基準電圧を発生することができる。
また、出荷テストにおいて第1〜第3レジスタに格納された値を読出し、各電圧値から判断される適正な値を算出した後、基準電圧修正値をヒューズに書込むことで、恒久的に基準電圧が調整された半導体集積回路を出荷することができる。
[実施の形態9]
図12は、実施の形態9の半導体集積回路210の構成を示したブロック図である。
図12は、実施の形態9の半導体集積回路210の構成を示したブロック図である。
図12を参照して、半導体集積回路210は、VDC回路212と、A/D変換器22と、論理回路142とセレクタ52,72とを1つの半導体チップ上に集積している。各回路は、それぞれ専用の入出力端子を有する。電源および各回路の入力信号の名称および機能は実施の形態7と同様であるので説明は繰返さない。
VDC回路212は、基準電圧発生回路26と、差動増幅器147と、電圧変換回路148とを含む。基準電圧発生回路26は、VDC回路212の出力である電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器147は、電圧VDCrefと電圧VDCoutとを入力として受ける。差動増幅器147は、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように電圧変換回路148に制御信号を出力する。
一方、差動増幅器147は、電圧VDCoutが電圧VDCrefを上回っていれば電圧VDCoutを上昇させないように制御信号を電圧変換回路148に出力する。電圧変換回路148は、差動増幅器147からの制御信号を受けて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路142からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換する。A/D変換器22は、変換結果をデジタル量としてレジスタ32に保存する。
論理回路142は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路142は、A/D変換器22内のレジスタ32の値を読出すことができる。
論理回路142は、第1レジスタ84、第2レジスタ86、第3レジスタ88および演算器89を含む。論理回路142は、演算器89により、第1レジスタ84の値から第2レジスタ86の値を差し引いた結果を第3レジスタ88に格納することができる。
VDC回路212は、図8に示したVDC回路141の構成において、レジスタ146に代えてヒューズ回路214を含む。他のVDC回路212の構成は、VDC回路141と同様である。
VDC回路212の内部の電圧変換回路148は、複数の電流駆動用のトランジスタを含んでおり、通常は、基準となる個数の電流駆動用トランジスタが動作する。動作する電流駆動トランジスタの個数は、ヒューズ回路214のヒューズの設定により変更することができる。ヒューズにより設定される値が負のとき、駆動用トランジスタの個数が増加し、正のときは駆動用トランジスタの個数が減少するように電圧変換回路148は動作する。図12では、ヒューズ回路214は、VDC回路212内部に配置されているが、論理回路142の内部もしくはそれ以外の領域に配置されていてもよい。
論理回路142の制御により、第3レジスタ88の値をヒューズ回路214に書込むことができる。
再び図12を参照して、半導体集積回路210の全体動作について説明する。
論理回路142からの信号ADSEL0に従ってセレクタ52は電圧変換回路30の出力する電圧VDCoutを選択する。セレクタ72は、論理回路142の出力する信号ADSEL1に従って基準電圧VDCrefを選択する。
電圧VDCoutはA/D変換器22によりA/D変換され、その結果はレジスタ32に格納される。レジスタ32の値は、論理回路142によって読出され第1レジスタ84にその値が格納される。
さらに、基準電圧VDCrefがA/D変換器22によってA/D変換される。A/D変換の結果はレジスタ32に格納される。レジスタ32の値は、論理回路142によって読出され、第2レジスタ86に格納される。論理回路142内部の演算器89は、第1レジスタ84の値と第2レジスタ86の値を参照してこれらの差分すなわち(第1レジスタの値−第2レジスタの値)を第3レジスタ88に格納することができる。
論理回路142内の第1レジスタ84、第2レジスタ86および第3レジスタ88の内容は半導体集積回路210の外部からデータD1〜Dmとして端子100〜102を介して読出すことができる。
論理回路142が消費する電流が大きくなると、電圧VDCoutが低下する。これにより、A/D変換された電圧VDCoutの値と電圧VDCrefの値の差分を格納した第3レジスタ88の内容は負の値となる。そして論理回路142の制御により、レジスタ146に第3レジスタ88の値が転送される。これにより図9の駆動回路166の中で動作するPチャネルMOSトランジスタの個数が増え、電圧の低下を抑止するように働く。
つまり、半導体集積回路210の外部から第1レジスタ84、第2レジスタ86および第3レジスタ88の値を読出して、VDC回路212の電流駆動能力に対して修正を加える必要があるか否かを判断する。修正を加える必要がある場合には、第3レジスタ88に駆動用トランジスタの標準動作個数からの差分を示す数値を書込むことで、論理回路142の制御によりVDC回路212の内部に配置されたヒューズ回路214に設定が書込まれ、VDC回路の電流駆動能力が変更される。
実施の形態9では、第1レジスタ84、第2レジスタ86および第3レジスタ88の値を半導体集積回路210の外部に読出して動作条件に適した必要動作電流を判定することができる。そして現在の電圧変換回路148の電流駆動能力との差分をヒューズ回路214に書込むことで、動作に適した電圧変換回路148の駆動能力を恒久的に設定することができる。これにより、消費電力の最適化が図られたVDC回路を得ることができる。また、出荷テストにおいて、電流駆動能力に対する修正値をヒューズ回路に書込むことで、恒久的に適正な電流駆動能力に調整された半導体集積回路を出荷することができる。
[実施の形態10]
図13は、実施の形態10の半導体集積回路220の構成を示したブロック図である。
図13は、実施の形態10の半導体集積回路220の構成を示したブロック図である。
図13を参照して、半導体集積回路220は、VDC回路222、A/D変換器22、論理回路226およびフラッシュメモリ224を1つの半導体チップ上に集積している。各回路は、それぞれ専用の入出力端子を有する。
VDC回路222には電源電圧VCCが供給され、A/D変換器には電源電圧AVCCが供給される。論理回路226にはVDC回路222の出力である電圧VDCoutが動作電源電圧として供給される。またフラッシュメモリ224には、外部から電源電圧FVCCが供給されている。つまり、それぞれの回路のブロックは、別々の動作電源電圧を受けて動作する。なお、ここでは、接地電圧VSSつまりグラウンドは各ブロックに対して共通となっている。
VDC回路222は、基準電圧発生回路98と、差動増幅器147と、電圧変換回路148と、レジスタ96および146とを含む。VDC回路222は、外部から電源電圧VCCを受けて、基準電圧発生回路98の出力である基準電圧VDCrefと電圧変換回路148の出力である電圧VDCoutとを出力する。
A/D変換器22は、電源電圧AVCCを動作電源電圧として受ける。そしてA/D変換器22は、A/D変換用の参照電圧Avrefを端子14を介して受ける。
セレクタ52は、アナログ信号AN0と電圧VDCoutのいずれか一方を論理回路226から与えられる信号ADSEL0に従って選択してA/D変換器22の入力ノードAN0′に与える。セレクタ72は、基準電圧VDCrefとアナログ信号AN1のいずれか一方を信号ADSEL1に従って選択してA/D変換器22の入力ノードAN1′に与える。
論理回路226は、CPU228と、第1レジスタ84と、第2レジスタ86と、第3レジスタ88とを含む。論理回路226は、半導体集積回路220の外部と制御信号やデータの信号である信号I/O1〜I/Onをn個の端子16〜18を介して入出力する。また論理回路226は、レジスタのデータやCPU228が読出/書込を行なうデータをデータD1〜Dmとしてm個の端子100〜102を介してやり取りする。また、論理回路226は、CPU228が出力するアドレス値A1〜Akを、端子230〜232を介して出力する。
基準電圧発生回路98は、VDC回路222の出力電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器147は、電圧VDCrefおよび電圧VDCoutを受けて比較する。
差動増幅器147は電圧VDCoutが電圧VDCrefを下回っていれば、電圧VDCoutを上昇させるように制御信号を電圧変換回路148に伝える。一方、差動増幅器147は、電圧VDCoutが電圧VDCrefを上回っていれば、電圧VDCoutを上昇させないように制御信号を電圧変換回路148に伝達する。
電圧変換回路148は、差動増幅器147からの制御信号に応じて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路226からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換し、変換結果をデジタル量としてレジスタ32に保存できる。
論理回路226は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路226は、A/D変換器22の内部のレジスタ32の値を読出すことができる。また、論理回路226は、第1レジスタ84が保持する電圧VDCoutの値から第2レジスタが保持する基準電圧VDCrefの値を引いた結果を、第3レジスタ88に格納することができる。この動作は、CPU228が有する減算機能により行なうことができる。
基準電圧発生回路98および電圧変換回路148の構成は、図7および図9で説明したので説明は繰返さない。
電圧変換回路148は、複数の駆動用トランジスタを含んでおり、通常は基準となる個数の駆動用トランジスタが動作する。動作する駆動用トランジスタの個数は、レジスタ146の値により変更することができる。レジスタ146の値が負のとき駆動用トランジスタの個数が増加し、正のときは駆動用トランジスタの個数が減少するように電圧変換回路148は動作する。なお、レジスタ146は、電流駆動用トランジスタの動作個数を格納し、レジスタ146で指定された個数のトランジスタが動作するように電圧変換回路148を構成してもよい。
なお、図13では、レジスタ146は、VDC回路222の内部に配置されているが、論理回路226の内部もしくはそれ以外の領域に配置されていてもよい。また、レジスタ146に格納される値は、CPU228を含む論理回路によって読出および書込をすることができる。
基準電圧発生回路98は、基準となる出力電圧と、それより高い1つまたは複数の電圧と、それより低い1つまたは複数の電圧とを出力することができる。これらの電圧は、レジスタ96の値により選択することができる。図13では、レジスタ96はVDC回路222の内部に配置されているが、論理回路226の内部もしくはそれ以外の領域に配置されていてもよい。
次に、半導体集積回路220の動作について説明する。
フラッシュメモリ224には、CPU228が実行する命令列およびその命令を実行する際に使用するデータが配置されている。実施の形態10の動作を実行するためのCPU用命令列(プログラム)およびこれらの命令で使用するパラメータ(データ)もフラッシュメモリ224に格納されている。半導体集積回路220の電源立上時、リセット時または、ユーザが本プログラム以外のプログラムから本プログラムの起動を要求した際に、フラッシュメモリ224に格納されたプログラムを実行することができる。
図14は、CPUが行なう第1の処理を示したフローチャートである。
図14を参照して、ステップS1で処理が開始され、ステップS2でセレクタの設定が行なわれる。セレクタ52は、電圧変換回路148が出力する電圧VDCoutを選択する。またセレクタ72は、基準電圧発生回路98の出力する電圧VDCrefを選択する。このような選択を行なうようにCPU228は信号ADSEL0,ADSEL1を制御する。
続いてステップS3において、A/D変換器22をイネーブルに設定する。するとA/D変換器22はまず電圧VDCoutをA/D変換し、その結果をレジスタ32に格納する。この変換結果は、レジスタ32からCPU228によって読出され、第1レジスタ84に格納される。さらに、電圧VDCrefがA/D変換器によってA/D変換され、レジスタ32に格納される。電圧VDCrefの変換結果は、CPU228によって読出され、第2レジスタ86に格納される(ステップS4)。
続いてステップS5において演算処理が行なわれる。つまりCPUは第1レジスタ84と第2レジスタ86の値を入力として、これらの差分(第1レジスタの値−第2レジスタの値)を第3レジスタ88に格納する。
続いてステップS6において第1レジスタから第3のレジスタの内容は、CPU228が実行する転送命令により、この半導体集積回路220の外部へ端子100〜102を介してデータD1〜Dmとして出力することができる。
図15は、CPU228の第2の処理を説明するためのフローチャートである。
図15では、CPUを含む論理回路226の消費する電流が大きくなった場合に電圧VDCoutが低下したときの電圧修正について説明する。電圧VDCoutが低下すると、A/D変換された電圧VDCoutと電圧VDCrefの差分を格納した、第3レジスタ88の内容は負の値となる。
ステップS11において処理が開始されステップS12において第3レジスタ88の値が読出される。続いてステップS13において第3レジスタの値の正負判定が行なわれる。
第3レジスタの値が負の場合には、ステップS14に進み、第3レジスタ88の値を電流駆動能力制御用のレジスタへCPU228が転送する。これにより電圧変換回路148の内部の駆動用トランジスタの個数が増えるので、電圧の低下を抑止するように電圧変換回路148は働く。
一方、ステップS3において第3レジスタの値が正であると判定された場合にはステップS14を行なわずにステップS15に進み処理が終了する。
また、フラッシュメモリ224に配置された目標電圧値(最高値、最低値)と電圧を比較することによって、電圧VDCrefおよび電圧VDCoutが適正か否かを判定し、データバスを介して端子100〜102からデータD1〜Dmとして出力してもよいし、入出力端子16〜18を介して信号I/O1〜I/Onとして半導体集積回路220の外部に通知してもよい。
図16は、CPUが行なう第3の処理を説明するためのフローチャートである。
図16を参照して、CPU228が電圧VDCoutを修正する場合について説明する。
ステップS21において処理が開始されると、続いてステップS22においてCPU228は、第3レジスタ88の値を読出す。そして、続いてステップS23においてフラッシュメモリ224に格納されていた目標の上限値を読出す。
続いてステップS24においてCPU228は、第3レジスタ88の値が目標上限値を超えているか否かを判断する。目標上限値を超えていると判断した場合には、ステップS25においてCPU228は、レジスタ96の値を1つ小さくし基準電圧発生回路98に対して電圧VDCrefを下げるように指示する。またステップS24において第3レジスタの値が目標上限値を超えていない場合にはステップS25は行なわずステップS26に進む。
ステップS26では、フラッシュメモリ224に格納されている目標下限値を読出す。そしてステップS27において第3レジスタの値が目標下限値よりも小さいか否かが判断される。そして目標下限値よりも小さい場合にはステップS28に進み、基準電圧制御用のレジスタ96の値を1つ大きくする。
一方、第3レジスタの値が目標下限値よりも小さくなかった場合にはステップS28は行なわれずステップS29に進み処理が終了する。このように、CPUの動作によって第1レジスタ84、第2レジスタ86および第3レジスタ88の保持する値を読出してフラッシュメモリ224に配置された目標値と比較する。そしてその比較結果によってレジスタ96に修正値を書込むことで電圧VDCrefを修正することができる。修正した結果は電圧VDCoutをA/D変換した値を観測することにより修正が成功したか否かが確認できる。たとえば、CPUを含む論理回路の最高動作速度を上げるために動作電圧を上げる必要がある場合は、基準電圧を上昇させ、その一方CPUを含む論理回路の消費電流を低減する場合には基準電圧を低下させる。
以上説明したように、実施の形態10では、論理回路内にCPUを持ち、フラッシュメモリにはCPU用のプログラムおよびデータを配置する。これによりプログラム制御によって電圧VDCrefおよび電圧VDCoutの管理を容易に行なうことができる。具体的には、CPUを含む論理回路の動作時の電圧低下を検知し、VDC回路の電流駆動能力を変更したり、動作電圧を必要に応じ変更することができる。また、フラッシュメモリの制御プログラムおよびそのプログラムが使用するデータを書換えることにより、アプリケーションに応じたVDC回路の管理が個々の半導体集積回路ごとに行なうことができる。
[実施の形態11]
図17は、実施の形態11の半導体集積回路240の構成を示すブロック図である。
図17は、実施の形態11の半導体集積回路240の構成を示すブロック図である。
図17を参照して、半導体集積回路240は、図13に示した半導体集積回路220の構成に加えてリセット信号を入力する端子242とモード信号を入力する端子244とを含む。
電源投入時に端子242に入力するリセット信号RESETと同時に端子244に与えるモード信号MODを活性化すると、実施の形態10で説明したフラッシュメモリ内に配置された所定のプログラムが動作する。そして半導体集積回路240は、電圧VDCrefおよび電圧VDCoutをA/D変換し、その値をデジタル値として半導体集積回路の外部へデータD1〜Dmとして出力することができる。他の構成や動作は、実施の形態10の場合と同様であるので説明は繰返さない。
デジタル値に変換された値とフラッシュメモリに格納された目標設定値とを比較することで、レジスタ96,146の値を変更しVDC回路の電流駆動能力を変化させることや、VDC回路の基準電圧VDCrefを変化させることができる。
なお、実施の形態11では、モード信号MODは、リセット信号RESETと同時に活性化させて認識されることにしたが、モード信号MODのみを有効にすることでCPUにこれを認識させてもよい。
また、モード信号を入力する端子を複数設け、図14〜16のフローチャートで示したような動作に別々の端子を対応付け、動作を限定的に行なわせてもよい。たとえば、モード端子を2つ設け信号MOD1,MOD2を与え、信号MOD1を有効にした場合はレジスタ146を変更してVDC回路の電力駆動能力を変更し、また信号MOD2を有効にした場合はレジスタ96の値を変更して基準電圧を変更するようにしてもよい。
以上説明したように、実施の形態11では、モード端子を設けることにより、リセット時にVDC回路の電流駆動能力や基準電圧VDCrefを修正することができる。また、リセットとは無関係にモード端子を有効にする構成とすれば、半導体集積回路240の外部に配置したハードウェアからモード端子を有効すると即座に、VDC回路の電流駆動能力や基準電圧VDCrefの修正をすることができる。
[実施の形態12]
図18は、実施の形態12の半導体集積回路250の構成を示したブロック図である。
図18は、実施の形態12の半導体集積回路250の構成を示したブロック図である。
図18を参照して、半導体集積回路250は、VDC回路222と、A/D変換器22と、論理回路252と、セレクタ52,72とを1つの半導体チップ上に集積している。各回路は、それぞれ専用の入出力端子を有する。VDC回路222は、基準電圧発生回路98と、差動増幅器147と、電圧変換回路148と、レジスタ96,146とを含む。
A/D変換器22は、A/D変換の結果を格納するレジスタ32を含む。
論理回路252は、CPU228と、SRAM254と、マスクROM256と、第1レジスタ84と、第2レジスタ86と、第3レジスタ88とを含む。
電源について説明する。VDC回路222は端子2を介して電源電圧VCCを受ける。A/D変換器22は、端子12を介して電源電圧AVCCを受ける。CPU228を含む論理回路252は、VDC回路222の出力である電圧VDCoutを電源電圧として受ける。つまり、それぞれの回路のブロックは、別々の電源電圧を受けて動作する。ここで、接地電圧VSSつまりグラウンドは各ブロックに対して共通である。
VDC回路222は、基準電圧発生回路98と、差動増幅器147と、電圧変換回路148と、レジスタ96および146とを含む。VDC回路222は、外部から電源電圧VCCを受けて、基準電圧発生回路98の出力である基準電圧VDCrefと電圧変換回路148の出力である電圧VDCoutとを出力する。
A/D変換器22は、電源電圧AVCCを動作電源電圧として受ける。そしてA/D変換器22は、A/D変換用の参照電圧Avrefを端子14を介して受ける。
セレクタ52は、アナログ信号AN0と電圧VDCoutのいずれか一方を論理回路252から与えられる信号ADSEL0に従って選択してA/D変換器22の入力ノードAN0′に与える。セレクタ72は、基準電圧VDCrefとアナログ信号AN1のいずれか一方を信号ADSEL1に従って選択してA/D変換器22の入力ノードAN1′に与える。
論理回路252は、CPU228と、第1レジスタ84と、第2レジスタ86と、第3レジスタ88と、SRAM254と、マスクROMとを含む。論理回路252は、半導体集積回路250の外部と制御信号やデータの信号である信号I/O1〜I/Onをn個の端子16〜18を介して入出力する。また論理回路252は、レジスタのデータやCPU228が読出/書込を行なうデータをデータD1〜Dmとしてm個の端子100〜102を介してやり取りする。また、論理回路252は、CPU228が出力するアドレス値A1〜Akを、端子230〜232を介して出力する。
基準電圧発生回路98は、VDC回路222の出力電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器147は、電圧VDCrefおよび電圧VDCoutを受けて比較する。
差動増幅器147は電圧VDCoutが電圧VDCrefを下回っていれば、電圧VDCoutを上昇させるように制御信号を電圧変換回路148に伝える。一方、差動増幅器147は、電圧VDCoutが電圧VDCrefを上回っていれば、電圧VDCoutを上昇させないように制御信号を電圧変換回路148に伝達する。
電圧変換回路148は、差動増幅器147からの制御信号に応じて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
ADC回路22は、論理回路252からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換し、変換結果をデジタル量としてレジスタ32に保存できる。
論理回路252は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路252は、A/D変換器22の内部のレジスタ32の値を読出すことができる。また、論理回路252は、第1レジスタ84が保持する電圧VDCoutの値から第2レジスタが保持する基準電圧VDCrefの値を引いた結果を、第3レジスタ88に格納することができる。この動作は、CPU228が有する減算機能により行なうことができる。
基準電圧発生回路98および電圧変換回路148の構成は、図7および図9で説明したので説明は繰返さない。
電圧変換回路148は、複数の駆動用トランジスタを含んでおり、通常は基準となる個数の駆動用トランジスタが動作する。動作する駆動用トランジスタの個数は、レジスタ146の値により変更することができる。レジスタ146の値が負のとき駆動用トランジスタの個数が増加し、正のときは駆動用トランジスタの個数が減少するように電圧変換回路148は動作する。なお、レジスタ146は、電流駆動用トランジスタの動作個数を格納し、レジスタ146で指定された個数のトランジスタが動作するように電圧変換回路148を構成してもよい。
なお、図18では、レジスタ146は、VDC回路222の内部に配置されているが、論理回路252の内部もしくはそれ以外の領域に配置されていてもよい。また、レジスタ146に格納される値は、CPU228を含む論理回路252によって読出および書込をすることができる。
基準電圧発生回路98は、基準となる出力電圧と、それより高い1つまたは複数の電圧と、それより低い1つまたは複数の電圧とを出力することができる。これらの電圧は、レジスタ96の値により選択することができる。図18では、レジスタ96はVDC回路222の内部に配置されているが、論理回路252の内部もしくはそれ以外の領域に配置されていてもよい。
次に、本発明の半導体集積回路250の全体動作について説明する。
CPU228が実行する命令列およびその命令を実行する際に使用するデータは、半導体集積回路250の外部に配置されたEEPROMなどの記憶装置(図示せず)に格納されている。
マスクROM256には、上記記憶装置内の命令列およびデータをSRAM254にロードし、CPU228の動作をそのロードしたプログラムへ移すためのプログラム(ブートプログラム)が配置されている。
このブートプログラムは、半導体集積回路250のリセット時もしくはマスクROM内の他のプログラムがそのブートプログラムの起動を要求した際に動作する。以下に、リセット時にこのブートプログラムでSRAM254内にブートされたプログラムによる動作を説明する。
実施の形態12でも、図14、図15、図16で説明した動作と同様な動作が行われる。つまり、処理が開始され、セレクタの設定が行なわれる。セレクタ52は、電圧変換回路148が出力する電圧VDCoutを選択する。またセレクタ72は、基準電圧発生回路98の出力する電圧VDCrefを選択する。このような選択を行なうようにCPU228は信号ADSEL0,ADSEL1を制御する。
続いて、A/D変換器22がイネーブルに設定される。するとA/D変換器22はまず電圧VDCoutをA/D変換し、その結果をレジスタ32に格納する。この変換結果は、レジスタ32からCPU228によって読出され、第1レジスタ84に格納される。さらに、電圧VDCrefがA/D変換器によってA/D変換され、レジスタ32に格納される。電圧VDCrefの変換結果は、CPU228によって読出され、第2レジスタ86に格納される。
続いて、演算処理が行なわれる。つまりCPUは第1レジスタ84と第2レジスタ86の値を入力として、これらの差分(第1レジスタの値−第2レジスタの値)を第3レジスタ88に格納する。
続いて、第1レジスタから第3のレジスタの内容は、CPU228が実行する転送命令により、この半導体集積回路250の外部へ端子100〜102を介してデータD1〜Dmとして出力することができる。
CPUを含む論理回路252の消費する電流が大きくなった場合に電圧VDCoutが低下したときの電圧修正について説明する。電圧VDCoutが低下すると、A/D変換された電圧VDCoutと電圧VDCrefの差分を格納した、第3レジスタ88の内容は負の値となる。
第3レジスタ88の値が読出され、続いて第3レジスタの値の正負判定が行なわれる。
第3レジスタの値が負の場合には、第3レジスタ88の値を電流駆動能力制御用のレジスタへCPU228が転送する。これにより電圧変換回路148の内部の駆動用トランジスタの個数が増えるので、電圧の低下を抑止するように電圧変換回路148は働く。
一方、第3レジスタの値が正であると判定された場合には、第3レジスタ88の値をレジスタへCPU228が転送することなく、処理が終了する。
また、ブートによってEEPROMなどの記憶装置(図示せず)からSRAM内に配置された目標電圧値(最高値、最低値)と電圧を比較することによって、電圧VDCrefおよび電圧VDCoutが適正か否かを判定し、データバスを介して端子100〜102からデータD1〜Dmとして出力してもよいし、入出力端子16〜18を介して信号I/O1〜I/Onとして半導体集積回路220の外部に通知してもよい。
また、CPU228が電圧VDCoutを修正する場合には、CPU228は、第3レジスタ88の値を読出す。CPU228は、第3レジスタ88の値が目標上限値を超えているか否かを判断する。また、CPU228は第3レジスタの値が目標下限値よりも小さいか否かを判断する。このように、CPUの動作によって第1レジスタ84、第2レジスタ86および第3レジスタ88の保持する値を読出して、ブートによってEEPROMなどの記憶装置(図示せず)からSRAM内に配置された目標値と比較する。そしてその比較結果によってレジスタ96に修正値を書込むことで電圧VDCrefを修正することができる。修正した結果は電圧VDCoutをA/D変換した値を観測することにより修正が成功したか否かが確認できる。
たとえば、CPUを含む論理回路の最高動作速度を上げるために動作電圧を上げる必要がある場合は、基準電圧を上昇させ、その一方CPUを含む論理回路の消費電流を低減する場合には基準電圧を低下させる。
実施の形態12では、マスクROM256上のブートプログラムによりSRAM254にロードされたプログラムによって、VDC回路222の電流駆動能力や基準電圧VDCrefを修正することができる。実施例12では、フラッシュメモリを集積回路上に配置していないため、半導体集積回路のウェハプロセスの工程数がフラッシュメモリを搭載する場合と比較して削減できる。したがって半導体集積回路の製造コストを低減することができる。
[実施の形態13]
図19は、実施の形態13の半導体集積回路260の構成を示したブロック図である。
図19は、実施の形態13の半導体集積回路260の構成を示したブロック図である。
図19を参照して、半導体集積回路260は、VDC回路262と、A/D変換器22と、論理回路264と、セレクタ52,72とを1つの半導体チップ上に集積している。各回路はそれぞれ専用の入出力端子を有する。
VDC回路262は、基準電圧発生回路26と、差動増幅器28と、電圧変換回路268と、レジスタ266とを含む。A/D変換器22はA/D変換の結果を格納するレジスタ32を含む。
論理回路264は、第1レジスタ84と、第2レジスタ86と、第3レジスタ88と、演算器89とを含む。
電源は、VDC回路262用に端子2を介して電源電圧VCCが供給され、A/D変換器22用に端子12を介して電源電圧AVCCが供給される。また論理回路264には、VDC回路262の出力である電圧VDCoutが供給される。つまり、VDC回路262、A/D変換器22および論理回路264は、別々の電源電圧を受けて動作する。ここでは、接地電圧VSSつまりグラウンドは3つの回路で共通となっている。
VDC回路262は、電源電圧VCCを受けて内部で基準電圧VDCrefを発生し出力として電圧VDCoutを出力する。A/D変換器22は、入力ノードAN0′,AN1′に入力される2つのアナログ入力信号をA/D変換用の参照電圧Avrefを参照してA/D変換し、その結果をレジスタ32に格納する。
セレクタ52は、2入力のセレクタであり、出力がA/D変換器の入力ノードAN0′に接続される。セレクタ72も2入力のセレクタであり、その出力はA/D変換器22の入力ノードAN1′に接続される。
端子54を介して与えられるアナログ信号AN0はセレクタ52の一方の入力に与えられ、電圧変換回路268の出力である電圧VDCoutが他方の入力に与えられる。さらに、端子10を介して与えられるアナログ信号AN1は、セレクタ72の一方の入力に与えられ、基準電圧発生回路98の出力である基準電圧VDCrefがセレクタ72の他方の入力に与えられる。
論理回路264は、制御信号やデータとして信号I/O1〜I/Onをn個の端子16〜18を介してやり取りする。また、論理回路264は、内蔵するレジスタのデータを端子100〜102を介してデータD1〜Dmとして入出力する。
VDC回路262は、基準電圧発生回路98と、差動増幅器28と、電圧変換回路268とを含む。基準電圧発生回路98は、VDC回路262の出力である電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器28は、電圧VDCrefと電圧VDCoutとを入力として受ける。差動増幅器28は、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように電圧変換回路268に制御信号を出力する。
一方、差動増幅器28は、電圧VDCoutが電圧VDCrefを上回っていれば電圧VDCoutを上昇させないように制御信号を電圧変換回路268に出力する。電圧変換回路268は、差動増幅器28からの制御信号を受けて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路264からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換する。A/D変換器22は、変換結果をデジタル量としてレジスタ32に保存する。
論理回路264は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路264は、A/D変換器22内のレジスタ32の値を読出すことができる。
論理回路264は、第1レジスタ84、第2レジスタ86、第3レジスタ88および演算器89を含む。論理回路264は、演算器89により、第1レジスタ84の値から第2レジスタ86の値を差し引いた結果を第3レジスタ88に格納することができる。
VDC回路262に配置されているレジスタ266は、VDC回路の動作モードを変更するための制御値を格納するレジスタである。レジスタ266に設定する値により、VDC通常動作モードと、VDCスルーモードと、VDC停止モードの3つのモードのうちの1つを選択することができる。VDC通常動作モードでは、VDC回路262は上述した通常動作を行なう。VDCスルーモードでは、基準電圧発生回路26および差動増幅器28は動作を停止し、電圧変換回路268は、入力された電源電圧VCCを電圧変換を行なわずにほぼそのままの電圧として出力する。VDC停止モードでは、VDC回路262は動作を停止し、電圧VDCoutは非活性化される。なお、図19では、レジスタ266はVDC回路262の内部に配置されているが、論理回路264の内部に配置されていてもよい。
図20は、図19における電圧変換回路268の構成を示した回路図である。
図20を参照して、電圧変換回路268は、電源ノードと電圧VDCoutを出力するノードとの間に接続されるPチャネルMOSトランジスタ282と、信号MVDCoff,MVDCthroughを受けるNOR回路274と、NOR回路274の出力を受けて反転するインバータ272と、NOR回路274の出力およびインバータ272の出力に応じて差動増幅器28の出力をPチャネルMOSトランジスタ282のゲートに接続するトランスミッションゲート270とを含む。なお、信号MVDCoffはVDC停止モード時に活性化される信号である。また信号MVDCthroughはVDCスルーモード時に活性化される信号である。図19の論理回路264から出力されるモード設定信号MVDCに応じてレジスタ266に設定が書込まれこの設定に応じて信号MVDCoff,MVDCthroughが活性化/非活性化される。
電圧変換回路268は、さらに、信号MVDCoffを受けて反転するインバータ276と、電源ノードとPチャネルMOSトランジスタ282のゲートとの間に接続されゲートにインバータ276の出力を受けるPチャネルMOSトランジスタ278と、PチャネルMOSトランジスタ282のゲートと接地ノードとの間に接続されゲートに信号MVDCthroughを受けるNチャネルMOSトランジスタ280とを含む。
信号MVDCoffが活性化されるとトランスミッションゲート270は非導通状態となり差動増幅器28の出力とPチャネルMOSトランジスタ282のゲートとを分離する。そしてPチャネルMOSトランジスタ278が導通することによりPチャネルMOSトランジスタ282のゲートは電源電圧VCCに結合される。その結果PチャネルMOSトランジスタ282は非導通状態となり電圧VDCoutは非活性化される。
一方信号MVDCthroughが活性化されるとトランスミッションゲート270は非導通状態となりPチャネルMOSトランジスタ282のゲートを差動増幅器28の出力から分離する。そしてNチャネルMOSトランジスタ280が導通することによりPチャネルMOSトランジスタ282も導通状態となる。その結果電圧VDCoutとして電源電圧VCCがほぼそのまま出力されることになる。
次に、再び図19を参照して半導体集積回路260の全体動作について説明する。
まず論理回路264から信号MVDCが出力され、この信号によりレジスタ266に値が書込まれる。書込動作は、半導体集積回路260の外部から端子16〜18を介して信号I/O1〜I/Onのうちの一部を書込指示信号として入力し、端子100〜102を介して書込データとしてデータD1〜Dmを入力することにより行なわれる。
まず、VDC通常動作モード時には、VDC回路262は実施の形態5等で説明した動作を行なう。
次に、VDCスルーモードに設定された場合は、VDC回路262は電圧VDCoutとして電源電圧VCCとほぼ等しい(若干低い)電圧が出力される。
論理回路264からA/D変換器22の入力を選択するための選択信号ADSEL0が出力され、これに応じてセレクタ52は電圧VDCoutをA/D変換器22の入力ノードAN0′に与える。電圧VDCoutは、A/D変換器によりA/D変換され、その結果がレジスタ32に格納される。レジスタ32の値は論理回路264によって読出され、電圧VDCoutに対応するデジタル値が第1レジスタ84に格納される。
論理回路264の内部の第1レジスタ84の内容は、半導体集積回路260の外部から端子100〜102を介して読出すことができる。
VDC停止モードに設定した場合は、電圧変換回路268は電圧VDCoutを駆動しない。このため、論理回路264は動作できなくなる。この場合はリセット(図示せず)を入力するか、または電源電圧VCCを一度オフにしてから再度投入する。
実施の形態13によれば、VDC回路262にVDCスルーモードを設けることにより、半導体集積回路に入力される電源電圧VCCが期待される値かどうかを半導体集積回路の外部からデジタル信号として知ることができる。
また、電源電圧VCCが低下した場合など、VDC通常動作モードでは論理回路264の動作可能な電圧VDCoutが得られない場合には、VDCスルーモードに移行することができ、電源電圧VCCの変動に柔軟に対応できる半導体集積回路を得ることができる。
[実施の形態14]
図21は、実施の形態14の半導体集積回路290の構成を示したブロック図である。
図21は、実施の形態14の半導体集積回路290の構成を示したブロック図である。
図21を参照して、半導体集積回路290は、VDC回路262と、A/D変換器22と、論理回路292とセレクタ52,72とを含み、これらが1つの半導体チップ上に集積されている。各回路は、それぞれ専用の入出力端子を有する。
VDC回路262は、基準電圧発生回路26と、差動増幅器28と、電圧変換回路268と、レジスタ266とを含む。A/D変換器22は、A/D変換の結果を格納するレジスタ32を含む。論理回路292は、第1レジスタ84と、第2レジスタ86と、第3レジスタ88と、演算器89とを含む。論理回路292は、さらに、第4レジスタ294と、第5レジスタ296と、NGフラグレジスタ298とを含む。
電源は、VDC回路262用に端子2を介して電源電圧VCCが供給され、A/D変換器22用に端子12を介して電源電圧AVCCが供給される。また論理回路292には、VDC回路262の出力である電圧VDCoutが供給される。つまり、VDC回路262、A/D変換器22および論理回路292は、別々の電源電圧を受けて動作する。ここでは、接地電圧VSSつまりグラウンドは3つの回路で共通となっている。
VDC回路262は、電源電圧VCCを受けて内部で基準電圧VDCrefを発生し出力として電圧VDCoutを出力する。A/D変換器22は、入力ノードAN0′,AN1′に入力される2つのアナログ入力信号をA/D変換用の参照電圧Avrefを参照してA/D変換し、その結果をレジスタ32に格納する。
セレクタ52は、2入力のセレクタであり、出力がA/D変換器の入力ノードAN0′に接続される。セレクタ72も2入力のセレクタであり、その出力はA/D変換器22の入力ノードAN1′に接続される。
端子54を介して与えられるアナログ信号AN0はセレクタ52の一方の入力に与えられ、電圧変換回路268の出力である電圧VDCoutが他方の入力に与えられる。さらに、端子10を介して与えられるアナログ信号AN1は、セレクタ72の一方の入力に与えられ、基準電圧発生回路98の出力である基準電圧VDCrefがセレクタ72の他方の入力に与えられる。
論理回路292は、制御信号やデータとして信号I/O1〜I/Onをn個の端子16〜18を介してやり取りする。また、論理回路292は、内蔵するレジスタのデータを端子100〜102を介してデータD1〜Dmとして入出力する。
基準電圧発生回路98は、VDC回路262の出力である電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器28は、電圧VDCrefと電圧VDCoutとを入力として受ける。差動増幅器28は、電圧VDCoutが電圧VDCrefを下回っていれば電圧VDCoutを上昇させるように電圧変換回路268に制御信号を出力する。
一方、差動増幅器28は、電圧VDCoutが電圧VDCrefを上回っていれば電圧VDCoutを上昇させないように制御信号を電圧変換回路268に出力する。電圧変換回路268は、差動増幅器28からの制御信号を受けて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
A/D変換器22は、論理回路292からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換する。A/D変換器22は、変換結果をデジタル量としてレジスタ32に保存する。
論理回路292は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路292は、A/D変換器22内のレジスタ32の値を読出すことができる。さらに、論理回路292は、演算器89により、第1レジスタ84の値から第2レジスタ86の値を差し引いた結果を第3レジスタ88に格納することができる。
VDC回路262に配置されているレジスタ266は、VDC回路の動作モードを変更するための制御値を格納するレジスタである。レジスタ266に設定する値により、VDC通常動作モードと、VDCスルーモードと、VDC停止モードの3つのモードのうちの1つを選択することができる。VDC通常動作モードでは、VDC回路262は上述した通常動作を行なう。VDCスルーモードでは、基準電圧発生回路26および差動増幅器28は動作を停止し、電圧変換回路268は、入力された電源電圧VCCを電圧変換を行なわずにほぼそのまま電圧VDCoutとして出力する。VDC停止モードでは、VDC回路262は動作を停止し、電圧VDCoutは非活性化される。
論理回路292が第1〜第3レジスタに加えて、第4レジスタ294と、第5レジスタ296とをさらに含んでいる点が、実施の形態14の特徴の1つである。第4レジスタ294には電源電圧VCCの上限値が格納され、第5レジスタ296には電源電圧VCCの下限値が格納される。また、第1レジスタ84に格納されている値が第4レジスタ294と第5レジスタ296とで指定された値の範囲内でなければ、論理回路292はNGフラグレジスタ298に格納されているフラグを有効にする。
次に、半導体集積回路290の全体動作について説明する。
まず論理回路292から信号MVDCが出力され、この信号によりレジスタ266に値が書込まれる。書込動作は、半導体集積回路290の外部から端子16〜18を介して信号I/O1〜I/Onのうちの一部を書込指示信号として入力し、端子100〜102を介して書込データとしてデータD1〜Dmを入力することにより行なわれる。
まず、VDC通常動作モード時には、VDC回路262は実施の形態5等で説明した動作を行なう。
次に、VDCスルーモードに設定された場合は、VDC回路262は電圧VDCoutとして電源電圧VCCとほぼ等しい(若干低い)電圧が出力される。
論理回路292からA/D変換器22の入力を選択するための選択信号ADSEL0が出力され、これに応じてセレクタ52は電圧VDCoutをA/D変換器22の入力ノードAN0′に与える。電圧VDCoutは、A/D変換器によりA/D変換され、その結果がレジスタ32に格納される。レジスタ32の値は論理回路292によって読出され、電圧VDCoutに対応するデジタル値が第1レジスタ84に格納される。
論理回路292の内部の第1レジスタ84の内容は、半導体集積回路290の外部から端子100〜102を介して読出すことができる。
第1レジスタ84の値は、論理回路292の制御により、第4レジスタ294の値および第5レジスタ296の値と比較される。第1レジスタ84の値が第4レジスタ294、第5レジスタ296で示す値の範囲内出なければ、論理回路292はNGフラグを有効とする。
第5レジスタ294、第5レジスタ296の値は、半導体集積回路290の外部から読出および書込をすることができる。またNGフラグレジスタ298の値は、半導体集積回路290の外部から読出すことができまたクリアすることができる。
実施の形態14では、VDCスルーモード時において電源電圧VCCに対応する電圧VDCoutが出力される。この電圧VDCoutを予め規定された電圧範囲の中にあるか否かをフラグを読出すことによって確認できる。これにより、電源電圧VCCの監視を行なうことが可能となる。
[実施の形態15]
図22は、実施の形態15の半導体集積回路300の構成を示すブロック図である。
図22は、実施の形態15の半導体集積回路300の構成を示すブロック図である。
図22を参照して、半導体集積回路300は、VDC回路302と、A/D変換器22と、論理回路304と、フラッシュメモリ224と、セレクタ52および72とを含み、これらが1つの半導体チップ上に集積されている。
VDC回路302は、基準電圧発生回路98と、差動増幅器147と、電圧変換回路306と、レジスタ96,146および266とを含む。
A/D変換器22は、A/D変換の結果を格納するレジスタ32を含む。
論理回路304は、CPU308と、第1レジスタ84と、第2レジスタ86と、第3レジスタ88と、第4レジスタ294と、第5レジスタ296と、NGフラグレジスタ298とを含む。
VDC回路302には電源電圧VCCが供給され、A/D変換器には電源電圧AVCCが供給される。論理回路304にはVDC回路302の出力である電圧VDCoutが動作電源電圧として供給される。またフラッシュメモリ224には、外部から電源電圧FVCCが供給されている。つまり、それぞれの回路のブロックは、別々の動作電源電圧を受けて動作する。なお、ここでは、接地電圧VSSつまりグラウンドは各ブロックに対して共通となっている。
VDC回路302は、基準電圧発生回路98と、差動増幅器147と、電圧変換回路306と、レジスタ96、146および266とを含む。VDC回路302は、外部から電源電圧VCCを受けて、基準電圧発生回路98の出力である基準電圧VDCrefと電圧変換回路306の出力である電圧VDCoutとを出力する。
A/D変換器22は、電源電圧AVCCを動作電源電圧として受ける。そしてA/D変換器22は、A/D変換用の参照電圧Avrefを端子14を介して受ける。
セレクタ52は、アナログ信号AN0と電圧VDCoutのいずれか一方を論理回路304から与えられる信号ADSEL0に従って選択してA/D変換器22の入力ノードAN0′に与える。セレクタ72は、基準電圧VDCrefとアナログ信号AN1のいずれか一方を信号ADSEL1に従って選択してA/D変換器22の入力ノードAN1′に与える。
論理回路304は、半導体集積回路220の外部と制御信号やデータの信号である信号I/O1〜I/Onをn個の端子16〜18を介して入出力する。また論理回路304は、レジスタのデータやCPU308が読出/書込を行なうデータをデータD1〜Dmとしてm個の端子100〜102を介してやり取りする。また、論理回路304は、CPU308が出力するアドレス値A1〜Akを、端子230〜232を介して出力する。
基準電圧発生回路98は、VDC回路302の出力電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器147は、電圧VDCrefおよび電圧VDCoutを受けて比較する。
差動増幅器147は電圧VDCoutが電圧VDCrefを下回っていれば、電圧VDCoutを上昇させるように制御信号を電圧変換回路306に伝える。一方、差動増幅器147は、電圧VDCoutが電圧VDCrefを上回っていれば、電圧VDCoutを上昇させないように制御信号を電圧変換回路306に伝達する。
電圧変換回路306は、差動増幅器147からの制御信号に応じて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
ADC回路22は、論理回路304からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換し、変換結果をデジタル量としてレジスタ32に保存できる。
論理回路304は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路304は、A/D変換器22の内部のレジスタ32の値を読出すことができる。また、論理回路304は、第1レジスタ84が保持する電圧VDCoutの値から第2レジスタが保持する基準電圧VDCrefの値を引いた結果を、第3レジスタ88に格納することができる。この動作は、CPU308が有する減算機能により行なうことができる。
基準電圧発生回路98の構成は、図7で説明したので説明は繰返さない。
図23は、図22における電圧変換回路306の構成を示した回路図である。
図23を参照して、電圧変換回路306は、デコード&ゲート選択回路162と、入力切換回路164と、入力固定回路320と、駆動回路166とを含む。デコード&ゲート選択回路162、入力切換回路164および駆動回路166については、図9で説明したものと同じであるので説明は繰返さない。
入力固定回路320は、レジスタ266から出力される信号MVDCoffを受けて反転するインバータ322と、電源ノードとPチャネルMOSトランジスタ197のゲートとの間に接続されゲートにインバータ322の出力を受けるPチャネルMOSトランジスタ324と、電源ノードとPチャネルMOSトランジスタ198のゲートとの間に接続されゲートにインバータ322の出力を受けるPチャネルMOSトランジスタ326と、電源ノードとPチャネルMOSトランジスタ199のゲートとの間に接続されゲートにインバータ322の出力を受けるPチャネルMOSトランジスタ328とを含む。
入力固定回路320は、さらに、PチャネルMOSトランジスタ197のゲートと接地ノードとの間に接続されゲートに信号MVDCthroughを受けるNチャネルMOSトランジスタ330と、PチャネルMOSトランジスタ198のゲートと接地ノードとの間に接続されゲートに信号MVDCthroughを受けるNチャネルMOSトランジスタ332と、PチャネルMOSトランジスタ199と接地ノードとの間に接続されゲートに信号MVDCthroughを受けるNチャネルMOSトランジスタ334とを含む。
レジスタ96に設定する値を変更することにより基準電圧VDCrefを変更することができ電圧VDCoutを調整することができる。またレジスタ146の設定を変更することにより駆動用のトランジスタ197〜199の使用する数を変更することができ、これにより負荷電流に応じた追従速度を調整することができる。
さらに、レジスタ266の値を設定することによりVDC停止モードでは信号MVDCoffをHレベルに活性化しPチャネルMOSトランジスタ197〜199をすべて非導通状態に設定し電圧VDCoutを非活性化することができる。
また、レジスタ266を設定することによりVDCスルーモードに設定すれば信号MVDCthroughがHレベルに活性化しPチャネルMOSトランジスタ197〜199はすべて導通状態となり電圧VDCoutとして電源電圧VCCがそのまま出力される。
再び、図22を参照して、電圧変換回路306は、複数の駆動用トランジスタを含んでおり、通常は基準となる個数の駆動用トランジスタが動作する。動作する駆動用トランジスタの個数は、レジスタ146の値により変更することができる。レジスタ146の値が負のとき駆動用トランジスタの個数が増加し、正のときは駆動用トランジスタの個数が減少するように電圧変換回路306は動作する。なお、レジスタ146は、電流駆動用トランジスタの動作個数を格納し、レジスタ146で指定された個数のトランジスタが動作するように電圧変換回路306を構成してもよい。
なお、図22では、レジスタ146は、VDC回路302の内部に配置されているが、論理回路304の内部もしくはそれ以外の領域に配置されていてもよい。また、レジスタ146に格納される値は、CPU308を含む論理回路304によって読出および書込をすることができる。
基準電圧発生回路98は、基準となる出力電圧と、それより高い1つまたは複数の電圧と、それより低い1つまたは複数の電圧とを出力することができる。これらの電圧は、レジスタ96の値により選択することができる。図22では、レジスタ96はVDC回路302の内部に配置されているが、論理回路304の内部もしくはそれ以外の領域に配置されていてもよい。
VDC回路302に配置されているレジスタ266は、VDC回路の動作モードを変更するための制御値を格納するレジスタである。レジスタ266に設定する値により、VDC通常動作モードと、VDCスルーモードと、VDC停止モードの3つのモードのうちの1つを選択することができる。VDC通常動作モードでは、VDC回路302は上述した通常動作を行なう。VDCスルーモードでは、基準電圧発生回路26および差動増幅器147は動作を停止し、電圧変換回路306は、入力された電源電圧VCCを電圧変換を行なわずにほぼそのまま電圧VDCoutとして出力する。VDC停止モードでは、VDC回路302は動作を停止し、電圧VDCoutは非活性化される。なお、図22では、レジスタ266はVDC回路302の内部に配置されているが、論理回路304の内部に配置されていてもよい。
論理回路304が第1〜第3レジスタに加えて、第4レジスタ294と、第5レジスタ296とをさらに含んでいる点が、実施の形態15の特徴の1つである。第4レジスタ294には電源電圧VCCの上限値が格納され、第5レジスタ296には電源電圧VCCの下限値が格納される。また、第1レジスタ84に格納されている値が第4レジスタ294と第5レジスタ296とで指定された値の範囲内でなければ、論理回路304はNGフラグレジスタ298に格納されているフラグを有効にする。
次に半導体集積回路300の全体動作について説明する。
フラッシュメモリ224には、CPU308が実行する命令列およびその命令を実行する際に使用するデータが配置されている。実施の形態15の動作を実行するためのCPU用命令列(プログラム)およびこれらの命令で使用するパラメータ(データ)もフラッシュメモリ224に格納されている。半導体集積回路300の電源立上時、リセット時または、ユーザが本プログラム以外のプログラムから本プログラムの起動を要求した際に、フラッシュメモリ224に格納されたプログラムを実行することができる。
このようにして起動されたプログラムによって動作するCPU308の制御により、動作モードを制御するレジスタ266に値を書込む。
まず、VDC通常動作モード時には、VDC回路302は実施の形態5等で説明した動作を行なう。
次に、VDCスルーモードに設定された場合は、VDC回路302は電圧VDCoutとして電源電圧VCCとほぼ等しい(若干低い)電圧が出力される。
論理回路304からA/D変換器22の入力を選択するための選択信号ADSEL0が出力され、これに応じてセレクタ52は電圧VDCoutをA/D変換器22の入力ノードAN0′に与える。電圧VDCoutは、A/D変換器によりA/D変換され、その結果がレジスタ32に格納される。レジスタ32の値は論理回路304によって読出され、電圧VDCoutに対応するデジタル値が第1レジスタ84に格納される。
論理回路304の内部の第1レジスタ84の内容は、半導体集積回路300の外部から端子100〜102を介して読出すことができる。
VDC停止モードに設定した場合は、電圧変換回路306は電圧VDCoutを駆動しない。このため、論理回路304は動作できなくなる。この場合はリセット(図示せず)を入力するか、または電源電圧VCCを一度オフにしてから再度投入する。
VDCスルーモードで動作する場合には第1レジスタ84の内容は、第4レジスタ294および第5レジスタ296の値と比較される。第1レジスタ84の値が第4レジスタ294の値と第5レジスタ296の値の間の値ではない場合には、NGフラグが有効となる。各レジスタの値やNGフラグの内容は入出力端子16〜18、もしくはデータバスが接続される端子100〜102を通じて半導体集積回路300の外部に出力される。
以上説明したように、実施の形態15では、VDC回路302にVDCスルーモードを設け電源電圧VCCをデジタル値として外部から観測可能にする。それとともに、フラッシュメモリに格納されたプログラムで動作するCPUを搭載することで、電源電圧VCCの管理を容易に行なえる。つまり、フラッシュメモリ内のパラメータを変更することにより、システムに応じて電源電圧VCCの上限値、下限値を変更することができる。
また、電源電圧VCCが低下してしまいVDC回路302を通常モードで動作させていると必要な電圧VDCoutが得られない場合には、VDCスルーモードに切換え、論理回路304への供給電圧をアップさせ、必要な情報をフラッシュメモリへ退避させることが可能となる。
[実施の形態16]
図24は、実施の形態16の半導体集積回路350の構成を示したブロック図である。
図24は、実施の形態16の半導体集積回路350の構成を示したブロック図である。
図24を参照して、半導体集積回路350は、VDC回路302と、A/D変換器22と、論理回路352と、セレクタ52,72とを含み、これらの回路は1つの半導体チップ上に集積されている。各回路はそれぞれ専用の入出力端子を有する。
電源について説明する。VDC回路302は端子2を介して電源電圧VCCを受ける。A/D変換器22は、端子12を介して電源電圧AVCCを受ける。CPU356を含む論理回路352は、VDC回路302の出力である電圧VDCoutを電源電圧として受ける。つまり、それぞれの回路のブロックは、別々の電源電圧を受けて動作する。ここで、接地電圧VSSつまりグラウンドは各ブロックに対して共通である。
VDC回路302は、基準電圧発生回路98と、差動増幅器147と、電圧変換回路306と、レジスタ96,146、266とを含む。VDC回路302は、外部から電源電圧VCCを受けて、基準電圧発生回路98の出力である基準電圧VDCrefと電圧変換回路306の出力である電圧VDCoutとを出力する。
A/D変換器22は、電源電圧AVCCを動作電源電圧として受ける。そしてA/D変換器22は、A/D変換用の参照電圧Avrefを端子14を介して受ける。
セレクタ52は、アナログ信号AN0と電圧VDCoutのいずれか一方を論理回路352から与えられる信号ADSEL0に従って選択してA/D変換器22の入力ノードAN0′に与える。セレクタ72は、基準電圧VDCrefとアナログ信号AN1のいずれか一方を信号ADSEL1に従って選択してA/D変換器22の入力ノードAN1′に与える。
論理回路352は、CPU356と、第1レジスタ84と、第2レジスタ86と、第3レジスタ88と、SRAM254と、マスクROM354とを含む。論理回路352は、半導体集積回路350の外部と制御信号やデータの信号である信号I/O1〜I/Onをn個の端子16〜18を介して入出力する。また論理回路352は、レジスタのデータやCPU356が読出/書込を行なうデータをデータD1〜Dmとしてm個の端子100〜102を介してやり取りする。また、論理回路352は、CPU356が出力するアドレス値A1〜Akを、端子230〜232を介して出力する。
基準電圧発生回路98は、VDC回路302の出力電圧VDCoutの基準となる基準電圧VDCrefを生成する。差動増幅器147は、電圧VDCrefおよび電圧VDCoutを受けて比較する。
差動増幅器147は電圧VDCoutが電圧VDCrefを下回っていれば、電圧VDCoutを上昇させるように制御信号を電圧変換回路306に伝える。一方、差動増幅器147は、電圧VDCoutが電圧VDCrefを上回っていれば、電圧VDCoutを上昇させないように制御信号を電圧変換回路306に伝達する。
電圧変換回路306は、差動増幅器147からの制御信号に応じて電源電圧VCCからこれより低い所定の電圧VDCoutを生成する。
ADC回路22は、論理回路352からの信号により動作の設定をすることができる。A/D変換器22は、入力ノードAN0′,AN1′から入力されるアナログ信号をA/D変換し、変換結果をデジタル量としてレジスタ32に保存できる。
論理回路352は、セレクタ52,72の入力を選択する信号ADSEL0,ADSEL1を出力する。また、論理回路352は、A/D変換器22の内部のレジスタ32の値を読出すことができる。また、論理回路352は、第1レジスタ84が保持する電圧VDCoutの値から第2レジスタが保持する基準電圧VDCrefの値を引いた結果を、第3レジスタ88に格納することができる。この動作は、CPU356が有する減算機能により行なうことができる。
基準電圧発生回路98および電圧変換回路306の構成は、図7および図23で説明したので説明は繰返さない。
電圧変換回路306は、複数の駆動用トランジスタを含んでおり、通常は基準となる個数の駆動用トランジスタが動作する。動作する駆動用トランジスタの個数は、レジスタ146の値により変更することができる。レジスタ146の値が負のとき駆動用トランジスタの個数が増加し、正のときは駆動用トランジスタの個数が減少するように電圧変換回路306は動作する。なお、レジスタ146は、電流駆動用トランジスタの動作個数を格納し、レジスタ146で指定された個数のトランジスタが動作するように電圧変換回路306を構成してもよい。
なお、図24では、レジスタ146は、VDC回路302の内部に配置されているが、論理回路352の内部もしくはそれ以外の領域に配置されていてもよい。また、レジスタ146に格納される値は、CPU356を含む論理回路352によって読出および書込をすることができる。
VDC回路302に配置されているレジスタ266は、VDC回路の動作モードを変更するための制御値を格納するレジスタである。レジスタ266に設定する値により、VDC通常動作モードと、VDCスルーモードと、VDC停止モードの3つのモードのうちの1つを選択することができる。
VDC通常動作モードでは、VDC回路302は上述した通常動作を行なう。VDCスルーモードでは、基準電圧発生回路26および差動増幅器147は動作を停止し、電圧変換回路306は、入力された電源電圧VCCを電圧変換を行なわずにほぼそのまま電圧VDCoutとして出力する。VDC停止モードでは、VDC回路302は動作を停止し、電圧VDCoutは非活性化される。なお、図24では、レジスタ266はVDC回路302の内部に配置されているが、論理回路352の内部に配置されていてもよい。
論理回路352が第1〜第3レジスタに加えて、第4レジスタ294と、第5レジスタ296とをさらに含んでいる点が、実施の形態15の特徴の1つである。第4レジスタ294には電源電圧VCCの上限値が格納され、第5レジスタ296には電源電圧VCCの下限値が格納される。また、第1レジスタ84に格納されている値が第4レジスタ294と第5レジスタ296とで指定された値の範囲内でなければ、論理回路352はNGフラグレジスタ298に格納されているフラグを有効にする。
次に半導体集積回路350の全体動作について説明する。
CPU356が実行する命令列およびその命令を実行する際に使用するデータは、半導体集積回路350の外部に配置されたEEPROMなどの記憶装置(図示せず)に格納されている。
マスクROM354には、上記記憶装置内の命令列およびデータをSRAM254にロードし、CPU356の動作をそのロードしたプログラムへ移すためのプログラム(ブートプログラム)が配置されている。
このブートプログラムは、半導体集積回路350のリセット時もしくはマスクROM内の他のプログラムがそのブートプログラムの起動を要求した際に動作する。以下に、リセット時にこのブートプログラムでSRAM254内にブートされたプログラムによる動作を説明する。
このようにして起動されたプログラムによって動作するCPU356の制御により、モードを設定する情報をレジスタ266に書込む。
まず、VDC通常動作モード時には、VDC回路302は実施の形態5等で説明した動作を行なう。
次に、VDCスルーモードに設定された場合は、VDC回路302は電圧VDCoutとして電源電圧VCCとほぼ等しい(若干低い)電圧が出力される。
論理回路352からA/D変換器22の入力を選択するための選択信号ADSEL0が出力され、これに応じてセレクタ52は電圧VDCoutをA/D変換器22の入力ノードAN0′に与える。電圧VDCoutは、A/D変換器によりA/D変換され、その結果がレジスタ32に格納される。レジスタ32の値は論理回路352によって読出され、電圧VDCoutに対応するデジタル値が第1レジスタ84に格納される。
論理回路352の内部の第1レジスタ84の内容は、半導体集積回路350の外部から端子100〜102を介して読出すことができる。
VDC停止モードに設定した場合は、電圧変換回路306は電圧VDCoutを駆動しない。このため、論理回路352は動作できなくなる。この場合はリセット(図示せず)を入力するか、または電源電圧VCCを一度オフにしてから再度投入する。
VDCスルーモードで動作する場合には第1レジスタ84の内容は、第4レジスタ294および第5レジスタ296の値と比較される。第1レジスタ84の値が第4レジスタ294の値と第5レジスタ296の値の間の値ではない場合には、NGフラグが有効となる。各レジスタの値やNGフラグの内容は入出力端子16〜18、もしくはデータバスが接続される端子100〜102を通じて半導体集積回路350の外部に出力される。
以上説明したように、実施の形態16では、VDC回路302にVDCスルーモードを設ける。これによりVDC回路に入力される電源電圧VCCをデジタル値として観測することが可能となる。これとともに、マスクROM354上にブートプログラムを配置し、所定のプログラムをSRAM254にロードする。このロードされたプログラムで動作するCPU356を搭載することで、電源電圧VCCの管理を容易に行なえる。つまり、電源電圧VCCの低下などの異常の検出ができ、また、半導体集積回路350の外部に配置されたEEPROM内のパラメータを変更することにより、電源電圧VCCの上限値および下限値をシステムに応じて変更することができる。
また、実施の形態16では、マスクROM354上のブートプログラムによって外部に配置されたEEPROM等から内蔵するSRAM254にプログラムをロードしてCPU356に実行させるので、フラッシュメモリを搭載する場合と比較してウェハプロセスの工程数が削減できる。よって、半導体集積回路の製造コストを低減することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,50,60,70,80,90,140,200,210,220,240,250,260,290,300,350 半導体集積回路、2,4,6,8,10,12,14,16〜18,54,100,102,230〜232,242,244 端子、20,92,141,202,212,222,262,302 VDC回路、22 A/D変換器、24,56,74,82,94,142,226,252,264,292,304,352 論理回路、26,98,112 基準電圧発生回路、28,147 差動増幅器、30,148,268,306 電圧変換回路、32,84,86,88,96,146,266,294,296 レジスタ、52,72 セレクタ、89 演算器、114,162 デコード&ゲート選択回路、118,122,126,174,270 トランスミッションゲート、128 アンプ、132,134,136 抵抗、152,154,156 比較回路、164 入力切換回路、166 駆動回路、204,214 ヒューズ回路、224 フラッシュメモリ、228,308,356 CPU、254 SRAM、256,354 マスクROM、298 NGフラグレジスタ、320 入力固定回路、FUSE ヒューズ素子、R 抵抗。
Claims (17)
- 外部から与えられる外部電源電圧を受ける第1の端子と、
前記外部電源電圧を降下させ内部電圧を発生する電圧発生回路と、
前記内部電圧に応じた電圧を使用する内部回路と、
前記内部電圧をアナログ値からデジタル値に変換して外部にデジタル信号を出力するA/D変換回路と、
前記デジタル信号を外部に出力するための第2の端子とを備える、半導体集積回路。 - 前記内部電圧は、前記内部回路の動作電源電圧であり、
前記電圧発生回路は、
前記動作電源電圧の基準電圧を発生する基準電圧発生回路と、
前記動作電源電圧と前記基準電圧とを相補な2つの入力に受ける差動増幅回路と、
前記差動増幅回路の出力に応じて前記外部電源電圧を変換して前記動作電源電圧を出力する電圧変換回路とを含む、請求項1に記載の半導体集積回路。 - 前記内部電圧は、前記内部回路の動作電源電圧の基準となる基準電圧であり、
前記電圧発生回路は、
前記基準電圧を発生する基準電圧発生回路と、
前記動作電源電圧と前記基準電圧とを相補な2つの入力に受ける差動増幅回路と、
前記差動増幅回路の出力に応じて前記外部電源電圧を変換して前記動作電源電圧を出力する電圧変換回路とを含む、請求項1に記載の半導体集積回路。 - 前記半導体集積回路は、
アナログ電圧を入力する第3の端子と、
前記A/D変換回路に対して、前記内部電圧と前記アナログ電圧のうちの一方を選択して与えるためのセレクタとをさらに備える、請求項1に記載の半導体集積回路。 - 前記内部電圧は、
前記内部回路の動作電源電圧であり、
前記電圧発生回路は、
基準電圧を発生する基準電圧発生回路と、
前記動作電源電圧と前記基準電圧とを相補な2つの入力に受ける差動増幅回路と、
前記差動増幅回路の出力に応じて前記外部電源電圧を変換して前記動作電源電圧を出力する電圧変換回路とを含み、
前記A/D変換回路は、前記動作電源電圧、前記基準電圧を第1、第2の入力ノードにそれぞれ受け、前記動作電源電圧、前記基準電圧をそれぞれ第1、第2のデジタル値に変換し、
前記内部回路は、
前記第1、第2のデジタル値を一時的に保持する第1、第2のレジスタと、
前記第1、第2のレジスタにそれぞれ保持された前記第1、第2のデジタル値の差を第3のデジタル値として出力する演算回路と、
前記第3のデジタル値を一時的に保持する第3のレジスタとを含み、
前記第1〜第3のレジスタの保持値は、前記第2の端子から出力される、請求項1に記載の半導体集積回路。 - 前記電圧発生回路は、
第4のレジスタをさらに含み、
前記基準電圧発生回路は、前記第4のレジスタの保持値に応じて前記基準電圧を調整する、請求項5に記載の半導体集積回路。 - 前記電圧発生回路は、
第4のレジスタをさらに含み、
前記電圧変換回路は、前記第4のレジスタの保持値に応じて前記内部電源電圧を出力するノードを駆動する駆動力を調整する、請求項5に記載の半導体集積回路。 - 前記電圧発生回路は、
不揮発的に設定の変更が可能なヒューズ回路をさらに含み、
前記基準電圧発生回路は、前記ヒューズ回路の設定に応じて前記基準電圧を調整する、請求項5に記載の半導体集積回路。 - 前記電圧発生回路は、
不揮発的に設定の変更が可能なヒューズ回路をさらに含み、
前記電圧変換回路は、前記ヒューズ回路の設定に応じて前記内部電源電圧を出力するノードを駆動する駆動力を調整する、請求項5に記載の半導体集積回路。 - 前記演算回路は、命令列に従って演算を行なう中央演算処理装置であり、
前記半導体集積回路は、
前記命令列を記憶する不揮発性メモリ回路をさらに備える、請求項5に記載の半導体集積回路。 - 前記電圧発生回路は、
発生する前記内部電圧の調整値を保持する第4レジスタをさらに含み、
前記不揮発性メモリ回路は、前記調整値の初期値をさらに保持し、
前記中央演算処理装置は、前記第3のレジスタの保持値に応じて前記第4レジスタの保持値を書きかえる、請求項10に記載の半導体集積回路。 - モード切換えのための設定を行なう入力端子をさらに備え、
前記中央演算処理装置は、動作モードとして、通常モードと、前記第1、第2のレジスタにそれぞれ保持された前記第1、第2のデジタル値の差を第3のデジタル値として出力する特殊モードとを有し、電源オン時の前記入力端子の設定にしたがって前記特殊モードに移行する、請求項10に記載の半導体集積回路。 - 前記演算回路は、命令列に従って演算を行なう中央演算処理装置であり、
前記半導体集積回路は、
前記命令列および所定の情報を記憶する不揮発性メモリ回路と、
前記中央演算装置に接続され、前記命令列の一部であるブートプログラムによって前記所定の情報が前記不揮発性メモリ回路からロードされる揮発性メモリとをさらに備える、請求項5に記載の半導体集積回路。 - 電圧変換回路は、動作モードとして前記外部電源電圧を降下させる通常モードと前記外部電源電圧を変換することなく出力する特殊モードとを有し、
前記特殊モードにおいては、前記第1のデジタル値は、前記外部電源電圧に対応し、前記第2の端子から出力される、請求項5に記載の半導体集積回路。 - 前記内部回路は、
前記内部電源電圧の上限規格値を保持する第4のレジスタと、
前記内部電源電圧の下限規格値を保持する第5のレジスタとをさらに含み、
前記演算回路は、前記第1のレジスタの保持値が前記上限規格値と前記下限規格値との間に無い場合は、異常フラグを出力する、請求項5に記載の半導体集積回路。 - 前記演算回路は、命令列に従って演算を行なう中央演算処理装置であり、
前記半導体集積回路は、
前記命令列を記憶する不揮発性メモリ回路をさらに備える、請求項15に記載の半導体集積回路。 - 前記演算回路は、命令列に従って演算を行なう中央演算処理装置であり、
前記半導体集積回路は、
前記命令列および所定の情報を記憶する不揮発性メモリ回路と、
前記中央演算装置に接続され、前記命令列の一部であるブートプログラムによって前記所定の情報が前記不揮発性メモリ回路からロードされる揮発性メモリとをさらに備える、請求項15に記載の半導体集積回路。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009162633A (ja) * | 2008-01-08 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置及びその制御方法 |
WO2010113263A1 (ja) * | 2009-03-31 | 2010-10-07 | 富士通株式会社 | 半導体集積回路及び電源電圧制御方法 |
JP2012043877A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2016179696A (ja) * | 2016-07-13 | 2016-10-13 | キヤノン株式会社 | 記録ヘッド用基板及び記録装置 |
JP2018125540A (ja) * | 2018-02-22 | 2018-08-09 | キヤノン株式会社 | 基板、液体吐出ヘッドおよび液体吐出装置 |
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Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3861874B2 (ja) * | 2003-12-16 | 2006-12-27 | 株式会社デンソー | Ad変換器の故障検出装置 |
US7935377B2 (en) * | 2004-06-04 | 2011-05-03 | Ajinomoto Co., Inc. | Crystals of free (2R, 4R)-monatin and use thereof |
JP2011053957A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 参照電流生成回路 |
JP5308298B2 (ja) * | 2009-09-29 | 2013-10-09 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | リセット回路 |
TWI474149B (zh) * | 2013-01-25 | 2015-02-21 | Etron Technology Inc | 多輸入低壓降穩壓器 |
KR102073966B1 (ko) * | 2013-12-11 | 2020-02-06 | 삼성디스플레이 주식회사 | 표시 패널 검사 시스템 |
US9853652B2 (en) * | 2015-07-22 | 2017-12-26 | Samsung Electronics Co., Ltd | Semiconductor device performing common mode voltage compensation using analog-to-digital converter |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4005409A (en) * | 1975-03-10 | 1977-01-25 | Robertshaw Controls Company | Multiple mode input analog controller having standby power supply and absence-of-input sensing |
US5329111A (en) * | 1991-06-27 | 1994-07-12 | Omron Corporation | Image reader with adjustable contrast range |
US5254992A (en) * | 1991-10-31 | 1993-10-19 | Fairbanks Inc. | Low power electronic measuring system |
JPH05325580A (ja) | 1992-05-28 | 1993-12-10 | Mitsubishi Electric Corp | 不揮発性メモリ |
US5764541A (en) * | 1995-12-22 | 1998-06-09 | Hermann Finance Corporation Ltd. | Microprocessor controlled sensor signal conditioning circuit |
US6801247B1 (en) * | 1996-12-12 | 2004-10-05 | Nikon Corporation | Vibration reduction device and vibration detecting device and micro signal processing device for use in vibration reduction device |
JPH1166890A (ja) | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP4229482B2 (ja) | 1997-10-24 | 2009-02-25 | 株式会社ルネサステクノロジ | フラッシュメモリ内蔵マイクロコンピュータ |
US6285191B1 (en) * | 1999-10-08 | 2001-09-04 | Alliedsignal Inc. | Measurement of current in a vehicle using battery cable as a shunt |
WO2003012376A1 (fr) * | 2000-05-15 | 2003-02-13 | Hitachi, Ltd. | Procede et dispositif servant a mesurer le debit d'air thermique, son debitmetre et moteur a combustion interne |
JP4047558B2 (ja) * | 2001-05-29 | 2008-02-13 | 松下電器産業株式会社 | 電池電圧検出装置 |
JP4130877B2 (ja) * | 2002-06-19 | 2008-08-06 | 株式会社日立製作所 | 流量計及び流量計システム |
US6894463B2 (en) * | 2002-11-14 | 2005-05-17 | Fyre Storm, Inc. | Switching power converter controller configured to provide load shedding |
US6801146B2 (en) * | 2002-11-14 | 2004-10-05 | Fyre Storm, Inc. | Sample and hold circuit including a multiplexer |
US6873271B2 (en) * | 2003-08-05 | 2005-03-29 | Lucent Technologies Inc. | Power supply |
-
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-
2004
- 2004-03-24 US US10/807,450 patent/US7173549B2/en not_active Expired - Fee Related
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009162633A (ja) * | 2008-01-08 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置及びその制御方法 |
WO2010113263A1 (ja) * | 2009-03-31 | 2010-10-07 | 富士通株式会社 | 半導体集積回路及び電源電圧制御方法 |
US8228116B2 (en) | 2009-03-31 | 2012-07-24 | Fujitsu Limited | Semiconductor integrated circuit and power supply voltage control method |
JP5293808B2 (ja) * | 2009-03-31 | 2013-09-18 | 富士通株式会社 | 半導体集積回路及び電源電圧制御方法 |
JP2012043877A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
US10226921B2 (en) | 2012-09-18 | 2019-03-12 | Canon Kabushika Kaisha | Printhead substrate and printing apparatus |
JP2016179696A (ja) * | 2016-07-13 | 2016-10-13 | キヤノン株式会社 | 記録ヘッド用基板及び記録装置 |
JP2018125540A (ja) * | 2018-02-22 | 2018-08-09 | キヤノン株式会社 | 基板、液体吐出ヘッドおよび液体吐出装置 |
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