KR100387192B1 - 내부 전원 회로를 가진 반도체장치 - Google Patents

내부 전원 회로를 가진 반도체장치 Download PDF

Info

Publication number
KR100387192B1
KR100387192B1 KR10-2000-0030804A KR20000030804A KR100387192B1 KR 100387192 B1 KR100387192 B1 KR 100387192B1 KR 20000030804 A KR20000030804 A KR 20000030804A KR 100387192 B1 KR100387192 B1 KR 100387192B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
power supply
internal power
transistors
Prior art date
Application number
KR10-2000-0030804A
Other languages
English (en)
Other versions
KR20010049488A (ko
Inventor
테라모토카즈히로
Original Assignee
닛폰 덴키(주)
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛폰 덴키(주), 엔이씨 일렉트로닉스 코포레이션 filed Critical 닛폰 덴키(주)
Publication of KR20010049488A publication Critical patent/KR20010049488A/ko
Application granted granted Critical
Publication of KR100387192B1 publication Critical patent/KR100387192B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Automation & Control Theory (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Control Of Voltage And Current In General (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

복수개의 그룹 A의 P채널 트랜지스터들과 복수개의 그룹 B의 P채널 트랜지스터들이 전원전압 VCC와 접지사이에 접속되어 있고 출력신호 SUBUP은 두개의 인버터들을 경유하여 노드C에서 얻어진다. 그룹 B의 트랜지스터들의 각 접속단은 N채널 제 1과 제 2및 제 3트랜지스터들을 경유하여 접지에서 접속된다. 제 1신호들 ø1과 ø2는 제 1과 제 2트랜지스터의 게이트들에 입력되고 NOR 논리회로의 출력은 제3 트랜지스터의 게이트에 입력된다. 그룹 B의 P채널 트랜지스터들의 전류능력을 조절하여 기판전압을 제어하고 기판전압을 테스트 모드를 사용하여 통상동작의 전압보다 높거나 낮게 한다. 그래서 기판전압은 선별공정의 홀드 테스트동안 테스트를 가속하고 선별시간을 단축하기 위해 변경될 수 있다.

Description

내부 전원회로를 가진 반도체장치{Semiconductor device having an internal power supply circuit}
발명의 분야본 발명은 내부 전원전압을 변경할 수 있는 내부 발생 전원회로를 갖는 반도체 장치에 관한 것이다.
관련 기술의 설명기판전압 검출회로는 정적이고 안정한 기판전압을 3중 웰(well)을 갖는 동적 기억장치의 셀 배열 부분에 공급하기 위해 특히 사용된다.
일반적으로 그런 기판전압 검출회로는 어떤 전압을 검출하는 데만 사용된다. 그러나, 최근의 반도체장치의 소형화와 집적화가 증가함에 따라 전도 테스트에 많은 시간이 걸리게 되었다. 따라서 생산성을 보장하기 위한 목적으로 그런 테스트 기간을 단축하는 것이 필요하다. 이 목적을 달성하기 위해 내부 전압을 증가시켜 가속된 테스트를 실시하는 것이 필요하다.
일본 특개평 4-15949에는 외부공급 전원전압으로부터 서로 다른 레벨에서 복수의 기준전압들을 발생시키기 위한 기준전압 발생수단과 외부에서 주어진 제어신호에 반응하여 상기 다수 기준전압들을 선택하는 선택수단과 상기 내부회로에 선택된 기준전압을 공급하는 출력수단을 구성하는 전압 변환회로가 있다.
그러나, 상기 종래기술은 외부로부터 전원전압을 공급하도록 설계되었고, 그것으로부터 복수의 기준전압들을 발생시키고 하나를 선택한다. 내부 전원회로를 갖는 반도체 장치에서 테스트 모드에 의해 내부 전원전압을 변화시킬수 있는 기술은 아직 제시되지 않았다.
발명의 요약본 발명의 목적은 가속테스트가 효율적으로 수행될수 있기 위해 내부 전원전압을 바꿀 수 있는 내부 전원회로를 갖는 반도체장치를 제시하는 것이다.
도1은 본 발명의 제1 실시예와 관련하여 내부 전원회로를 갖는 반도체장치의 기판전압 검출회로를 도시한 회로도.
도2는 상기 장치의 기판전압 제어회로를 도시한 회로도.
도3은 상기 기판전압 검출회로의 동작을 도시한 타이밍 차트도.
도4는 기판전압이 낮게 설정되었을 때의 회로의 동작을 도시한 타이밍 차트도.
도5는 기판전압이 높게 설정되었을 때의 회로의 동작을 나타내는 타이밍 차트도.
도6은 본 발명의 제2 실시예와 관련하여 내부 전원회로가 있는 반도체장치를 도시한 회로도.
도7은 내부 전원전압이 높게 설정되었을 때의 상기 회로의 동작을 도시한 타이밍 차트도.
도8은 내부 전원전압이 낮게 설정되었을 때의 상기 회로의 동작을 도시한 타이밍 차트도.
*도면의 주요 부분에 대한 부호의 설명*
1과 2 : P채널 트랜지스터 4와 5및 6 : N채널 트랜지스터
본 발명에 따른 내부 전원회로를 갖는 반도체장치는, 내부 전원회로를 갖는 반도체장치의 기판전압을 검출하고 기판전압이 기준전압을 초과할 때 제1 레벨 신호를 출력하는 기판전압 검출회로와, 기판전압 검출회로의 출력신호가 상기 제 1레벨로 스위칭되면 상기 기판전압을 낮추는 제어 회로와, 테스트 모드를 표시하는 제1 신호를 입력하고 상기 기판전압 검출회로의 상기 기준전압을 통상작동의 것보다 낮거나 높게 설정하는 전압 설정회로를 포함한다.
이 반도체장치는 테스트 모드를 가리키는 제2 신호를 입력하고 상기 기판전압을 증가시키는 기판전압 제어회로를 가지며, 상기 기판전압 제어회로는, 상기 제2 신호와 상기 기판전압 검출회로의 출력신호와 전압이 공급되었을 때 접촉전압을 초기화하는 신호를 입력하는 플립플롭 회로와, 상기 플립플롭 회로에 의해 주어진 출력신호의 전압을 변환하는 전압 변환회로와, 상기 기판과 접지사이에 접속된 저항과, 상기 저항에 직렬로 접속되고 상기 전압 변환회로의 출력을 게이트에 입력하는 트랜지스터를 포함하며, 상기 제2 신호를 수신하면 상기 플립플롭 회로가 세트되고, 상기 기판전압 검출회로의 출력신호를 수신하면 상기 플립플롭 회로가 리셋되도록 구성되어서, 상기 기판전압을 증가시키는 것을 가능하게 한다.
본 발명의 다른 특징에 따른 내부 전원회로를 갖는 반도체장치는, 기준전압인 복수의 출력신호를 발생시키는 기준전압 발생회로와, 테스트 모드를 나타내는 제1 신호들에 의해 상기 출력신호들을 선택하는 선택회로와, 상기 선택회로의 출력신호들과 내부 전원전압을 비교하는 전압 비교회로와, 상기 전압 비교회로에 의해 주어진 비교결과에 의해 상기 내부 전원전압을 상기 기준전압으로 제어하는 내부 전원 제어회로를 포함한다.
본 내부 전원회로를 갖는 반도체장치가, 상기 내부 전원전압과 접지사이에 접속되고 게이트를 경유하여 테스트 모드를 나타내는 제2 신호를 입력하는 트랜지스터를 가지고, 상기 테스트 모드가 내부 전원전압을 낮추는 경우에, 상기 제2 신호들은 고정된 기간동안 하이가 되어 상기 트랜지스터들을 고정된 기간동안 턴온시킴으로써 상기 내부 전원전압이 효율적으로 낮아지게 한다.
상술한 바와 같이, 본 발명은 제1 또는 제2 신호들의 사용을 통해 내부 전원전압을 바꿀 수 있고, 기판전압이나 내부 전원전압을 복수의 전압에 세트할 수 있으므로 테스트의 가속화가 효율적으로 실현될 수 있다.
양호한 실시예들의 상세한 설명본 발명의 일실시예에 대해 첨부된 도면을 참고하여 다음의 설명을 한다. 도 1과 2는 본 발명의 내부 전원회로를 갖는 반도체장치를 도시하고, 도1은 기판전압 검출회로(100)를, 도2는 기판전압 제어회로(101)를 각각 도시한다.
도1에 도시된 기판전압 검출회로(100)는 게이트에 GND레벨이 주어지는 그룹 A의 복수의(도면에서 3개) P채널 트랜지스터들(1)과, 게이트에 기판전압VBB가 주어지는 그룹 B의 다수(도면에서 3개)의 P채널 트랜지스터들(2)과, 다수(도면에서 2개)의 인버터들(3)을 포함한다. 마지막 단계의 인버터(3)는 신호 SUBUP을 출력한다. P채널 트랜지스터들(1)이 전압원 VCC와 노드 C사이에 직렬로 접속되어 있는 반면에, P채널 트랜지스터들(2)은 노드 C와 N채널 트랜지스터(4)사이에 접속되어 있다. 인버터들(3)은 노드C와 출력신호 SUBUP의 출력단자 사이에 직렬로 접속되어 있다.
N채널 트랜지스터(4)는 접지와 접지에 가까이 위치한 P채널 트랜지스터(2)사이에 접속되어 있고, 신호 ø1(제1 신호)은 N채널 트랜지스터(4)의 게이트에 입력된다. N채널 트랜지스터(5)는 그룹 B의 P채널 트랜지스터들(2)중에서 노드 C에 가장 가까운 P채널 트랜지스터(2)와 다음 단계의 P채널 트랜지스터(2)사이에 위치한 노드와 접지사이에 접속되어 있고, 신호 ø2(제1 신호)가 N채널 트랜지스터(5)의 게이트에 입력된다. 또한, N채널 트랜지스터(6)가 그룹 B의 P채널 트랜지스터들(2)중에서 접지에서 가장 가까운 P채널 트랜지스터(2)와 다음 단계의 P채널 트랜지스터(2)사이에 위치한 노드와 접지사이에 접속되어 있고, 신호들 ø1과 ø2의 NOR 논리동작을 수행하는 NOR 회로(7)의 출력신호가 N채널 트랜지스터(6)의 게이트에 입력된다.
출력신호 SUBUP의 출력단자(도시되지 않음)가 기판전압을 낮추는 제어회로와 접속되어 있고, SUBUP신호가 H레벨에 있을때 기판전압을 낮추는 제어회로에 전력이공급되고 기판전압을 낮춘다.
게이트전압은, 도1에 도시된 대로, 그룹 A와 B의 P채널 트랜지스터들(1과 2)을 통해 흐르는 전류량을 결정한다. 기판전압의 변화들은 그룹 B의 P채널 트랜지스터 (2)의 전류능력에 영향을 주고 따라서 노드 C의 전압이 변한다. 노드 C의 전압변화가 검출되면 기판전압을 제어하는 신호 SUBUP이 발생한다. 더 구체적으로는, 기판전압이 올라가면 그룹 B의 P채널 트랜지스터(2)의 전류능력이 저하되고 노드 C의 전압이 올라간다. 이와 대조적으로 기판전압이 내려가면 그룹 B의 P채널 트랜지스터(2)의 전류능력이 향상되고 노드 C의 전압이 내려간다. 상술한 바와 같이, 그룹 A와 B의 P채널 트랜지스터들(1과 2)사이의 균형이 노드 C의 전압을 결정한다.
노드 C의 전압은 다음 단계에서 인버터(3)를 통해 검출신호 SUBUP으로 출력된다. 더 구체적으로는, 기판전압이 원하는 전압을 초과할 때 그룹 A와 B의 P채널 트랜지스터들(1과 2)은 출력신호 SUBUP이 L출력에서 H출력으로 변화하도록 크기를 조절한다.
출력신호,SUBUP는 기판전압을 낮추는 제어회로에 입력되고, SUBUP이 H단계로 변화하면, 상기 제어회로에 전력이 공급되고 기판전압을 원하는 전압으로 낮춘다.
한편, 본 발명을 특징짓는 (4)부터 (7)까지의 N채널 트랜지스터들은 그룹 B의 P채널 트랜지스터들(2)의 유효한 갯수를 수정하여 그룹 A와 B의 P채널 트랜지스터들(1과 2)의 전류능력이 균형을 이루는 기판전압을 변화시키는 기능을 가지고 있다. 그래서 출력신호,SUBUP가 L출력에서 H출력으로 변할 때 기판전압은 바뀔수 있다.
그러나 그런 변화가 생길때, 어떤 경우에는 원하는 전압이, 일단 낮은 전압에서 안정한 기판전압보다 높을 수 있다. 그러므로 기판전압 제어회로(101)가 설치된다.
기판전압 제어회로(101)는 의도적으로 기판전압을 증가시키는데 사용된다. 본 기판전압 제어회로(101)는 테스트 모드 입력신호 ø3과 상기 기판전압을 검출하는 기판전압 검출신호 SUBUP과 전압공급시에 접점전압을 초기화하는 신호 PONA를 입력하는 플립플롭 회로(10)와, 플립플롭 회로(10)의 출력신호의 전압을 변환하는 전압변환회로(11)로 구성된다. 플립플롭 회로(10)는 2 입력 NAND 회로(14a)와 3 입력 NAND회로(14b)를 포함하며, 플립플롭 회로(10)의 NAND회로들의 하나인 2입력 NAND회로(14a)의 하나의 입력단에는 테스트 모드를 가리키는 제2 신호 ø3이 인버터 (13)를 통해 입력되고, 그것의 다른 입력단에는 다른 회로, 즉 3 입력 NAND회로 (14b)의 출력이 입력된다. 또한, NAND회로들 중의 다른 회로인 3 입력 NAND회로 (14b)에는 기판전압 검출회로(100)의 출력신호 SUBUP가 인버터(13)를 경유하여 입력되고, 3 입력 NAND회로(14b)의 다른 2개의 입력단에서 2 입력 NAND회로(14a)의 출력과 신호 PONA가 입력된다. 전압 변환회로(11)는 인버터(15)와, P채널 트랜지스터들(16과 17)과, N채널 트랜지스터들(18과 19)을 포함한다.
기판전압을 증가시킬 목적으로, 기판은 저항(20)과 N채널 트랜지스터(12)를 경유하여 GND에 접속되고, N채널 트랜지스터(12)의 게이트는 전압 변환회로(11)를 통해 플립플롭 회로(10)에 접속된다.
입력신호 ø3은 본 제어회로가 기판전압의 설정치가 통상동작시보다 높은 테스트 모드에 들어갈 때만 동작하도록 주어진다.
다음으로 상기한 바와 같이 구성된 일실시예에서 반도체장치의 동작에 관해 설명한다. 우선 기판전압 검출회로(100)의 작동은 도3의 타이밍 차트를 참고하여 설명한다. 통상동작시에 N채널 트랜지스터들 N1과 N2의 게이트들에 입력된 모든 입력신호들 ø1과 ø2는 L레벨에 있다. 이 상태에서는, 게이트 신호들로서의 입력 신호들 ø1과 ø2의 NOR논리회로(7)의 출력이 N채널 트랜지스터(6)에 입력되기 때문에 트랜지스터(6)만이 온(on)되어 있다. 이 경우에, 그룹 A의 P채널 트랜지스터(1)를 통과하는 전류는 2개의 P채널 트랜지스터(2)와 N채널 트랜지스터(6)를 통과하여 GND로 간다.
기판전압 VBB가 원하는 전압 V3보다 낮으면 그룹 A의 P채널 트랜지스터(1)의 전류능력은 그룹 B의 P채널 트랜지스터(2)의 것보다 크고, 노드 C는 다음 단계의 인버터(3)의 문턱값보다 낮은 전압값을 갖고, 따라서 출력신호 SUBUP이 L레벨에 있게된다. 기판전압이 V3을 초과할때 그룹 B의 P채널 트랜지스터(2)의 전류능력은 그룹 A의 P채널 트랜지스터들(1)의 것보다 아래에 있게 되고 그 결과 노드 C의 전압이 올라가서 다음 단계의 인버터(3)의 문턱값을 초과하여, 출력신호 SUBUP을 H레벨로 바꾸며 기판전압을 원하는 전압만큼 낮추게 한 제어회로를 동작시킨다. 상기 제어회로가 기판전압을 원하는 전압 V3만큼 낮출 때, 노드 C의 전압은 다음 단계의 인버터(3)의 문턱전압아래로 내려가서, 출력신호 SUBUP을 L레벨로 변화시키고 제어회로를 정지시킨다.
다음으로, 기판전압이 낮게 세트됐을 때의 동작은 도4의 타이밍 차트를 참고하여 설명한다.
테스트 모드 1에 들어갈 때, 신호 ø1은 H레벨로 변화되어 트랜지스터(4)를 턴온시키고 트랜지스터들(5와 6)을 턴오프시킨다. 이 경우에, 그룹 A의 P채널 트랜지스터들(1)을 통과하는 전류는 그룹 B의 3개의 P채널 트랜지스터(2)와 N채널 트랜지스터(4)를 경유하여 GND로 간다. 더 구체적으로는, 노드 C와 GND사이에 위치한 P채널 트랜지스터들의 갯수가 증가하기때문에 노드 C와 GND사이의 전류능력이 낮아지고 노드 C는 통상동작시 전압보다 더 높은 전압에서 안정하게 된다. 그러므로 통상작동시에 기판전압 V3에서 출력신호 SUBU는 H레벨을 출력하고, 기판전압 제어회로가 동작하여 기판전압이 통상동작의 것보다 낮아진다. 기판전압이 V2로 낮아지면 노드 C는 다음 단계의 인버터(3)의 문턱전압보다 낮게 되는 전압을 갖고, 출력신호 SUBUP는 L레벨로 변경되어 기판전압 제어회로를 정지시킨다. 결과적으로 기판전압은 통상동작 V3보다 낮은 V2에서 안정해 진다.
다음으로, 기판전압이 통상동작의 것보다 높게 세트될 때의 동작을 도5의 타이밍차트도를 참고하여 설명한다. 테스트 모드(2)로 들어갈 때 입력신호 ø2가 H레벨로 바뀌어서, 트랜지스터(5)를 턴온시키고 트랜지스터들(4와6)을 턴오프시킨다. 이 경우에, 그룹 A를 통과하여 흐르는 전류는 그룹 B의 P채널 트랜지스터(2)와 N채널 트랜지스터(5)를 경유하여 GND로 간다. 이제, 그룹 B의 P채널 트랜지스터들(2)의 전류능력은 통상동작의 것을 초과하며, 그래서 노드 C가 통상동작의 것보다 낮은 전압에서 안정해진다. 결과적으로, 출력신호 SUBUP을 H레벨로 변화시키는 기준전압은 통상동작의 것보다 높은 V2가 된다.
이에 덧붙여, 테스트 모드(2)로 들어갈 때 신호 ø3이 신호 ø2로부터 발생한다. 이 신호 ø3는, 도2에 도시된 대로, 기판전압을 증가시키고 제어회로를 세트시키는 신호이다. 신호 ø3은 플립플롭 회로(10)를 세트시키고 저항(20)을 경유하여 GND와 기판전압 VBB사이를 접속하는 N채널 트랜지스터(12)를 켠다. 그러므로 전류는 GND로부터 기판전압을 통과하고 기판전압은 통상동작에서 기판전압 V3을 초과한다. 기판전압이 원하는 전압 V1에 도달하면 기판전압 검출회로(100)는 SUBUP신호를 입력한다. 상기 신호가 RS 플립플롭 회로(10)를 리셋하고 N채널 트랜지스터(12)를 턴오프시켜서 기판 전압으로의 전류의 흐름을 정지시킨다. 이때 회로의 민감도와 관련하여 ,어떤 경우에는, 기판전압이 원하는 전압 V1을 초과하지만, 신호 SUBUP에 의해 기판전압을 낮추는 제어회로가 동작하고 기판전압은 원하는 전압 V1에서 안정하다.
상술한 바와 같이, 기판전압은 테스트 모드의 사용을 통해 통상동작의 것보다 높거나 낮게 될 수 있고, 그래서 선별공정에서 홀드테스트들이 수행될 때 기판전압을 변화시켜서 테스트들이 가속될 수 있고 선택 시간들이 짧아질 수 있다.
다음으로 본 발명의 제2 실시예를 도6을 참고하여 설명한다. 상기 제1 실시예에서 테스트 모드에 기초한 신호들이 기판전압 검출회로에 입력되고 기판전압은 테스트 모드들의 사용에 의해 변하지만, 다른 내부전원회로를 갖는 기준전압 발생회로를 사용하여 내부전원전압의 테스트 모드에 기초한 변화들을 실현하는 것도 가능하다.
도6에 도시된 기준전압 발생회로(21)는 3가지 다른 종류의 기준전압들 V4와 V5및 V6(V4 > V5 > V6)을 발생시킨다.
이러한 기준전압의 다른 종류들 V4와 V5및 V6은 전압 비교회로(22)에 입력되고, 상기 전압비교회로는 N채널 트랜지스터들(23과 24및 25)을 각각 경유하여 상기전압을 내부 전원전압과 비교하고, 상기 N채널 트랜지스터는 그것들의 게이트들을 경유하여 입력신호들 ø4와 ø5, NOR논리회로(26)의 출력신호를 입력한다. 전압 비교회로(22)는 전원과 접지전압사이에 접속된 P채널 트랜지스터들(30과 31)과 N채널 트랜지스터들(28과 29)을 가지며, 그것들의 출력신호들은 전압원과 내부전원전압 VINT사이에 접속된 P채널 트랜지스터(32)의 게이트에 입력된다. 또한 내부전원전압 VINT와 접지사이에 N채널 트랜지스터(27)가 접속되어 있고, 테스트 모드를 가리키는 제2 신호 ø6이 트랜지스터(28)의 게이트에 입력된다.
다음으로 제2 실시예의 동작이 설명된다. 입력신호들 ø4와 ø5가 통상동작시에 L레벨에 있고 입력신호로서 NOR논리회로(26)의 출력을 수신하는 트랜지스터 (25)는 온(on)상태이고, 전압비교회로(22)는 기준전압 V6와 내부전원전압 VINT를 비교하여 내부전원전압 VINT를 제어한다.
테스트 모드 3에 들어갈 때, 도7에 도시된 대로 입력신호, ø4는 H레벨로 바뀌고 N채널 트랜지스터(23)를 턴온시키고 N채널 트랜지스터들(24와 25)을 턴오프시킨다. 그래서 내부 전원전압이 통상동작의 것보다 높은 기준전압 V4와 비교되고 제어되며 내부 전원전압이 안정적이고 더 높게 유지된다.
테스트 모드 4에 들어갈 때, 입력신호 ø5가, 도8에 도시된 대로, H레벨로 변화되고 N채널 트랜지스터(24)를 턴온시키고 N채널 트랜지스터들(23과 25)을 턴오프시킨다. 그래서 내부 전원전압은 기준전압 V5와 비교되는데 이것은 통상동작의 전압보다 낮다. 또한, 테스트 모드4에 들어갈 때 신호 ø6은 신호 ø5를 수신하고 일시적으로 H레벨로 변화된다. 입력신호 ø6이 N채널 트랜지스터(27)의 게이트에 입력되고, 입력신호 ø6이 H레벨로 변화되면 N채널 트랜지스터(27)를 턴온시키고 내부 전원전압 VINT를 낮춘다. 내부 전원전압 VINT가 통상동작에서의 전압 V6에서 원하는 전압 V5로 낮춰지기에 충분히 긴 시간동안 입력신호 ø6이 H레벨에 머무르도록 상기 회로를 세트시키는 것이 필요하다.
따라서 테스트 모드는 내부 전원전압을 변화시키도록 동작을 수행할 수 있다.
또한, 본 실시예에서 변화되어야 하는 것은 내부 전원이므로, 본 발명은 내부 전원에 의한 테스트들의 가속화이외에, 테스트들중에 전압을 변화시키는 범프테스트들을 수행하는 것도 가능하게 한다.
상기에 상세히 설명한 대로 본 발명에 따라 테스트 모드들은 기판전압을 통상동작의 전압보다 높거나 낮게 하는데 사용되고, 따라서 홀드 테스트(hold test)들이 선별공정중에 수행될 때 기판전압을 변경하는 것에 의해 테스트를 가속하고 선별시간을 단축할 수 있다.

Claims (8)

  1. 내부전원회로를 갖는 반도체장치에 있어서,
    내부전원회로를 갖는 상기 반도체 장치의 기판전압을 검출하고 상기 기판전압이 기준전압을 초과할 때 제1 레벨신호를 출력하는 기판전압 검출회로와,
    상기 기판전압 검출회로의 출력신호가 상기 제1 레벨로 전환될 때 상기 기판전압을 낮추는 제어회로와,
    테스트 모드를 나타내는 제1 신호를 입력하고 상기 기판전압검출회로의 상기 기준전압을 통상동작시의 전압과, 상기 통상동작시의 전압보다 낮은 전압과, 상기 통상동작시의 전압보다도 높은 전압으로 전환 설정하는 전압설정회로를 포함하는, 내부전원회로를 갖는 반도체장치.
  2. 제 1 항에 있어서, 상기 기판전압 검출회로가,
    게이트들에 접지전압이 주어지고 전원전압과 제1 노드사이에 직렬접속된 복수개의 제1 도전형의 그룹 A의 트랜지스터들과 ,
    게이트들에 기판전압이 주어지고 상기 제1 노드와 접지사이에 직렬접속된 복수개의 제1 도전형의 그룹 B의 트랜지스터들과,
    상기 제1 노드에 접속된 복수의 인버터들을 포함하고,
    상기 출력 신호들은 최종단에 제공된 상기 인버터들에 의해 주어지는, 내부전원회로를 갖는 반도체장치.
  3. 제 2 항에 있어서, 상기 전압 설정회로가, 상기 그룹들 A와 B의 평형된 전류능력을 갖는 기판전압을 변경시키기 위해 그룹 B의 상기 트랜지스터들의 유효수를 변경시키는, 내부전원회로를 갖는 반도체장치.
  4. 제 3 항에 있어서, 상기 전압설정회로는 그룹 B의 상기 트랜지스터들의 상호접속단자들과 접지 사이에 각각 접속된 제2 도전형의 트랜지스터들을 가지며, 상기 전압설정회로는, 제2 도전형의 상기 트랜지스터들의 게이트들로 테스트 모드를 나타내는 제1 신호가 입력될 때 선택적으로 제2 도전형의 상기 트랜지스터들을 온(on)시켜서 상기 제1 노드와 접지사이에서 전류능력을 변화시키는, 내부전원회로를 갖는 반도체장치.
  5. 제 1 항 내지 제 4 항 중 어느 한항에 있어서,
    테스트 모드를 나타내는 제2 신호를 입력하고 상기 기판전압을 상승시키는 기판전압 제어회로를 더 포함하고, 상기 기판전압 제어회로는, 상기 제2 신호와 상기 기판전압 검출회로의 출력신호들과 전압공급시에 접점전압을 초기화하는 신호들을 입력하는 플립플롭 회로와, 상기 플립플롭 회로의 출력신호들의 전압을 변환하는 전압 변환회로와, 상기 기판전압과 접지사이에 접속된 저항과, 상기 저항에 직렬로 접속되고 상기 전압 변환회로의 출력을 자신들의 게이트들에 입력하는 트랜지스터들을 포함하며, 상기 플립플롭 회로는 상기 제2 신호가 입력될 때 설정(set)되고, 상기 플립플롭 회로는 상기 기판전압 검출회로의 출력신호들이 입력될 때 리셋(reset)되는, 내부전원회로를 갖는 반도체장치.
  6. 내부 전원회로를 갖는 반도체장치에 있어서,
    통상동작시의 전압과, 상기 통상동작시의 전압보다 낮은 전압과, 상기 통상동작시의 전압보다도 높은 전압을 포함하는 복수의 기준전압의 출력신호들을 발생시키는 기준전압 발생회로와,
    테스트 모드를 나타내는 제1 신호들에 따라 상기 출력신호들을 선택하는 선택회로와,
    상기 선택회로의 출력신호들과 내부전원전압을 비교하는 전압비교회로와,
    상기 전압비교회로에 의해 주어진 비교결과에 따라 상기 내부전원전압을 기준전압에 맞게 제어하는 내부전원 제어회로를 포함하는, 내부전원회로를 갖는 반도체장치.
  7. 제 6 항에 있어서, 상기 내부 전원전압과 접지사이에 접속되고 테스트 모드를 나타내는 제 2신호가 게이트들에 입력되는 트랜지스터들을 더 포함하고, 상기 테스트 모드가 내부전원전압을 낮추는 것을 가리키면, 상기 제 2신호는 일정기간 동안 하이로 되고 상기 트랜지스터들을 일정기간 동안 턴온시키는, 내부 전원회로를 갖는 반도체장치.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 선택회로는 상기 기준전압 발생회로의 각 출력신호의 출력단자와 상기 전압 비교회로와의 사이에 접속되고 상기 테스트 모드를 나타내는 제 1신호가 게이트에 입력되는 트랜지스터들을 갖는, 내부전원회로를 갖는 반도체장치.
KR10-2000-0030804A 1999-06-07 2000-06-05 내부 전원 회로를 가진 반도체장치 KR100387192B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-160278 1999-06-07
JP16027899A JP3262103B2 (ja) 1999-06-07 1999-06-07 内部電源回路を有する半導体装置

Publications (2)

Publication Number Publication Date
KR20010049488A KR20010049488A (ko) 2001-06-15
KR100387192B1 true KR100387192B1 (ko) 2003-06-11

Family

ID=15711546

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0030804A KR100387192B1 (ko) 1999-06-07 2000-06-05 내부 전원 회로를 가진 반도체장치

Country Status (3)

Country Link
US (1) US6480053B1 (ko)
JP (1) JP3262103B2 (ko)
KR (1) KR100387192B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452323B1 (ko) * 2002-07-02 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 기준전압 선택회로 및 그 방법
KR100452326B1 (ko) * 2002-07-04 2004-10-12 삼성전자주식회사 반도체 메모리장치의 동작전압 모드 선택 방법
JP3738001B2 (ja) * 2002-12-03 2006-01-25 松下電器産業株式会社 半導体集積回路装置
JP4996215B2 (ja) * 2006-11-28 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置のテスト方法
KR101450255B1 (ko) * 2008-10-22 2014-10-13 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생 회로
JP2011054255A (ja) * 2009-09-04 2011-03-17 Panasonic Corp 半導体集積回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980018101A (ko) * 1996-08-02 1998-06-05 사와무라 시꼬 내부전원회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4706013A (en) * 1986-11-20 1987-11-10 Industrial Technology Research Institute Matching current source
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
US4864216A (en) * 1989-01-19 1989-09-05 Hewlett-Packard Company Light emitting diode array current power supply
JPH0415949A (ja) 1990-05-09 1992-01-21 Mitsubishi Electric Corp 半導体装置
JPH05224621A (ja) * 1992-02-14 1993-09-03 Toshiba Corp 液晶パネル駆動電源用半導体装置
US5317254A (en) * 1992-09-17 1994-05-31 Micro Control Company Bipolar power supply
JPH07105160A (ja) 1993-10-05 1995-04-21 Mitsubishi Chem Corp 光情報処理素子
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JP3597281B2 (ja) 1995-11-28 2004-12-02 株式会社ルネサステクノロジ 電位検出回路及び半導体集積回路
JP3738070B2 (ja) 1995-11-29 2006-01-25 株式会社ルネサステクノロジ 半導体装置
JPH1153894A (ja) 1997-08-04 1999-02-26 Hitachi Ltd 検査方法および半導体集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980018101A (ko) * 1996-08-02 1998-06-05 사와무라 시꼬 내부전원회로

Also Published As

Publication number Publication date
KR20010049488A (ko) 2001-06-15
US6480053B1 (en) 2002-11-12
JP2000346914A (ja) 2000-12-15
JP3262103B2 (ja) 2002-03-04

Similar Documents

Publication Publication Date Title
US7205682B2 (en) Internal power supply circuit
EP0399240A2 (en) Semiconductor memory device
US6876585B2 (en) Circuit and method for selecting reference voltages in semiconductor memory device
JPH06261450A (ja) ヒューズ・プログラマブル降圧回路
KR940009349B1 (ko) 온도 검출 회로를 갖는 반도체 장치
KR100387192B1 (ko) 내부 전원 회로를 가진 반도체장치
US5786719A (en) Mode setting circuit and mode setting apparatus used to select a particular semiconductor function
CN116047276B (zh) 一种半导体芯片测试电路和测试方法
US20020018383A1 (en) Semiconductor memory device
KR100196609B1 (ko) 반도체 집적 회로 장치
JP2830799B2 (ja) 半導体集積回路装置
JP3875434B2 (ja) 半導体装置およびその基準電位調整方法
KR100311972B1 (ko) 반도체 메모리 장치의 모드신호 발생장치
US20020017688A1 (en) Semiconductor memory circuit
US6445558B1 (en) Semiconductor integrated circuit device having pseudo-tuning function
KR100460073B1 (ko) 반도체메모리의번-인모드제어회로
KR100689804B1 (ko) 반도체 메모리 장치의 고전압 발생회로
JPH04311898A (ja) 半導体装置
KR100303995B1 (ko) 내부전압 강하회로
KR970010650B1 (ko) 반도체집적회로의 고전압 검출회로
KR100554846B1 (ko) 네가티브 워드라인 전압 검출 회로
KR19990046939A (ko) 반도체 메모리 장치
JP3076267B2 (ja) 半導体集積回路
KR0172415B1 (ko) 반도체 메모리 장치내의 외부입력신호 검출회로
KR101080210B1 (ko) 반도체 집적 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170519

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180523

Year of fee payment: 16