JP2000258505A - Ｄｃテスト回路及び集積回路装置 - Google Patents
Ｄｃテスト回路及び集積回路装置Info
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- JP2000258505A JP2000258505A JP11065647A JP6564799A JP2000258505A JP 2000258505 A JP2000258505 A JP 2000258505A JP 11065647 A JP11065647 A JP 11065647A JP 6564799 A JP6564799 A JP 6564799A JP 2000258505 A JP2000258505 A JP 2000258505A
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Abstract
(57)【要約】
【課題】 多端子ＬＳＩのＤＣテストを少数端子のテス
タで行うことにより、多端子ＬＳＩのＤＣテストにかか
る費用を低減すること。 【解決手段】 テスト時、マルチプレクサ２２が入力端
子側を選択するように切り替わり、各出力バッファ２１
に期待値を入力する。各出力バッファ２１の出力信号は
各差動増幅回路により基準値と比較され、その比較結果
がＡＮＤ回路又はＯＲ回路に入力される。ＡＮＤ回路又
はＯＲ回路は前記比較結果から前記出力バッファ中１個
でも異常があるとこれを検出し得るひとつの信号を作成
し、これをテスト結果出力端子からテスタ側のＬＳＩテ
スタ期待値比較回路に入力して、ＤＣテストの正常異常
を判定させる。期待値としてハイレベルが入力された場
合にＡＮＤ回路の出力がローレベルである場合、期待値
としてローレベルが入力された場合に、ＯＲ回路の出力
がハイレベルである場合はＤＣテスト異常と判定され
る。
タで行うことにより、多端子ＬＳＩのＤＣテストにかか
る費用を低減すること。 【解決手段】 テスト時、マルチプレクサ２２が入力端
子側を選択するように切り替わり、各出力バッファ２１
に期待値を入力する。各出力バッファ２１の出力信号は
各差動増幅回路により基準値と比較され、その比較結果
がＡＮＤ回路又はＯＲ回路に入力される。ＡＮＤ回路又
はＯＲ回路は前記比較結果から前記出力バッファ中１個
でも異常があるとこれを検出し得るひとつの信号を作成
し、これをテスト結果出力端子からテスタ側のＬＳＩテ
スタ期待値比較回路に入力して、ＤＣテストの正常異常
を判定させる。期待値としてハイレベルが入力された場
合にＡＮＤ回路の出力がローレベルである場合、期待値
としてローレベルが入力された場合に、ＯＲ回路の出力
がハイレベルである場合はＤＣテスト異常と判定され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩチップ出荷
時に行われる選別テストに係り、特に多ピンＬＳＩチッ
プのＤＣテスト（電気的特性試験）回路及びこの回路を
搭載した集積回路に関する。
時に行われる選別テストに係り、特に多ピンＬＳＩチッ
プのＤＣテスト（電気的特性試験）回路及びこの回路を
搭載した集積回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩチップ出荷時に行われるＬ
ＳＩテスタでの選別テストは、大別してＦｕｎｃｔｉｏ
ｎテスト（動作機能試験）とＤＣテスト（電気的特性試
験）がある。
ＳＩテスタでの選別テストは、大別してＦｕｎｃｔｉｏ
ｎテスト（動作機能試験）とＤＣテスト（電気的特性試
験）がある。
【０００３】上記のようなＬＳＩチップの試験に対し
て、近年の微細化加工技術の進展とパッケージング技術
によりＬＳＩチップの信号数は格段に多くなり、これに
伴い、上記選別テストを行うに際して、多ピンＬＳＩテ
スタの必要性が高くなっている。
て、近年の微細化加工技術の進展とパッケージング技術
によりＬＳＩチップの信号数は格段に多くなり、これに
伴い、上記選別テストを行うに際して、多ピンＬＳＩテ
スタの必要性が高くなっている。
【０００４】上記したＦｕｎｃｔｉｏｎテストでは、従
来からのスキャンテスト手法を適用することにより、少
数ピンのコントロールと少数のモニタピンにてＦｕｎｃ
ｔｉｏｎテストを可能にしており、多ピンＬＳＩテスタ
を用いなくとも、多ピンＬＳＩチップのＦｕｎｃｔｉｏ
ｎテストを行うことができるようになっている。
来からのスキャンテスト手法を適用することにより、少
数ピンのコントロールと少数のモニタピンにてＦｕｎｃ
ｔｉｏｎテストを可能にしており、多ピンＬＳＩテスタ
を用いなくとも、多ピンＬＳＩチップのＦｕｎｃｔｉｏ
ｎテストを行うことができるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＣテ
ストについては期待値制御は行い易いものの、図２に示
すようにＬＳＩチップ３１内の出力バッファ３４から出
力される出力端子（ピン）３２の各々に電流計３３を接
続して、ＬＳＩテスタ側で電流値をモニタしなければな
らず、このため、ＬＳＩテスタのモニタ端子は従来通り
多ピン必要となる。それ故、多ピンＬＳＩのＤＣテスト
を行う場合には、必ず、多ピンＬＳＩテスタが必要とな
ってしまう。しかし、この多ピンＬＳＩテスタは非常に
高価で、特に量産工場迄組むには高額なコストがかかる
という問題があった。
ストについては期待値制御は行い易いものの、図２に示
すようにＬＳＩチップ３１内の出力バッファ３４から出
力される出力端子（ピン）３２の各々に電流計３３を接
続して、ＬＳＩテスタ側で電流値をモニタしなければな
らず、このため、ＬＳＩテスタのモニタ端子は従来通り
多ピン必要となる。それ故、多ピンＬＳＩのＤＣテスト
を行う場合には、必ず、多ピンＬＳＩテスタが必要とな
ってしまう。しかし、この多ピンＬＳＩテスタは非常に
高価で、特に量産工場迄組むには高額なコストがかかる
という問題があった。
【０００６】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、多ピンＬＳＩの
ＤＣテストを少数ピンのＬＳＩテスタで行うことによ
り、多ピンＬＳＩのＤＣテストにかかる費用を低減する
ことができるＤＣテスト回路及びこの回路を搭載した集
積回路を提供することである。
るためになされたもので、その目的は、多ピンＬＳＩの
ＤＣテストを少数ピンのＬＳＩテスタで行うことによ
り、多ピンＬＳＩのＤＣテストにかかる費用を低減する
ことができるＤＣテスト回路及びこの回路を搭載した集
積回路を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、ＬＳＩチップに電気的特
性試験を施すＤＣテスト回路において、前記ＬＳＩチッ
プの複数の出力バッファに同一の期待値信号を同時に入
力する手段と、前記複数の出力バッファの各出力信号を
基準値と比較する手段と、前記比較結果信号から前記出
力バッファ中１個でも異常があるとこれを検出し得るひ
とつの信号を作成する手段と、前記作成された信号を１
個の端子からＬＳＩテスタに出力する手段と具備し、前
記ＬＳＩテスタは入力された信号と前記テスト信号を比
較してＤＣテストの正常異常を検出することにある。
に、請求項１の発明の特徴は、ＬＳＩチップに電気的特
性試験を施すＤＣテスト回路において、前記ＬＳＩチッ
プの複数の出力バッファに同一の期待値信号を同時に入
力する手段と、前記複数の出力バッファの各出力信号を
基準値と比較する手段と、前記比較結果信号から前記出
力バッファ中１個でも異常があるとこれを検出し得るひ
とつの信号を作成する手段と、前記作成された信号を１
個の端子からＬＳＩテスタに出力する手段と具備し、前
記ＬＳＩテスタは入力された信号と前記テスト信号を比
較してＤＣテストの正常異常を検出することにある。
【０００８】この請求項１の発明によれば、前記複数の
出力バッファの出力信号を基準値と比較して得た比較結
果信号を前記出力バッファ中１個でも異常があるとこれ
を検出し得るひとつの信号とし、これをＬＳＩテスタに
出力してＤＣテストの正常異常を検出する。これによ
り、ＬＳＩテスタはＬＳＩチップの出力ピンなどのピン
数に拘らず、最低１個のモニタピンがあれば、ＤＣテス
トを行うことができる。
出力バッファの出力信号を基準値と比較して得た比較結
果信号を前記出力バッファ中１個でも異常があるとこれ
を検出し得るひとつの信号とし、これをＬＳＩテスタに
出力してＤＣテストの正常異常を検出する。これによ
り、ＬＳＩテスタはＬＳＩチップの出力ピンなどのピン
数に拘らず、最低１個のモニタピンがあれば、ＤＣテス
トを行うことができる。
【０００９】請求項２の発明の特徴は、ＬＳＩチップに
電気的特性試験を施すＤＣテスト回路において、前記Ｌ
ＳＩチップの複数の出力バッファに同一の期待値信号を
同時に入力する入力手段と、前記各出力バッファから出
力端子に出力される信号と基準電位を比較する比較回路
と、前記複数の各比較回路に前記基準電位を入力する基
準電位入力手段と、前記複数の比較回路の比較結果の論
理積を取るＡＮＤ回路と、前記複数の比較回路の比較結
果の論理和を取るＯＲ回路と、前記期待値信号のレベル
変化に応じて前記ＡＮＤ回路又は前記ＯＲ回路のいずれ
か一方の出力信号を選択してＬＳＩテスタに出力するテ
スト結果出力手段と、を前記ＬＳＩチップに具備するこ
とにある。
電気的特性試験を施すＤＣテスト回路において、前記Ｌ
ＳＩチップの複数の出力バッファに同一の期待値信号を
同時に入力する入力手段と、前記各出力バッファから出
力端子に出力される信号と基準電位を比較する比較回路
と、前記複数の各比較回路に前記基準電位を入力する基
準電位入力手段と、前記複数の比較回路の比較結果の論
理積を取るＡＮＤ回路と、前記複数の比較回路の比較結
果の論理和を取るＯＲ回路と、前記期待値信号のレベル
変化に応じて前記ＡＮＤ回路又は前記ＯＲ回路のいずれ
か一方の出力信号を選択してＬＳＩテスタに出力するテ
スト結果出力手段と、を前記ＬＳＩチップに具備するこ
とにある。
【００１０】請求項３の発明の前記基準電位入力手段は
前記基準電位を外部から入力する基準電位入力端子を有
し、前記テスト結果出力手段はテスト結果を外部のＬＳ
Ｉテスタに出力するテスト結果出力端子を有する。
前記基準電位を外部から入力する基準電位入力端子を有
し、前記テスト結果出力手段はテスト結果を外部のＬＳ
Ｉテスタに出力するテスト結果出力端子を有する。
【００１１】請求項４の発明の前記入力手段はテストモ
ード時、前記期待値信号を前記各出力バッファへ入力
し、通常モード時、前記ＬＳＩチップ内部の信号を前記
各出力バッファへ入力する信号選択手段を有する。
ード時、前記期待値信号を前記各出力バッファへ入力
し、通常モード時、前記ＬＳＩチップ内部の信号を前記
各出力バッファへ入力する信号選択手段を有する。
【００１２】請求項５の発明の特徴は、請求項１乃至４
いずれかに記載のＤＣテスト回路を搭載したことにあ
る。
いずれかに記載のＤＣテスト回路を搭載したことにあ
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明のＤＣテスト回路の
一実施の形態を示した回路図である。ＬＳＩチップ１に
は、複数の出力端子（ピン）１１、外部から基準電位を
入力するための１個の基準電位入力端子１２、ＤＣテス
トの期待値を出力するテスト結果出力端子１３、入力信
号や期待値切替信号を外部から入力する入力端子１４、
ＬＳＩチップ１のモード切替信号を入力するモード切替
端子１５が設けられている。
に基づいて説明する。図１は本発明のＤＣテスト回路の
一実施の形態を示した回路図である。ＬＳＩチップ１に
は、複数の出力端子（ピン）１１、外部から基準電位を
入力するための１個の基準電位入力端子１２、ＤＣテス
トの期待値を出力するテスト結果出力端子１３、入力信
号や期待値切替信号を外部から入力する入力端子１４、
ＬＳＩチップ１のモード切替信号を入力するモード切替
端子１５が設けられている。
【００１４】各出力端子１１には出力バッファ２１の出
力側が接続され、出力バッファ２１の入力側はマルチプ
レクサ２２の出力側が接続されている。マルチプレクサ
２２はチップ内部からの信号と、入力端子１４から入力
バッファ２８を介して入力される信号のいずれか一つを
選択して出力バッファ２１に入力するように、テストモ
ード切替端子１５から入力バッファ２９を介して入力さ
れる切替信号により制御される。
力側が接続され、出力バッファ２１の入力側はマルチプ
レクサ２２の出力側が接続されている。マルチプレクサ
２２はチップ内部からの信号と、入力端子１４から入力
バッファ２８を介して入力される信号のいずれか一つを
選択して出力バッファ２１に入力するように、テストモ
ード切替端子１５から入力バッファ２９を介して入力さ
れる切替信号により制御される。
【００１５】各出力端子１１には差動増幅回路２３の一
方の入力側が接続され、差動増幅回路２３の他方の入力
側は基準電位入力端子１２に接続されている。差動増幅
回路２３の出力側はＡＮＤ回路２４及びＯＲ回路２５に
入力され、ＡＮＤ回路２４とＯＲ回路２５の出力側はマ
ルチプレクサ２６、出力バッファ２７を介してテスト結
果出力端子１３に接続されている。
方の入力側が接続され、差動増幅回路２３の他方の入力
側は基準電位入力端子１２に接続されている。差動増幅
回路２３の出力側はＡＮＤ回路２４及びＯＲ回路２５に
入力され、ＡＮＤ回路２４とＯＲ回路２５の出力側はマ
ルチプレクサ２６、出力バッファ２７を介してテスト結
果出力端子１３に接続されている。
【００１６】次に本実施の形態の動作を説明する。ま
ず、ＤＣテストを行う場合、テストモード切替端子１５
からＬＳＩチップ１をテストモードにするモード切替信
号を入力する。これにより、各マルチプレクサ２２は入
力端子１４から入力される信号を選択して、出力バッフ
ァ２１に入力するように切り替わる。その後、ＬＳＩチ
ップ１の出力端子１１に定電流源４１を接続すると共
に、テスト結果出力端子１３にＬＳＩテスタ側のＬＳＩ
テスタ期待値比較器５０を接続し、また、基準電位入力
端子１２から所定の基準電位を入力する。
ず、ＤＣテストを行う場合、テストモード切替端子１５
からＬＳＩチップ１をテストモードにするモード切替信
号を入力する。これにより、各マルチプレクサ２２は入
力端子１４から入力される信号を選択して、出力バッフ
ァ２１に入力するように切り替わる。その後、ＬＳＩチ
ップ１の出力端子１１に定電流源４１を接続すると共
に、テスト結果出力端子１３にＬＳＩテスタ側のＬＳＩ
テスタ期待値比較器５０を接続し、また、基準電位入力
端子１２から所定の基準電位を入力する。
【００１７】上記によりＤＣテストを行う準備が整うた
め、まず、入力端子１４からハイレベル（Ｈ）の期待値
を入力する。これにより、マルチプレクサ２６はＡＮＤ
回路２４の出力信号を選択して出力バッファ２７側に同
時に入力するように切り替わる。これと同時に、ハイレ
ベル（Ｈ）の期待値信号はマルチプレクサ２２を通っ
て、出力バッファ２１に入力されるため、正常であれ
ば、出力バッファ２１はハイレベル（Ｈ）信号を出力端
子１１に出力する。
め、まず、入力端子１４からハイレベル（Ｈ）の期待値
を入力する。これにより、マルチプレクサ２６はＡＮＤ
回路２４の出力信号を選択して出力バッファ２７側に同
時に入力するように切り替わる。これと同時に、ハイレ
ベル（Ｈ）の期待値信号はマルチプレクサ２２を通っ
て、出力バッファ２１に入力されるため、正常であれ
ば、出力バッファ２１はハイレベル（Ｈ）信号を出力端
子１１に出力する。
【００１８】この際、各差動増幅回路２３は各出力バッ
ファ２１の出力信号と基準電位入力端子１２から入力さ
れる基準電位を比較し、出力信号が基準電位より高い場
合、ハイレベルの信号をＡＮＤ回路２４に出力する。Ａ
ＮＤ回路２４は全ての差動増幅回路２３の出力がハイレ
ベルであった場合のみ、その出力をハイレベルとし、こ
れがテスト結果出力端子１３からＬＳＩテスタ側のＬＳ
Ｉテスタ期待値比較器５０に入力される。
ファ２１の出力信号と基準電位入力端子１２から入力さ
れる基準電位を比較し、出力信号が基準電位より高い場
合、ハイレベルの信号をＡＮＤ回路２４に出力する。Ａ
ＮＤ回路２４は全ての差動増幅回路２３の出力がハイレ
ベルであった場合のみ、その出力をハイレベルとし、こ
れがテスト結果出力端子１３からＬＳＩテスタ側のＬＳ
Ｉテスタ期待値比較器５０に入力される。
【００１９】ＬＳＩテスタ期待値比較器５０は入力され
るテスト結果信号がハイレベルの場合、期待通りである
と判定し、ＤＣテスト正常を検出する。しかし、出力バ
ッファ２１の中で１個でも異常があり、いずれかの差動
増幅回路２３がローレベルを出力した場合、ＡＮＤ回路
２４はローレベルを出力するため、ＬＳＩテスタ期待値
比較器５０はテスト出力が期待値と異なると判定し、Ｄ
Ｃテスト異常を検出する。
るテスト結果信号がハイレベルの場合、期待通りである
と判定し、ＤＣテスト正常を検出する。しかし、出力バ
ッファ２１の中で１個でも異常があり、いずれかの差動
増幅回路２３がローレベルを出力した場合、ＡＮＤ回路
２４はローレベルを出力するため、ＬＳＩテスタ期待値
比較器５０はテスト出力が期待値と異なると判定し、Ｄ
Ｃテスト異常を検出する。
【００２０】次に、入力端子１４からローレベル（Ｌ）
の期待値信号を入力する。これにより、マルチプレクサ
２６はＯＲ回路２５の出力信号を選択して出力バッファ
２７側に入力するように切り替わる。これと同時に、ロ
ーレベルの期待値信号はマルチプレクサ２２を通って、
各出力バッファ２１に同時に入力されるため、正常であ
れば、出力バッファ２１はローレベルを出力端子１１に
出力する。
の期待値信号を入力する。これにより、マルチプレクサ
２６はＯＲ回路２５の出力信号を選択して出力バッファ
２７側に入力するように切り替わる。これと同時に、ロ
ーレベルの期待値信号はマルチプレクサ２２を通って、
各出力バッファ２１に同時に入力されるため、正常であ
れば、出力バッファ２１はローレベルを出力端子１１に
出力する。
【００２１】この際、各差動増幅回路２３は各出力バッ
ファ２１の出力信号と基準電位入力端子１２から入力さ
れる基準電位を比較し、出力信号が基準電位より低い場
合、差動増幅回路２３はローレベルの信号をＯＲ回路２
５に出力する。
ファ２１の出力信号と基準電位入力端子１２から入力さ
れる基準電位を比較し、出力信号が基準電位より低い場
合、差動増幅回路２３はローレベルの信号をＯＲ回路２
５に出力する。
【００２２】ＯＲ回路２５は全ての差動増幅回路２３の
出力がローレベルであった場合のみ、その出力をローレ
ベルとし、これがテスト結果出力端子１３からＬＳＩテ
スタ側のＬＳＩテスタ期待値比較器５０に入力される。
出力がローレベルであった場合のみ、その出力をローレ
ベルとし、これがテスト結果出力端子１３からＬＳＩテ
スタ側のＬＳＩテスタ期待値比較器５０に入力される。
【００２３】ＬＳＩテスタ期待値比較器５０は入力され
る期待値がローレベルの場合、期待値が期待通りである
と判定し、ＤＣテスト正常と判定する。しかし、出力バ
ッファ２１の中で１個でも異常があり、いずれかの差動
増幅回路２１がハイレベルを出力した場合、ＯＲ回路２
５はハイレベルを出力する。
る期待値がローレベルの場合、期待値が期待通りである
と判定し、ＤＣテスト正常と判定する。しかし、出力バ
ッファ２１の中で１個でも異常があり、いずれかの差動
増幅回路２１がハイレベルを出力した場合、ＯＲ回路２
５はハイレベルを出力する。
【００２４】このため、ＬＳＩテスタ期待値比較器５０
はテスト結果出力が期待値と異なると判定し、ＤＣテス
ト異常を検出する。
はテスト結果出力が期待値と異なると判定し、ＤＣテス
ト異常を検出する。
【００２５】結局、期待値信号として、ハイレベルとロ
ーレベルの両方を入力端子１４から入力して、テスト結
果出力端子１３からいずれも期待通りのテスト出力が出
力された場合に、ＬＳＩテスタ期待値比較器５０は最終
的にＤＣテスト正常を検出する。
ーレベルの両方を入力端子１４から入力して、テスト結
果出力端子１３からいずれも期待通りのテスト出力が出
力された場合に、ＬＳＩテスタ期待値比較器５０は最終
的にＤＣテスト正常を検出する。
【００２６】本実施の形態によれば、ＤＣテスト時に、
出力バッファ２１の出力信号を論理回路で処理して、出
力バッファ２１の中の少なくとも１個でも異常であれ
ば、これを検出し得る信号とし、この信号を１個のテス
ト結果出力端子１３からＬＳＩテスタ側に出力する構成
により、ＬＳＩテスタ側は最低１個の入力端子を有すれ
ば良く、多端子ＬＳＩチップ１のＤＣテストを少数端子
のＬＳＩテスタで行うことができる。
出力バッファ２１の出力信号を論理回路で処理して、出
力バッファ２１の中の少なくとも１個でも異常であれ
ば、これを検出し得る信号とし、この信号を１個のテス
ト結果出力端子１３からＬＳＩテスタ側に出力する構成
により、ＬＳＩテスタ側は最低１個の入力端子を有すれ
ば良く、多端子ＬＳＩチップ１のＤＣテストを少数端子
のＬＳＩテスタで行うことができる。
【００２７】それ故、低価格のＬＳＩテスタを使用する
ことができ、量産工場迄組んでも低額なコストで済み、
多端子ＬＳＩチップ１のＤＣテストにかかる費用を著し
く低減することができる。このため、ＤＣ特性保証され
た多端子ＬＳＩの工場出荷時の価格を低減させることが
できる。
ことができ、量産工場迄組んでも低額なコストで済み、
多端子ＬＳＩチップ１のＤＣテストにかかる費用を著し
く低減することができる。このため、ＤＣ特性保証され
た多端子ＬＳＩの工場出荷時の価格を低減させることが
できる。
【００２８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、多端子ＬＳＩのＤＣテストを少数端子のＬＳＩテ
スタで行うことにより、多端子ＬＳＩのＤＣテストにか
かる費用を低減することができる。
れば、多端子ＬＳＩのＤＣテストを少数端子のＬＳＩテ
スタで行うことにより、多端子ＬＳＩのＤＣテストにか
かる費用を低減することができる。
【図１】本発明のＤＣテスト回路の一実施の形態を示し
た回路図である。
た回路図である。
【図２】従来のＤＣテスト回路の構成例を示した回路図
である。
である。
１ ＬＳＩチップ １１ 出力端子 １２ 基準電位入力端子 １３ テスト結果出力端子 １４ 入力端子 １５ モード切替端子 ２１、２７ 出力バッファ ２２、２６ マルチプレクサ ２３ 差動増幅回路 ２４ ＡＮＤ回路 ２５ ＯＲ回路 ２８、２９ 入力バッファ ４１ 定電流源 ５０ ＬＳＩテスタ期待値比較器
Claims (4)
- 【請求項１】 ＬＳＩチップに電気的特性試験を施すＤ
Ｃテスト回路において、 前記ＬＳＩチップの複数の出力バッファに同一の期待値
信号を同時に入力する手段と、 前記複数の出力バッファの各出力信号を基準値と比較す
る手段と、 前記比較結果から前記出力バッファ中１個でも異常があ
るとこれを検出し得るひとつの信号を作成する手段と、 前記作成された信号を１個の端子からＬＳＩテスタに出
力する手段と具備し、 前記ＬＳＩテスタは入力された信号と前記テスト信号を
比較してＤＣテストの正常異常を検出することを特徴と
するＤＣテスト回路。 - 【請求項２】 ＬＳＩチップに電気的特性試験を施すＤ
Ｃテスト回路において、 前記ＬＳＩチップの複数の出力バッファに同一の期待値
信号を同時に入力する入力手段と、 前記各出力バッファから出力端子に出力される信号と基
準電位を比較する比較回路と、 前記複数の各比較回路に前記基準電位を入力する基準電
位入力手段と、 前記複数の比較回路の比較結果の論理積を取るＡＮＤ回
路と、 前記複数の比較回路の比較結果の論理和を取るＯＲ回路
と、 前記期待値信号のレベル変化に応じて前記ＡＮＤ回路又
は前記ＯＲ回路のいずれか一方の出力信号を選択してＬ
ＳＩテスタに出力するテスト結果出力手段と、 を前記ＬＳＩチップに具備することを特徴とするＤＣテ
スト回路。 - 【請求項３】 前記基準電位入力手段は前記基準電位を
外部から入力する基準電位入力端子を有し、 前記テスト結果出力手段はテスト結果を外部のＬＳＩテ
スタに出力するテスト結果出力端子を有することを特徴
とする請求項２記載のＤＣテスト回路。 - 【請求項４】 請求項１乃至３いずれかに記載のＤＣテ
スト回路を搭載したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065647A JP2000258505A (ja) | 1999-03-11 | 1999-03-11 | Ｄｃテスト回路及び集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065647A JP2000258505A (ja) | 1999-03-11 | 1999-03-11 | Ｄｃテスト回路及び集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000258505A true JP2000258505A (ja) | 2000-09-22 |
Family
ID=13293020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11065647A Withdrawn JP2000258505A (ja) | 1999-03-11 | 1999-03-11 | Ｄｃテスト回路及び集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000258505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710145B2 (en) | 2008-01-08 | 2010-05-04 | Fujitsu Microelectronics Limited | Semiconductor device and method for controlling thereof |
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1999
- 1999-03-11 JP JP11065647A patent/JP2000258505A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710145B2 (en) | 2008-01-08 | 2010-05-04 | Fujitsu Microelectronics Limited | Semiconductor device and method for controlling thereof |
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