JP2000258505A - Dcテスト回路及び集積回路装置 - Google Patents
Dcテスト回路及び集積回路装置Info
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- JP2000258505A JP2000258505A JP11065647A JP6564799A JP2000258505A JP 2000258505 A JP2000258505 A JP 2000258505A JP 11065647 A JP11065647 A JP 11065647A JP 6564799 A JP6564799 A JP 6564799A JP 2000258505 A JP2000258505 A JP 2000258505A
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Abstract
(57)【要約】
【課題】 多端子LSIのDCテストを少数端子のテス
タで行うことにより、多端子LSIのDCテストにかか
る費用を低減すること。 【解決手段】 テスト時、マルチプレクサ22が入力端
子側を選択するように切り替わり、各出力バッファ21
に期待値を入力する。各出力バッファ21の出力信号は
各差動増幅回路により基準値と比較され、その比較結果
がAND回路又はOR回路に入力される。AND回路又
はOR回路は前記比較結果から前記出力バッファ中1個
でも異常があるとこれを検出し得るひとつの信号を作成
し、これをテスト結果出力端子からテスタ側のLSIテ
スタ期待値比較回路に入力して、DCテストの正常異常
を判定させる。期待値としてハイレベルが入力された場
合にAND回路の出力がローレベルである場合、期待値
としてローレベルが入力された場合に、OR回路の出力
がハイレベルである場合はDCテスト異常と判定され
る。
タで行うことにより、多端子LSIのDCテストにかか
る費用を低減すること。 【解決手段】 テスト時、マルチプレクサ22が入力端
子側を選択するように切り替わり、各出力バッファ21
に期待値を入力する。各出力バッファ21の出力信号は
各差動増幅回路により基準値と比較され、その比較結果
がAND回路又はOR回路に入力される。AND回路又
はOR回路は前記比較結果から前記出力バッファ中1個
でも異常があるとこれを検出し得るひとつの信号を作成
し、これをテスト結果出力端子からテスタ側のLSIテ
スタ期待値比較回路に入力して、DCテストの正常異常
を判定させる。期待値としてハイレベルが入力された場
合にAND回路の出力がローレベルである場合、期待値
としてローレベルが入力された場合に、OR回路の出力
がハイレベルである場合はDCテスト異常と判定され
る。
Description
【0001】
【発明の属する技術分野】本発明は、LSIチップ出荷
時に行われる選別テストに係り、特に多ピンLSIチッ
プのDCテスト(電気的特性試験)回路及びこの回路を
搭載した集積回路に関する。
時に行われる選別テストに係り、特に多ピンLSIチッ
プのDCテスト(電気的特性試験)回路及びこの回路を
搭載した集積回路に関する。
【0002】
【従来の技術】従来、LSIチップ出荷時に行われるL
SIテスタでの選別テストは、大別してFunctio
nテスト(動作機能試験)とDCテスト(電気的特性試
験)がある。
SIテスタでの選別テストは、大別してFunctio
nテスト(動作機能試験)とDCテスト(電気的特性試
験)がある。
【0003】上記のようなLSIチップの試験に対し
て、近年の微細化加工技術の進展とパッケージング技術
によりLSIチップの信号数は格段に多くなり、これに
伴い、上記選別テストを行うに際して、多ピンLSIテ
スタの必要性が高くなっている。
て、近年の微細化加工技術の進展とパッケージング技術
によりLSIチップの信号数は格段に多くなり、これに
伴い、上記選別テストを行うに際して、多ピンLSIテ
スタの必要性が高くなっている。
【0004】上記したFunctionテストでは、従
来からのスキャンテスト手法を適用することにより、少
数ピンのコントロールと少数のモニタピンにてFunc
tionテストを可能にしており、多ピンLSIテスタ
を用いなくとも、多ピンLSIチップのFunctio
nテストを行うことができるようになっている。
来からのスキャンテスト手法を適用することにより、少
数ピンのコントロールと少数のモニタピンにてFunc
tionテストを可能にしており、多ピンLSIテスタ
を用いなくとも、多ピンLSIチップのFunctio
nテストを行うことができるようになっている。
【0005】
【発明が解決しようとする課題】しかしながら、DCテ
ストについては期待値制御は行い易いものの、図2に示
すようにLSIチップ31内の出力バッファ34から出
力される出力端子(ピン)32の各々に電流計33を接
続して、LSIテスタ側で電流値をモニタしなければな
らず、このため、LSIテスタのモニタ端子は従来通り
多ピン必要となる。それ故、多ピンLSIのDCテスト
を行う場合には、必ず、多ピンLSIテスタが必要とな
ってしまう。しかし、この多ピンLSIテスタは非常に
高価で、特に量産工場迄組むには高額なコストがかかる
という問題があった。
ストについては期待値制御は行い易いものの、図2に示
すようにLSIチップ31内の出力バッファ34から出
力される出力端子(ピン)32の各々に電流計33を接
続して、LSIテスタ側で電流値をモニタしなければな
らず、このため、LSIテスタのモニタ端子は従来通り
多ピン必要となる。それ故、多ピンLSIのDCテスト
を行う場合には、必ず、多ピンLSIテスタが必要とな
ってしまう。しかし、この多ピンLSIテスタは非常に
高価で、特に量産工場迄組むには高額なコストがかかる
という問題があった。
【0006】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、多ピンLSIの
DCテストを少数ピンのLSIテスタで行うことによ
り、多ピンLSIのDCテストにかかる費用を低減する
ことができるDCテスト回路及びこの回路を搭載した集
積回路を提供することである。
るためになされたもので、その目的は、多ピンLSIの
DCテストを少数ピンのLSIテスタで行うことによ
り、多ピンLSIのDCテストにかかる費用を低減する
ことができるDCテスト回路及びこの回路を搭載した集
積回路を提供することである。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、請求項1の発明の特徴は、LSIチップに電気的特
性試験を施すDCテスト回路において、前記LSIチッ
プの複数の出力バッファに同一の期待値信号を同時に入
力する手段と、前記複数の出力バッファの各出力信号を
基準値と比較する手段と、前記比較結果信号から前記出
力バッファ中1個でも異常があるとこれを検出し得るひ
とつの信号を作成する手段と、前記作成された信号を1
個の端子からLSIテスタに出力する手段と具備し、前
記LSIテスタは入力された信号と前記テスト信号を比
較してDCテストの正常異常を検出することにある。
に、請求項1の発明の特徴は、LSIチップに電気的特
性試験を施すDCテスト回路において、前記LSIチッ
プの複数の出力バッファに同一の期待値信号を同時に入
力する手段と、前記複数の出力バッファの各出力信号を
基準値と比較する手段と、前記比較結果信号から前記出
力バッファ中1個でも異常があるとこれを検出し得るひ
とつの信号を作成する手段と、前記作成された信号を1
個の端子からLSIテスタに出力する手段と具備し、前
記LSIテスタは入力された信号と前記テスト信号を比
較してDCテストの正常異常を検出することにある。
【0008】この請求項1の発明によれば、前記複数の
出力バッファの出力信号を基準値と比較して得た比較結
果信号を前記出力バッファ中1個でも異常があるとこれ
を検出し得るひとつの信号とし、これをLSIテスタに
出力してDCテストの正常異常を検出する。これによ
り、LSIテスタはLSIチップの出力ピンなどのピン
数に拘らず、最低1個のモニタピンがあれば、DCテス
トを行うことができる。
出力バッファの出力信号を基準値と比較して得た比較結
果信号を前記出力バッファ中1個でも異常があるとこれ
を検出し得るひとつの信号とし、これをLSIテスタに
出力してDCテストの正常異常を検出する。これによ
り、LSIテスタはLSIチップの出力ピンなどのピン
数に拘らず、最低1個のモニタピンがあれば、DCテス
トを行うことができる。
【0009】請求項2の発明の特徴は、LSIチップに
電気的特性試験を施すDCテスト回路において、前記L
SIチップの複数の出力バッファに同一の期待値信号を
同時に入力する入力手段と、前記各出力バッファから出
力端子に出力される信号と基準電位を比較する比較回路
と、前記複数の各比較回路に前記基準電位を入力する基
準電位入力手段と、前記複数の比較回路の比較結果の論
理積を取るAND回路と、前記複数の比較回路の比較結
果の論理和を取るOR回路と、前記期待値信号のレベル
変化に応じて前記AND回路又は前記OR回路のいずれ
か一方の出力信号を選択してLSIテスタに出力するテ
スト結果出力手段と、を前記LSIチップに具備するこ
とにある。
電気的特性試験を施すDCテスト回路において、前記L
SIチップの複数の出力バッファに同一の期待値信号を
同時に入力する入力手段と、前記各出力バッファから出
力端子に出力される信号と基準電位を比較する比較回路
と、前記複数の各比較回路に前記基準電位を入力する基
準電位入力手段と、前記複数の比較回路の比較結果の論
理積を取るAND回路と、前記複数の比較回路の比較結
果の論理和を取るOR回路と、前記期待値信号のレベル
変化に応じて前記AND回路又は前記OR回路のいずれ
か一方の出力信号を選択してLSIテスタに出力するテ
スト結果出力手段と、を前記LSIチップに具備するこ
とにある。
【0010】請求項3の発明の前記基準電位入力手段は
前記基準電位を外部から入力する基準電位入力端子を有
し、前記テスト結果出力手段はテスト結果を外部のLS
Iテスタに出力するテスト結果出力端子を有する。
前記基準電位を外部から入力する基準電位入力端子を有
し、前記テスト結果出力手段はテスト結果を外部のLS
Iテスタに出力するテスト結果出力端子を有する。
【0011】請求項4の発明の前記入力手段はテストモ
ード時、前記期待値信号を前記各出力バッファへ入力
し、通常モード時、前記LSIチップ内部の信号を前記
各出力バッファへ入力する信号選択手段を有する。
ード時、前記期待値信号を前記各出力バッファへ入力
し、通常モード時、前記LSIチップ内部の信号を前記
各出力バッファへ入力する信号選択手段を有する。
【0012】請求項5の発明の特徴は、請求項1乃至4
いずれかに記載のDCテスト回路を搭載したことにあ
る。
いずれかに記載のDCテスト回路を搭載したことにあ
る。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図1は本発明のDCテスト回路の
一実施の形態を示した回路図である。LSIチップ1に
は、複数の出力端子(ピン)11、外部から基準電位を
入力するための1個の基準電位入力端子12、DCテス
トの期待値を出力するテスト結果出力端子13、入力信
号や期待値切替信号を外部から入力する入力端子14、
LSIチップ1のモード切替信号を入力するモード切替
端子15が設けられている。
に基づいて説明する。図1は本発明のDCテスト回路の
一実施の形態を示した回路図である。LSIチップ1に
は、複数の出力端子(ピン)11、外部から基準電位を
入力するための1個の基準電位入力端子12、DCテス
トの期待値を出力するテスト結果出力端子13、入力信
号や期待値切替信号を外部から入力する入力端子14、
LSIチップ1のモード切替信号を入力するモード切替
端子15が設けられている。
【0014】各出力端子11には出力バッファ21の出
力側が接続され、出力バッファ21の入力側はマルチプ
レクサ22の出力側が接続されている。マルチプレクサ
22はチップ内部からの信号と、入力端子14から入力
バッファ28を介して入力される信号のいずれか一つを
選択して出力バッファ21に入力するように、テストモ
ード切替端子15から入力バッファ29を介して入力さ
れる切替信号により制御される。
力側が接続され、出力バッファ21の入力側はマルチプ
レクサ22の出力側が接続されている。マルチプレクサ
22はチップ内部からの信号と、入力端子14から入力
バッファ28を介して入力される信号のいずれか一つを
選択して出力バッファ21に入力するように、テストモ
ード切替端子15から入力バッファ29を介して入力さ
れる切替信号により制御される。
【0015】各出力端子11には差動増幅回路23の一
方の入力側が接続され、差動増幅回路23の他方の入力
側は基準電位入力端子12に接続されている。差動増幅
回路23の出力側はAND回路24及びOR回路25に
入力され、AND回路24とOR回路25の出力側はマ
ルチプレクサ26、出力バッファ27を介してテスト結
果出力端子13に接続されている。
方の入力側が接続され、差動増幅回路23の他方の入力
側は基準電位入力端子12に接続されている。差動増幅
回路23の出力側はAND回路24及びOR回路25に
入力され、AND回路24とOR回路25の出力側はマ
ルチプレクサ26、出力バッファ27を介してテスト結
果出力端子13に接続されている。
【0016】次に本実施の形態の動作を説明する。ま
ず、DCテストを行う場合、テストモード切替端子15
からLSIチップ1をテストモードにするモード切替信
号を入力する。これにより、各マルチプレクサ22は入
力端子14から入力される信号を選択して、出力バッフ
ァ21に入力するように切り替わる。その後、LSIチ
ップ1の出力端子11に定電流源41を接続すると共
に、テスト結果出力端子13にLSIテスタ側のLSI
テスタ期待値比較器50を接続し、また、基準電位入力
端子12から所定の基準電位を入力する。
ず、DCテストを行う場合、テストモード切替端子15
からLSIチップ1をテストモードにするモード切替信
号を入力する。これにより、各マルチプレクサ22は入
力端子14から入力される信号を選択して、出力バッフ
ァ21に入力するように切り替わる。その後、LSIチ
ップ1の出力端子11に定電流源41を接続すると共
に、テスト結果出力端子13にLSIテスタ側のLSI
テスタ期待値比較器50を接続し、また、基準電位入力
端子12から所定の基準電位を入力する。
【0017】上記によりDCテストを行う準備が整うた
め、まず、入力端子14からハイレベル(H)の期待値
を入力する。これにより、マルチプレクサ26はAND
回路24の出力信号を選択して出力バッファ27側に同
時に入力するように切り替わる。これと同時に、ハイレ
ベル(H)の期待値信号はマルチプレクサ22を通っ
て、出力バッファ21に入力されるため、正常であれ
ば、出力バッファ21はハイレベル(H)信号を出力端
子11に出力する。
め、まず、入力端子14からハイレベル(H)の期待値
を入力する。これにより、マルチプレクサ26はAND
回路24の出力信号を選択して出力バッファ27側に同
時に入力するように切り替わる。これと同時に、ハイレ
ベル(H)の期待値信号はマルチプレクサ22を通っ
て、出力バッファ21に入力されるため、正常であれ
ば、出力バッファ21はハイレベル(H)信号を出力端
子11に出力する。
【0018】この際、各差動増幅回路23は各出力バッ
ファ21の出力信号と基準電位入力端子12から入力さ
れる基準電位を比較し、出力信号が基準電位より高い場
合、ハイレベルの信号をAND回路24に出力する。A
ND回路24は全ての差動増幅回路23の出力がハイレ
ベルであった場合のみ、その出力をハイレベルとし、こ
れがテスト結果出力端子13からLSIテスタ側のLS
Iテスタ期待値比較器50に入力される。
ファ21の出力信号と基準電位入力端子12から入力さ
れる基準電位を比較し、出力信号が基準電位より高い場
合、ハイレベルの信号をAND回路24に出力する。A
ND回路24は全ての差動増幅回路23の出力がハイレ
ベルであった場合のみ、その出力をハイレベルとし、こ
れがテスト結果出力端子13からLSIテスタ側のLS
Iテスタ期待値比較器50に入力される。
【0019】LSIテスタ期待値比較器50は入力され
るテスト結果信号がハイレベルの場合、期待通りである
と判定し、DCテスト正常を検出する。しかし、出力バ
ッファ21の中で1個でも異常があり、いずれかの差動
増幅回路23がローレベルを出力した場合、AND回路
24はローレベルを出力するため、LSIテスタ期待値
比較器50はテスト出力が期待値と異なると判定し、D
Cテスト異常を検出する。
るテスト結果信号がハイレベルの場合、期待通りである
と判定し、DCテスト正常を検出する。しかし、出力バ
ッファ21の中で1個でも異常があり、いずれかの差動
増幅回路23がローレベルを出力した場合、AND回路
24はローレベルを出力するため、LSIテスタ期待値
比較器50はテスト出力が期待値と異なると判定し、D
Cテスト異常を検出する。
【0020】次に、入力端子14からローレベル(L)
の期待値信号を入力する。これにより、マルチプレクサ
26はOR回路25の出力信号を選択して出力バッファ
27側に入力するように切り替わる。これと同時に、ロ
ーレベルの期待値信号はマルチプレクサ22を通って、
各出力バッファ21に同時に入力されるため、正常であ
れば、出力バッファ21はローレベルを出力端子11に
出力する。
の期待値信号を入力する。これにより、マルチプレクサ
26はOR回路25の出力信号を選択して出力バッファ
27側に入力するように切り替わる。これと同時に、ロ
ーレベルの期待値信号はマルチプレクサ22を通って、
各出力バッファ21に同時に入力されるため、正常であ
れば、出力バッファ21はローレベルを出力端子11に
出力する。
【0021】この際、各差動増幅回路23は各出力バッ
ファ21の出力信号と基準電位入力端子12から入力さ
れる基準電位を比較し、出力信号が基準電位より低い場
合、差動増幅回路23はローレベルの信号をOR回路2
5に出力する。
ファ21の出力信号と基準電位入力端子12から入力さ
れる基準電位を比較し、出力信号が基準電位より低い場
合、差動増幅回路23はローレベルの信号をOR回路2
5に出力する。
【0022】OR回路25は全ての差動増幅回路23の
出力がローレベルであった場合のみ、その出力をローレ
ベルとし、これがテスト結果出力端子13からLSIテ
スタ側のLSIテスタ期待値比較器50に入力される。
出力がローレベルであった場合のみ、その出力をローレ
ベルとし、これがテスト結果出力端子13からLSIテ
スタ側のLSIテスタ期待値比較器50に入力される。
【0023】LSIテスタ期待値比較器50は入力され
る期待値がローレベルの場合、期待値が期待通りである
と判定し、DCテスト正常と判定する。しかし、出力バ
ッファ21の中で1個でも異常があり、いずれかの差動
増幅回路21がハイレベルを出力した場合、OR回路2
5はハイレベルを出力する。
る期待値がローレベルの場合、期待値が期待通りである
と判定し、DCテスト正常と判定する。しかし、出力バ
ッファ21の中で1個でも異常があり、いずれかの差動
増幅回路21がハイレベルを出力した場合、OR回路2
5はハイレベルを出力する。
【0024】このため、LSIテスタ期待値比較器50
はテスト結果出力が期待値と異なると判定し、DCテス
ト異常を検出する。
はテスト結果出力が期待値と異なると判定し、DCテス
ト異常を検出する。
【0025】結局、期待値信号として、ハイレベルとロ
ーレベルの両方を入力端子14から入力して、テスト結
果出力端子13からいずれも期待通りのテスト出力が出
力された場合に、LSIテスタ期待値比較器50は最終
的にDCテスト正常を検出する。
ーレベルの両方を入力端子14から入力して、テスト結
果出力端子13からいずれも期待通りのテスト出力が出
力された場合に、LSIテスタ期待値比較器50は最終
的にDCテスト正常を検出する。
【0026】本実施の形態によれば、DCテスト時に、
出力バッファ21の出力信号を論理回路で処理して、出
力バッファ21の中の少なくとも1個でも異常であれ
ば、これを検出し得る信号とし、この信号を1個のテス
ト結果出力端子13からLSIテスタ側に出力する構成
により、LSIテスタ側は最低1個の入力端子を有すれ
ば良く、多端子LSIチップ1のDCテストを少数端子
のLSIテスタで行うことができる。
出力バッファ21の出力信号を論理回路で処理して、出
力バッファ21の中の少なくとも1個でも異常であれ
ば、これを検出し得る信号とし、この信号を1個のテス
ト結果出力端子13からLSIテスタ側に出力する構成
により、LSIテスタ側は最低1個の入力端子を有すれ
ば良く、多端子LSIチップ1のDCテストを少数端子
のLSIテスタで行うことができる。
【0027】それ故、低価格のLSIテスタを使用する
ことができ、量産工場迄組んでも低額なコストで済み、
多端子LSIチップ1のDCテストにかかる費用を著し
く低減することができる。このため、DC特性保証され
た多端子LSIの工場出荷時の価格を低減させることが
できる。
ことができ、量産工場迄組んでも低額なコストで済み、
多端子LSIチップ1のDCテストにかかる費用を著し
く低減することができる。このため、DC特性保証され
た多端子LSIの工場出荷時の価格を低減させることが
できる。
【0028】
【発明の効果】以上詳細に説明したように、本発明によ
れば、多端子LSIのDCテストを少数端子のLSIテ
スタで行うことにより、多端子LSIのDCテストにか
かる費用を低減することができる。
れば、多端子LSIのDCテストを少数端子のLSIテ
スタで行うことにより、多端子LSIのDCテストにか
かる費用を低減することができる。
【図1】本発明のDCテスト回路の一実施の形態を示し
た回路図である。
た回路図である。
【図2】従来のDCテスト回路の構成例を示した回路図
である。
である。
1 LSIチップ 11 出力端子 12 基準電位入力端子 13 テスト結果出力端子 14 入力端子 15 モード切替端子 21、27 出力バッファ 22、26 マルチプレクサ 23 差動増幅回路 24 AND回路 25 OR回路 28、29 入力バッファ 41 定電流源 50 LSIテスタ期待値比較器
Claims (4)
- 【請求項1】 LSIチップに電気的特性試験を施すD
Cテスト回路において、 前記LSIチップの複数の出力バッファに同一の期待値
信号を同時に入力する手段と、 前記複数の出力バッファの各出力信号を基準値と比較す
る手段と、 前記比較結果から前記出力バッファ中1個でも異常があ
るとこれを検出し得るひとつの信号を作成する手段と、 前記作成された信号を1個の端子からLSIテスタに出
力する手段と具備し、 前記LSIテスタは入力された信号と前記テスト信号を
比較してDCテストの正常異常を検出することを特徴と
するDCテスト回路。 - 【請求項2】 LSIチップに電気的特性試験を施すD
Cテスト回路において、 前記LSIチップの複数の出力バッファに同一の期待値
信号を同時に入力する入力手段と、 前記各出力バッファから出力端子に出力される信号と基
準電位を比較する比較回路と、 前記複数の各比較回路に前記基準電位を入力する基準電
位入力手段と、 前記複数の比較回路の比較結果の論理積を取るAND回
路と、 前記複数の比較回路の比較結果の論理和を取るOR回路
と、 前記期待値信号のレベル変化に応じて前記AND回路又
は前記OR回路のいずれか一方の出力信号を選択してL
SIテスタに出力するテスト結果出力手段と、 を前記LSIチップに具備することを特徴とするDCテ
スト回路。 - 【請求項3】 前記基準電位入力手段は前記基準電位を
外部から入力する基準電位入力端子を有し、 前記テスト結果出力手段はテスト結果を外部のLSIテ
スタに出力するテスト結果出力端子を有することを特徴
とする請求項2記載のDCテスト回路。 - 【請求項4】 請求項1乃至3いずれかに記載のDCテ
スト回路を搭載したことを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11065647A JP2000258505A (ja) | 1999-03-11 | 1999-03-11 | Dcテスト回路及び集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11065647A JP2000258505A (ja) | 1999-03-11 | 1999-03-11 | Dcテスト回路及び集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000258505A true JP2000258505A (ja) | 2000-09-22 |
Family
ID=13293020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11065647A Withdrawn JP2000258505A (ja) | 1999-03-11 | 1999-03-11 | Dcテスト回路及び集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000258505A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7710145B2 (en) | 2008-01-08 | 2010-05-04 | Fujitsu Microelectronics Limited | Semiconductor device and method for controlling thereof |
-
1999
- 1999-03-11 JP JP11065647A patent/JP2000258505A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7710145B2 (en) | 2008-01-08 | 2010-05-04 | Fujitsu Microelectronics Limited | Semiconductor device and method for controlling thereof |
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