JP5310687B2 - 接合型電界効果トランジスタを備えた半導体装置およびその製造方法 - Google Patents

接合型電界効果トランジスタを備えた半導体装置およびその製造方法 Download PDF

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Description

本発明は、炭化珪素（以下、ＳｉＣという）等の半導体材料からなる基板に対して接合型電界効果トランジスタ（以下、ＪＦＥＴという）を形成してなる半導体装置およびその製造方法に関するものである。
従来、ＪＦＥＴを備えたセル部と、セル部を囲む外周耐圧構造とを備えた構造のＳｉＣ半導体装置がある（例えば特許文献１、２参照）。図２７は、このようなＳｉＣ半導体装置に備えられるＪＦＥＴの断面構造を示した図である。
図２７に示すように、ＪＦＥＴは、ｎ+型ＳｉＣ基板Ｊ１に対して、ｎ-型ＳｉＣで構成されたドリフト層Ｊ２、ｐ+型ＳｉＣ層Ｊ３、ｎ-型またはｐ-型ＳｉＣで構成されたバッファ層Ｊ４、およびｎ+型ソース層Ｊ５を順に形成した半導体基板Ｊ６を用いて形成されている。半導体基板Ｊ６には、トレンチＪ７が形成されていると共に、トレンチＪ７内に埋め込まれたｎ-型ＳｉＣからなるチャネル層Ｊ８およびｐ+型ＳｉＣからなるトップゲート層Ｊ９が備えられている。
このような構成では、ｐ+型ＳｉＣ層Ｊ３のうちチャネル層Ｊ８に隣接しているものを埋込ゲート層Ｊ１０として、トップゲート層Ｊ９と埋込ゲート層Ｊ１０との間に挟まれたチャネル層Ｊ８内への空乏層の伸び量をトップゲート層Ｊ９および埋込ゲート層Ｊ１０への電圧印加によって制御できるようになっている。具体的には、層間絶縁膜Ｊ１１に形成されたコンタクトホールＪ１１ａを介してトップゲート層Ｊ９がゲート配線Ｊ１２に電気的に接続されていると共に、ｎ+型ソース層Ｊ５やバッファ層Ｊ４を貫通してｐ+型ＳｉＣ層Ｊ３に達するように形成されたトレンチＪ１３および層間絶縁膜Ｊ１１に形成されたコンタクトホールＪ１１ｂを介して埋込ゲート層Ｊ１０がゲート配線Ｊ１２に電気的に接続された構造とされている。
そして、層間絶縁膜Ｊ１１に形成されたコンタクトホールＪ１１ｃを介してｎ+型ソース層Ｊ５にソース電極Ｊ１４が接続されると共に、ｎ+型ＳｉＣ基板Ｊ１の裏面にドレイン電極Ｊ１５が接続され、チャネル層Ｊ８内にチャネル領域が形成されたときに、ドレイン−ソース間に電流が流されるように構成されている。
特開２００５−３４０２４９号公報 特開２００５−３４０２５０号公報
しかしながら、上記のように構成されるＪＦＥＴでは、埋込ゲート層Ｊ１０とゲート配線Ｊ１２との電気的接続は、ｎ+型ソース層Ｊ５やバッファ層Ｊ４を貫通してｐ+型ＳｉＣ層Ｊ３に達するように形成されたトレンチＪ１３を通じて行われることになる。このような構造では、トレンチＪ１３内に層間絶縁膜Ｊ１１やゲート配線Ｊ１２を入り込ませることになるため、トレンチＪ１３の幅が広くなり、十分な微細化を図ることができない。このため、埋込ゲート層Ｊ１０とゲート配線Ｊ１２とのコンタクト構造をより微細化できる構造とすることが望まれる。
なお、ここでは、半導体材料としてＳｉＣを用いた場合について説明したが、他の半導体材料が用いられる場合についても、同様のことが言える。
本発明は上記点に鑑みて、埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ＪＦＥＴが備えられた半導体装置において、ソース層（５）を貫通して埋込ゲート層（１０）に達する第２トレンチ（１３）と、第２トレンチ（１３）内を埋め尽くす第２導電型のコンタクト埋込層（１４）とを有し、第２ゲート配線（１２）は、コンタクト埋込層（１４）に対して電気的に接続されることにより、該コンタクト埋込層（１４）を介して埋込ゲート層（１０）と電気的に接続されていることを特徴としている。
このように、埋込ゲート層（１０）と第２ゲート配線（１２）との電気的な接続を第２トレンチ（１３）内に備えたコンタクト埋込層（１４）によって行うようにしている。このため、コンタクト埋込層（１４）のみしか配置されない第２トレンチ（１３）の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層（１０）と第２ゲート配線（１２）とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。
また、請求項１に記載の発明では、第２トレンチ（１３）は、底面がＳｉ面、側面がａ面とされ、コンタクト埋込層（１４）は、第２トレンチ（１３）の底面上に形成された部分の方が該第２トレンチ（１３）の側面上に形成された部分よりも高不純物濃度とされていることを特徴としている。
このようにすれば、コンタクト埋込層（１４）とソース層（５）とによるＰＮ接合の耐圧を持たせつつ、コンタクト埋込層（１４）と埋込ゲート層（１０）との接触部におけるシート抵抗低減を図ることができる。
なお、コンタクト埋込層（１４）に濃度分布を形成し、ソース層（５）との接触部からの距離が離れるにしたがって徐々に不純物濃度が高くなるように構成することもできる。このようにしても、コンタクト埋込層（１４）とソース層（５）とによるＰＮ接合の耐圧を持たせることができる。このような構造を構成することは、コンタクト埋込層（１４）をイオン注入によって形成する場合には、ソース層（５）の導電型を反転させる必要があるため難しいが、コンタクト埋込層（１４）をエピタキシャル成長によって形成するのであれば容易に行える。
請求項２に記載の発明では、ＪＦＥＴが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられ、該外周耐圧部（Ｒ２）では、ソース層（５）が除去されていると共に、該ソース層（５）が除去されることで露出した半導体層（３）の表面に第２導電型層（２０）が備えられ、セル部（Ｒ１）を囲む枠状とされ、第２導電型層（２０）と半導体層（３）とを貫通する等間隔に複数形成された第３トレンチ（２１）と、第３トレンチ（２１）内に備えられた絶縁膜（１１、１６）とを有したガードリング構造が構成されていることを特徴としている。
このように、外周耐圧部（Ｒ２）では、ソース層（５）を除去したのち、露出した半導体層（３）の表面に第２導電型層（２０）を備えた構造とすることもできる。このようにすれば、ソース層（５）を除去する際に半導体層（３）が薄くなり過ぎたとしても、第２導電型層（２０）を備えることにより、ガードリング構造を構成するための第２導電型領域の厚みを十分に確保することが可能となる。
この場合、請求項３に記載したように、外周耐圧部（Ｒ２）における第２導電型層（２０）の表面と、セル部（Ｒ１）におけるソース層（５）とチャネル層（８）およびトップゲート層（９）の表面とが同一平面とされるようにすれば、セル部（Ｒ１）におけるソース層（５）とチャネル層（８）およびトップゲート層（９）の表面の平坦化を容易に行うことができる。
請求項４に記載の発明では、ＪＦＥＴが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられていると共に、セル部（Ｒ１）と外周耐圧部（Ｒ２）との境界位置に素子分離部（Ｒ３）が備えられており、該外周耐圧部（Ｒ２）では、ソース層（５）が除去されていると共に、該ソース層（５）が除去されることで露出した半導体層（３）の表面に第２導電型層（２０）が備えられ、該素子分離部（Ｒ３）に位置する半導体層（３）に対して、第２導電型層（２０）を介して電気的に接続された引抜電極（３２）が備えられていることを特徴としている。
このように、素子分離部（Ｒ３）についてもソース層（５）を除去した構造とし、ブレークダウン電流を逃がすための経路を第２導電型層（２０）によって形成することができる。
請求項５に記載の発明では、ＪＦＥＴが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられていると共に、セル部（Ｒ１）と外周耐圧部（Ｒ２）との境界位置に素子分離部（Ｒ３）が備えられており、素子分離部（Ｒ３）には、該素子分離部（Ｒ３）に位置する半導体層（３）に対して電気的に接続された引抜電極（３２）と、該素子分離部（Ｒ３）に位置するソース層（５）を貫通して該素子分離部（Ｒ３）に位置する半導体層（３）に達する第４トレンチ（５０）と、第４トレンチ（５０）内に埋め込まれたコンタクト層（５１）とが備えられ、引抜電極（３２）は、コンタクト層（５１）を介して半導体層（３）に対して電気的に接続されていることを特徴としている。
このように、素子分離部（Ｒ３）についてもソース層（５）を残した構造とし、ブレークダウン電流を逃がすための経路をコンタクト層（５１）によって形成することもできる。
請求項６に記載の発明では、ＪＦＥＴが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられ、外周耐圧部（Ｒ２）には、ソース層（５）が除去されていると共に、該ソース層（５）が除去されることで露出した半導体層（３）の表面に第２導電型層（２０）が備えられていると共に、セル部（Ｒ１）を囲む枠状とされ、第２導電型層（２０）と半導体層（３）とを貫通してドリフト層（２）に達する第５トレンチ（６０）と、第５トレンチ（６０）内に備えられ、ドリフト層（２）に電気的に接続されたショットキー電極（６１）とを有するショットキーダイオードが備えられていることを特徴としている。このように、ショットキーダイオードを備えた半導体装置とすることもできる。
請求項７ないし１０に記載の発明は、上記した各請求項に記載した半導体装置の製造方法に関するものである。例えば、請求項７に記載したように、主表面が（０００１）Ｓｉ面のＳｉＣにて構成された第１導電型の基板（１）を含む半導体基板（６）を用意したのち、ＳｉＣからなるソース層（５）および半導体層（３）を貫通し、ＳｉＣからなるドリフト層（２）に達する第１トレンチ（７）を形成する工程と、第１トレンチ（７）内を含む半導体基板（６）の表面上に第１導電型のＳｉＣからなるチャネル層（８）を形成する工程と、第１トレンチ（７）とは異なる位置に、チャネル層（８）およびソース層（５）を貫通して埋込ゲート層（１０）に達するると共に、底面がＳｉ面、側面がａ面とされる第２トレンチ（１３）を形成する工程と、第１トレンチ（７）内におけるチャネル層（８）の表面および第２トレンチ（１３）内に第２導電型層（４４）を形成する工程と、第２導電型層（４４）を形成したのち、半導体基板（６）の表面の平坦化によってソース層（５）の上に形成されている第２導電型層（４４）およびチャネル層（８）を除去することで、第１トレンチ（７）内にチャネル層（８）および第２導電型層（４４）にて構成されるトップゲート層（９）を形成すると共に、第２トレンチ（１３）内において該第２トレンチ（１３）の底面上に形成された部分の方が該第２トレンチ（１３）の側面上に形成された部分よりも高不純物濃度となる第２導電型層（４４）にて構成されるコンタクト埋込層（１４）を形成する工程と、半導体基板（６）の表面に、層間絶縁膜（１１）を形成すると共に、該層間絶縁膜（１１）に対して、ソース層（５）とトップゲート層（９）およびコンタクト埋込層（１４）を露出させるコンタクトホール（１１ａ〜１１ｃ）を形成する工程と、コンタクトホール（１１ａ〜１１ｃ）を通じてソース層（５）に電気的に接続されるソース電極（１５）と、トップゲート層（９）に電気的に接続される第１ゲート配線（１２）と、コンタクト埋込層（１４）に電気的に接続される第２ゲート配線（１２）とを形成する工程と、半導体基板（６）の裏面において、基板（１）に対して電気的に接続されるドレイン電極（１８）を形成する工程と、を含む製造方法により、請求項１に記載の半導体装置を製造することができる。
請求項８に記載の発明では、ＪＦＥＴが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）を形成しており、第２トレンチ（１３）を形成する工程では、外周耐圧部（Ｒ２）において、ソース層（５）を除去し、第２導電型層（４４）を形成する工程では、外周耐圧部（Ｒ２）において、ソース層（５）が除去されることにより露出させられた半導体層（３）の表面にも、第２導電型層（４４）を形成し、半導体基板（６）の表面の平坦化の際に、外周耐圧部（Ｒ２）に形成された第２導電型層（４４）の表面まで平坦化を行うことを特徴としている。
このように、半導体基板（６）の表面の平坦化の際に、外周耐圧部（Ｒ２）に形成された第２導電型層（４４）の表面まで平坦化を行うようにすれば、半導体基板（６）の表面の平坦化を容易に行うことが可能となる。
請求項９に記載の発明では、セル部（Ｒ１）と外周耐圧部（Ｒ２）との境界位置に備えられた素子分離部（Ｒ３）を形成しており、第２トレンチ（１３）を形成する工程では、素子分離部（Ｒ３）において、ソース層（５）を除去し、第２導電型層（４４）を形成する工程では、素子分離部（Ｒ３）において、ソース層（５）が除去されることにより露出させられた半導体層（３）の表面にも、第２導電型層（４４）を形成し、層間絶縁膜（１１）を形成すると共にコンタクトホール（１１ａ〜１１ｃ）を形成する工程では、素子分離部（Ｒ３）において、層間絶縁膜（１１）に対して第２導電型層（４４）を露出させるコンタクトホール（１１ｄ）を形成し、ソース電極（１５）および第１、第２ゲート配線（１２）を形成する工程では、素子分離部（Ｒ３）において層間絶縁膜（１１）に形成したコンタクトホール（１１ｄ）を通じて、第２導電型層（４４）に電気的に接続される引抜電極（３２）を形成することを特徴としている。このような製造方法により、請求項４に記載の半導体装置を製造することができる。
請求項１０に記載の発明では、セル部（Ｒ１）と外周耐圧部（Ｒ２）との境界位置に備えられた素子分離部（Ｒ３）を形成しており、第２トレンチ（１３）を形成する工程では、素子分離部（Ｒ３）において、ソース層（５）を貫通して半導体層（３）に達する第３トレンチ（５０）を形成し、第２導電型層（４４）を形成する工程では、素子分離部（Ｒ３）において、第３トレンチ（５０）内にも第２導電型層（４４）を形成し、半導体基板（６）の表面の平坦化の際に、素子分離部（Ｒ３）では第３トレンチ（５０）内にのみ第２導電型層（４４）を残すことでコンタクト層（５１）を形成し、層間絶縁膜（１１）を形成すると共にコンタクトホール（１１ａ〜１１ｃ）を形成する工程では、素子分離部（Ｒ３）において、層間絶縁膜（１１）に対してコンタクト層（５１）を露出させるコンタクトホール（１１ｄ）を形成し、ソース電極（１５）および第１、第２ゲート配線（１２）を形成する工程では、素子分離部（Ｒ３）において層間絶縁膜（１１）に形成したコンタクトホール（１１ｄ）を通じて、コンタクト層（５１）に電気的に接続される引抜電極（３２）を形成することを特徴としている。このような製造方法により、請求項５に記載の半導体装置を製造することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図２に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図３に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図４に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図６に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図７に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図８に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図１０に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図１１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図１２に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１３に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１４に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１５に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１６に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１７に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１８に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１９に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図２０に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図２１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 外周耐圧部Ｒ２に備えられるガードリング構造のｐ型領域を第１実施形態のように構成した場合と、ｐ+型ＳｉＣ層３のみによって構成した場合の断面図である。 本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図２４に示すＳｉＣ半導体装置の製造工程を示す断面図である。 本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 従来のＳｉＣ半導体装置に備えられるＪＦＥＴの断面構造を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。以下、この図を参照して、ＪＦＥＴを備えたＳｉＣ半導体装置の構造について説明する。
図１に示されるＳｉＣ半導体装置は、例えば（０００１）Ｓｉ面を主表面とするｎ+型ＳｉＣ基板１を用いて形成されている。例えば、本実施形態で用いているｎ+型ＳｉＣ基板１は、抵抗率が１×１０19〜１×１０20Ω・ｃｍ、厚さ２５０〜４００μｍ（例えば３５０μｍ）とされている。このｎ+型ＳｉＣ基板１の主表面の上には、ｎ-型ドリフト層２が成膜されている。このｎ-型ドリフト層２は、例えば、ｎ型不純物濃度が１×１０15〜１×１０16ｃｍ-3（例えば５．０×１０15ｃｍ-3）、厚さ５．０〜１５．０μｍ（例えば１３．０μｍ）とされている。
ｎ-型ドリフト層２の表面には、ｐ+型ＳｉＣ層３とｎ-型またはｐ-型ＳｉＣで構成されたバッファ層４、およびｎ+型ソース層５が順に形成されている。ｐ+型ＳｉＣ層３は、例えば、ｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば５．０×１０18ｃｍ-3）、厚さ１．０〜２．０μｍ（例えば１．４μｍ）とされている。バッファ層４は、例えば、ｎ型もしくはｐ型不純物濃度が１×１０14〜１×１０16ｃｍ-3（例えば１．０×１０15ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．３μｍ）とされている。ｎ+型ソース層５は、ｎ-型ドリフト層２よりも高不純物濃度とされ、例えば、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２．０×１０19ｃｍ-3）、厚さ０．５〜１．５μｍ（例えば１．０μｍ）とされている。このようにｎ+型ＳｉＣ基板１に対して各層２〜５を順に形成した半導体基板６を用いて、本実施形態にかかるＳｉＣ半導体装置が形成されている。
具体的には、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ形成部（セル部）Ｒ１に形成された複数セルのＪＦＥＴに加えて、ＪＦＥＴ形成部Ｒ１の外周を囲むように形成された外周耐圧部Ｒ２と、ＪＦＥＴ形成部Ｒ１と外周耐圧部Ｒ２との境界位置に備えられたＪＦＥＴ分離部（素子分離部）Ｒ３とを備えた構成とされている。
ＪＦＥＴ形成部Ｒ１は、次のように構成されている。すなわち、ＪＦＥＴ形成部Ｒ１において、半導体基板６には、トレンチ７が形成されていると共に、トレンチ７内に埋め込まれたｎ-型ＳｉＣからなるチャネル層８およびｐ+型ＳｉＣからなるトップゲート層９が形成されている。トレンチ７は、ｐ+型ＳｉＣ層３とバッファ層４およびｎ+型ソース層５を貫通してｎ-型ドリフト層２に達する深さで構成され、例えば紙面垂直方向を長手方向として形成されている。チャネル層８は、例えば、ｎ型不純物濃度が１×１０16〜５×１０17ｃｍ-3（例えば１．０×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．３μｍ）とされている。トップゲート層９は、例えば、ｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば１．０×１０19ｃｍ-3）、厚さ２．０〜５．０μｍ（例えば３．０μｍ）とされている。これらチャネル層８およびトップゲート層９の表面は、ｎ+型ソース層５の表面と同一平面とされている。
このような構成により、ｐ+型ＳｉＣ層３のうちチャネル層８に隣接しているものを埋込ゲート層１０として、トップゲート層９と埋込ゲート層１０との間に挟まれたチャネル層８内への空乏層の伸び量をトップゲート層９および埋込ゲート層１０への電圧印加によって制御できるようになっている。
チャネル層８およびトップゲート層９の表面およびｎ+型ソース層５の表面には、ＬＴＯ膜などで構成される層間絶縁膜１１が形成されており、この層間絶縁膜１１の上にゲート配線１２が形成されており。ゲート配線１２は、層間絶縁膜１１に形成されたコンタクトホール１１ａを介してトップゲート層９に電気的に接続されている。これにより、ゲート配線１２を通じてトップゲート層９への電圧印加が制御できる構造とされている。
また、半導体基板６には、トレンチ１３が形成されていると共に、トレンチ１３内を埋め尽くすように、ｐ+型コンタクト埋込層１４が形成されている。トレンチ１３は、ｎ+型ソース層５およびバッファ層４を貫通して埋込ゲート層１０に達するように形成され、トレンチ１３内に埋め込まれたｐ+型コンタクト埋込層１４は、埋込ゲート層１０に繋げられている。ｐ+型コンタクト埋込層１４は、例えばｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば１．０×１０19ｃｍ-3）、厚さ１．０〜３．０μｍ（例えば１．５μｍ）とされている。ゲート配線１２は、層間絶縁膜１１に形成されたコンタクトホール１１ｂを介してｐ+型コンタクト埋込層１４にも電気的に接続されている。これにより、ゲート配線１２を通じてｐ+型コンタクト埋込層１４に繋がる埋込ゲート層１０への電圧印加も制御できる構造とされている。
ｐ+型コンタクト埋込層１４の不純物濃度については、トレンチ１３の底面がＳｉ面、側面がａ面となるようにしておけば、ｐ+型コンタクト埋込層１４のうちトレンチ１３の底面上に形成された部分の方がトレンチ１３の側面上に形成された部分よりも高不純物濃度となるようにできる。これは、ＳｉＣにおける成長結晶の濃度の面方位依存性に依るものであり、Ｓｉ面上においてａ面上よりも成長結晶の濃度が高くなるからである。このような濃度関係を得るには、ｎ+型ＳｉＣ基板１の主表面の面方位を例えば（０００１）Ｓｉ面とすれば良い。
このような構成にすることで、ｐ+型コンタクト埋込層１４とｎ+型ソース層５との接触部によるＰＮ接合の耐圧（ブレークダウン耐量）を持たせることができる。さらに、ｐ+型コンタクト埋込層１４のうち埋込ゲート層１０との接触部の不純物濃度を高濃度に保つことができるため、ｐ+型コンタクト埋込層１４と埋込ゲート層１０との接触部におけるシート抵抗低減を図ることができる。
また、ｐ+型コンタクト埋込層１４の成長方向（厚み方向）における不純物濃度について、すべて同じにすることもできるが、ｎ+型ソース層５との接触部でのブレークダウン耐量を向上させるために、ｎ+型ソース層５との接触部からの距離が離れるにしたがって徐々に不純物濃度が高くなるような濃度分布を設けても良い。このようにすれば、ｐ+型コンタクト埋込層１４とｎ+型ソース層５とによるＰＮ接合の耐圧を持たせることができる。このような構造を構成することは、ｐ+型コンタクト埋込層１４をイオン注入によって形成する場合には、ｎ+型ソース層５の導電型を反転させる必要があるため難しいが、ｐ+型コンタクト埋込層１４をエピタキシャル成長によって形成するのであれば容易に行える。また、このような構成にすると、ｐ+型コンタクト埋込層１４の不純物濃度を低下させる分、ｐ+型コンタクト埋込層１４と埋込ゲート層１０との境界部におけるシート抵抗を増大させることになる。このため、ＰＮ接合の耐圧向上とシート抵抗の増大の双方を加味してｐ+型コンタクト埋込層１４の不純物濃度を設定するのが好ましく、例えば５×１０18ｃｍ-3程度であると好ましい。
なお、ゲート配線１２のうちトップゲート層９や埋込ゲート層１０との接触箇所では、ゲート配線１２の少なくとも一部を構成する金属がトップゲート層９や埋込ゲート層１０内のＳｉと反応して形成されたシリサイド層１２ａが備えられり、このシリサイド層１２ａにより接触抵抗が低減されている。
また、層間絶縁膜１１に形成されたコンタクトホール１１ｃを介してｎ+型ソース層５にソース電極１５が接触させられている。ソース電極１５のうちｎ+型ソース層５との接触箇所にも、ソース電極１５の少なくとも一部を構成する金属がｎ+型ソース層５内のＳｉと反応して形成されたシリサイド層１５ａが備えられ、このシリサイド層１５ａにより接触抵抗が低減されている。そして、ソース電極１５と上記ゲート配線１２を覆うように層間絶縁膜１６が形成されていると共に、層間絶縁膜１６の上にソース配線１７が形成されている。層間絶縁膜１６にはコンタクトホール１６ａが形成されており、このコンタクトホール１６ａを通じてソース配線１７がソース電極１５に電気的に接続されている。
さらに、ｎ+型ＳｉＣ基板１の裏面にＴｉ膜とＮｉ膜とＡｕ膜を順に積層して構成されるドレイン電極１８が接触させられることで、ＪＦＥＴが構成されている。このドレイン電極１８のうちｎ+型ＳｉＣ基板１との接触箇所にも、ドレイン電極１８の少なくとも一部を構成する金属がｎ+型ＳｉＣ基板１内のＳｉと反応して形成されたシリサイド層１８ａが備えられ、このシリサイド層１８ａにより接触抵抗が低減されている。そして、このように構成されたＪＦＥＴを保護すべく、ポリイミド樹脂膜（ＰＩＱ膜）等からなる保護膜１９で表面を覆うことで、ＪＦＥＴ形成部Ｒ１が構成されている。
外周耐圧部Ｒ２は、次のように構成されている。すなわち、外周耐圧部Ｒ２において、半導体基板６は、ｎ+型ソース層５およびバッファ層４が除去されており、これらが除去されたｐ+型ＳｉＣ層３の表面にｐ+型層２０が形成されている。このｐ+型層２０は、例えば、ｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば１．０×１０19ｃｍ-3）、厚さ２．０〜５．０μｍ（例えば３．０μｍ）とされている。
また、ｐ+型層２０およびｐ+型ＳｉＣ層３を貫通してｎ-型ドリフト層２に達し、かつ、ＪＦＥＴ形成部Ｒ１を囲むように形成された枠状の複数のトレンチ２１が等間隔に形成されており、その幅ｄ１〜ｄｎ（ｎはトレンチ２１の数に相当）がＪＦＥＴ形成部Ｒ１から離れるにしたがって徐々に広げられた構造とされている。
そして、各トレンチ２１内は、層間絶縁膜１１や層間絶縁膜１６によって埋め込まれている。これにより、トレンチ２１およびトレンチ２１内の層間絶縁膜１１、１６によってｐ型領域が複数に分離されたガードリング構造が構成されている。さらに、このガードリング構造よりも外周側において、半導体基板６には、ガードリング構造を囲むようにｎ+型ソース層５およびバッファ層４を除去した凹部２２が形成され、この凹部内に、層間絶縁膜１１、１６を介して配線部２３が備えられている。これにより、等電位リング（ＥＱＲ：Equi・potential Ring）構造が構成されている。そして、このように構成された外周耐圧構造の表面が保護膜１９で覆われることで、外周耐圧部Ｒ２が構成されている。
ＪＦＥＴ分離部Ｒ３は、逆バイアス時に外周耐圧部Ｒ２でブレークダウンしたときに、ブレークダウン電流をソース配線１７に逃がすことでＪＦＥＴ形成部Ｒ１にブレークダウン電流が流れることを防止するものである。
具体的には、ＪＦＥＴ分離部Ｒ３は、次のように構成されている。すなわち、ＪＦＥＴ分離部Ｒ３においても、半導体基板６は、ｎ+型ソース層５およびバッファ層４が除去されており、これらが除去されたｐ+型ＳｉＣ層３の表面にｐ+型層２０が形成されている。また、ｐ+型層２０およびｐ+型ＳｉＣ層３を貫通してｎ-型ドリフト層２に達し、かつ、ＪＦＥＴ形成部Ｒ１を囲むように形成された枠状の複数のトレンチ３１が等間隔に形成されている。各トレンチ３１内は、層間絶縁膜１１や層間絶縁膜１６によって埋め込まれている。さらに、このトレンチ３１よりも外周側において、ｐ+型層２０に電気的に接続された引抜電極３２が形成されている。この引抜電極３２は、層間絶縁膜１１上に形成されており、層間絶縁膜１１に形成されたコンタクトホール１１ｄを通じてｐ+型層２０に電気的に接続されている。また、この引抜電極３２は層間絶縁膜１６に形成されたコンタクトホール１６ｂを通じてソース配線１７に電気的に接続されている。このような構成により、逆バイアス時に外周耐圧部Ｒ２でブレークダウンしたときに、引抜電極３２を通じてブレークダウン電流をソース配線１７に逃がせるようになっている。
なお、引抜電極３２のうちｐ+型層２０との接触箇所では、引抜電極３２の少なくとも一部を構成する金属がｐ+型層２０内のＳｉと反応して形成されたシリサイド層３２ａが備えられり、このシリサイド層３２ａにより接触抵抗が低減されている。
このような構造によってＪＦＥＴを備えたＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート配線１２を通じてトップゲート層９および埋込ゲート層１０に対してゲート電圧を印加していないときには、トップゲート層９および埋込ゲート層１０からチャネル層８側に伸びる空乏層によってチャネル層８がピンチオフされている。そして、この状態からゲート配線１２を通じてトップゲート層９および埋込ゲート層１０に対してゲート電圧を印加すると、トップゲート層９および埋込ゲート層１０から伸びる空乏層が縮小される。これにより、チャネル層８内にチャネル領域が形成され、チャネル領域を介してソース電極１５とドレイン電極１８との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。
そして、このような構成のＳｉＣ半導体装置では、埋込ゲート層１０とゲート配線１２との電気的な接続をｐ+型コンタクト埋込層１４によって行うようにしている。このため、ｐ+型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、図２７に示した従来のＳｉＣ半導体装置のように層間絶縁膜Ｊ１１やゲート配線Ｊ１２などが配置されるトレンチＪ１３と比較して、狭くすることが可能となる。
次に、上記のように構成された本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図２〜図２２は、本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。これらの図を参照して説明する。なお、図２〜図２２では、製造工程中におけるＪＦＥＴ形成部Ｒ１、外周耐圧部Ｒ２およびＪＦＥＴ分離部Ｒ３それぞれの様子を示してあるが、それに加えて、トレンチ形成やパターニング時のアライメントを取るためのアライメントキー部Ｒ４の様子についても示してある。以下の説明では、特に説明をしないが、トレンチ形成やパターニング等は、アライメントキー部Ｒ４に形成される凹みを基準として行われている。
まず、図２に示すように、ｎ+型ＳｉＣ基板１の表面にｎ-型ドリフト層２、ｐ+型ＳｉＣ層３、バッファ層４およびｎ+型ソース層５が順に形成された半導体基板６を用意する。ここでは、ｎ-型ドリフト層２については、ｎ型不純物濃度が５．０×１０15ｃｍ-3、厚さ１３．０μｍ、ｐ+型ＳｉＣ層３については、ｐ型不純物濃度が５．０×１０18ｃｍ-3、厚さ１．４μｍ、バッファ層４については、ｎ型もしくはｐ型不純物濃度が１．０×１０15ｃｍ-3、厚さ０．３μｍ、ｎ+型ソース層５については、ｎ型不純物濃度が２．０×１０19ｃｍ-3、厚さ１．４μｍとしている。ｎ-型ドリフト層２、ｐ+型ＳｉＣ層３、バッファ層４については、図１に示すＳｉＣ半導体装置を完成させたときと同じ厚みとしているが、ｎ+型ソース層５についてはそれよりも厚くしてある。
その後、図３に示すように、半導体基板６の表面、つまりｎ+型ソース層５の表面にＴＥＯＳ膜等のマスク膜４０を例えば厚さ２μｍ程度で成膜したのち、フォト工程にてマスク膜４０をパターニングし、半導体基板６上におけるトレンチ７の形成予定領域やアライメントキー形成予定領域Ｒ４を開口させる。そして、図４に示すように、マスク膜４０をマスクとしてドライエッチングし、ｐ+型ＳｉＣ層３とバッファ層４およびｎ+型ソース層５を貫通してｎ-型ドリフト層２に達する深さのトレンチ７およびアライメントキー４１を形成する。この後、マスク膜４０を除去する。
次に、図５に示すように、チャネル層８を形成するためのｎ-型層４２をエピタキシャル成長させる。このとき、トレンチ７やアライメントキー４１内を含む半導体基板６の表面全面に、例えばｎ型不純物濃度が１×１０16〜５×１０17ｃｍ-3（例えば１．０×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．３μｍ）のｎ-型層４２を製膜する。さらに、図６に示すように、ｎ-型層４２の表面上にＴＥＯＳ膜等のマスク膜４３を成膜したのち、マスク膜４３をパターニングし、半導体基板６上における外周耐圧部Ｒ２およびＪＦＥＴ分離部Ｒ３に加えて、トレンチ１３の形成予定領域を開口させる。そして、図７に示すように、マスク膜４３をマスクとしてドライエッチングし、ｎ-型層４２、ｎ+型ソース層５およびバッファ層４を貫通してｐ+型ＳｉＣ層３に達するトレンチ１３を形成すると共に、外周耐圧部Ｒ２およびＪＦＥＴ分離部Ｒ３においてｎ+型ソース層５およびバッファ層４を除去してｐ+型ＳｉＣ層３を露出させる。このとき、ｐ+型ＳｉＣ層３が確実に露出するように、ドライエッチングされる深さをｎ+型ソース層５およびバッファ層４の深さ以上としている。この後、マスク膜４３を除去する。
続いて、図８に示すように、ｎ-型層４２の表面やトレンチ１３内および外周耐圧部Ｒ２やＪＦＥＴ分離部Ｒ３を含め半導体基板６の表面全面に、例えばｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば１．０×１０19ｃｍ-3）、厚さ２．０〜５．０μｍ（例えば３．０μｍ）のｐ+型層４４をエピタキシャル成長させる。これにより、トレンチ７内にのｎ-型層４２の表面にもｐ+型層４４が形成されて、トレンチ７がｎ-型層４２およびｐ+型層４４にて埋め込まれる。また、ｐ+型層４４の表面がバッファ層４の表面よりも高い位置となる。そして、図９に示すように、機械的研磨による表面平坦化により、ｐ+型層４４、ｎ-型層４２およびｎ+型ソース層５を平坦化する。このとき、外周耐圧部Ｒ２やＪＦＥＴ分離部Ｒ３におけるｐ+型層４４の表面までＪＦＥＴ形成部Ｒ１における基板表面を研磨すれば、ｎ+型ソース層５が残るようにしつつ、ｎ+型ソース層５の表面にｐ+型層４４やｎ-型層４２が残らないようにすることができる。この後、必要に応じて、ＲＩＥ（Reactive Ion Etching）によって表面を所望深さ除去し、表面平坦化による除去深さの調整を行ったのち、ＣＭＰ（Chemical Mechanical Polishing）による表面研磨を行う。このようにして、トレンチ７、１３内に残されたｐ+型層４４やｎ-型層４２により、チャネル層８やトップゲート層９およびｐ+型コンタクト埋込層１４が形成される。
次に、図１０に示すように、半導体基板６の表面にＴＥＯＳ膜等のマスク膜４５を例えば厚さ２μｍ程度で成膜したのち、フォト工程にてマスク膜４５をパターニングし、トップゲート層９、ｐ+型コンタクト埋込層１４およびＪＦＥＴ分離部Ｒ３におけるｐ+型層２０の表面を開口させる。そして、Ａｌイオンのイオン注入により、トップゲート層９、ｐ+型コンタクト埋込層１４およびＪＦＥＴ分離部Ｒ３におけるｐ+型層２０のｐ型不純物濃度を高濃度化させる。例えば、このときのイオン注入された領域については、例えばｐ型不純物濃度が１×１０20〜５×１０20ｃｍ-3（例えば４．０×１０20ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．３μｍ）となるようにしている。この後、マスク膜４５を除去してから、再度、図１１に示すように、半導体基板６の表面にＴＥＯＳ膜等のマスク膜４６を例えば厚さ２μｍ程度で成膜したのち、フォト工程にてマスク膜４６をパターニングし、外周耐圧部Ｒ２におけるトレンチ２１および凹部２２の形成予定領域およびＪＦＥＴ分離部Ｒ３におけるトレンチ３１の形成予定領域を開口させる。そして、図１２に示すように、マスク膜４６をマスクとしたエッチングを行い、ｐ+型層２０およびｐ+型ＳｉＣ層３を貫通してｎ-型ドリフト層２まで達するトレンチ２１と凹部２２およびトレンチ３１を形成する。この後、マスク膜４６を除去する。
続いて、図１３に示すように、ＬＴＯ膜などで構成される層間絶縁膜１１を成膜したのち、半導体基板６の裏面側、つまりｎ+型ＳｉＣ基板１におけるｎ-型ドリフト層２が成膜される側の表面と反対側の面を研削しておく。そして、図示しないマスクを用いて、図１４に示すように層間絶縁膜１１をパターニングし、コンタクトホール１１ａ〜１１ｄを形成する。さらに、図１５に示すように、コンタクトホール１１ａ〜１１ｄ内を含む層間絶縁膜１１の表面上にＮｉ等のシリサイド化反応を生じる金属材料で構成される金属膜４７を成膜したのち、これをパターニングすることによりコンタクトホール１１ａ〜１１ｄ内やその周囲に金属膜４７を残す。また、半導体基板６の裏面について、図１６に示すようにＮｉ等のシリサイド化反応を生じる金属材料で構成される金属膜４８を成膜する。そして、熱処理によるシリサイド化プロセスを行うことにより、金属膜４７や金属膜４８を構成する金属材料とＳｉＣ内のＳｉとをシリサイド化反応させる。例えば、１０００℃で１０分間の熱処理を行う。これにより、図１７に示すように、半導体基板６の表面側のシリサイド層１２ａ、１５ａ、３２ａおよび裏面側のシリサイド層１８ａが形成される。この後、金属膜４７、４８の未反応部分を除去する。
さらに、図１８に示すように、コンタクトホール１１ａ〜１１ｄ内を含む層間絶縁膜１１の表面上にＴｉ等の金属材料で構成させれる金属膜を成膜したのち、これをパターニングすることにより、ゲート配線１２、ソース電極１５および引抜電極３２を形成する。そして、図１９に示すように、ＬＴＯ膜等によって構成される層間絶縁膜１６を成膜したのち、これをパターニングしてソース電極１５を露出させるためのコンタクトホール１６ａを形成すると共に、引抜電極３２を露出させるためのコンタクトホール１６ｂを形成する。
また、図２０に示すように、Ａｌなどで構成される配線材料を成膜したのち、これをパターニングしてソース配線１７および配線部２３を形成する。そして、図２１に示すように、ソース配線１７および配線部２３を覆うようにポリイミド樹脂膜（ＰＩＱ膜）等からなる保護膜１９を成膜したのち、図２２に示すように、半導体基板６の裏面にＴｉ膜とＮｉ膜とＡｕ膜を順に積層して構成されるドレイン電極１８を形成し、チップ単位にダイシングカットすることで、図１に示すＪＦＥＴを備えたＳｉＣ半導体装置が完成する。
以上説明した本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置では、上述したように、埋込ゲート層１０とゲート配線１２との電気的な接続をｐ+型コンタクト埋込層１４によって行うようにしている。このため、ｐ+型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、図２７に示した従来のＳｉＣ半導体装置のように層間絶縁膜Ｊ１１やゲート配線Ｊ１２などが配置されるトレンチＪ１３と比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
また、外周耐圧部Ｒ２についても、次のような効果を得ることができる。これについて、図２３を参照して説明する。
図２３（ａ），（ｂ）は、外周耐圧部Ｒ２に備えられるガードリング構造のｐ型領域を本実施形態のようにｐ+型ＳｉＣ層３およびｐ+型層２０によって構成した場合と、ｐ+型ＳｉＣ層３のみによって構成した場合の断面図である。図２３に示すように、ガードリング構造のｐ型領域については、ｐ+型ＳｉＣ層３およびｐ+型層２０によって構成しても、ｐ+型ＳｉＣ層３のみによって構成しても良い。しかしながら、図２３（ｂ）に示すようにｐ+型ＳｉＣ層３のみによって構成する場合、図７に示す工程においてｐ+型ＳｉＣ層３が薄くなり過ぎたりすることも考えられる。このため、ｐ+型ＳｉＣ層３だけでなくｐ+型+型層２０を備えることにより、ガードリング構造を構成するためのｐ型領域の厚みを十分に確保することが可能となる。また、ガードリング構造を構成するｐ型領域をｐ+型層３のみで構成した場合、半導体基板６のうちのＪＦＥＴ形成部Ｒ１側の表面位置と外周耐圧部Ｒ２におけるガードリング構造の表面位置の高さを一致させられない。これに対して、ガードリング構造を構成するためのｐ型領域をｐ+型ＳｉＣ層３およびｐ+型層２０によって構成することで、これらの高さを一致させること、つまり同一平面とすることが可能となり、半導体基板６の表面平坦化などを容易に行うことが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＪＦＥＴ分離部Ｒ３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図２４は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態では、ＪＦＥＴ分離部Ｒ３についても、ｎ+型ソース層５およびバッファ層４を残した構造とし、半導体基板６のうち引抜電極３２と接触させる部位についてトレンチ５０を形成すると共に、このトレンチ５０内にｐ+型コンタクト層５１を形成した構造としている。このトレンチ５０に形成されたｐ+型コンタクト層５１は、ｎ+型ソース層５およびバッファ層４よりも深く、ｐ+型ＳｉＣ層３に繋がる深さとされている。このため、ブレークダウン時には、ブレークダウン電流がｐ+型ＳｉＣ層３およびｐ+型コンタクト層５１から引抜電極３２を通じてソース配線１７に逃がすことができる。
このように、ＪＦＥＴ分離部Ｒ３についてもｎ+型ソース層５およびバッファ層４を残した構造とし、ブレークダウン電流を逃がすための経路をｐ+型コンタクト層５１によって形成することもできる。
なお、このような構造のＪＦＥＴを備えたＳｉＣ半導体装置の製造方法は、ほぼ第１実施形態と同様であり、第１実施形態で説明した図６に示す工程を、図２５に示す工程に変更すればよい。すなわち、図２５に示すように、マスク膜４３をパターニングする際に、半導体基板６上における外周耐圧部Ｒ２とトレンチ１３の形成予定領域およびトレンチ５０の形成予定領域を開口させる。そして、このマスク膜４３を用いてトレンチ１３や外周耐圧部Ｒ２をエッチングする際に、トレンチ５０も形成する。この後は、図７以降に示した各図の製造プロセスを実施することで、本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、外周耐圧部Ｒ２にガードリング構造の代わりにショットキーダイオードを備えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図２６は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、外周耐圧部Ｒ２には、ｐ+型ＳｉＣ層３およびｐ+型層２０を貫通してｎ-型ドリフト層２に達し、かつ、ＪＦＥＴ形成部Ｒ１を囲むように形成された枠状の複数のトレンチ６０が等間隔に形成されている。各トレンチ６０の深さは、トップゲート層９の深さよりも浅くされている。そして、このトレンチ６０内にショットキー電極６１が備えられている。ショットキー電極６１は、例えばＴｉ等のショットキー材料で構成されており、ショットキー電極６１のうちｎ-型ドリフト層２と接触させられている部分がショットキー接触となっている。これにより、ショットキー電極６１とｎ-型ドリフト層２およびｎ+型ＳｉＣ基板１とによるショットキーダイオードが構成されている。
このように、ショットキーダイオードを備えたＳｉＣ半導体装置とすることもできる。なお、本実施形態のＳｉＣ半導体装置の製造プロセスについても、第１実施形態とほぼ同様であり、例えば、図１８のプロセスを行う前に層間絶縁膜１１をパターニングして外周耐圧部Ｒ２において層間絶縁膜１１を除去するようにしておき、図１８に示すＴｉ膜等でゲート配線１２や引抜電極３２を形成するときに、ショットキー電極６１も形成するようにすればよい。
なお、ここでは、ガードリング構造に代えてショットキーダイオードを構成する場合について説明したが、ガードリング構造と共にショットキーダイオードを備えることもできる。その場合、ショットキーダイオードを囲むようにガードリング構造を備えるようにすればよい。また、トレンチ６０を等間隔に複数備えるようにしたが、等間隔にすることは必須ではないし、複数であることも必須ではない。
（他の実施形態）
上記各実施形態では、ｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴに対して本発明を適用しても良い。
また、上記実施形態では、トップゲート層９および埋込ゲート層１０が共に同じゲート配線１２に接続された構造について説明したが、トップゲート層９と埋込ゲート層１０に対してそれぞれ異なる電位が印加できるように、異なる第１、第２ゲート配線に接続されるようにしても良い。
また、上記実施形態では、ｐ+型ＳｉＣ層３の上にバッファ層４を介してｎ+型ソース層５を配置した構造としてあるが、バッファ層４については必要に応じて備えれば良いため、ｐ+型ＳｉＣ層３の上に直接ｎ+型ソース層５を形成するようにしても良い。
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。
１ ｎ+型ＳｉＣ基板
２ ｎ-型ドリフト層
３ ｐ+型ＳｉＣ層
４ バッファ層
５ ｎ+型ソース層
６ 半導体基板
７ トレンチ
８ チャネル層
９ トップゲート層
１０ 埋込ゲート層
１１ 層間絶縁膜
１１ａ〜１１ｄ コンタクトホール
１２ ゲート配線
１３ トレンチ
１４ ｐ+型コンタクト埋込層
１５ ソース電極
１８ ドレイン電極
２０ ｐ+型層
３２ 引抜電極
５１ ｐ+型コンタクト層
６１ ショットキー電極
Ｒ１ ＪＦＥＴ形成部
Ｒ２ 外周耐圧部
Ｒ３ ＪＦＥＴ分離部
Ｒ４ アライメントキー部

Claims (10)

  1. 主表面を（０００１）Ｓｉ面とする炭化珪素で構成された第１導電型の基板（１）と、
    前記基板（１）の上に、エピタキシャル成長にて形成された第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなる半導体層（３）と、
    前記半導体層（３）の上に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース層（５）と、
    前記ソース層（５）および前記半導体層（３）を貫通し、前記ドリフト層（２）に達する第１トレンチ（７）と、
    前記第１トレンチ（７）内に備えられた第１導電型の炭化珪素からなるチャネル層（８）と、
    前記第１トレンチ（７）内における前記チャネル層（８）の表面に形成された、第２導電型のトップゲート層（９）と、
    前記トップゲート層（９）に対して電気的に接続された第１ゲート配線（１２）と、
    前記半導体層（３）のうち前記チャネル層（８）に隣接しているものを埋込ゲート層（１０）として、該埋込ゲート層（１０）に対して電気的に接続された第２ゲート配線（１２）と、
    前記ソース層（５）に電気的に接続されたソース電極（１５）と、
    前記基板（１）の裏面に電気的に接続されたドレイン電極（１８）と、を有してなる接合型電界効果トランジスタが備えられ、
    前記ソース層（５）を貫通して前記埋込ゲート層（１０）に達する第２トレンチ（１３）と、
    前記第２トレンチ（１３）内を埋め尽くす第２導電型のコンタクト埋込層（１４）とを有し、
    前記第２ゲート配線（１２）は、前記コンタクト埋込層（１４）に対して電気的に接続されることにより、該コンタクト埋込層（１４）を介して前記埋込ゲート層（１０）と電気的に接続されており、
    前記第２トレンチ（１３）は、底面がＳｉ面、側面がａ面とされ、
    前記コンタクト埋込層（１４）は、前記第２トレンチ（１３）の底面上に形成された部分の方が該第２トレンチ（１３）の側面上に形成された部分よりも高不純物濃度とされていることを特徴とする接合型電界効果トランジスタを備えた半導体装置。
  2. 前記接合型電界効果トランジスタが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられ、
    該外周耐圧部（Ｒ２）では、前記ソース層（５）が除去されていると共に、該ソース層（５）が除去されることで露出した前記半導体層（３）の表面に第２導電型層（２０）が備えられ、
    前記セル部（Ｒ１）を囲む枠状とされ、前記第２導電型層（２０）と前記半導体層（３）とを貫通する等間隔に複数形成された第３トレンチ（２１）と、前記第３トレンチ（２１）内に備えられた絶縁膜（１１、１６）とを有したガードリング構造が構成されていることを特徴とする請求項１に記載の接合型電界効果トランジスタを備えた半導体装置。
  3. 前記外周耐圧部（Ｒ２）における前記第２導電型層（２０）の表面と、前記セル部（Ｒ１）における前記ソース層（５）と前記チャネル層（８）および前記トップゲート層（９）の表面とが同一平面であることを特徴とする請求項２に記載の接合型電界効果トランジスタを備えた半導体装置。
  4. 前記接合型電界効果トランジスタが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられていると共に、前記セル部（Ｒ１）と前記外周耐圧部（Ｒ２）との境界位置に備えられた素子分離部（Ｒ３）が備えられており、
    該外周耐圧部（Ｒ２）では、前記ソース層（５）が除去されていると共に、該ソース層（５）が除去されることで露出した前記半導体層（３）の表面に第２導電型層（２０）が備えられ、
    該素子分離部（Ｒ３）に位置する前記半導体層（３）に対して、前記第２導電型層（２０）を介して電気的に接続された引抜電極（３２）が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載の接合型電界効果トランジスタを備えた半導体装置。
  5. 前記接合型電界効果トランジスタが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられていると共に、前記セル部（Ｒ１）と前記外周耐圧部（Ｒ２）との境界位置に備えられた素子分離部（Ｒ３）が備えられており、
    前記素子分離部（Ｒ３）には、
    該素子分離部（Ｒ３）に位置する前記半導体層（３）に対して電気的に接続された引抜電極（３２）と、
    該素子分離部（Ｒ３）に位置する前記ソース層（５）を貫通して該素子分離部（Ｒ３）に位置する前記半導体層（３）に達する第４トレンチ（５０）と、
    前記第４トレンチ（５０）内に埋め込まれたコンタクト層（５１）とが備えられ、
    前記引抜電極（３２）は、前記コンタクト層（５１）を介して前記半導体層（３）に対して電気的に接続されていることを特徴とする請求項１ないし３のいずれか１つに記載の接合型電界効果トランジスタを備えた半導体装置。
  6. 前記接合型電界効果トランジスタが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）が備えられ、
    前記外周耐圧部（Ｒ２）には、
    前記ソース層（５）が除去されていると共に、該ソース層（５）が除去されることで露出した前記半導体層（３）の表面に第２導電型層（２０）が備えられていると共に、
    前記セル部（Ｒ１）を囲む枠状とされ、前記第２導電型層（２０）と前記半導体層（３）とを貫通して前記ドリフト層（２）に達する第５トレンチ（６０）と、前記第５トレンチ（６０）内に備えられ、前記ドリフト層（２）に電気的に接続されたショットキー電極（６１）とを有するショットキーダイオードが備えられていることを特徴とする請求項１ないし５のいずれか１つに記載の接合型電界効果トランジスタを備えた半導体装置。
  7. 主表面を（０００１）Ｓｉ面とする炭化珪素で構成された第１導電型の基板（１）と、前記基板（１）の上に、エピタキシャル成長にて形成された第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなる半導体層（３）と、前記半導体層（３）の上に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース層（５）とを有してなる半導体基板（６）を用意する工程と、
    前記ソース層（５）および前記半導体層（３）を貫通し、前記ドリフト層（２）に達する第１トレンチ（７）を形成する工程と、
    前記第１トレンチ（７）内を含む半導体基板（６）の表面上に第１導電型の炭化珪素からなるチャネル層（８）を形成する工程と、
    前記第１トレンチ（７）とは異なる位置に、前記チャネル層（８）および前記ソース層（５）を貫通して、前記半導体層（３）に達すると共に、底面がＳｉ面、側面がａ面とされる第２トレンチ（１３）を形成する工程と、
    前記第１トレンチ（７）内における前記チャネル層（８）の表面および前記第２トレンチ（１３）内に第２導電型層（４４）をエピタキシャル成長にて形成する工程と、
    前記第２導電型層（４４）を形成したのち、前記半導体基板（６）の表面の平坦化によって前記ソース層（５）の上に形成されている前記第２導電型層（４４）および前記チャネル層（８）を除去することで、前記第１トレンチ（７）内に前記チャネル層（８）および前記第２導電型層（４４）にて構成されるトップゲート層（９）を形成すると共に、前記第２トレンチ（１３）内において該第２トレンチ（１３）の底面上に形成された部分の方が該第２トレンチ（１３）の側面上に形成された部分よりも高不純物濃度となる前記第２導電型層（４４）にて構成されるコンタクト埋込層（１４）を形成する工程と、
    前記半導体基板（６）の表面に、層間絶縁膜（１１）を形成すると共に、該層間絶縁膜（１１）に対して、前記ソース層（５）と前記トップゲート層（９）および前記コンタクト埋込層（１４）を露出させるコンタクトホール（１１ａ〜１１ｃ）を形成する工程と、
    前記コンタクトホール（１１ａ〜１１ｃ）を通じて前記ソース層（５）に電気的に接続されるソース電極（１５）と、前記トップゲート層（９）に電気的に接続される第１ゲート配線（１２）と、前記コンタクト埋込層（１４）に電気的に接続される第２ゲート配線（１２）とを形成する工程と、
    前記半導体基板（６）の裏面において、前記基板（１）に対して電気的に接続されるドレイン電極（１８）を形成する工程と、を含んでいることを特徴とする接合型電界効果トランジスタを備えた半導体装置の製造方法。
  8. 前記接合型電界効果トランジスタが形成されたセル部（Ｒ１）の外周を囲むように外周耐圧部（Ｒ２）を形成しており、
    前記第２トレンチ（１３）を形成する工程では、前記外周耐圧部（Ｒ２）において、前記ソース層（５）を除去し、
    前記第２導電型層（４４）を形成する工程では、前記外周耐圧部（Ｒ２）において、前記ソース層（５）が除去されることにより露出させられた前記半導体層（３）の表面にも、前記第２導電型層（４４）を形成し、
    前記半導体基板（６）の表面の平坦化の際に、前記外周耐圧部（Ｒ２）に形成された前記第２導電型層（４４）の表面まで前記平坦化を行うことを特徴とする請求項７に記載の接合型電界効果トランジスタを備えた半導体装置の製造方法。
  9. 前記セル部（Ｒ１）と前記外周耐圧部（Ｒ２）との境界位置に備えられた素子分離部（Ｒ３）を形成しており、
    前記第２トレンチ（１３）を形成する工程では、前記素子分離部（Ｒ３）において、前記ソース層（５）を除去し、
    前記第２導電型層（４４）を形成する工程では、前記素子分離部（Ｒ３）において、前記ソース層（５）が除去されることにより露出させられた前記半導体層（３）の表面にも、前記第２導電型層（４４）を形成し、
    前記層間絶縁膜（１１）を形成すると共に前記コンタクトホール（１１ａ〜１１ｃ）を形成する工程では、前記素子分離部（Ｒ３）において、前記層間絶縁膜（１１）に対して前記第２導電型層（４４）を露出させるコンタクトホール（１１ｄ）を形成し、
    前記ソース電極（１５）および前記第１、第２ゲート配線（１２）を形成する工程では、前記素子分離部（Ｒ３）において前記層間絶縁膜（１１）に形成した前記コンタクトホール（１１ｄ）を通じて、前記第２導電型層（４４）に電気的に接続される引抜電極（３２）を形成することを特徴とする請求項８に記載の接合型電界効果トランジスタを備えた半導体装置の製造方法。
  10. 前記セル部（Ｒ１）と前記外周耐圧部（Ｒ２）との境界位置に備えられた素子分離部（Ｒ３）を形成しており、
    前記第２トレンチ（１３）を形成する工程では、前記素子分離部（Ｒ３）において、前記ソース層（５）を貫通して前記半導体層（３）に達する第３トレンチ（５０）を形成し、
    前記第２導電型層（４４）を形成する工程では、前記素子分離部（Ｒ３）において、前記第３トレンチ（５０）内にも前記第２導電型層（４４）を形成し、
    前記半導体基板（６）の表面の平坦化の際に、前記素子分離部（Ｒ３）では前記第３トレンチ（５０）内にのみ前記第２導電型層（４４）を残すことでコンタクト層（５１）を形成し、
    前記層間絶縁膜（１１）を形成すると共に前記コンタクトホール（１１ａ〜１１ｃ）を形成する工程では、前記素子分離部（Ｒ３）において、前記層間絶縁膜（１１）に対して前記コンタクト層（５１）を露出させるコンタクトホール（１１ｄ）を形成し、
    前記ソース電極（１５）および前記第１、第２ゲート配線（１２）を形成する工程では、前記素子分離部（Ｒ３）において前記層間絶縁膜（１１）に形成した前記コンタクトホール（１１ｄ）を通じて、前記コンタクト層（５１）に電気的に接続される引抜電極（３２）を形成することを特徴とする請求項８に記載の接合型電界効果トランジスタを備えた半導体装置の製造方法。
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