JP5310687B2 - 接合型電界効果トランジスタを備えた半導体装置およびその製造方法 - Google Patents
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Description
本発明の第1実施形態について説明する。図1は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。以下、この図を参照して、JFETを備えたSiC半導体装置の構造について説明する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して、JFET分離部R3の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対して、外周耐圧部R2にガードリング構造の代わりにショットキーダイオードを備えたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記各実施形態では、nチャネルタイプのJFETを例に挙げて説明したが、上記各実施形態で示したn型とp型を反転させたpチャネルタイプのJFETに対して本発明を適用しても良い。
2 n-型ドリフト層
3 p+型SiC層
4 バッファ層
5 n+型ソース層
6 半導体基板
7 トレンチ
8 チャネル層
9 トップゲート層
10 埋込ゲート層
11 層間絶縁膜
11a〜11d コンタクトホール
12 ゲート配線
13 トレンチ
14 p+型コンタクト埋込層
15 ソース電極
18 ドレイン電極
20 p+型層
32 引抜電極
51 p+型コンタクト層
61 ショットキー電極
R1 JFET形成部
R2 外周耐圧部
R3 JFET分離部
R4 アライメントキー部
Claims (10)
- 主表面を(0001)Si面とする炭化珪素で構成された第1導電型の基板(1)と、
前記基板(1)の上に、エピタキシャル成長にて形成された第1導電型の炭化珪素からなるドリフト層(2)と、
前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなる半導体層(3)と、
前記半導体層(3)の上に形成され、前記ドリフト層(2)よりも高不純物濃度とされた第1導電型の炭化珪素からなるソース層(5)と、
前記ソース層(5)および前記半導体層(3)を貫通し、前記ドリフト層(2)に達する第1トレンチ(7)と、
前記第1トレンチ(7)内に備えられた第1導電型の炭化珪素からなるチャネル層(8)と、
前記第1トレンチ(7)内における前記チャネル層(8)の表面に形成された、第2導電型のトップゲート層(9)と、
前記トップゲート層(9)に対して電気的に接続された第1ゲート配線(12)と、
前記半導体層(3)のうち前記チャネル層(8)に隣接しているものを埋込ゲート層(10)として、該埋込ゲート層(10)に対して電気的に接続された第2ゲート配線(12)と、
前記ソース層(5)に電気的に接続されたソース電極(15)と、
前記基板(1)の裏面に電気的に接続されたドレイン電極(18)と、を有してなる接合型電界効果トランジスタが備えられ、
前記ソース層(5)を貫通して前記埋込ゲート層(10)に達する第2トレンチ(13)と、
前記第2トレンチ(13)内を埋め尽くす第2導電型のコンタクト埋込層(14)とを有し、
前記第2ゲート配線(12)は、前記コンタクト埋込層(14)に対して電気的に接続されることにより、該コンタクト埋込層(14)を介して前記埋込ゲート層(10)と電気的に接続されており、
前記第2トレンチ(13)は、底面がSi面、側面がa面とされ、
前記コンタクト埋込層(14)は、前記第2トレンチ(13)の底面上に形成された部分の方が該第2トレンチ(13)の側面上に形成された部分よりも高不純物濃度とされていることを特徴とする接合型電界効果トランジスタを備えた半導体装置。 - 前記接合型電界効果トランジスタが形成されたセル部(R1)の外周を囲むように外周耐圧部(R2)が備えられ、
該外周耐圧部(R2)では、前記ソース層(5)が除去されていると共に、該ソース層(5)が除去されることで露出した前記半導体層(3)の表面に第2導電型層(20)が備えられ、
前記セル部(R1)を囲む枠状とされ、前記第2導電型層(20)と前記半導体層(3)とを貫通する等間隔に複数形成された第3トレンチ(21)と、前記第3トレンチ(21)内に備えられた絶縁膜(11、16)とを有したガードリング構造が構成されていることを特徴とする請求項1に記載の接合型電界効果トランジスタを備えた半導体装置。 - 前記外周耐圧部(R2)における前記第2導電型層(20)の表面と、前記セル部(R1)における前記ソース層(5)と前記チャネル層(8)および前記トップゲート層(9)の表面とが同一平面であることを特徴とする請求項2に記載の接合型電界効果トランジスタを備えた半導体装置。
- 前記接合型電界効果トランジスタが形成されたセル部(R1)の外周を囲むように外周耐圧部(R2)が備えられていると共に、前記セル部(R1)と前記外周耐圧部(R2)との境界位置に備えられた素子分離部(R3)が備えられており、
該外周耐圧部(R2)では、前記ソース層(5)が除去されていると共に、該ソース層(5)が除去されることで露出した前記半導体層(3)の表面に第2導電型層(20)が備えられ、
該素子分離部(R3)に位置する前記半導体層(3)に対して、前記第2導電型層(20)を介して電気的に接続された引抜電極(32)が備えられていることを特徴とする請求項1ないし3のいずれか1つに記載の接合型電界効果トランジスタを備えた半導体装置。 - 前記接合型電界効果トランジスタが形成されたセル部(R1)の外周を囲むように外周耐圧部(R2)が備えられていると共に、前記セル部(R1)と前記外周耐圧部(R2)との境界位置に備えられた素子分離部(R3)が備えられており、
前記素子分離部(R3)には、
該素子分離部(R3)に位置する前記半導体層(3)に対して電気的に接続された引抜電極(32)と、
該素子分離部(R3)に位置する前記ソース層(5)を貫通して該素子分離部(R3)に位置する前記半導体層(3)に達する第4トレンチ(50)と、
前記第4トレンチ(50)内に埋め込まれたコンタクト層(51)とが備えられ、
前記引抜電極(32)は、前記コンタクト層(51)を介して前記半導体層(3)に対して電気的に接続されていることを特徴とする請求項1ないし3のいずれか1つに記載の接合型電界効果トランジスタを備えた半導体装置。 - 前記接合型電界効果トランジスタが形成されたセル部(R1)の外周を囲むように外周耐圧部(R2)が備えられ、
前記外周耐圧部(R2)には、
前記ソース層(5)が除去されていると共に、該ソース層(5)が除去されることで露出した前記半導体層(3)の表面に第2導電型層(20)が備えられていると共に、
前記セル部(R1)を囲む枠状とされ、前記第2導電型層(20)と前記半導体層(3)とを貫通して前記ドリフト層(2)に達する第5トレンチ(60)と、前記第5トレンチ(60)内に備えられ、前記ドリフト層(2)に電気的に接続されたショットキー電極(61)とを有するショットキーダイオードが備えられていることを特徴とする請求項1ないし5のいずれか1つに記載の接合型電界効果トランジスタを備えた半導体装置。 - 主表面を(0001)Si面とする炭化珪素で構成された第1導電型の基板(1)と、前記基板(1)の上に、エピタキシャル成長にて形成された第1導電型の炭化珪素からなるドリフト層(2)と、前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなる半導体層(3)と、前記半導体層(3)の上に形成され、前記ドリフト層(2)よりも高不純物濃度とされた第1導電型の炭化珪素からなるソース層(5)とを有してなる半導体基板(6)を用意する工程と、
前記ソース層(5)および前記半導体層(3)を貫通し、前記ドリフト層(2)に達する第1トレンチ(7)を形成する工程と、
前記第1トレンチ(7)内を含む半導体基板(6)の表面上に第1導電型の炭化珪素からなるチャネル層(8)を形成する工程と、
前記第1トレンチ(7)とは異なる位置に、前記チャネル層(8)および前記ソース層(5)を貫通して、前記半導体層(3)に達すると共に、底面がSi面、側面がa面とされる第2トレンチ(13)を形成する工程と、
前記第1トレンチ(7)内における前記チャネル層(8)の表面および前記第2トレンチ(13)内に第2導電型層(44)をエピタキシャル成長にて形成する工程と、
前記第2導電型層(44)を形成したのち、前記半導体基板(6)の表面の平坦化によって前記ソース層(5)の上に形成されている前記第2導電型層(44)および前記チャネル層(8)を除去することで、前記第1トレンチ(7)内に前記チャネル層(8)および前記第2導電型層(44)にて構成されるトップゲート層(9)を形成すると共に、前記第2トレンチ(13)内において該第2トレンチ(13)の底面上に形成された部分の方が該第2トレンチ(13)の側面上に形成された部分よりも高不純物濃度となる前記第2導電型層(44)にて構成されるコンタクト埋込層(14)を形成する工程と、
前記半導体基板(6)の表面に、層間絶縁膜(11)を形成すると共に、該層間絶縁膜(11)に対して、前記ソース層(5)と前記トップゲート層(9)および前記コンタクト埋込層(14)を露出させるコンタクトホール(11a〜11c)を形成する工程と、
前記コンタクトホール(11a〜11c)を通じて前記ソース層(5)に電気的に接続されるソース電極(15)と、前記トップゲート層(9)に電気的に接続される第1ゲート配線(12)と、前記コンタクト埋込層(14)に電気的に接続される第2ゲート配線(12)とを形成する工程と、
前記半導体基板(6)の裏面において、前記基板(1)に対して電気的に接続されるドレイン電極(18)を形成する工程と、を含んでいることを特徴とする接合型電界効果トランジスタを備えた半導体装置の製造方法。 - 前記接合型電界効果トランジスタが形成されたセル部(R1)の外周を囲むように外周耐圧部(R2)を形成しており、
前記第2トレンチ(13)を形成する工程では、前記外周耐圧部(R2)において、前記ソース層(5)を除去し、
前記第2導電型層(44)を形成する工程では、前記外周耐圧部(R2)において、前記ソース層(5)が除去されることにより露出させられた前記半導体層(3)の表面にも、前記第2導電型層(44)を形成し、
前記半導体基板(6)の表面の平坦化の際に、前記外周耐圧部(R2)に形成された前記第2導電型層(44)の表面まで前記平坦化を行うことを特徴とする請求項7に記載の接合型電界効果トランジスタを備えた半導体装置の製造方法。 - 前記セル部(R1)と前記外周耐圧部(R2)との境界位置に備えられた素子分離部(R3)を形成しており、
前記第2トレンチ(13)を形成する工程では、前記素子分離部(R3)において、前記ソース層(5)を除去し、
前記第2導電型層(44)を形成する工程では、前記素子分離部(R3)において、前記ソース層(5)が除去されることにより露出させられた前記半導体層(3)の表面にも、前記第2導電型層(44)を形成し、
前記層間絶縁膜(11)を形成すると共に前記コンタクトホール(11a〜11c)を形成する工程では、前記素子分離部(R3)において、前記層間絶縁膜(11)に対して前記第2導電型層(44)を露出させるコンタクトホール(11d)を形成し、
前記ソース電極(15)および前記第1、第2ゲート配線(12)を形成する工程では、前記素子分離部(R3)において前記層間絶縁膜(11)に形成した前記コンタクトホール(11d)を通じて、前記第2導電型層(44)に電気的に接続される引抜電極(32)を形成することを特徴とする請求項8に記載の接合型電界効果トランジスタを備えた半導体装置の製造方法。 - 前記セル部(R1)と前記外周耐圧部(R2)との境界位置に備えられた素子分離部(R3)を形成しており、
前記第2トレンチ(13)を形成する工程では、前記素子分離部(R3)において、前記ソース層(5)を貫通して前記半導体層(3)に達する第3トレンチ(50)を形成し、
前記第2導電型層(44)を形成する工程では、前記素子分離部(R3)において、前記第3トレンチ(50)内にも前記第2導電型層(44)を形成し、
前記半導体基板(6)の表面の平坦化の際に、前記素子分離部(R3)では前記第3トレンチ(50)内にのみ前記第2導電型層(44)を残すことでコンタクト層(51)を形成し、
前記層間絶縁膜(11)を形成すると共に前記コンタクトホール(11a〜11c)を形成する工程では、前記素子分離部(R3)において、前記層間絶縁膜(11)に対して前記コンタクト層(51)を露出させるコンタクトホール(11d)を形成し、
前記ソース電極(15)および前記第1、第2ゲート配線(12)を形成する工程では、前記素子分離部(R3)において前記層間絶縁膜(11)に形成した前記コンタクトホール(11d)を通じて、前記コンタクト層(51)に電気的に接続される引抜電極(32)を形成することを特徴とする請求項8に記載の接合型電界効果トランジスタを備えた半導体装置の製造方法。
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