JP4857527B2 - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4857527B2 JP4857527B2 JP2004153127A JP2004153127A JP4857527B2 JP 4857527 B2 JP4857527 B2 JP 4857527B2 JP 2004153127 A JP2004153127 A JP 2004153127A JP 2004153127 A JP2004153127 A JP 2004153127A JP 4857527 B2 JP4857527 B2 JP 4857527B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- trench
- silicon carbide
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 466
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 176
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 175
- 238000000034 method Methods 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 133
- 230000002093 peripheral effect Effects 0.000 claims description 119
- 238000005468 ion implantation Methods 0.000 claims description 35
- 230000015572 biosynthetic process Effects 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 5
- 238000009271 trench method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 305
- 239000011229 interlayer Substances 0.000 description 22
- 230000015556 catabolic process Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 13
- 230000005684 electric field Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000002344 surface layer Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Description
第1のトレンチを形成する工程と、第2のトレンチを形成する工程とを1つの工程で行い、
半導体基板を用意する工程と、第2のトレンチを形成する工程との間に、半導体基板の外周部の形成予定領域における第1の半導体層(7b)を除去する工程を有し、
第2のトレンチを形成する工程では、半導体基板のうち、第1の半導体層が除去された領域に、第2のトレンチを形成することを特徴としている。
また、請求項11に記載の発明では、請求項5、10に係る発明と同様に、第2のトレンチを形成する工程とガードリング層を形成する工程との間に、第2のトレンチの底面に対してイオン注入を行うことで、ドリフト層における第2のトレンチの底面に接する領域に第2導電型の第3の半導体領域(51)を形成する工程を有し、
第3の半導体領域を形成する工程では、第2のトレンチのうち、外周部の形成予定領域における最外周に位置する第2のトレンチのみに対してイオン注入を行うことで、外周部の形成予定領域における最外周に位置する第2のトレンチの底面に接する領域のみに、第3の半導体領域(51d、61d、71d)を形成することを特徴としている。
図1に本発明の第1実施形態における第1の例としての炭化珪素半導体装置の断面図を示す。なお、図1に等電位分布45もあわせて示す。本実施形態の半導体装置は、図1に示すように、半導体基板1を備えており、半導体基板1にセル部2と、その外周側に外周部4とが形成されている。なお、セル部2の構造は、図13に示した炭化珪素半導体装置の構造と同じである。
図4に第2実施形態における炭化珪素半導体装置の断面図を示す。なお、図4では、図3の炭化珪素半導体装置と同様の構成部に、図3と同じ符合を付している。
図5に第3実施形態の第1の例における炭化珪素半導体装置の断面図を示す。また、図5に等電位分布45をあわせて示す。なお、図5では、図1の炭化珪素半導体装置と同様の構成部に、図1と同じ符合を付している。
図1中に示した等電位分布45からわかるように、外周部4において、最もセル部2に近いP型ガードリング層23の下側に示した破線領域46で、電界集中が発生する。
図7に第4実施形態の第1の例における炭化珪素半導体装置の断面図を示す。なお、図7では、図1の炭化珪素半導体装置と同様の構成部に、図1と同じ符合を付している。
本実施形態では、このP型半導体領域61の形成方法が、第3の実施形態でのP型半導体領域51の形成方法と異なっている。なお、このP型半導体領域61が本発明の第3の半導体領域に相当する。
このP型半導体領域71は、半導体基板1の厚さ方向での断面における幅が、図7に示す炭化珪素半導体装置のP型半導体領域61の幅よりも広くなっている。
第3、第4実施形態では、トレンチ20を形成した後に、イオン注入を行うことで、半導体基板1の表面からの深さが、セル部2のP型ゲート層9よりも深いガードリングを外周部4に形成する場合を説明したが、本実施形態の方法によっても、セル部2のP型ゲート層9よりも深いガードリングを外周部4に形成することができる。
また、第1実施形態の第3の例と同様に、トレンチ20の内部をP型半導体層のみで完全に埋め込むことでP型ガードリング層23を形成することもできる。
P型ガードリング層23の下側にP型半導体領域61、71を形成することもできる。
なお、上記した各実施形態では、N-型チャネル層17というN型不純物層がチャネルとなるJ−FETを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させ、P型不純物層がチャネルとなるJ−FETを備えた炭化珪素半導体装置についても本発明を適用することができる。
6…N-型ドリフト層、7…N+型半導体層、7a…ソース層、8…トレンチ、
9…P型ゲート層、11…ゲート配線用金属、12…サイドウォール、
13…埋め込み絶縁膜、14…層間絶縁膜、15…オーミック電極、
17…チャネル領域、19…ドレイン電極、20…トレンチ、
23…P型ガードリング層、27…埋め込み絶縁膜、
51、61、71…P型半導体領域、52、62…N-型半導体領域。
Claims (14)
- 第1導電型の炭化珪素からなる基板(5)と、前記基板表面上の第1導電型の炭化珪素からなるドリフト層(6)と、前記ドリフト層上の第1導電型の炭化珪素からなる第1の半導体層(7)とを備える半導体基板(1)を用意する工程と、
前記半導体基板におけるセル部(2)の形成予定領域に、前記第1の半導体層の表面から前記ドリフト層に到達する深さである複数の第1のトレンチ(8)を形成する工程と、
前記半導体基板における外周部(4)の形成予定領域に、前記半導体基板表面からの深さが前記第1のトレンチの深さと同じである複数の第2のトレンチ(20)を形成する工程と、
エピタキシャル成長法により、前記第1のトレンチの内壁上に、第2導電型の炭化珪素からなるゲート層(9)を形成する工程と、
エピタキシャル成長法により、前記第2のトレンチの内壁上に、第2導電型の炭化珪素からなる第2の半導体層を形成することで、ガードリング層(23)を形成する工程と、
前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜(14)を形成する工程と、
前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
前記絶縁膜上に、前記第1の半導体層(7)のうち、前記セル部の形成予定領域における前記第1の半導体層(7a)に電気的に接続されたソース電極を形成する工程と、
前記基板(5)と電気的に接続されたドレイン電極(19)を形成する工程と、を有し、
前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
前記第1のトレンチを形成する工程と、前記第2のトレンチを形成する工程とを1つの工程で行い、
前記半導体基板を用意する工程と、前記第2のトレンチを形成する工程との間に、前記半導体基板の前記外周部の形成予定領域における前記第1の半導体層(7b)を除去する工程を有し、
前記第2のトレンチを形成する工程では、前記半導体基板のうち、前記第1の半導体層が除去された領域に、前記第2のトレンチを形成することを特徴とする炭化珪素半導体装置の製造方法。 - 前記ガードリング層を形成する工程では、前記第2のトレンチの内部を前記第2の半導体層のみで完全に埋め込むことで、前記ガードリング層を形成することを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記ガードリング層を形成する工程と、前記絶縁膜を形成する工程との間に、前記半導体基板における前記外周部の形成予定領域に対してエッチングを行うことで、前記第2のトレンチによって複数個に分離された前記第1の半導体層(7)のうち、前記外周部の形成予定領域の最外周に位置する前記第1の半導体層(7c)を除く前記第1の半導体層(7b)を完全に除去する工程を有することを特徴とする請求項2に記載の炭化珪素半導体装置の製造方法。
- 第1導電型の炭化珪素からなる基板(5)と、前記基板表面上の第1導電型の炭化珪素からなるドリフト層(6)と、前記ドリフト層上の第1導電型の炭化珪素からなる第1の半導体層(7)とを備える半導体基板(1)を用意する工程と、
前記半導体基板におけるセル部(2)の形成予定領域に、前記第1の半導体層の表面から前記ドリフト層に到達する深さである複数の第1のトレンチ(8)を形成する工程と、
前記半導体基板における外周部(4)の形成予定領域に、前記半導体基板表面からの深さが前記第1のトレンチの深さと同じである複数の第2のトレンチ(20)を形成する工程と、
エピタキシャル成長法により、前記第1のトレンチの内壁上に、第2導電型の炭化珪素からなるゲート層(9)を形成する工程と、
エピタキシャル成長法により、前記第2のトレンチの内壁上に、第2導電型の炭化珪素からなる第2の半導体層を形成することで、ガードリング層(23)を形成する工程と、
前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜(14)を形成する工程と、
前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
前記絶縁膜上に、前記第1の半導体層(7)のうち、前記セル部の形成予定領域における前記第1の半導体層(7a)に電気的に接続されたソース電極を形成する工程と、
前記基板(5)と電気的に接続されたドレイン電極(19)を形成する工程と、を有し、
前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
前記第1のトレンチを形成する工程と、前記第2のトレンチを形成する工程とを1つの工程で行い、
前記ガードリング層を形成する工程では、前記第2のトレンチの内部を前記第2の半導体層のみで完全に埋め込むことで、前記ガードリング層を形成し、
前記ガードリング層を形成する工程と、前記絶縁膜を形成する工程との間に、前記半導体基板における前記外周部の形成予定領域に対してエッチングを行うことで、前記第2のトレンチによって複数個に分離された前記第1の半導体層(7)のうち、前記外周部の形成予定領域の最外周に位置する前記第1の半導体層(7c)を除く前記第1の半導体層(7b)を完全に除去する工程を有することを特徴とする炭化珪素半導体装置の製造方法。 - 前記第2のトレンチを形成する工程と前記ガードリング層を形成する工程との間に、前記第2のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層における前記第2のトレンチの底面に接する領域に第2導電型の第3の半導体領域(51)を形成する工程を有することを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記ガードリング層を形成する工程では、前記第2のトレンチの内壁に沿った形状の前記ガードリング層を形成し、
前記ガードリング層を形成する工程と前記絶縁膜を形成する工程との間に、前記ガードリング層における前記第2のトレンチの底部に位置する部分を除去した後、前記第2のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層のうち、前記第2のトレンチの底面に接する領域に第2導電型の第3の半導体領域(61、71)を形成する工程を有することを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。 - 第1導電型の炭化珪素からなる基板(5)と、前記基板表面上の第1導電型の炭化珪素からなるドリフト層(6)と、前記ドリフト層上の第1導電型の炭化珪素からなる第1の半導体層(7)とを備える半導体基板(1)を用意する工程と、
前記半導体基板におけるセル部(2)の形成予定領域に、前記第1の半導体層の表面から前記ドリフト層に到達する深さである複数の第1のトレンチ(8)を形成する工程と、
前記半導体基板における外周部(4)の形成予定領域に、前記半導体基板表面からの深さが前記第1のトレンチの深さと同じである複数の第2のトレンチ(20)を形成する工程と、
エピタキシャル成長法により、前記第1のトレンチの内壁上に、第2導電型の炭化珪素からなるゲート層(9)を形成する工程と、
エピタキシャル成長法により、前記第2のトレンチの内壁上に、第2導電型の炭化珪素からなる第2の半導体層を形成することで、ガードリング層(23)を形成する工程と、
前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜(14)を形成する工程と、
前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
前記絶縁膜上に、前記第1の半導体層(7)のうち、前記セル部の形成予定領域における前記第1の半導体層(7a)に電気的に接続されたソース電極を形成する工程と、
前記基板(5)と電気的に接続されたドレイン電極(19)を形成する工程と、を有し、
前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
前記第1のトレンチを形成する工程と、前記第2のトレンチを形成する工程とを1つの工程で行い、
前記ガードリング層を形成する工程では、前記第2のトレンチの内壁に沿った形状の前記ガードリング層を形成し、
前記ガードリング層を形成する工程と前記絶縁膜を形成する工程との間に、前記ガードリング層における前記第2のトレンチの底部に位置する部分を除去した後、前記第2のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層のうち、前記第2のトレンチの底面に接する領域に第2導電型の第3の半導体領域(61、71)を形成する工程を有することを特徴とする炭化珪素半導体装置の製造方法。 - 前記第3の半導体領域を形成する工程では、イオン注入に用いるイオン種をボロンとし、前記第3の半導体領域を形成する工程の後に、前記第3の半導体領域に対して、熱拡散処理を行う工程を有することを特徴とする請求項6または7に記載の炭化珪素半導体装置の製造方法。
- 前記第3の半導体領域を形成する工程では、全ての前記第2のトレンチに対してイオン注入を行うことで、全ての前記第2のトレンチの底面に接する領域に、前記第3の半導体領域(51a〜51d、61a〜61d、71a〜71d)を形成することを特徴とする請求項5ないし8のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記第3の半導体領域を形成する工程では、前記第2のトレンチのうち、前記外周部の形成予定領域における最外周に位置する前記第2のトレンチのみに対してイオン注入を行うことで、前記外周部の形成予定領域における最外周に位置する前記第2のトレンチの底面に接する領域のみに、前記第3の半導体領域(51d、61d、71d)を形成することを特徴とする請求項5ないし8のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 第1導電型の炭化珪素からなる基板(5)と、前記基板表面上の第1導電型の炭化珪素からなるドリフト層(6)と、前記ドリフト層上の第1導電型の炭化珪素からなる第1の半導体層(7)とを備える半導体基板(1)を用意する工程と、
前記半導体基板におけるセル部(2)の形成予定領域に、前記第1の半導体層の表面から前記ドリフト層に到達する深さである複数の第1のトレンチ(8)を形成する工程と、
前記半導体基板における外周部(4)の形成予定領域に、前記半導体基板表面からの深さが前記第1のトレンチの深さと同じである複数の第2のトレンチ(20)を形成する工程と、
エピタキシャル成長法により、前記第1のトレンチの内壁上に、第2導電型の炭化珪素からなるゲート層(9)を形成する工程と、
エピタキシャル成長法により、前記第2のトレンチの内壁上に、第2導電型の炭化珪素からなる第2の半導体層を形成することで、ガードリング層(23)を形成する工程と、
前記半導体基板の表面上における前記ゲート層の上方の位置に絶縁膜(14)を形成する工程と、
前記絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極を形成する工程と、
前記絶縁膜上に、前記第1の半導体層(7)のうち、前記セル部の形成予定領域における前記第1の半導体層(7a)に電気的に接続されたソース電極を形成する工程と、
前記基板(5)と電気的に接続されたドレイン電極(19)を形成する工程と、を有し、
前記ドリフト層のうち、隣合う前記ゲート層の間に位置する領域をチャネル領域とする炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法であって、
前記第1のトレンチを形成する工程と、前記第2のトレンチを形成する工程とを1つの工程で行い、
前記第2のトレンチを形成する工程と前記ガードリング層を形成する工程との間に、前記第2のトレンチの底面に対してイオン注入を行うことで、前記ドリフト層における前記第2のトレンチの底面に接する領域に第2導電型の第3の半導体領域(51)を形成する工程を有し、
前記第3の半導体領域を形成する工程では、前記第2のトレンチのうち、前記外周部の形成予定領域における最外周に位置する前記第2のトレンチのみに対してイオン注入を行うことで、前記外周部の形成予定領域における最外周に位置する前記第2のトレンチの底面に接する領域のみに、前記第3の半導体領域(51d、61d、71d)を形成することを特徴とする炭化珪素半導体装置の製造方法。 - 前記第2のトレンチを形成する工程では、前記セル部の形成予定領域から離れるにつれ、隣合うトレンチの間隔(44a、44b、44c、44d)が広くなるように、前記第2のトレンチを形成することを特徴とする請求項1ないし11のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記半導体基板の表面上に絶縁膜を形成する工程の後、前記絶縁膜のうち、前記第2のトレンチによって複数個に分離された前記第1の半導体層における前記外周部の形成予定領域の最外周に位置する前記第1の半導体層(7c)の上側に位置する部位に、コンタクトホール(14c)を形成し、前記コンタクトホールを介して、前記最外周に位置する前記第1の半導体層と電気的に接続された金属電極を形成することを特徴とする請求項1ないし12のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記ゲート層を形成する工程と、前記ガードリング層を形成する工程とを1つの工程で行うことを特徴とする請求項1ないし13のいずれか1つに記載の炭化珪素半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004153127A JP4857527B2 (ja) | 2004-05-24 | 2004-05-24 | 炭化珪素半導体装置の製造方法 |
DE102005023891A DE102005023891B4 (de) | 2004-05-24 | 2005-05-24 | Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung |
US11/135,661 US7355207B2 (en) | 2004-05-24 | 2005-05-24 | Silicon carbide semiconductor device and method for manufacturing the same |
US12/071,186 US7763504B2 (en) | 2004-05-24 | 2008-02-19 | Method for manufacturing silicon carbide semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004153127A JP4857527B2 (ja) | 2004-05-24 | 2004-05-24 | 炭化珪素半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005340250A JP2005340250A (ja) | 2005-12-08 |
JP4857527B2 true JP4857527B2 (ja) | 2012-01-18 |
Family
ID=35493510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004153127A Expired - Fee Related JP4857527B2 (ja) | 2004-05-24 | 2004-05-24 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4857527B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7825487B2 (en) * | 2008-09-30 | 2010-11-02 | Northrop Grumman Systems Corporation | Guard ring structures and method of fabricating thereof |
US7800196B2 (en) * | 2008-09-30 | 2010-09-21 | Northrop Grumman Systems Corporation | Semiconductor structure with an electric field stop layer for improved edge termination capability |
JP5310687B2 (ja) | 2010-09-30 | 2013-10-09 | 株式会社デンソー | 接合型電界効果トランジスタを備えた半導体装置およびその製造方法 |
JP5482745B2 (ja) * | 2011-08-10 | 2014-05-07 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
JP5628462B1 (ja) * | 2012-12-03 | 2014-11-19 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP2016225477A (ja) * | 2015-05-29 | 2016-12-28 | サンケン電気株式会社 | 半導体装置 |
EP4345911A1 (en) * | 2022-09-06 | 2024-04-03 | Infineon Technologies Austria AG | Vertical junction field effect transistor including a plurality of mesa regions |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236781A (ja) * | 1995-02-24 | 1996-09-13 | Tokin Corp | 静電誘導型トランジスタの製造方法 |
JPH09172187A (ja) * | 1995-12-19 | 1997-06-30 | Hitachi Ltd | 接合型電界効果半導体装置およびその製造方法 |
WO2003075319A2 (en) * | 2001-07-12 | 2003-09-12 | Mississippi State University | Self-aligned transistor and diode topologies |
JP4096569B2 (ja) * | 2002-01-31 | 2008-06-04 | 株式会社デンソー | 炭化珪素半導体装置とその製造方法 |
JP4051971B2 (ja) * | 2002-03-15 | 2008-02-27 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
JP4153811B2 (ja) * | 2002-03-25 | 2008-09-24 | 株式会社東芝 | 高耐圧半導体装置及びその製造方法 |
JP4119148B2 (ja) * | 2002-04-02 | 2008-07-16 | 株式会社東芝 | ダイオード |
-
2004
- 2004-05-24 JP JP2004153127A patent/JP4857527B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005340250A (ja) | 2005-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7763504B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP6037499B2 (ja) | 半導体装置およびその製造方法 | |
JP5472451B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP6855793B2 (ja) | 半導体装置 | |
US10439060B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US9825164B2 (en) | Silicon carbide semiconductor device and manufacturing method for same | |
JP2017079251A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
JP2018060924A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5767857B2 (ja) | トレンチ型mosfet及びその製造方法 | |
JP2013258327A (ja) | 半導体装置及びその製造方法 | |
JP5795452B1 (ja) | 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 | |
JP2017045776A (ja) | 半導体装置およびその製造方法 | |
JP6817895B2 (ja) | 半導体装置 | |
JP2014160715A (ja) | 半導体装置およびその製造方法 | |
JP2007173319A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
CN115207085A (zh) | 半导体装置 | |
CN113826213A (zh) | 碳化硅半导体装置及其制造方法 | |
JP2018098476A (ja) | 半導体装置 | |
JP4857527B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP6207627B2 (ja) | 半導体装置 | |
US9515197B2 (en) | Silicon carbide semiconductor device having layer covering corner portion of depressed portion | |
JP2013105856A (ja) | 炭化珪素半導体装置およびその製造方法 | |
WO2016046901A1 (ja) | 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 | |
JP4696471B2 (ja) | 炭化珪素半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060711 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111004 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111017 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |