JP2019054174A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、半導体素子として、図1および図2に示す縦型MOSFETが形成されたものである。図2は、図1を左側から斜視した図であるが、各部のレイアウトを見やすくするために、SiC半導体装置の構成の一部を省略して示してある。これらの図に示す縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下では、図2に示すように、縦型MOSFETの幅方向をX方向、X方向に対して交差する縦型MOSFETの奥行方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向として説明する。
まず、半導体基板として、n+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn-型ドリフト層2を形成する。このとき、n+型基板1の主表面上に予めn-型ドリフト層2を成長させてある所謂エピ基板を用いても良い。そして、n-型ドリフト層2の上にSiCからなる電界ブロック層4を形成する。具体的には、n-型ドリフト層2の表面にp-型層4aを形成したのち、続けてp-型層4aの上にp+型層4bを形成する。
電界ブロック層4の上にJFET部3と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで電界ブロック層4を除去してトレンチ3aを形成し、トレンチ3aの底部においてn-型ドリフト層2を露出させる。その後、エッチング時に用いたマスクを除去する。
図示しないCVD装置を用いたエピタキシャル成長により、トレンチ3a内にn+型層3bを形成すると同時に電界ブロック層4の表面にn+型層5を形成する。
引き続き、n+型層3bおよびn+型層5の上にn型SiCをエピタキシャル成長させることで、n型層3cを形成すると同時にn型電流分散層6を形成する。このとき、n+型層3bおよびn+型層5とn型層3cおよびn型電流分散層6とは同じ導電型である。このため、n+型層3bおよびn+型層5のエピタキシャル成長に用いたCVD装置内において、n型ドーパントとなるガスの導入量を変化させることで、容易にn型層3cおよびn型電流分散層6を連続してエピタキシャル成長させることができる。
図示しないCVD装置を用いて、n型電流分散層6の上にp型ベース領域7およびn+型ソース領域8をエピタキシャル成長させる。
n+型ソース領域8の上にp型連結層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE等の異方性エッチングを行うことで、n+型ソース領域8、p型ベース領域7、n型電流分散層6およびn+型層5を順に除去し、p+型層4bに達するディープトレンチ9aを形成する。そして、マスクを除去する。
図示しないCVD装置を用いて、ディープトレンチ9a内を埋め込むようにp型SiCをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ9a内にのみp型SiCを残すことでp型連結層9を形成する。
n+型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことで、ゲートトレンチ10を形成する。
第2実施形態について説明する。本実施形態は、第1実施形態に対してn+型層5を無くしたり、p型連結層9の構成変更などを行ったものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対してJFET部3の構造を変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態の構造を例に挙げて本実施形態を説明するが、第2実施形態の構造についても本実施形態を適用することができる。
第4実施形態について説明する。本実施形態は、第1〜第3実施形態に対して電界ブロック層4のp型不純物濃度を変更したものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
3 JFET部
3a トレンチ
3b n+型層
3c n-型層
4 電界ブロック層
7 p型ベース領域
8 n+型ソース領域
10 ゲートトレンチ
12 ゲート電極
Claims (15)
- 反転型の半導体素子を備えている半導体装置であって、
半導体で構成された第1または第2導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の半導体からなるドリフト層(2)と、
前記ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)と、
前記飽和電流抑制層の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)と、
前記電流分散層の上に形成された第2導電型の半導体からなるベース領域(7)と、
前記ベース領域の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ(10)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(11)と該ゲート絶縁膜の上に配置されたゲート電極(12)とを備えて構成され、前記一方向に対して交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(13)と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(14)と、
前記基板の裏面側に形成されたドレイン電極(15)と、を含む前記半導体素子を備え、
前記JFET部は、前記電界ブロック層を貫通すると共に前記ドリフト層を露出させる底面を有するトレンチ(3a)内において、該トレンチの底面および側面上に形成され前記ドリフト層よりも第1導電型不純物濃度が高くされた第1層(3b)と、前記第1層の上に形成され前記第1層よりも第1導電型不純物濃度が低くされた第2層(3c)と、を有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記JFET部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す半導体装置。 - 前記JFET部同士の間隔であるJFETピッチが前記トレンチゲート同士の間隔であるセルピッチよりも小さくされている請求項1に記載の半導体装置。
- 前記第1層は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記電界ブロック層から前記第2層に伸びる空乏層の伸び量を抑制して前記JFET部を通じて電流を流せるようにし、前記ドレイン電圧として前記通常動作時の電圧よりも高い電圧が印加されると前記空乏層によって前記JFET部をピンチオフさせる空乏層調整層を構成する請求項1または2に記載の半導体装置。
- 前記JFET部は、該JFET部が複数本並んでいる配列方向の寸法が0.2〜0.5μmとされている請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記電界ブロック層は、前記ドリフト層側において該ドリフト層と反対側よりも第2導電型不純物濃度が低くなっている請求項1ないし4のいずれか1つに記載の半導体装置。
- 前記電界ブロック層は、前記ドリフト層に接して形成された下層部(4a)と、該下層部の上に形成されると共に該下層部よりも第2導電型不純物濃度が高くされた上層部(4b)と、を有している請求項1ないし4のいずれか1つに記載の半導体装置。
- 前記下層部は、前記ドリフト層側から前記上層層部側に向かうに連れて徐々に第2導電型不純物濃度が高くされている請求項6に記載の半導体装置。
- 前記電界ブロック層は、該電界ブロック層が複数本並んでいる配列方向の寸法が0.3〜0.8μmとされている請求項1ないし3のいずれか1つに記載の半導体装置。
- 反転型の半導体素子を備えた半導体装置の製造方法であって、
半導体で構成された第1または第2導電型の基板(1)を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
前記ドリフト層の上に、第2導電型の半導体からなる電界ブロック層(4)を形成することと、
前記電界ブロック層に、一方向を長手方向とするトレンチ(3a)を複数本ストライプ状に形成したのち、前記トレンチ内に第1導電型の半導体を配置してJFET部(3)を形成することで、前記電界ブロック層および前記JFET部が前記一方向を長手方向として交互に複数本がストライプ状に並べられた飽和電流抑制層(3、4)を形成することと、
前記飽和電流抑制層の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)を形成することと、
前記電流分散層の上に、第2導電型の半導体からなるベース領域(7)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)を形成することと、
前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(10)を、前記一方向に対して交差する方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜(11)を形成すると共に、前記ゲート絶縁膜の上にゲート電極(12)を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極(14)を形成することと、
前記基板の裏面側にドレイン電極(15)を形成することとを含み、
前記JFET部を形成することでは、前記トレンチの底面および側面上に配置され前記ドリフト層よりも第1導電型不純物濃度が高い第1層(3b)と、前記第1層の上に配置され前記第1層よりも第1導電型不純物濃度が低い第2層(3c)と、を形成する半導体装置の製造方法。 - 前記電界ブロック層を形成することでは、前記電界ブロック層として、前記ドリフト層に接する下層部(4a)と、該下層部の上に形成されると共に該下層部よりも第2導電型不純物濃度が高くされた上層部(4b)と、を連続してエピタキシャル成長させる請求項9に記載の半導体装置の製造方法。
- 前記電界ブロック層を形成することでは、前記下層部を前記ドリフト層側から前記上層層部側に向かうに連れて徐々に第2導電型不純物濃度が高くなるように形成する請求項10に記載の半導体装置の製造方法。
- 前記JFET部を形成すること、および、前記電流分散層を形成することを連続して行い、前記JFET部として前記第1層と前記第2層とを連続してエピタキシャル成長させると共に、前記第2層のエピタキシャル成長と同時に前記電流分散層もエピタキシャル成長させる請求項9ないし11のいずれか1つに記載の半導体装置の製造方法。
- 前記JFET部を形成することでは、前記JFET部として前記第1層と前記第2層とを連続してエピタキシャル成長させたのち、前記第1層および前記第2層のうち記前記トレンチの外側に形成された部分を平坦化により取り除くことで、前記トレンチ内にのみ前記第1層および前記第2層を形成し、
前記電流分散層を形成することでは、前記トレンチ内にのみ形成された前記第1層および前記第2層の上と前記電界ブロック層の上に前記電流分散層を形成する請求項9ないし11のいずれか1つに記載の半導体装置の製造方法。 - 前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達するディープトレンチ(9a)を形成することと、
前記ディープトレンチ内に、前記ベース領域と前記電界ブロック層とを連結する第2導電型の連結層(9)を形成することと、を含んでいる請求項9ないし13のいずれか1つに記載の半導体装置の製造方法。 - 前記電流分散層を形成することの後、かつ、前記ベース領域を形成することの前に、前記電流分散層に対して第2導電型不純物のイオン注入を行うことで、前記電界ブロック層に達する第2導電型の連結層(9)を形成することと、
前記ソース領域を形成することの後に、前記ソース領域に対して第2導電型不純物のイオン注入を行うことで、前記ベース領域に達する第2導電型のプラグ層(20)を形成することと、を含んでいる請求項12または13に記載の半導体装置の製造方法。
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