DE102011083441A1 - Halbleitervorrichtung mit Sperrschichtfeldeffekttransistor und Verfahren zum Herstellen derselben - Google Patents

Halbleitervorrichtung mit Sperrschichtfeldeffekttransistor und Verfahren zum Herstellen derselben Download PDF

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Abstract

Eine Halbleitervorrichtung mit einem JFET wird offenbart. Die Halbleitervorrichtung enthält einen Graben (13) und eine eingebettete Kontaktschicht (14), die in dem Graben (13) ausgebildet ist. Ein Gatedraht (12) ist mit der eingebetteten Kontaktschicht (14) verbunden, so dass der Gatedraht (12) mit einer eingebetteten Gateschicht (10) über die eingebettete Kontaktschicht (14) verbunden ist. Bei dieser Konfiguration ist es möglich, eine Kontaktstruktur zwischen der eingebetteten Gateschicht (10) und dem Gatedraht (12) in der Größe zu verringern.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die einen Sperrschichtfeldeffekttransistor (im Folgenden als JFET bezeichnet) enthält, der aus einem SiC-Substrat oder Ähnlichem besteht, und außerdem ein Verfahren zum Herstellen derselben.
  • Herkömmlicherweise ist eine Halbleitervorrichtung bekannt, die einen Zellenabschnitt, der einen JFET aufweist, und einen Außenumfangsdurchbruchschutzabschnitt, der den Zellenabschnitt umgibt, enthält (siehe JP-2005-340249 A1 und JP-2005-340250 A1 , die der US 2005/0258454 A1 entspricht). 27 ist ein Diagramm, das eine Querschnittsstruktur eines JFET dieser Art von SiC-Halbleitervorrichtung gemäß dem Stand der Technik darstellt.
  • Wie es in 27 gezeigt ist, wird der JFET unter Verwendung eines Halbleitersubstrats J6, in dem eine Driftschicht J2, die aus n–-SiC besteht, eine p–-SiC-Schicht J3 und eine Pufferschicht 34, die aus n–-SiC oder p–-SiC besteht, und eine n+-Sourceschicht J5 auf einer n+-SiC-Basis J1 ausgebildet sind, ausgebildet. Ein Graben J7 ist in dem Halbleitersubstrat J6 ausgebildet. Das Halbleitersubstrat J6 enthält eine Kanalschicht J8, die aus n–-SiC besteht, und eine obere Gateschicht J9, die aus p+-SiC besteht, die in den Graben J7 eingebettet sind.
  • Bei dieser Konfiguration dient ein Teil der p+-SiC-Schicht J3, die an die Kanalschicht J8 anschließt, als eine eingebettete Gateschicht J10. Ein Erweiterungsbetrag bzw. Ausdehnungsbetrag einer Verarmungsschicht in der Kanalschicht J8, die zwischen der oberen Gateschicht J9 und der eingebetteten Gateschicht J10 geschichtet ist, kann durch Anlegen einer Spannung an die obere Gateschicht J9 und die eingebettete Gateschicht J10 gesteuert werden. Insbesondere ist die obere Gateschicht J9 mit einem Gatedraht J12 über ein Kontaktloch J11a, das in einem Zwischenisolierfilm J11 ausgebildet ist, elektrisch verbunden. Die eingebettete Gateschicht J10 ist mit dem Gatedraht J12 über einen Graben J13 und ein Kontaktloch J11b elektrisch verbunden. Der Graben J13 durchdringt die n+-Sourceschicht J5 und die Pufferschicht J4 in der p+-SiC-Schicht J3. Das Kontaktloch J11b ist in dem Zwischenschichtisolierfilm J11 ausgebildet.
  • Eine Sourceelektrode J14 ist mit der n+-Sourceschicht J5 über ein Kontaktloch J11c, das in dem Zwischenschichtisolierfilm J11 ausgebildet ist, verbunden, und eine Drainelektrode J15 ist mit einer hinteren Fläche bzw. rückseitigen Fläche der n+-SiC-Basis J1 verbunden, so dass ein Strom zwischen einem Drainanschluss und einem Sourceanschluss fließt, wenn der Kanalbereich in der Kanalschicht J8 ausgebildet ist.
  • Gemäß dem oben aufgebauten JFET wird jedoch eine elektrische Verbindung zwischen der eingebetteten Gateschicht J10 und dem Gatedraht J12 über den Graben J13 erstellt, der die n+-Sourceschicht J5 und die Pufferschicht J4 bis in die p+-SiC-Schicht J3 durchdringt. Bei dieser Art von Struktur wird die Breite des Grabens J13 groß, da der Zwischenschichtisolierfilm J11 und der Gatedraht J12 in dem Graben 13 angeordnet sind, und es kann keine ausreichende Verringerung der Größe erzielt werden. Aus diesem Grund ist es wünschenswert, eine Struktur zu schaffen, die eine Kontaktstruktur zwischen der eingebetteten Gateschicht J10 und dem Gatedraht J12 verringern kann.
  • Es sollte beachtet werden, dass, obwohl die obige Erläuterung auf eine Halbleitervorrichtung, die SiC als Halbleitermaterial verwendet, gerichtet ist, dasselbe für eine Halbleitervorrichtung gilt, die andere Halbleitermaterialien verwendet.
  • Im Hinblick darauf ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einem JFET zu schaffen, die eine Kontaktstruktur zwischen einer eingebetteten Gateschicht und einem Gatedraht hinsichtlich der Größe verringern kann.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung mit einem JFET einen Sperrschichtfeldeffekttransistor. Der Sperrschichtfeldeffekttransistor enthält eine Basis, eine Driftschicht, eine Halbleiterschicht, eine Sourceschicht, einen ersten Graben, eine Kanalschicht, eine obere Gateschicht, einen ersten Gatedraht, einen zweiten Gatedraht und eine Drainelektrode. Die Basis weist eine Hauptfläche auf, besteht aus einem Halbleitermaterial und weist einen ersten Leitungstyp auf. Die Driftschicht ist oberhalb der Basis angeordnet, als eine Epitaxieschicht ausgebildet und weist den ersten Leitungstyp auf. Die Halbleiterschicht ist oberhalb der Driftschicht angeordnet und weist einen zweiten Leitungstyp auf. Die Sourceschicht ist oberhalb der Halbleiterschicht angeordnet und weist den ersten Leitungstyp und eine größere Verunreinigungskonzentration als die Driftschicht auf. Der erste Graben durchdringt die Sourceschicht und die Halbleiterschicht bis in die Driftschicht. Die Kanalschicht ist in dem ersten Graben angeordnet und weist den ersten Leitungstyp auf. Die obere Gateschicht ist auf einer Oberfläche der Kanalschicht in dem ersten Graben angeordnet und weist den zweiten Leitungstyp auf. Der erste Gatedraht ist mit der oberen Gateschicht elektrisch verbunden. Der zweite Gatedraht ist mit der eingebetteten Gateschicht, die ein Teil der Halbleiterschicht, die an die Kanalschicht anschließt, ist, elektrisch verbunden. Die Sourceelektrode ist mit der Sourceschicht elektrisch verbunden. Die Drainelektrode ist mit einer rückseitigen Fläche bzw. Rückseite des Substrats elektrisch verbunden. Die Halbleitervorrichtung enthält außerdem einen zweiten Graben und eine eingebettete Kontaktschicht. Der zweite Graben durchdringt die Sourceschicht bis in die eingebettete Gateschicht. Die eingebettete Kontaktschicht füllt den zweiten Graben vollständig aus und weist den zweiten Leitungstyp auf. Der zweite Gatedraht ist mit der eingebetteten Kontaktschicht verbunden, so dass der zweite Gatedraht über die eingebettete Kontaktschicht mit der eingebetteten Gateschicht verbunden ist.
  • Gemäß der obigen Halbleitervorrichtung wird eine elektrische Verbindung zwischen der eingebetteten Gateschicht und dem zweiten Gatedraht durch die eingebettete Kontaktschicht, die in dem zweiten Graben angeordnet ist, hergestellt. Daher kann die Breite des zweiten Grabens, in dem nur die eingebettete Kontaktschicht angeordnet ist, im Vergleich zu einer Breite eines Grabens einer herkömmlichen Halbleitervorrichtung, bei der ein Zwischenschichtisolierfilm und ein Gatedraht etc. in dem Graben angeordnet sind, verschmälert werden. Daher kann die Kontaktstruktur der Halbleitervorrichtung mit dem JFET zwischen der eingebetteten Gateschicht und dem zweiten Gatedraht in der Größe verringert werden.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält ein Herstellungsverfahren einer Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor ein Vorbereiten bzw. Herstellen eines Halbleitersubstrats. Das Halbleitersubstrat enthält: Eine Basis, die eine Hauptfläche aufweist, aus einem Halbleitermaterial besteht und einen ersten Leitungstyp aufweist; eine Driftschicht, die oberhalb der Basis durch epitaxiales Aufwachsen ausgebildet ist und den ersten Leitungstyp aufweist; eine Halbleiterschicht, die oberhalb der Driftschicht ausgebildet ist und einen zweiten Leitungstyp aufweist; und eine Sourceschicht, die oberhalb der Halbleiterschicht ausgebildet ist und eine größere Verunreinigungskonzentration als die Driftschicht und den ersten Leitungstyp aufweist. Das Herstellungsverfahren enthält außerdem: Ausbilden eines ersten Grabens, der die Sourceschicht und die Halbleiterschicht bis in die Driftschicht durchdringt; Ausbilden einer Kanalschicht, die den ersten Leitungstyp aufweist, auf einer Oberfläche des Halbleitersubstrats einschließlich einer Innenseite des ersten Grabens; Ausbilden eines zweiten Grabens, der von dem ersten Graben getrennt ist, so dass der zweite Graben die Kanalschicht und die Sourceschicht bis in die Halbleiterschicht durchdringt; Ausbilden einer Schicht eines zweiten Leitungstyps in dem ersten Graben und in dem zweiten Graben, so dass die Schicht des zweiten Leitungstyps in dem ersten Graben auf einer Oberfläche der Kanalschicht ausgebildet wird; und Entfernen der Schicht des zweiten Leitungstyps und der Kanalschicht oberhalb der Sourceschicht durch Einebnen einer Oberfläche des Halbleitersubstrats nach dem Ausbilden der Schicht des zweiten Leitungstyps, so dass eine obere Gatesschicht in dem ersten Graben und eine eingebettete Kontaktschicht in dem zweiten Graben ausgebildet werden. In dem Obigen wird die obere Gateschicht aus der Kanalschicht und der Schicht des zweiten Leitungstyps in dem ersten Graben ausgebildet, und die eingebettete Kontaktschicht wird aus der Schicht des zweiten Leitungstyps in dem zweiten Graben ausgebildet. Das Herstellungsverfahren enthält weiterhin: Ausbilden eines Zwischenschichtisolierfilms auf einer Oberfläche des Halbleitersubstrats und Ausbilden von Kontaktlöchern zum Freilegen der Sourceschicht, der oberen Gateschicht und der eingebetteten Kontaktschicht in dem Zwischenschichtisolierfilm; Ausbilden einer Sourceelektrode, die mit der Sourceschicht durch ein erstes der Kontaktlöcher verbunden wird, eines ersten Gatedrahtes, der mit der oberen Gateschicht durch ein zweites der Kontaktlöcher verbunden wird, und eines zweiten Gatedrahts, der mit der eingebetteten Kontaktschicht durch ein drittes der Kontaktlöcher elektrisch verbunden wird; und Ausbilden einer Drainelektrode, die mit der Basis auf einer Rückseite bzw. rückseitigen Fläche des Halbleitersubstrats elektrisch verbunden wird.
  • Gemäß dem obigen Herstellungsverfahren ist es möglich, eine Halbleitervorrichtung mit einem JFET herzustellen, bei der eine Kontaktstruktur zwischen einer eingebetteten Gateschicht und einem Gatedraht in ihrer Größe verringert werden kann.
  • Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich. Es zeigen:
  • 1 eine Querschnittsansicht, die eine SiC-Halbleitervorrichtung mit einem JFET gemäß einer ersten Ausführungsform darstellt;
  • 2 eine Querschnittsansicht, die einen Herstellungsprozess einer SiC-Halbleitervorrichtung, die in 1 dargestellt ist, darstellt;
  • 3 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 2 darstellt;
  • 4 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 3 darstellt;
  • 5 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 4 darstellt;
  • 6 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 5 darstellt;
  • 7 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 6 darstellt;
  • 8 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 7 darstellt;
  • 9 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 8 darstellt;
  • 10 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 9 darstellt;
  • 11 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 10 darstellt;
  • 12 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 11 darstellt;
  • 13 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 12 darstellt;
  • 14 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 13 darstellt;
  • 15 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 14 darstellt;
  • 16 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 15 darstellt;
  • 17 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 16 darstellt;
  • 18 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 17 darstellt;
  • 19 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 18 darstellt;
  • 20 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 19 darstellt;
  • 21 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 20 darstellt;
  • 22 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung anschließend an 21 darstellt;
  • 23A eine Querschnittsansicht, die einen p-Bereich einer Schutzringstruktur in einem Außenumfangsdurchbruchsschutzabschnitt der ersten Ausführungsform darstellt;
  • 23B eine Querschnittsansicht, die eine Schutzringstruktur darstellt, bei der ein p-Bereich nur durch eine p+-SiC-Schicht ausgebildet wird;
  • 24 eine Querschnittsansicht, die eine SiC-Halbleitervorrichtung mit einem JFET gemäß einer zweiten Ausführungsform darstellt;
  • 25 eine Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung, die in 24 dargestellt ist, darstellt;
  • 26 eine Querschnittsansicht, die eine SiC-Halbleitervorrichtung mit einem JFET gemäß einer dritten Ausführungsform darstellt; und
  • 27 ein Diagramm, das einen JFET einer SiC-Halbleitervorrichtung gemäß dem Stand der Technik darstellt.
  • Im Folgenden werden Ausführungsformen der Erfindung auf der Grundlage der zugehörigen Zeichnungen beschrieben. Dabei werden gleiche Bezugszeichen zum Bezeichnen gleicher Teile verwendet.
  • (Erste Ausführungsform)
  • Im Folgenden wird eine erste Ausführungsform beschrieben. 1 ist eine Querschnittsansicht einer SiC-Halbleitervorrichtung mit einem JFET der vorliegenden Ausführungsform. Im Folgenden wird mit Bezug auf diese Figur die Struktur der SiC-Halbleitervorrichtung mit dem JFET beschrieben.
  • Die SiC-Halbleitervorrichtung, die in 1 dargestellt ist, ist unter Verwendung einer n+-SiC-Basis 1, die eine (0001)-Si-Fläche als Hauptfläche verwendet, ausgebildet. Die n+-SiC-Basis 1, die in der vorliegenden Ausführungsform verwendet wird, weist beispielsweise einen spezifischen elektrischen Widerstand von 1 × 1019 Ω·cm bis 1 × 1020 Ω··cm und eine Dicke von 250 μm bis 400 μm (beispielsweise 350 μm) auf. Eine n–-Driftschicht 2 ist als ein Film auf der Hauptfläche dieser n+-SiC-Basis 1 ausgebildet. Diese n–-Driftschicht 2 weist beispielsweise eine n-Verunreinigungskonzentration von 1 × 1015 cm–3 bis 1 × 1016 cm–3 (beispielsweise 5,0 × 1015 cm–3) und eine Dicke von 5,0 μm bis 15,0 μm (beispielsweise 13,0 μm) auf.
  • Eine p+-SiC-Schicht 3, eine Pufferschicht 4, die aus n–-SiC oder p–-SiC besteht, und eine n+-Sourceschicht 5 sind in dieser Reihenfolge auf einer Oberfläche der n–-Driftschicht 2 ausgebildet. Die p+-SiC-Schicht 3 weist beispielsweise eine p-Verunreinigungskonzentration von 1 × 1018 cm–3 bis 1 × 1020 cm–3 (beispielsweise 5,0 × 1018 cm–3) und eine Dicke von 1,0 μm bis 2,0 μm (beispielsweise 1,4 μm) auf. Die Pufferschicht 4 weist beispielsweise eine n- oder p-Verunreinigungskonzentration von 1 × 1014 cm–3 bis 1 × 1016 cm–3 (beispielsweise 1,0 × 1015 cm–3) und eine Dicke von 0,1 μm bis 0,5 μm (beispielsweise 0,3 μm) auf. Die n+-Sourceschicht 5 weist eine größere Verunreinigungskonzentration als die n–-Driftschicht 2 auf. Die n+-Sourceschicht 5 weist beispielsweise eine n-Verunreinigungskonzentration von 5 × 1018 cm–3 bis 1 × 1020 cm–3 (beispielsweise 2,0 × 1019 cm–3) und eine Dicke von 0,5 μm bis 1,5 μm (beispielsweise 1,0 μm) auf. Wie es aus Obigem ersichtlich ist, ist die SiC-Halbleitervorrichtung der vorliegenden Ausführungsform unter Verwendung des Halbleitersubstrats 6, in dem die Schichten 2 bis 5 in Reihenfolge auf der n+-SiC-Basis 1 ausgebildet sind, ausgebildet.
  • Insbesondere enthält die SiC-Halbleitervorrichtung der vorliegenden Ausführungsform einen JFET-Ausbildungsabschnitt (Zellenabschnitt) R1, einen Außenumfangsdurchbruchsschutzabschnitt R2 und einen JFET-Trennabschnitt (Elementtrennabschnitt) R3. In dem JFET-Ausbildungsabschnitt R1 sind JFETs mehrerer Zellen ausgebildet. Der Außenumfangsdurchbruchsschutzabschnitt R2 ist derart ausgebildet, dass er einen Außenumfang des JFET-Ausbildungsabschnitts R1 umgibt. Der JFET-Trennabschnitt (Elementtrennabschnitt) R3 ist an einem Grenzort zwischen dem JFET-Ausbildungsabschnitt R1 und dem Außenumfangsdurchbruchsschutzabschnitt R2 angeordnet.
  • Der JFET-Ausbildungsabschnitt R1 ist wie folgt aufgebaut. Ein Graben 7 ist in dem JFET-Ausbildungsabschnitt R1 des Halbleitersubstrats ausgebildet. Eine Kanalschicht 8, die aus n–-SiC besteht, und eine obere Gateschicht 9, die aus p+-SiC besteht, sind in den Graben 7 eingebettet. Der Graben 7 weist eine derartige Tiefe auf, dass der Graben 7 die p+-SiC-Schicht 3, die Pufferschicht 4 und die n+-Sourceschicht 5 bis in die n–-Driftschicht 2 durchdringt. Der Graben 7 weist eine Längsrichtung in der Richtung senkrecht zu dem Zeichnungsblatt auf. Die Kanalschicht 8 weist beispielsweise eine n-Verunreinigungskonzentration von 1 × 1016 cm–3 bis 5 × 1017 cm–3 (beispielsweise 1,0 × 1017 cm–3) und eine Dicke von 0,1 μm bis 1,0 μm (beispielsweise 0,3 μm) auf. Die obere Gateschicht 9 weist beispielsweise eine p-Verunreinigungskonzentration von 1 × 1018 cm–3 bis 1 × 1020 cm–3 (beispielsweise 1,0 × 1019 cm–3) und eine Dicke von 2,0 μm bis 5,0 μm (beispielsweise 3,0 μm) auf. Die Oberflächen der Kanalschicht 8, der oberen Gateschicht und der n+-Sourceschicht 5 befinden sich in derselben Ebene.
  • Aufgrund der obigen Konfiguration wird ein Teil der p+-SiC-Schicht 3 benachbart zu der Kanalschicht 8 als eine eingebettete Gateschicht 10 verwendet. Ein Ausdehnungsbetrag einer Verarmungsschicht in der Kanalschicht 8, die zwischen der oberen Gateschicht 9 und der eingebetteten Gateschicht 10 geschichtet ist, kann durch Anlegen einer Spannung an die obere Gateschicht 9 und die eingebettete Gateschicht 10 gesteuert werden.
  • Ein Zwischenschichtisolierfilm 11, der einen LTO-Film, etc. enthalten kann, ist auf Oberflächen der Kanalschicht 8, der oberen Gateschicht 9 und der n+-Sourceschicht 5 ausgebildet. Ein Gatedraht 12 ist oberhalb dieses Zwischenschichtisolierfilms 11 ausgebildet. Der Gatedraht 12 ist mit der oberen Gateschicht 9 über ein Kontaktloch 11a, das in dem Zwischenschichtisolierfilm 11 ausgebildet ist, elektrisch verbunden. Diese Struktur macht es möglich, das Anlegen der Spannung an die obere Gateschicht 9 über den Gatedraht 12 zu steuern.
  • Ein Graben 13 ist in dem Halbleitersubstrat 6 ausgebildet. Eine eingebettete p+-Kontaktschicht 14 ist derart ausgebildet, dass sie den Graben 13 vollständig ausfüllt. Der Graben 13 durchdringt die n+-Sourceschicht 5 und die Pufferschicht 4 bis in die eingebettete Gateschicht 10. Die eingebettete p+-Kontaktschicht 14, die in den Graben 13 eingebettet ist, weist einen Kontakt zu der eingebetteten Gateschicht 10 auf. Die eingebettete p+-Kontaktschicht 14 weist beispielsweise eine p-Verunreinigungskonzentration von 1 × 1018 cm–3 bis 1 × 1020 cm–3 (beispielsweise 1,0 × 1019 cm–3) und eine Dicke von 1,0 μm bis 3,0 μm (beispielsweise 1,5 μm) auf. Der Gatedraht 12 ist mit der eingebetteten p+-Kontaktschicht 14 über ein Kontaktloch 11b, das in dem Zwischenschichtisolierfilm 11 ausgebildet ist, elektrisch verbunden. Diese Struktur macht es möglich, das Anlegen der Spannung an die eingebettete Gateschicht 10, die mit der eingebetteten p+-Kontaktschicht 14 über den Gatedraht 12 verbunden ist, zu steuern.
  • Wenn eine Bodenfläche des Grabens 13 eine Si-Fläche ist und eine Seitenfläche des Grabens 13 eine a-Fläche ist, ist es möglich, die eingebettete p+-Kontaktschicht 14 mit einer derartigen Verunreinigungskonzentration zu versehen, dass ein Teil der eingebetteten p+-Kontaktschicht 14, der auf der Bodenfläche des Grabens 13 ausgebildet ist, eine größere Verunreinigungskonzentration als ein anderer Teil der eingebetteten p+-Kontaktschicht 14, der auf der Seitenfläche des Grabens 13 ausgebildet ist, aufweist. Dieses rührt von einer Ebenenrichtungsabhängigkeit der Konzentration des Wachstumskristalls her, und die Konzentration des Wachstumskristalls auf der Si-Fläche ist größer als die auf der a-Fläche. Um die obige Konzentrationsbeziehung zu erzielen, kann eine Ebenenrichtung der Hauptfläche der n+-SiC-Basis 1 auf beispielsweise eine (0001)-Si-Fläche festgelegt werden.
  • Aufgrund der obigen Konfiguration kann ein PN-Übergang durch einen Kontaktabschnitt zwischen der eingebetteten p+-Kontaktschicht 14 und der n+-Sourceschicht 5 eine hohe Durchbruchsspannung (Durchbruchswiderstand) aufweisen. Da die Verunreinigungskonzentration der eingebetteten p+-Kontaktschicht 14 an einem Kontaktabschnitt zwischen der eingebetteten p+-Kontaktschicht 14 und der eingebetteten Gateschicht 10 hoch gehalten werden kann, ist es außerdem möglich, einen Schichtwiderstand an dem Kontaktabschnitt zwischen der eingebetteten p+-Kontaktschicht 14 und der eingebetteten Gateschicht 10 zu verringern.
  • Die Verunreinigungskonzentration kann in einer Wachstumsrichtung (Dickenrichtung) der eingebetteten p+-Kontaktschicht 14 überall dieselbe sein. Alternativ kann die eingebettete p+-Kontaktschicht 14 eine derartige Konzentrationsverteilung aufweisen, dass sich die Verunreinigungskonzentration graduell mit einer Vergrößerung des Abstands zu dem Kontaktabschnitt zwischen der eingebetteten p+-Kontaktschicht 14 und der n+-Sourceschicht 5 erhöht, um eine Durchbruchsspannung an dem Kontaktabschnitt zwischen der eingebetteten p+-Kontaktschicht 14 und der n+-Sourceschicht 5 zu verbessern. In diesem Fall ist es möglich, eine hohe Durchbruchsspannung (Durchbruchswiderstand) für einen PN-Übergang durch den Kontaktabschnitt zwischen dem Kontaktabschnitt der eingebetteten p+-Kontaktschicht 14 und der n+-Sourceschicht 5 zu schaffen. Die Ausbildung der obigen Struktur kann schwierig sein, wenn die eingebettete p+-Kontaktschicht 14 durch Ionenimplantation ausgebildet wird, da der Leitungstyp der n+-Sourceschicht 5 umgekehrt werden muss. Die Ausbildung der obigen Struktur kann jedoch auf einfache Weise durchgeführt werden, wenn die eingebettete p+-Kontaktschicht 14 durch epitaxiales Aufwachsen ausgebildet wird. Außerdem kann sich in der obigen Konfiguration der Schichtwiderstand an dem Grenzabschnitt zwischen der eingebetteten p+-Kontaktschicht 14 und der eingebetteten Gateschicht 10 durch eine Verringerung der Verunreinigungskonzentration der eingebetteten p+-Kontaktschicht 14 erhöhen. Aus diesem Grund kann es vorteilhaft sein, die Verunreinigungskonzentration der eingebetteten p+-Kontaktschicht 14 unter Berücksichtigung sowohl der Verbesserung der Durchbruchsspannung als auch der Erhöhung des Schichtwiderstands des PN-Übergangs festzulegen. Dafür kann beispielsweise 1018 cm–3 vorteilhaft sein.
  • Eine Silizidschicht 12a ist als ein Teil des Gatedrahtes 12, der die obere Gateschicht 9 oder die eingebettete Gates 10 kontaktiert, vorgesehen. Die Silizidschicht 12a wird durch Reaktion eines Metalls zumindest eines Teils des Gatedrahtes 12 mit Si in der oberen Gateschicht 9 oder der eingebetteten Gateschicht 10 ausgebildet. Aufgrund dieser Silizidschicht 12a wird ein Kontaktwiderstand verringert.
  • Durch das Kontaktloch 11c, das in dem Zwischenschichtisolierfilm 11 ausgebildet ist, kontaktiert eine Sourceelektrode 15 die n+-Sourceschicht 5. Eine Silizidschicht 15a ist als ein Teil der Sourceelektrode 15, der die n+-Sourceschicht 5 kontaktiert, vorgesehen. Die Silizidschicht 15a wird durch Reaktion eines Metalls zumindest eines Teils der Sourceelektrode 15 mit Si in der n+-Sourceschicht 5 ausgebildet. Aufgrund dieser Silizidschicht 15a wird ein Kontaktwiderstand verringert. Der Zwischenschichtisolierfilm 16 wird derart ausgebildet, dass er die Sourceelektrode 15 und den Gatedraht 12 bedeckt. Ein Sourcedraht 17 ist oberhalb des Zwischenschichtisolierfilms 16 ausgebildet. Ein Kontaktloch 16a ist in dem Zwischenschichtisolierfilm 16 ausgebildet. Der Sourcedraht 17 ist mit der Sourceelektrode 15 durch dieses Kontaktloch 16a elektrisch verbunden.
  • Eine Drainelektrode 18 kontaktiert die Rückseite der n+-SiC-Basis 1, um den JFET zu bilden. Die Drainelektrode 18 enthält einen Ti-Film, einen Ni-Film und einen Au-Film, die aufeinander geschichtet sind. Eine Silizidschicht 18a ist als ein Teil der Drainelektrode 18, der die n+-SiC-Basis 1 kontaktiert, vorgesehen. Die Silizidschicht 18a wird durch Reaktion eines Metalls zumindest eines Teils der Drainelektrode 18 mit Si in der n+-SiC-Basis 1 ausgebildet. Aufgrund dieser Silizidschicht 18a wird ein Kontaktwiderstand verringert. Um den oben aufgebauten JFET zu schützen, wird eine Oberfläche des JFET-Ausbildungsabschnitts R1 mit einem Schutzfilm 19 bedeckt.
  • Der Außenumfangsdurchbruchsschutzabschnitt R2 ist wie folgt aufgebaut. In dem Außenumfangsdurchbruchsschutzabschnitt R2 werden die n+-Sourceschicht 5 und die Pufferschicht 4 von dem Halbleitersubstrat 6 entfernt. Eine p+-Schicht 20 wird auf einer Oberfläche der p+-SiC-Schicht 3, von der die Schichten 4, 5 entfernt sind, ausgebildet.
  • Diese p+-Schicht 20 weist beispielsweise eine p-Verunreinigungskonzentration von 1 × 1018 cm–3 bis 1 × 1020 cm–3 (beispielsweise 1,0 × 1019 cm–3) und eine Dicke von 2,0 μm bis 5,0 μm (beispielsweise 3,0 μm) auf.
  • Mehrere rahmenförmige Gräben 21, die die p+-Schicht 20 und die p+-SiC-Schicht 3 bis in die n–-Driftschicht 2 durchdringen und den JFET-Ausbildungsabschnitt R1 umgeben, sind in regelmäßigen Abständen ausgebildet. Die Breiten d1 bis dn der Gräben 21 (wobei n die Anzahl der Gräben 21 ist), vergrößern sich mit einer Erhöhung des Abstands zu dem JFET-Ausbildungsabschnitt R1 graduell.
  • Jeder Graben 21 ist mit dem Zwischenschichtisolierfilm 11 oder dem Zwischenschichtisolierfilm 16 gefüllt. Auf diese Weise wird eine Schutzringstruktur, bei der ein p-Bereich durch die Gräben 21 und die Isolierfilme 11, 16 in den Gräben 21 in mehrere Bereiche unterteilt wird, ausgebildet. Eine Vertiefung bzw. ein Einschnitt 22 ist außerhalb der Schutzringstruktur ausgebildet. Der Einschnitt 22 wird auf dem Halbleitersubstrat 6 durch Entfernen der n+-Sourceschicht 5 und der Pufferschicht 4 ausgebildet, so dass der Einschnitt 22 die Schutzringstruktur umgibt. Ein Drahtabschnitt 23 ist in diesem Einschnitt durch den bzw. über dem Zwischenschichtisolierfilm 11, 16 ausgebildet. Auf diese Weise wird eine EQR-Struktur (Gleich-Potentialring) ausgebildet. Eine Oberfläche des wie oben aufgebauten Außenumfangsdurchbruchsschutzabschnitts R2 ist mit dem Schutzfilm 19 bedeckt.
  • Der JFET-Trennabschnitt R3 ist derart aufgebaut, dass er einen Durchbruchsstrom in den Sourcedraht 17 überträgt, wenn ein Durchbruch an dem Außenumfangsdurchbruchsschutzabschnitt R2 zu dem Zeitpunkt einer Sperrspannung auftritt; dadurch verhindert der JFET-Trennabschnitt R3, dass der Durchbruchsstrom in den JFET-Ausbildungsabschnitt R1 fließt.
  • Insbesondere ist der JFET-Trennabschnitt R3 wie folgt aufgebaut. In dem JFET-Trennabschnitt R3 werden ebenfalls die n+-Sourceschicht 5 und die Pufferschicht 4 von dem Haltleitersubstrat 6 entfernt. Eine p+-Schicht 20 wird auf einer Oberfläche der p+-SiC-Schicht 3, von der die obigen Schichten 4, 5 entfernt sind, ausgebildet. Weiterhin werden mehrere rahmenförmige Gräben 31, die die p+-Schicht 20 und die p+-SiC-Schicht 3 bis in die n–-Driftschicht 2 durchdringen und den JFET-Ausbildungsabschnitt R1 umgeben, in regelmäßigen Abständen ausgebildet. Jeder Graben 31 wird mit dem Zwischenschichtisolierfilm 11 oder dem Zwischenschichtisolierfilm 16 gefüllt. Außerdem wird eine Extraktionselektrode 32, die mit der p+-Schicht 20 elektrisch verbunden ist, an einer Stelle außerhalb des Grabens 31 ausgebildet. Diese Extraktionselektrode 32 ist oberhalb des Zwischenschichtisolierfilms 11 angeordnet, so dass die Extraktionselektrode 32 mit der p+-Schicht 20 durch ein Kontaktloch 11d, das in dem Zwischenschichtisolierfilm 11 ausgebildet ist, elektrisch verbunden ist. Außerdem ist diese Extraktionselektrode 32 mit dem Sourcedraht 17 durch ein Kontaktloch 16b, das in dem Zwischenschichtisolierfilm 16 ausgebildet ist, elektrisch verbunden. Aufgrund dieser Konfiguration ist es möglich, einen Durchbruchsstrom in den Sourcedraht 17 über die Extraktionselektrode 32 zu übertragen, wenn ein Durchbruch an dem Außenumfangsdurchbruchsschutzabschnitt R2 zu dem Zeitpunkt einer Sperrspannung auftritt.
  • Eine Silizidschicht 32a ist als ein Teil der Extraktionselektrode 32, der die p+-Schicht 20 kontaktiert, vorgesehen. Die Silizidschicht 32a wird durch Reaktion eines Metalls zumindest eines Teils der Extraktionselektrode 32 mit Si in der p+-Schicht 20 ausgebildet. Aufgrund dieser Silizidschicht 32a wird ein Kontaktwiderstand verringert.
  • Die SiC-Halbleitervorrichtung mit dem JFET ist derart aufgebaut, dass sie die oben beschriebene Struktur aufweist. In der wie oben aufgebauten SiC-Halbleitervorrichtung mit dem JFET wird, wenn keine Gatespannung an die obere Gateschicht 9 und die eingebettete Gateschicht 10 über den Gatedraht 12 angelegt wird, die Kanalschicht 8 aufgrund einer Verarmungsschicht, die sich von der oberen Gateschicht 9 und der eingebetteten Gateschicht 10 in Richtung der Kanalschicht 8 erstreckt, abgeschnürt. Von diesem Zustand aus wird, wenn die Gatespannung an die obere Gateschicht 9 und die eingebettete Gateschicht 10 über den Gatedraht 12 angelegt wird, die Verarmungsschicht, die sich von der oberen Gateschicht 9 und der eingebetteten Gateschicht 10 erstreckt, verringert. Dementsprechend wird ein Kanalbereich in der Kanalschicht 8 ausgebildet, und es fließt ein Strom zwischen der Sourceelektrode 15 und der Drainelektrode 18 durch den Kanalbereich. Auf diese Weise kann der JFET der vorliegenden Ausführungsform als ein Element, das normalerweise ausgeschaltet ist, dienen.
  • In der wie oben aufgebauten SiC-Halbleitervorrichtung wird eine elektrische Verbindung zwischen der eingebetteten Gateschicht 10 und dem Gatedraht 12 durch die eingebettete p+-Kontaktschicht 14 hergestellt. Dementsprechend kann eine Breite des Grabens 13, in dem nur die eingebettete p+-Kontaktschicht 14 angeordnet ist, im Vergleich zu dem Graben J13 in der herkömmlichen SiC-Halbleitervorrichtung, die in 27 dargestellt ist, bei der der Zwischenschichtisolierfilm J11 und der Gatedraht J12 in dem Graben J13 angeordnet sind, verschmälert werden.
  • Im Folgenden wird ein Herstellungsverfahren der wie oben aufgebauten SiC-Halbleitervorrichtung mit dem JFET gemäß der vorliegenden Ausführungsform beschreiben. Die 2 bis 22 sind Schnittansichten, die Herstellungsprozesse der SiC-Halbleitervorrichtung mit dem JFET gemäß der vorliegenden Ausführungsform darstellen. In den 2 bis 22 sind jeweils der JFET-Ausbildungsabschnitt R1, der Außenumfangsdurchbruchsschutzabschnitt R2 und der JFET-Trennabschnitt R3 während der Herstellungsprozesse gezeigt, und außerdem ist ein Ausrichtungsschlüsselabschnitt R4 zur Ausrichtung bei der Ausbildung eines Grabens und der Bemusterung gezeigt. Die Ausbildung des Grabens und die Bemusterung und Ähnliches werden mit Bezug auf einen Einschnitt, der in dem Ausrichtungsschlüsselabschnitt R4 ausgebildet ist, durchgeführt, auch wenn eine spezielle Erläuterung des Ausrichtungsschlüsselabschnitts R4 in der folgenden Beschreibung nicht erfolgt.
  • Zunächst wird, wie es in 2 gezeigt ist, das Halbleitersubstrat 6 vorbereitet bzw. hergestellt, bei dem die n–-Driftschicht 2, die p+-SiC-Schicht 3, die Pufferschicht 4 und die n+-Sourceschicht 5 in der Reihenfolge auf der Oberfläche der n+-SiC-Basis 1 ausgebildet sind. Hier weist die n–-Driftschicht 2 eine n-Verunreinigungskonzentration von 5,0 × 1015 cm–3 und eine Dicke von 13,0 μm auf. Die p+-SiC-Schicht 3 weist eine p-Verunreinigungskonzentration von 5,0 × 1018 cm–3 und eine Dicke von 1,4 μm auf. Die Pufferschicht 4 weist eine n- oder p-Verunreinigungskonzentration von 1,0 × 1015 cm–3 und eine Dicke von 0,3 μm auf. Die n+-Sourceschicht 5 weist eine n-Verunreinigungskonzentration von 2,0 × 1019 cm–3 und eine Dicke von 1,4 μm auf. Die Dicken der n–-Driftschicht 2, der p+-SiC-Schicht 3 und der Pufferschicht 4 sind dieselben wie diejenigen bei der Beendigung der SiC-Halbleitervorrichtung, die in 1 dargestellt ist; die n+-Sourceschicht 5 ist jedoch dicker als diejenige bei der Beendigung der SiC-Halbleitervorrichtung, die in 1 dargestellt ist.
  • Dann wird, wie es in 3 gezeigt ist, ein Maskenfilm 40, der eine Dicke von beispielsweise näherungsweise 2 μm aufweist, auf einer Oberfläche des Halbleitersubstrats 6, d. h. auf einer Oberfläche der n+-Sourceschicht 5 ausgebildet. Der Maskenfilm kann ein in TEOS-Film, etc. sein. Dann wird der Maskenfilm 40 durch einen Photoprozess bemustert, und es werden Öffnungen in einem Bereich, in dem der Graben 7 in dem Halbleitersubstrat 6 auszubilden ist, und in einem Bereich, in dem der Ausrichtungsschlüsselabschnitt R4 auszubilden ist, ausgebildet. Dann wird, wie es in 4 gezeigt ist, ein Trockenätzverfahren unter Verwendung des Maskenfilms 40 als Maske durchgeführt, so dass der Graben 7 und der Ausrichtungsschlüssel 41 mit einer derartigen Tiefe ausgebildet werden, dass sie die p+-SiC-Schicht 3, die Pufferschicht 4 und die n+-Sourceschicht 5 bis in die n–Driftschicht 2 durchdringen. Dann wird der Maskenfilm 40 entfernt.
  • Anschließend wird, wie es in 5 gezeigt ist, eine n–-Schicht 42 durch Ausbilden der Kanalschicht 8 epitaxial aufgewachsen. Bei diesem epitaxialem Wachsen wird die n–-Schicht 42, die beispielsweise eine n-Verunreinigungskonzentration von 1 ×1016 cm–3 bis 5 × 1017 cm–3 (beispielsweise 1 × 1017 cm–3) und eine Dicke von 0,1 μm bis 1,0 μm (beispielsweise 0,3 μm) aufweist, auf der gesamten Oberfläche des Halbleitersubstrats 6 einschließlich einer Innenseite des Grabens 7 und einer Innenseite des Ausrichtungsschlüssels 41 ausgebildet. Außerdem wird, wie es in 6 gezeigt ist, nachdem ein Maskenfilm 43, wie beispielsweise ein TEOS-Film und Ähnliches, auf einer Oberfläche der n–-Schicht 42 ausgebildet wurde, der Maskenfilm 43 bemustert, so dass Öffnungen in einem Bereich, in dem der Außenumfangsdurchbruchsschutzabschnitt R2 auszubilden ist, und in einem Bereich, in dem der JFET-Trennabschnitt R3 auszubilden ist, zusätzlich zu einem Bereich, in dem der Graben 13 auszubilden ist, ausgebildet werden. Dann wird, wie es in 7 gezeigt ist, durch ein Trockenätzverfahren unter Verwendung des Maskenfilms 43 als Maske der Graben 13, der die n–-Schicht 42, die n+-Sourceschicht 5 und die Pufferschicht 4 bis in die p+-SiC-Schicht 3 durchdringt, ausgebildet, und die p+-SiC-Schicht 3 wird durch Entfernen der n+-Sourceschicht 5 und der Pufferschicht 4 in dem Außenumfangsdurchbruchsschutzabschnitt R2 und dem JFET-Trennabschnitt R4 freigelegt. Oben wird, um die p+-SiC-Schicht 3 sicher freizulegen, die Trockenätzdicke auf größer als die Dicke der n+-Sourceschicht 5 und derjenigen der Pufferschicht 4 eingestellt. Dann wird der Maskenfilm 43 entfernt.
  • Danach wird, wie es in 8 gezeigt ist, die p+-Schicht 44, die beispielsweise eine p-Verunreinigungskonzentration von 1 × 1018 cm–3 bis 1 × 1020 cm–3 (beispielsweise 1,0 × 1019 cm–3) und eine Dicke von 2,0 μm bis 5,0 μm (beispielsweise 3,0 μm) aufweist, epitaxial auf einer gesamten Oberfläche des Halbleitersubstrats 6 einschließlich einer Oberfläche der n–-Schicht 42 und einer Innenseite des Grabens 13, dem Außenumfangsdurchbruchsschutzabschnitt R2 und dem JFET-Trennabschnitt R3 aufgewachsen. Dementsprechend wird die p+-Schicht 44 gleichmäßig auf der Oberfläche der n–-Schicht 42 in dem Graben 7 ausgebildet, und der Graben 7 wird mit der n–-Schicht 42 und der p+-Schicht 44 gefüllt. Außerdem wird die Oberfläche der p+-Schicht 44 oberhalb der Oberfläche der Pufferschicht 4 angeordnet. Dann werden, wie es in 9 gezeigt ist, die p+-Schicht 44, die n–-Schicht 42 und die n+-Sourceschicht 5 durch mechanisches Polieren zur Oberflächeneinebnung eingeebnet. Wenn oben die Oberfläche des Halbleitersubstrats 6 in dem JFET-Ausbildungsabschnitt R1 bis auf die Tiefe einer Oberfläche der p+-Schicht 44 in dem Außenumfangsdurchbruchsschutzabschnitt R2 und dem JFET-Trennabschnitt R3 poliert wird, ist es möglich, zu verhindern, dass die p+-Schicht 44 und die n–-Schicht 42 auf der Oberfläche der n+-Sourceschicht 5 verbleiben, während es möglich ist, zu ermöglichen, dass die n+-Sourceschicht 5 verbleibt. Dann wird nach Bedarf ein Oberflächenabschnitt mit einer gewünschten Dicke durch ein reaktives Ionenätzverfahren (RIE) entfernt, und die Entfernungsdicke bzw. entfernte Dicke wird durch Oberflächeneinebnung eingestellt. Dann wird ein Oberflächenpolieren durch ein chemisch-mechanisches Polieren (CMP) durchgeführt. Auf diese Weise werden die Kanalschicht 8, die obere Gateschicht 9 und die eingebettete p+-Kontaktschicht 14 von der p+-Schicht 44 und der n–-Schicht 42, die in den Gräben 7 und 13 verbleiben, ausgebildet.
  • Anschließend wird, wie es in 10 gezeigt ist, ein Maskenfilm 45, wie beispielsweise ein TEOS-Film etc., mit einer Dicke von beispielsweise näherungsweise 2 μm auf einer Oberfläche des Halbleitersubstrats 6 ausgebildet. Dann wird der Maskenfilm 45 durch einen Photoprozess bemustert, so dass Öffnungen oberhalb der oberen Gateschicht 9, der eingebetteten p+-Kontaktschicht 14 und einer Oberfläche der p+-Schicht 20 in dem JFET-Trennabschnitt R3 ausgebildet werden. Dann werden durch Ionenimplantation von Al-Ionen die p-Verunreinigungskonzentrationen der oberen Gateschicht 9, der eingebetteten p+-Kontaktschicht 14 und der p+-Schicht 20 in dem JFET-Trennabschnitt R3 erhöht. Oben weist ein Ionenimplantationsbereich beispielsweise eine p-Verunreinigungskonzentration von 1 × 1020 cm–3 bis 5 × 1020 cm–3 (beispielsweise 4,0 × 1020 cm–3) und eine Dicke von 0,1 μm bis 0,5 μm (beispielsweise 0,3 μm) auf. Dann wird der Maskenfilm 45 entfernt, und es wird ein anderer Maskenfilm 46, wie beispielsweise ein TEOS-Film, etc., mit beispielsweise einer Dicke von 2 μm auf einer Oberfläche des Halbleitersubstrats 6 ausgebildet, wie es in 11 gezeigt ist. Dann wird der Maskenfilm 46 durch einen Photoprozess bemustert, so dass Öffnungen in Bereichen, in denen der Graben 21 und der Einschnitt 22 in dem Außenumfangsdurchbruchsschutzabschnitt R2 auszubilden sind, und einem Bereich, in dem der Graben 31 in dem JFET-Trennabschnitt R3 auszubilden ist, ausgebildet werden. Dann wird, wie es in 12 gezeigt ist, unter Verwendung des Maskenfilms 46 als Maske ein Trockenätzprozess durchgeführt, um den Graben 21, den Einschnitt 22 und den Graben 31, die die p+-Schicht 20 und die p+-SiC-Schicht 3 bis in die n–-Driftschicht 2 durchdringen, auszubilden. Dann wird der Maskenfilm 46 entfernt.
  • Danach wird, wie es in 13 gezeigt ist, der Zwischenschichtisolierfilm 11, der einen LTO-Film, etc. enthält, ausgebildet, und dann wird eine Rückseite des Halbleitersubstrats 6 geschliffen. D. h., es wird eine Oberfläche der p+-SiC-Basis 1, die einer Oberfläche gegenüberliegt, bei der die n–-Driftschicht 2 ausgebildet ist, geschliffen. Dann wird unter Verwendung einer Maske (nicht gezeigt) der Zwischenschichtisolierfilm bemustert, und die Kontaktlöcher 11a bis 11d werden ausgebildet, wie es in 14 gezeigt ist. Weiterhin wird, wie es in 15 gezeigt ist, ein Metallfilm 47 aus einem Metallmaterial, das eine Silizidierungsreaktion bewirkt, wie beispielsweise Ni und Ähnliches, auf einer Oberfläche des Zwischenschichtisolierfilms 11 einschließlich den Innenseiten der Kontaktlöcher 11a bis 11d ausgebildet. Dann wird der Metallfilm 47 bemustert, so dass der Metallfilm 47 auf den Innenseiten der Kontaktlöcher 11a bis 11d und deren Umgebung verbleibt. Außerdem wird, wie es in 16 gezeigt ist, ein Metallfilm 48 aus einem Metallmaterial, das eine Silizidierungsreaktion bildet, wie beispielsweise Ni und Ähnliches, auf der Rückseite des Halbleitersubstrats 6 ausgebildet. Dann werden durch einen Silizidierungsprozess mittels Wärmebehandlung die Metallmaterialien des Metallfilms 47 und des Metallfilms 48 in Reaktion mit Si in SiC durch Silizidierung in Reaktion gebracht. Die Wärmebehandlung wird beispielsweise bei 1000°C für 10 Minuten durchgeführt. Dadurch werden, wie es in 17 gezeigt ist, die Silizidschichten 12a, 15a, 32a auf einer Vorderseite des Halbleitersubstrats ausgebildet, und die Silizidschicht 18a wird auf der Rückseite des Halbleitersubstrats 6 ausgebildet. Dann werden Teile der Metallfilme 47, 48, die nicht reagiert haben, entfernt.
  • Wie es in 18 gezeigt ist, wird ein Metallfilm aus einem Metallmaterial, wie beispielsweise Ti und Ähnliches, auf einer Oberfläche des Zwischenschichtisolierfilms 11 einschließlich der Innenseiten der Kontaktlöcher 11a bis 11d ausgebildet. Dann wird dieser Metallfilm bemustert, so dass der Gatedraht 12, die Sourceelektrode 15 und die Extraktionselektrode 32 ausgebildet werden. Danach wird, wie es in 19 gezeigt ist, der Zwischenschichtisolierfilm 16, der einen LTO-Film, etc. enthält, ausgebildet und bemustert, so dass ein Kontaktloch 16a zum Freilegen der Sourceelektrode 15 und ein Kontaktloch 16b zum Freilegen der Extraktionselektrode 32 ausgebildet werden.
  • Weiterhin wird, wie es in 20 gezeigt ist, ein Drahtmaterialfilm aus Al, etc. ausgebildet und bemustert, so dass der Sourcedraht 17 und der Drahtabschnitt 23 ausgebildet werden. Danach wird, wie es in 21 gezeigt ist, der Schutzfilm 19, der einen Polyimidharzfilm (PIQ-Film), etc. enthält, ausgebildet, um den Sourcedraht 17 und den Drahtabschnitt 23 zu bedecken. Danach wird, wie es in 22 gezeigt ist, die Drainelektrode einschließlich einem Ti-Film, einem Ni-Film und einem Au-Film, die in dieser Reihenfolge auf der Rückseite des Halbleitersubstrats 6 geschichtet sind, ausgebildet. Dann werden Chipeinheiten durch Schneidtrennen gebildet. Dementsprechend ist die SiC-Halbleitervorrichtung mit dem JFET, die in 1 dargestellt ist, vollendet.
  • In der obigen SiC-Halbleitervorrichtung mit dem JFET gemäß der vorliegenden Ausführungsform wird, wie es oben beschrieben ist, die elektrische Verbindung zwischen der eingebetteten Gateschicht 10 und dem Gatedraht 12 durch die eingebettete p+-Kontaktschicht 14 hergestellt. Aufgrund dessen kann die Breite des Grabens 13, in dem nur die eingebettete p+-Kontaktschicht 14 angeordnet ist, im Vergleich zu der Breite des Grabens J13 der SiC-Halbleitervorrichtung gemäß dem Stand der Technik, der in 27 dargestellt ist, bei der der Zwischenschichtisolierfilm J11 und der Gatedraht J12, etc. in dem Graben J13 angeordnet sind, verschmälert werden. Daher kann die SiC-Halbleitervorrichtung mit dem JFET die Kontaktstruktur zwischen der eingebetteten Gateschicht 10 und dem Gatedraht 12 in der Größe verringern.
  • Außerdem wird in Verbindung mit dem Außenumfangsdurchbruchsschutzabschnitt R2 der folgende Vorteil erzielt. Dieses wird mit Bezug auf 23 beschrieben.
  • 23A ist eine Querschnittsansicht des Außenumfangsdurchbruchsschutzabschnitts R2, in dem der p-Bereich der Schutzringstruktur unter Verwendung der p+-SiC-Schicht 3 und der p+-Schicht 20 ausgebildet ist. 23B ist eine Schnittansicht des Außenumfangsdurchbruchsschutzabschnitts R2, in dem der p-Bereich der Schutzringstruktur unter Verwendung nur der p+-SiC-Schicht 3 ausgebildet ist. Wie es in den 23A und 23B gezeigt ist, kann der p-Bereich der Schutzringstruktur unter Verwendung der p+-SiC-Schicht 3 und der p+-Schicht 20 oder unter Verwendung nur der p+-SiC-Schicht 3 ausgebildet werden. Wie es in 23B gezeigt ist, ist es jedoch, wenn der p-Bereich nur unter Verwendung der p+-SiC-Schicht 3 ausgebildet wird, denkbar, dass die p+-SiC-Schicht 3 in dem Prozess, der in 7 dargestellt ist, zu dünn ausgebildet wird. Wenn im Gegensatz dazu nicht nur die p+-SiC-Schicht 3, sondern ebenfalls die p+-Schicht 20 als der p-Bereich angeordnet wird, ist es möglich, eine ausreichende Dicke des p-Bereiches zum Bilden der Schutzringstruktur zu gewährleisten. Wenn der p-Bereich, der die Schutzringstruktur bildet, unter Verwendung nur der p+-SiC-Schicht 3 ausgebildet wird, kann außerdem die Höhe des Oberflächenorts des JFET-Ausbildungsabschnitts R1 des Halbleitersubstrats 6 nicht mit dem Oberflächenort der Schutzringstruktur in dem Außenumfangsdurchbruchsschutzabschnitt R2 übereinstimmen. Wenn im Gegensatz dazu der p-Bereich, der die Schutzringstruktur bildet, unter Verwendung der p+-SiC-Schicht 3 und der p+-Schicht 20 ausgebildet wird, kann die Höhe des Oberflächenortes des JFET-Ausbildungsabschnitts R1 mit dem Oberflächenort der Schutzringstruktur in dem Außenumfangsdurchbruchsschutzabschnitt R2 übereinstimmen. Es wird möglich, eine Einebnung der Oberfläche des Halbleitersubstrats 6, etc. zu erleichtern bzw. vereinfachen.
  • (Zweite Ausführungsform)
  • Im Folgenden wird eine zweite Ausführungsform beschrieben. Die vorliegende Ausführungsform ist eine Modifikation der ersten Ausführungsform hinsichtlich der Konfiguration des JFET-Trennabschnitts R3. Hinsichtlich der anderen Punkte ist die vorliegende Ausführungsform dieselbe wie die erste Ausführungsform sein, und somit werden nur Teile, die sich von denjenigen der ersten Ausführungsform unterscheiden, erläutert.
  • 24 ist eine Schnittansicht einer SiC-Halbleitervorrichtung mit einem JFET gemäß der vorliegenden Ausführungsform. Wie es in 24 gezeigt ist, verbleiben die n+-Sourceschicht 5 und die Pufferschicht 4 ebenfalls in dem JFET-Trennabschnitt R3. Ein Graben 50 ist in einem Teil des Halbleitersubstrats 6, der die Extraktionselektrode 32 kontaktiert, ausgebildet. Eine p+-Kontaktschicht 51 ist in dem Graben 50 ausgebildet. Die p+-Kontaktschicht 51, die in dem Graben 50 ausgebildet ist, ist tiefer als die n+-Sourceschicht 5 und die Pufferschicht 4 vorgesehen. Die p+-Kontaktschicht 51 weist eine derartige Tiefe auf, dass die p+-Kontaktschicht 51 die p+-SiC-Schicht 3 kontaktiert. Aufgrund dieser Struktur kann zu einem Zeitpunkt eines Durchbruchs ein Durchbruchsstrom von der p+-SiC-Schicht 3 und der p+-Kontaktschicht 51 zu dem Sourcedraht 17 über die Extraktionselektrode 32 übertragen werden.
  • Auf diese Weise ist der JFET-Trennabschnitt R3 ebenfalls derart ausgebildet, dass die n+-Sourceschicht 5 und die Pufferschicht 4 in dem JFET-Trennabschnitt R3 verbleiben. Ein Pfad zum Übertragen des Durchbruchsstromes kann durch die p+-Kontaktschicht 51 ausgebildet werden.
  • Ein Herstellungsverfahren der wie oben beschrieben aufgebauten SiC-Halbleitervorrichtung mit dem JFET ist im Wesentlichen derselbe wie derjenige der ersten Ausführungsform. Es kann ausreichend sein, den Prozess der 6 der ersten Ausführungsform durch einen Prozess, der in 25 dargestellt ist, zu ersetzen. Insbesondere werden, wie es in 25 gezeigt ist, wenn der Maskenfilm 43 bemustert ist, Öffnungen in einem Bereich des Außenumfangsdurchbruchsschutzabschnitts R2 des Halbleitersubstrats 6, in einem Bereich, in dem der Graben 13 auszubilden ist, und in einem Bereich, in dem der Graben 50 auszubilden ist, ausgebildet. Dann wird der Graben 50 ausgebildet, wenn der Graben 13 und der Außenumfangsdurchbruchsschutzabschnitt R2 unter Verwendung dieses Maskenfilms 43 geätzt werden. Dann werden die Herstellungsprozesse, die in den an die 7 anschließenden Figuren gezeigt sind, durchgeführt. Auf diese Weise ist es möglich, die SiC-Halbleitervorrichtung mit dem JFET gemäß der vorliegenden Ausführungsform herzustellen.
  • (Dritte Ausführungsform)
  • Im Folgenden wird eine dritte Ausführungsform beschrieben.
  • Eine Halbleitervorrichtung der vorliegenden Ausführungsform enthält eine Schottky-Diode anstelle der Schutzringstruktur der ersten Ausführungsform in dem Außenumfangsdurchbruchsschutzabschnitt R2. Hinsichtlich der anderen Punkte ist die vorliegende Ausführungsform dieselbe wie die erste Ausführungsform; somit werden nur Teile, die sich von denjenigen der ersten Ausführungsform unterscheiden, beschrieben.
  • 26 ist eine Schnittansicht einer SiC-Halbleitervorrichtung mit einem JFET gemäß der vorliegenden Ausführungsform. Wie es in 26 gezeigt ist, sind in dem Außenumfangsdurchbruchsschutzabschnitt R2 mehrere Gräben 60 in regelmäßigen Abständen ausgebildet. Die Gräben 60 durchdringen die p+-SiC-Schicht 3 und die p+-Schicht 20 bis in die n–-Driftschicht 2 und weisen eine Rahmengestalt auf, die den JFET-Ausbildungsabschnitt R1 umgibt. Die Tiefe jedes Grabens 60 ist geringer als die Tiefe der oberen Gateschicht 9. Eine Schottky-Elektrode 61 ist in diesem Graben 60 angeordnet. Die Schottky-Elektrode 61 besteht aus einem Schottky-Material, wie beispielsweise Ti, etc., und die Schottky-Elektrode 61, die die n–-Driftschicht 2 kontaktiert, weist einen Schottky-Kontakt auf. Wie es aus Obigem ersichtlich ist, ist die Schottky-Diode aus der Schottky-Elektrode 61, der n–-Driftschicht 2 und der n+-SiC-Basis 1 aufgebaut.
  • Auf diese Weise enthält die SiC-Halbleitervorrichtung die Schottky-Diode. Die Herstellungsprozesse der SiC-Halbleitervorrichtung der vorliegenden Ausführungsform sind im Allgemeinen dieselben wie diejenigen der ersten Ausführungsform. Beispielsweise wird vor dem Prozess, der in 18 dargestellt ist, der Zwischenschichtisolierfilm 11 bemustert, und der Zwischenschichtisolierfilm 11 in dem Außenumfangsdurchbruchsschutzabschnitt R2 wird entfernt. Beim Ausbilden des Gatedrahtes 12 und der Extraktionselektrode 32 mit dem Ti-Film, etc., wie es in 18 gezeigt ist, kann die Schottky-Elektrode 61 ebenfalls ausgebildet werden.
  • Es sollte beachtet werden, dass, auch wenn die Schottky-Diode anstelle der Schutzringstruktur in dem oben beschriebenen Beispiel verwendet wird, sowohl die Schutzringstruktur als auch die Schottky-Diode verwendet werden können. In diesem Fall kann die Schutzringstruktur derart vorgesehen sein, dass sie die Schottky-Diode umgibt. Außerdem müssen, auch wenn die Gräben 60 in regelmäßigen Abständen angeordnet sind, die Gräben 60 nicht in regelmäßigen Abständen angeordnet sein. Außerdem kann ein Graben 60 anstelle mehrerer Gräben 60 vorgesehen sein.
  • (Weitere Ausführungsformen)
  • In den obigen Ausführungsformen ist ein n-Kanal-JFET als ein Beispiel dargestellt. Die Ausführungsformen sind jedoch ebenfalls für einen p-Kanal-JFET anwendbar, der durch Umkehrung bzw. Austauschen des n-Typs und des p-Typs in den obigen Ausführungsformen erhalten werden kann.
  • Weiterhin sind in den obigen Ausführungsformen die obere Gateschicht 9 und die eingebettete Gateschicht 10 mit demselben Gatedraht 12 verbunden. Alternativ können die obere Gateschicht 9 und die eingebettete Gateschicht 10 mit unterschiedlichen ersten und zweiten Gatedrähten verbunden sein, so dass unterschiedliche elektrische Potentiale an die obere Gateschicht 9 und die eingebettete Gateschicht 10 angelegt werden können.
  • Weiterhin ist in den obigen Ausführungsformen die n+-Sourceschicht 5 durch die Pufferschicht 4 oberhalb bzw. auf der p+-SiC-Schicht 3 angeordnet. Da die Pufferschicht 4 nach Bedarf vorgesehen sein kann, kann die n+-Sourceschicht 5 auch direkt auf der p+-SiC-Schicht 3 ausgebildet sein.
  • Außerdem ist den obigen Ausführungsformen der SiC-Halbleiter als ein Beispiel der Halbleitervorrichtung dargestellt. Die Ausführungsformen sind jedoch auch für eine Si-Halbleitervorrichtung und andere Halbleitervorrichtungen mit Breitbandlücke verwendbar. Die Ausführungsformen sind beispielsweise für eine Halbleitervorrichtung aus GaN, Diamant, AlN, etc. verwendbar.
  • Gemäß einem Beispiel der Ausführungsformen kann eine Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor wie folgt aufgebaut sein. Der Sperrschichtfeldeffekttransistor enthält eine Basis (1), eine Driftschicht (2), eine Halbleiterschicht (3), eine Sourceschicht (5), einen ersten Graben (7), eine Kanalschicht (8), eine obere Gateschicht (9), einen ersten Gatedraht (12), einen zweiten Gatedraht (12) und eine Drainelektrode (18). Die Basis (1) weist eine Hauptfläche auf, besteht aus einem Halbleitermaterial und weist einen ersten Leitungstyp auf. Die Driftschicht (2) ist oberhalb der Basis (1) angeordnet, als eine Epitaxieschicht ausgebildet und weist den ersten Leitungstyp auf. Die Halbleiterschicht (3) ist oberhalb der Driftschicht (2) angeordnet und weist einen zweiten Leitungstyp auf. Die Sourceschicht (5) ist oberhalb der Halbleiterschicht (3) angeordnet, weist den ersten Leitungstyp und eine größere Verunreinigungskonzentration als die Driftschicht (2) auf. Der erste Graben (7) durchdringt die Sourceschicht (5) und die Halbleiterschicht (3) bis in die Driftschicht (2). Die Kanalschicht (8) ist in dem ersten Graben (7) angeordnet und weist den ersten Leitungstyp auf. Die obere Gateschicht (9) ist auf einer Oberfläche der Kanalschicht (8) in dem ersten Graben (7) angeordnet und weist den zweiten Leitungstyp auf. Der erste Gatedraht (12) ist mit der oberen Gateschicht (9) elektrisch verbunden. Der zweite Gatedraht (12) ist mit einer eingebetteten Gateschicht (10) elektrisch verbunden, die ein Teil der Halbleiterschicht (3), der an die Kanalschicht (8) anschließt, ist. Die Sourceelektrode (15) ist mit der Sourceschicht (5) elektrisch verbunden. Die Drainelektrode (18) ist mit einer Rückseite des Substrats (1) elektrisch verbunden. Die Halbleitervorrichtung enthält außerdem einen zweiten Graben (13) und eine eingebettete Kontaktschicht (14). Der zweite Graben (13) durchdringt die Sourceschicht (5) bis in die eingebettete Gateschicht (10). Die eingebettete Kontaktschicht (14) füllt den zweiten Graben (13) vollständig aus und weist den zweiten Leitungstyp auf. Der zweite Gatedraht (12) ist mit der eingebetteten Kontaktschicht (14) verbunden, so dass der zweite Gatedraht (12) mit der eingebetteten Gateschicht (10) über die eingebettete Kontaktschicht (14) verbunden ist.
  • Gemäß der obigen Halbleitervorrichtung wird eine elektrische Verbindung zwischen der eingebetteten Gateschicht (10) und dem zweiten Gatedraht (12) durch die eingebettete Kontaktschicht (14), die in dem zweiten Graben (13) angeordnet ist, hergestellt. Daher kann eine Breite des zweiten Grabens (13), in dem nur die eingebettete Kontaktschicht (14) angeordnet ist, im Vergleich zu der Breite eines Grabens einer herkömmlichen Halbleitervorrichtung, bei der ein Zwischenschichtisolierfilm und ein Gatedraht, etc. in dem Graben angeordnet sind, verschmälert werden. Daher kann die Halbleitervorrichtung mit dem JFET eine Kontaktstruktur zwischen der eingebetteten Gateschicht (10) und dem zweiten Gatedraht (12) hinsichtlich der Größe verringern.
  • Die obige Halbleitervorrichtung kann wie folgt aufgebaut sein. Eine Bodenfläche und eine Seitenfläche des zweiten Grabens (13) sind jeweils eine Si-Fläche und eine a-Fläche. Die Verunreinigungskonzentration eines Teils der eingebetteten Kontaktschicht (14), der auf der Bodenfläche des zweiten Grabens (13) angeordnet ist, ist größer als diejenige eines anderen Teils der eingebetteten Kontaktschicht (14), der auf der Seitenfläche des zweiten Grabens (13) angeordnet ist.
  • In der obigen Konfiguration ist es möglich, während ein hoher Durchbruchswiderstand eines PN-Übergangs zwischen der eingebetteten Kontaktschicht (14) und der Sourceschicht (5) bereitgestellt wird, einen Schichtwiderstand an einem Kontaktabschnitt zwischen der eingebetteten Kontaktschicht (14) und der eingebetteten Gateschicht (10) zu verringern.
  • Alternativ kann die eingebettete Kontaktschicht (14) derart ausgebildet sein, dass sie eine derartige Konzentrationsverteilung aufweist, dass sich eine Verunreinigungskonzentration mit einer Vergrößerung des Abstands zu einem Kontaktabschnitt mit der Sourceschicht (5) erhöht. Bei dieser Konfiguration ist es ebenfalls möglich, einen hohen Durchbruchswiderstand eines PN-Übergangs zwischen der eingebetteten Kontaktschicht (14) und der Sourceschicht (5) zu schaffen. Die Ausbildung dieser Struktur kann schwierig sein, wenn die eingebettete Kontaktschicht (14) durch Ionenimplantation ausgebildet wird, da der Leitungstyp der Sourceschicht (5) umgekehrt werden muss; die Ausbildung dieser Struktur kann jedoch auf einfache Weise durchgeführt werden, wenn die eingebettete Kontaktschicht (14) epitaxial aufgewachsen wird.
  • Die obige Halbleitervorrichtung kann wie folgt aufgebaut sein. Die Halbleitervorrichtung mit dem Sperrschichtfeldeffekttransistor enthält außerdem: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; und einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt. In dem Außenumfangsdurchbruchsschutzabschnitt (R2) ist die Sourceschicht (5) entfernt, wobei das Entfernen der Sourceschicht (5) legt eine Oberfläche der Halbleiterschicht (3) freilegt, und eine Schicht eines zweiten Leitungstyps (20) ist auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet. Der Außenumfangsdurchbruchsschutzabschnitt (R2) enthält eine Schutzringstruktur, die eine Rahmengestalt aufweist, der den Zellenabschnitt (R1) umgibt. Die Schutzringstruktur enthält: mehrere dritte Gräben (21), die die Schicht des zweiten Leitungstyps (20) und die Halbleiterschicht (3) durchdringen und in regelmäßigen Abständen angeordnet sind; und einen Isolierfilm (11, 16), der in den dritten Gräben (21) angeordnet ist.
  • Wie es aus Obigem ersichtlich ist, ist in dem Außenumfangsdurchbruchsschutzabschnitt (R2), nachdem die Sourceschicht (5) entfernt wurde, die Schicht des zweiten Leitungstyps (20) auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet. Dementsprechend kann, wenn die Halbleiterschicht (3) beim Entfernen der Sourceschicht (5) zu dünn wird, die Anordnung der Schicht des zweiten Leitungstyps (20) eine ausreichende Dicke eines Bereiches des zweiten Leitungstyps zum Bilden der Schutzringstruktur gewährleisten.
  • In diesem Fall kann die obige Halbleitervorrichtung derart ausgebildet sein, dass eine Oberfläche der Schicht des zweiten Leitungstyps (20) in dem Außenumfangsdurchbruchsschutzabschnitt (R2) und jeweilige Oberflächen der Sourceschicht (5), der Kanalschicht (8) und der oberen Gateschicht (9) in dem Zellenabschnitt (R1) in derselben Ebene liegen. Mit dieser Konfiguration ist es möglich, auf einfache Weise eine Einebnung der Oberflächen der Sourceschicht (5), der Kanalschicht (8) und der oberen Gateschicht (9) in dem Zellenabschnitt (R1) durchzuführen.
  • Die obige Halbleitervorrichtung kann wie folgt aufgebaut sein. Die Halbleitervorrichtung enthält außerdem: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt; und einen Elementtrennabschnitt (R3), der an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) angeordnet ist. In dem Außenumfangsdurchbruchsschutzabschnitt (R2) ist die Sourceschicht (5) entfernt, wobei das Entfernen der Sourceschicht (5) eine Oberfläche der Halbleiterschicht (3) freilegt, und eine Schicht eines zweiten Leitungstyps (20) ist auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet. In dem Elementtrennabschnitt (R3) ist eine Extraktionselektrode (32) mit der Halbleiterschicht (3) über die Schicht des zweiten Leitungstyps (20) elektrisch verbunden.
  • Auf diese Weise kann die Sourceschicht (5) in dem Elementtrennabschnitt (R3) entfernt werden, und ein Pfad zum Übertragen eines Durchbruchsstromes kann durch die Schicht des zweiten Leitungstyps (20) ausgebildet werden.
  • Die obige Halbleitervorrichtung kann wie folgt aufgebaut sein. Die Halbleitervorrichtung enthält außerdem: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt; und einen Elementtrennabschnitt (R3), der an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) angeordnet ist. Der Elementtrennabschnitt (R3) enthält: eine Extraktionselektrode (32), die mit der Halbleiterschicht (3), die in dem Elementtrennabschnitt (R3) angeordnet ist, elektrisch verbunden ist; einen vierten Graben (50), der die Sourceschicht (5), die in dem Elementtrennabschnitt (R3) angeordnet ist, bis in die Halbleiterschicht (3), die in dem Elementtrennabschnitt (R3) angeordnet ist, durchdringt; und eine Kontaktschicht (51), die in den vierten Graben (50) eingebettet ist. Die Extraktionselektrode (32) ist mit der Halbleiterschicht (3) über die Kontaktschicht (51) elektrisch verbunden.
  • Auf diese Weise kann die Sourceschicht (5) in dem Elementtrennabschnitt (R3) verbleiben, und ein Pfad zum Übertragen eines Durchbruchsstromes kann durch die Kontaktschicht (51) ausgebildet werden.
  • Die obige Halbleitervorrichtung kann wie folgt aufgebaut sein. Die Halbleitervorrichtung enthält außerdem: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt; und eine Schottky-Diode. In dem Außenumfangsdurchbruchsschutzabschnitt (R2) ist die Sourceschicht (5) entfernt, wobei das Entfernen der Sourceschicht (5) eine Oberfläche der Halbleiterschicht (3) freilegt, und eine Schicht eines zweiten Leitungstyps (20) ist auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet. Die Schottky-Diode enthält: einen fünften Graben (60), der eine Rahmengestalt aufweist, der den Zellenabschnitt (R1) umgibt, und der die Schicht des zweiten Leitungstyps (20) und die Halbleiterschicht (3) bis in die Driftschicht (2) durchdringt; und eine Schottky-Elektrode (61), die in dem fünften Graben (60) angeordnet und mit der Driftschicht (2) elektrisch verbunden ist.
  • Gemäß einem zweiten Beispiel der Ausführungsformen kann ein Herstellungsverfahren der Halbleitervorrichtung geschaffen werden. Das Herstellungsverfahren enthält beispielsweise ein Vorbereiten bzw. Herstellen eines Halbleitersubstrats (6). Das Halbleitersubstrat (6) enthält: eine Basis (1), die eine Hauptfläche aufweist, aus einem Halbleitermaterial besteht und einen ersten Leitungstyp aufweist; eine Driftschicht (2), die oberhalb der Basis (1) epitaxial aufgewachsen ist und den ersten Leitungstyp aufweist; eine Halbleiterschicht (3), die oberhalb der Driftschicht (2) ausgebildet ist und einen zweiten Leitungstyp aufweist; und eine Sourceschicht (5), die oberhalb der Halbleiterschicht (3) ausgebildet ist, eine größere Verunreinigungskonzentration als die Driftschicht (2) und den ersten Leitungstyp aufweist. Das Herstellungsverfahren enthält außerdem: Ausbilden eines ersten Grabens (7), der die Sourceschicht (5) und die Halbleiterschicht (3) bis in die Driftschicht (2) durchdringt; Ausbilden einer Kanalschicht (8), die den ersten Leitungstyp aufweist, auf einer Oberfläche des Halbleitersubstrats (6) einschließlich einer Innenseite des ersten Grabens (7); Ausbilden eines zweiten Grabens (13), der von dem ersten Graben (7) getrennt ist, so dass der zweite Graben (13) die Kanalschicht (8) und die Sourceschicht (5) bis in die Halbleiterschicht (3) durchdringt; Ausbilden einer Schicht des zweiten Leitungstyp (44) in dem ersten Graben (7) und in dem zweiten Graben (13), so dass die Schicht des zweiten Leitungstyps (44) in dem ersten Graben (7) auf einer Oberfläche der Kanalschicht (8) ausgebildet wird; und Entfernen der Schicht des zweiten Leitungstyps (44) und der Kanalschicht (8) oberhalb der Sourceschicht (5) durch Einebnen einer Oberfläche des Halbleitersubstrats (6) nach dem Ausbilden der Schicht des zweiten Leitungstyps (44), so dass eine obere Gateschicht (9) in dem ersten Graben (7) und ein eingebettete Kontaktschicht (14) in dem zweiten Graben (13) ausgebildet werden. In dem Obigen wird die obere Gateschicht (9) von der Kanalschicht (8) und der Schicht des zweiten Leitungstyps (44) in dem ersten Graben (7) ausgebildet, und die eingebettete Kontaktschicht (14) wird von der Schicht des zweiten Leitungstyps (44) in dem zweiten Graben (13) ausgebildet. Das Herstellungsverfahren enthält weiterhin: Ausbilden eines Zwischenschichtisolierfilms (11) auf einer Oberfläche des Halbleitersubstrats (6) und Ausbilden von Kontaktlöchern (11a bis 11c) zum Freilegen der Sourceschicht (5), der oberen Gateschicht (9) und der eingebetteten Kontaktschicht (14) in dem Zwischenschichtisolierfilm (11); Ausbilden einer Sourceelektrode (15), die mit der Sourceschicht (5) durch ein erstes der Kontaktlöcher (11a bis 11c) elektrisch verbunden ist, eines ersten Gatedrahtes (12), der mit der oberen Gateschicht (9) über ein zweites der Kontaktlöcher (11a bis 11c) elektrisch verbunden ist, und eines zweiten Gatedrahtes (12), der mit der eingebetteten Kontaktschicht (14) durch ein drittes der Kontaktlöcher (11a bis 11c) elektrisch verbunden ist; und Ausbilden einer Drainelektrode (18), die mit der Basis (1) auf einer Rückseite des Halbleitersubstrats (6) elektrisch verbunden ist.
  • Gemäß dem obigen Herstellungsverfahren ist es möglich, eine Halbleitervorrichtung mit einem JFET herzustellen, die eine Kontaktstruktur zwischen einer eingebetteten Gateschicht und einem Gatedraht in der Größe verringern kann.
  • In dem obigen Herstellungsverfahren der Halbleitervorrichtung kann ein Außenumfangsdurchbruchsschutzabschnitt (R2) derart ausgebildet sein, dass er einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor auszubilden ist, umgibt. Beim Ausbilden des zweiten Grabens (13) kann die Sourceschicht (5) in dem Außenumfangsdurchbruchsschutzabschnitt (R2) entfernt werden, um eine Oberfläche der Halbleiterschicht (3) freizulegen. Beim Ausbilden der Schicht des zweiten Leitungstyps (44) kann die Schicht des zweiten Leitungstyps (44) außerdem auf der freigelegten Oberfläche der Halbleiterschicht (3) ausgebildet werden, die durch Entfernen der Sourceschicht (5) freigelegt wird. Bei der Einebnung der Oberfläche des Halbleitersubstrats (6) kann die Einebnung bis zu einer Oberfläche der Schicht des zweiten Leitungstyps (44), die in dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet ist, durchgeführt werden.
  • Wie es oben beschrieben ist, wird es, wenn die Einebnung der Oberfläche des Halbleitersubstrats (6) bis zu der Oberfläche der Schicht des zweiten Leitungstyps (44), die in dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet ist, durchgeführt wird, möglich, auf einfache Weise die Einebnung der Oberfläche des Halbleitersubstrats (6) durchzuführen.
  • In dem Herstellungsverfahren der Halbleitervorrichtung kann ein Elementtrennabschnitt (R3) an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet werden. Beim Ausbilden des zweiten Grabens (13) kann die Sourceschicht (5) in dem Elementtrennabschnitt (R3) entfernt werden, um eine Oberfläche der Halbleiterschicht (3) freizulegen. Beim Ausbilden der Schicht des zweiten Leitungstyps (44) kann die Schicht des zweiten Leitungstyps (44) außerdem auf der freigelegten Oberfläche ausgebildet werden, die durch Entfernen der Sourceschicht (5) auf der Halbleiterschicht (3) freigelegt wird. Beim Ausbilden des Zwischenschichtisolierfilms (11) und Ausbilden der Kontaktlöcher (11a bis 11c) kann ein weiteres Kontaktloch (11d) zum Freilegen der Schicht des zweiten Leitungstyps (44) in dem Elementtrennabschnitt (R3) in dem Zwischenschichtisolierfilm (11) ausgebildet werden. Beim Ausbilden der Sourceelektrode (15) und dem zweiten Gatedraht (12) kann außerdem eine Extraktionselektrode (32) ausgebildet werden. Die Extraktionselektrode (32) wird mit der Schicht des zweiten Leitungstyps (44) durch das andere Kontaktloch (11d), das in dem Zwischenschichtisolierfilm (11) in dem Elementtrennabschnitt (R3) ausgebildet ist, elektrisch verbunden. Unter Verwendung dieses Herstellungsverfahrens ist es möglich, eine Halbleitervorrichtung herzustellen, bei der die Sourceschicht (5) in dem Elementtrennabschnitt (R3) entfernt und ein Pfad zum Übertragen eines Durchbruchsstromes durch die Extraktionselektrode (32) ausgebildet werden kann.
  • In dem Herstellungsverfahren der Halbleitervorrichtung kann ein Elementtrennabschnitt (R3) an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet werden. Beim Ausbilden des zweiten Grabens (13) kann ein dritter Graben (50), der die Sourceschicht (5) bis in die Halbleiterschicht (3) durchdringt, in dem Elementtrennbereich (R3) ausgebildet werden. Beim Ausbilden der Schicht des zweiten Leitungstyps (44) kann die Schicht des zweiten Leitungstyps (44) außerdem in dem dritten Graben (50) in dem Elementtrennabschnitt (R3) ausgebildet werden. Bei der Einebnung der Oberfläche des Halbleitersubstrats (6) kann die Einebnung derart durchgeführt werden, dass die Schicht des zweiten Leitungstyps (44) nur in dem dritten Graben (50) verbleibt, um eine Kontaktschicht (51) auszubilden. Beim Ausbilden des Zwischenschichtisolierfilms (11) und beim Ausbilden der Kontaktlöcher (11a bis 11c) kann ein weiteres Kontaktloch (11d) zum Freilegen der Kontaktschicht (51) in dem Elementtrennabschnitt (R3) in dem Zwischenschichtisolierfilm (11) ausgebildet werden. Beim Ausbilden der Sourceelektrode (15) und des zweiten Gatedrahts (12) kann außerdem eine Extraktionselektrode (32) ausgebildet werden. Die Extraktionselektrode (32) wird mit der Kontaktschicht (51) durch das andere Kontaktloch (11d), das in dem Zwischenschichtisolierfilm (11) in dem Elementtrennabschnitt (R3) ausgebildet ist, elektrisch verbunden. Unter Verwendung dieses Herstellungsverfahrens ist es möglich, eine Halbleitervorrichtung herzustellen, bei der die Sourceschicht (5) in dem Elementtrennbereich (R3) verbleiben und ein Pfad zum Übertragen eines Durchbruchsstromes durch die Kontaktschicht (51) ausgebildet werden kann.
  • Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern wird durch die zugehörigen Ansprüche definiert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2005-340249 A1 [0002]
    • JP 2005-340250 A1 [0002]
    • US 2005/0258454 A1 [0002]

Claims (11)

  1. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor, wobei die Halbleitervorrichtung aufweist: einen Sperrschichtfeldeffekttransistor, der enthält: eine Basis (1), die eine Hauptfläche aufweist, aus einem Halbleitermaterial besteht und einen ersten Leitungstyp aufweist; eine Driftschicht (2), die oberhalb der Basis (1) angeordnet ist, als eine Epitaxieschicht ausgebildet ist und den ersten Leitungstyp aufweist; eine Halbleiterschicht (3), die oberhalb der Driftschicht (2) angeordnet ist und einen zweiten Leitungstyp aufweist; eine Sourceschicht (5), die oberhalb der Halbleiterschicht (3) angeordnet ist, den ersten Leitungstyp und eine größere Verunreinigungskonzentration als die Driftschicht (2) aufweist; einen ersten Graben (7), der die Sourceschicht (5) und die Halbleiterschicht (3) bis in die Driftschicht (2) durchdringt; eine Kanalschicht (8), die in dem ersten Graben (7) angeordnet ist und den ersten Leitungstyp aufweist; eine obere Gateschicht (9), die auf einer Oberfläche der Kanalschicht (8) in dem ersten Graben (7) angeordnet ist und den zweiten Leitungstyp aufweist; einen ersten Gatedraht (12), der mit der oberen Gateschicht (9) elektrisch verbunden ist; einen zweiten Gatedraht (12), der mit einer eingebetteten Gateschicht (10) elektrisch verbunden ist, wobei die eingebettete Gateschicht (10) ein Teil der Halbleiterschicht (3), der an die Kanalschicht (8) anschließt, ist; eine Sourceelektrode (15), die mit der Sourceschicht (5) elektrisch verbunden ist; und eine Drainelektrode (18), die mit einer Rückseite des Substrats (1) elektrisch verbunden ist, einen zweiten Graben (13), der die Sourceschicht (5) bis in die eingebettete Gateschicht (10) durchdringt; und eine eingebettete Kontaktschicht (14), die den zweiten Graben (13) vollständig ausfüllt und den zweiten Leitungstyp aufweist, wobei der zweite Gatedraht (12) mit der eingebetteten Kontaktschicht (14) verbunden ist, so dass der zweite Gatedraht (12) mit der eingebetteten Gateschicht (10) über die eingebettete Kontaktschicht (14) verbunden ist.
  2. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach Anspruch 1, wobei eine Bodenfläche und eine Seitenfläche des zweiten Grabens (13) jeweils eine Si-Fläche und eine a-Fläche sind; und die Verunreinigungskonzentration eines Teils der eingebetteten Kontaktschicht (14), der auf der Bodenfläche des zweiten Grabens (13) angeordnet ist, größer als diejenige eines anderen Teils der eingebetteten Kontaktschicht (14), der auf der Seitenfläche des zweiten Grabens (13) angeordnet ist, ist.
  3. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach Anspruch 1 oder 2, die außerdem aufweist: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt, wobei in dem Außenumfangsdurchbruchsschutzabschnitt (R2) die Sourceschicht (5) entfernt ist, wobei ein Entfernen der Sourceschicht (5) eine Oberfläche der Halbleiterschicht (3) freilegt, und eine Schicht des zweiten Leitungstyps (20) auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet ist; und der Außenumfangsdurchbruchsschutzabschnitt (R2) eine Schutzringstruktur enthält, die eine Rahmengestalt aufweist, der den Zellenabschnitt (R1) umgibt, wobei die Schutzringstruktur enthält: mehrere dritte Gräben (21), die die Schicht des zweiten Leitungstyps (20) und die Halbleiterschicht (3) durchdringen und in regelmäßigen Abständen angeordnet sind; und einen Isolierfilm (11, 16), der in den dritten Gräben (21) angeordnet ist.
  4. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach Anspruch 3, wobei eine Oberfläche der Schicht des zweiten Leitungstyps (20) in dem Außenumfangsdurchbruchsschutzabschnitt (R2) und jeweilige Oberflächen der Sourceschicht (5), der Kanalschicht (8) und der oberen Gateschicht (9) in dem Zellenabschnitt (R1) in derselben Ebene liegen.
  5. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach einem der Ansprüche 1 bis 4, die außerdem aufweist: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt; und einen Elementtrennabschnitt (R3), der an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) angeordnet ist, wobei in dem Außenumfangsdurchbruchsschutzabschnitt (R2) die Sourceschicht (5) entfernt ist, wobei ein Entfernen der Sourceschicht (5) eine Oberfläche der Halbleiterschicht (3) freilegt, und eine Schicht des zweiten Leitungstyps (20) auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet ist; und in dem Elementtrennabschnitt (R3) eine Extraktionselektrode (32) mit der Halbleiterschicht (3) über die Schicht des zweiten Leitungstyps (20) elektrisch verbunden ist.
  6. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach einem der Ansprüche 1 bis 4, die außerdem aufweist: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt; und einen Elementtrennabschnitt (R3), der an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) angeordnet ist, wobei der Elementtrennabschnitt (R3) enthält: eine Extraktionselektrode (32), die mit der Halbleiterschicht (3), die in dem Elementtrennabschnitt (R3) angeordnet ist, elektrisch verbunden ist; einen vierten Graben (50), der die Sourceschicht (5), die in dem Elementtrennabschnitt (R3) angeordnet ist, bis in die Halbleiterschicht (3), die in dem Elementtrennabschnitt (R3) angeordnet ist, durchdringt; und eine Kontaktschicht (51), die in den vierten Graben (50) eingebettet ist, wobei die Extraktionselektrode (32) mit der Halbleiterschicht (3) über die Kontaktschicht (51) elektrisch verbunden ist.
  7. Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach einem der Ansprüche 1 bis 6, die außerdem aufweist: einen Zellenabschnitt (R1), in dem der Sperrschichtfeldeffekttransistor ausgebildet ist; einen Außenumfangsdurchbruchsschutzabschnitt (R2), der den Zellenabschnitt (R1) umgibt, wobei in dem Außenumfangsdurchbruchsschutzabschnitt (R2) die Sourceschicht (5) entfernt ist, wobei ein Entfernen der Sourceschicht (5) eine Oberfläche der Halbleiterschicht (3) freilegt, und wobei eine Schicht des zweiten Leitungstyps (20) auf der freigelegten Oberfläche der Halbleiterschicht (3) angeordnet ist; und eine Schottky-Diode, die enthält: einen ersten Graben (60), der eine Rahmengestalt aufweist, die den Zellenabschnitt (R1) umgibt, und der die Schicht des zweiten Leitungstyps (20) und die Halbleiterschicht (3) bis in die Driftschicht (2) durchdringt, und eine Schottky-Elektrode (61), die in dem fünften Graben (60) angeordnet und mit der Driftschicht (2) elektrisch verbunden ist.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor, wobei das Herstellungsverfahren aufweist: Herstellen eines Halbleitersubstrats (6), das enthält: eine Basis (1), die eine Hauptfläche aufweist, aus einem Halbleitermaterial besteht und einen ersten Leitungstyp aufweist; eine Driftschicht (2), die oberhalb der Basis (1) durch epitaxiales Aufwachsen ausgebildet ist und den ersten Leitungstyp aufweist; eine Halbleiterschicht (3), die oberhalb der Driftschicht (2) ausgebildet ist und einen zweiten Leitungstyp aufweist; eine Sourceschicht (5), die oberhalb der Halbleiterschicht (3) ausgebildet ist, eine größere Verunreinigungskonzentration als die Driftschicht (2) aufweist und den ersten Leitungstyp aufweist; Ausbilden eines ersten Grabens (7), der die Sourceschicht (5) und die Halbleiterschicht (3) bis in die Driftschicht (2) durchdringt; Ausbilden einer Kanalschicht (8), die den ersten Leitungstyp aufweist, auf einer Oberfläche des Halbleitersubstrats (6), wobei die Oberfläche eine Innenseite der ersten Grabens (7) enthält; Ausbilden eines zweiten Grabens (13), der von dem ersten Graben (7) getrennt ist, so dass der zweite Graben (13) die Kanalschicht (8) und die Sourceschicht (5) bis in die Halbleiterschicht (3) durchdringt; Ausbilden einer Schicht des zweiten Leitungstyps (44) in dem ersten Graben (7) und in dem zweiten Graben (13), wobei die Schicht des zweiten Leitungstyps (44) in dem ersten Graben (7) auf einer Oberfläche der Kanalschicht (8) ausgebildet wird; Entfernen der Schicht des zweiten Leitungstyps (44) und der Kanalschicht (8) oberhalb der Sourceschicht (5) durch Einebnen einer Oberfläche des Halbleitersubstrats (6) nach dem Ausbilden der Schicht des zweiten Leitungstyps (44), so dass eine obere Gateschicht (9) in dem ersten Graben (7) und eine eingebettete Kontaktschicht (14) in dem zweiten Graben (13) ausgebildet werden, wobei die obere Gateschicht (9) von der Kanalschicht (8) und der Schicht des zweiten Leitungstyps (44) in dem ersten Graben (7) ausgebildet wird, und wobei die eingebettete Kontaktschicht (14) von der Schicht des zweiten Leitungstyps (44) in dem zweiten Graben (13) ausgebildet wird; Ausbilden eines Zwischenschichtisolierfilms (11) auf einer Oberfläche des Halbleitersubstrats (6) und Ausbilden mehrerer Kontaktlöcher (11a bis 11c) zum Freilegen der Sourceschicht (5), der oberen Gateschicht (9) und der eingebetteten Kontaktschicht (14) in dem Zwischenschichtisolierfilm (11); Ausbilden einer Sourceelektrode (15), die mit der Sourceschicht (5) durch ein erstes der Kontaktlöcher (11a bis 11c) elektrisch verbunden wird, eines ersten Gatedrahtes (12), der mit der oberen Gateschicht (9) durch ein zweites der Kontaktlöcher (11a bis 11c) elektrisch verbunden wird, und eines zweiten Gatedrahtes (12), der mit der eingebetteten Kontaktschicht (14) durch ein drittes der Kontaktlöcher (11a bis 11c) elektrisch verbunden wird; und Ausbilden einer Drainelektrode (18), die mit der Basis (1) auf einer Rückseite des Halbleitersubstrats (6) elektrisch verbunden wird.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach Anspruch 8, wobei ein Außenumfangsdurchbruchsschutzabschnitt (R2) derart ausgebildet wird, dass er einen Zellenabschnitt (R1) umgibt, in dem der Sperrschichtfeldeffekttransistor auszubilden ist; beim Ausbilden des zweiten Grabens (13) die Sourceschicht (5) in dem Außenumfangsdurchbruchsschutzabschnitt (R2) entfernt wird, um eine Oberfläche der Halbleiterschicht (3) freizulegen; beim Ausbilden der Schicht des zweiten Leitungstyps (44) die Schicht des zweiten Leitungstyps (44) außerdem auf der freigelegten Oberfläche der Halbleiterschicht (3), die durch Entfernen der Sourceschicht (5) freigelegt wird, ausgebildet wird; und bei der Einebnung der Oberfläche des Halbleitersubstrats (6) die Einebnung bis zu einer Oberfläche der Schicht des zweiten Leitungstyps (44), die in dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet ist, durchgeführt wird.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach Anspruch 9, wobei ein Elementtrennabschnitt (R3) an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet wird; bei dem Ausbilden des zweiten Grabens (13) die Sourceschicht (5) in dem Elementtrennabschnitt (R3) entfernt wird, um eine Oberfläche der Halbleiterschicht (3) freizulegen; bei dem Ausbilden der Schicht des zweiten Leitungstyps (44) die Schicht des zweiten Leitungstyps (44) außerdem auf der freigelegten Oberfläche der Halbleiterschicht (3), die durch Entfernen der Sourceschicht (5) freigelegt wird, ausgebildet wird; bei dem Ausbilden des Zwischenschichtisolierfilms (11) und dem Ausbilden der Kontaktlöcher (11a bis 11c) ein weiteres Kontaktloch (11d) in dem Zwischenschichtisolierfilm (11) zum Freilegen der Schicht des zweiten Leitungstyps (44) in dem Elementtrennabschnitt (R3) ausgebildet wird; und bei dem Ausbilden der Sourceelektrode (15) und des zweiten Gatedrahtes (12) außerdem eine Extraktionselektrode (32) ausgebildet wird, wobei die Extraktionselektrode (32) mit der Schicht des zweiten Leitungstyps (44) durch das weitere Kontaktloch (11d), das in dem Zwischenschichtisolierfilm (11) in dem Elementtrennabschnitt (R3) ausgebildet ist, elektrisch verbunden wird.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Sperrschichtfeldeffekttransistor nach Anspruch 9, wobei ein Elementtrennabschnitt (R3) an einem Grenzort zwischen dem Zellenabschnitt (R1) und dem Außenumfangsdurchbruchsschutzabschnitt (R2) ausgebildet wird; bei dem Ausbilden des zweiten Grabens (13) ein dritter Graben (50), der die Sourceschicht (5) bis in die Halbleiterschicht (3) durchdringt, in dem Elementtrennbereich (R3) ausgebildet wird; bei dem Ausbilden der Schicht des zweiten Leitungstyps (44) die Schicht des zweiten Leitungstyps (44) außerdem in dem dritten Graben (50) in dem Elementtrennabschnitt (R3) ausgebildet wird; bei der Einebnung der Oberfläche des Halbleitersubstrats (6) die Einebnung durchgeführt derart wird, dass die Schicht des zweiten Leitungstyps (44) nur in dem dritten Graben (50) verbleibt und als eine Kontaktschicht (51) ausgebildet wird; bei dem Ausbilden des Zwischenschichtisolierfilms (11) und dem Ausbilden der Kontaktlöcher (11a bis 11c) ein weiteres Kontaktloch (11d) in dem Zwischenschichtisolierfilm (11) zum Freilegen der Kontaktschicht (51) in dem Elementtrennabschnitt (R3) ausgebildet wird; und beim Ausbilden der Sourceelektrode (15) und des zweiten Gatedrahtes (12) außerdem eine Extraktionselektrode (32) ausgebildet wird, wobei die Extraktionselektrode (32) mit der Kontaktschicht (51) durch das weitere Kontaktloch (11d), das in dem Zwischenschichtisolierfilm (11) in dem Elementtrennabschnitt (R3) ausgebildet wird, elektrisch verbunden wird.
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