JP5305806B2 - 3次元集積回路の設計方法及び3次元集積回路の設計プログラム - Google Patents
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Description
背景技術でも説明したように、配線遅延を減らすためには、回路を3次元的に積層する方法が有望である。図11は、長さ10,100,1000μmそれぞれの配線遅延を計算した結果である。横軸は、CMOSプロセスの設計ルールを示している。図中の太線実線は、図12に示すようなCMOSインバータ・ファンアウト(INV FO4)の遅延を示している。
先に説明した第1の実施形態では、最終的に得られる回路のフットプリントサイズが0.1mm×8mmという細長いものになる。これを他の回路ブロックと並べることで、通常使われる正方形に近いものにできるが、本実施形態では、この回路ブロックのみでも正方形に近い形状を実現する。
なお、本発明は上述した各実施形態に限定されるものではない。仮のレイアウトにおけるX方向の長さは必ずしも100μmに限るものではなく、許容できる配線長に応じて適宜変更可能である。同様に、Y方向に分割する小領域の長さも100μmに限るものではなく、許容できる配線長に応じて仕様に応じて適宜変更可能である。
20…小領域
30…ブロック
40…配線
51〜57…機能ブロック
61〜67…レイアウト領域
Claims (8)
- 集積回路を、X方向に短くY方向に長いXY平面上の仮のレイアウト領域に配置する工程と、
前記仮のレイアウト領域をY方向に2N個以上(Nは2以上の整数)の小領域に分割すると共に、N個の小領域毎に1つのブロックを構築する工程と、
前記小領域のkN番目(kは1以上の整数)及びkN+1番目が最上層又は最下層になるように、前記各ブロックを小領域単位でY方向に折り畳み、N層の集積回路を積層する工程と、
を含み、
前記ブロックを小領域単位で折り畳むことにより前記小領域を上下に積層し、隣接する小領域間を貫通電極で接続し、且つ前記貫通電極が隣接する小領域間に跨って繋がる配線を短絡させることにより、余分な配線とリピータバッファを削除することを特徴とする3次元集積回路の設計方法。 - 前記Nは10以下であることを特徴とする請求項1記載の3次元集積回路の設計方法。
- 前記Nは奇数であり、前記小領域のkN番目とkN+1番目との間は折り畳まないことを特徴とする請求項1又は2に記載の3次元集積回路の設計方法。
- 前記仮のレイアウト領域におけるX方向の長さは100μm以下であることを特徴とする請求項1〜3の何れかに記載の3次元集積回路の設計方法。
- 前記分割された各小領域のY方向の長さは100μm以下であることを特徴とする請求項1〜3の何れかに記載の3次元集積回路の設計方法。
- 前記分割された各小領域のY方向の長さが、前記集積回路上のファンアウトのCMOSインバータの遅延と同等の配線遅延を持つ配線の長さ以下であることを特徴とする請求項1〜3の何れかに記載の3次元集積回路の設計方法。
- X方向に短くY方向に長いXY平面上の仮のレイアウト領域に配置された集積回路がY方向に2N個以上(Nは2以上の整数)の小領域に分割され、且つN個の小領域毎に1つのブロックが構築され、分割された各小領域のkN番目(kは1以上の整数)及びkN+1番目が最上層又は最下層になるように、前記ブロックを小領域単位でY方向に折り畳み、N層の集積回路を積層した構造を有し、
前記ブロックを小領域単位で折り畳むことにより前記小領域が上下に積層され、隣接する小領域間が貫通電極で接続され、且つ前記貫通電極が隣接する小領域間に跨って繋がる配線を短絡させることにより、余分な配線とリピータバッファが削除されていることを特徴とする3次元集積回路。 - コンピュータを用いて集積回路を3次元的に配置配線するためのコンピュータ読み取り可能なプログラムであって、
前記集積回路を、X方向に短くY方向に長いXY平面上の仮のレイアウト領域に配置する手順と、
前記仮のレイアウト領域をY方向に2N個以上(Nは2以上の整数)の小領域に分割すると共に、N個の小領域毎に1つのブロックを構築する手順と、
前記小領域のkN番目(kは1以上の整数)及びkN+1番目が最上層又は最下層になるように、前記ブロックを小領域単位でY方向に折り畳むことにより、前記小領域を上下に積層したN層の集積回路を積層する手順と、
隣接する小領域間を貫通電極で接続し、且つ前記貫通電極が隣接する小領域間に跨って繋がる配線を短絡させることにより、余分な配線とリピータバッファを削除する手順と、 をコンピュータに実行させることを特徴とする3次元集積回路の設計プログラム。
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