JP6517920B2 - 超電導回路用の接地グリッド - Google Patents

Description

本発明は、概して、超電導回路に関し、より詳細には、超電導回路用の接地グリッドに関する。

デジタルロジックの分野では、周知の高度に開発されたＣＭＯＳ（相補型金属酸化物半導体）技術が広範囲に使用されている。ＣＭＯＳは技術として成熟に近づき始めているので、スピード、消費電力の計算密度、配線帯域幅などの点でより高い性能につながる可能性がある選択肢に興味が持たれている。ＣＭＯＳ技術の代替は、２０Ｇｂ／ｓ（ギガバイト／秒）以上の典型的なデータレートで、約４ｎＷ（ナノワット）の典型的な信号電力、および約４°ケルビンの動作温度を有する超電導ジョセフソン接合を利用した超電導ベースの単一磁束量子回路を含む。

何十年もの間、超電導集積回路（ＩＣ）の最先端技術は、典型的には、専用接地平面として機能する上部層または下部層（または両方）を有する４つの金属層を有していた。この構造では、接地リターン電流が信号配線（ｓｉｇｎａｌ ｗｉｒｅｕｐ）の下方（または上方）に流れる。より最近では、最先端技術が、平坦化を伴うサブマイクロメータのフィーチャサイズを有するより多くの金属層に移行している。専用接地層における信号トレースの上方または下方の接地リターンの概念は維持されている。問題は、超電導ＩＣがサブマイクロメータのフィーチャサイズで多くの金属層にスケーリングすると、隣接するライン間のクロス結合のように、接地リターンパスを上方および／または下方で使用するラインのインダクタンスが大きくなりすぎる傾向があることである。中間接地平面を使用すると、この問題は軽減できるが、これらの接地平面によって配線に使用できる金属層の数が減少するため、非効率的である。さらに、これらの中間接地平面に貫通ビアを貫通させる必要があり、また垂直方向に接地リターンパスを提供するために接地ビアを設ける必要がある。

1つの例は、超電導回路を含む。回路は、第１の導体層と、第１の導体層と重なる第２の導体層とを含む複数の層を含み、第１の導体層および第２の導体層の各々が、少なくとも1つの信号要素を含む。回路は、接地に導電結合された接地グリッドを含み、接地グリッドは、第１の導体層を使用し、かつ第１の方向に延在する第１の複数の平行な接地線と、第２の導体層を使用し、かつ第１の方向に対して直交する第２の方向に延在する第２の複数の平行な接地線とを含む。

別の例は、超電導回路を含む。回路は、接地層、第１の導体層、第１の導体層と重なる第２の導体層を含む複数の層を含む。第１及び第２の導体層の各々は、少なくとも1つの信号要素を含む。回路は、接地層に導電結合された接地グリッドを含み、接地グリッドは、接地層から垂直に延在する複数のビアと、第１の導体層を使用し、かつ第１の方向に延在する第１の複数の平行な接地線と、第２の導体層を使用し、かつ第１の方向に対して直交する第２の方向に延在する複数の平行な接地線とを含む。第１の複数の接地線および複数の第２の接地線の各々は、個々の第１及び第２の導体層において水平に延在して複数のビアの個々の対を相互接続する。

別の例は、ＩＣ（集積回路）チップを含む。チップは、複数の超電導回路タイルを含み、複数の超電導回路タイルの各々が個々の超電導ゲートと関連している。複数の超電導回路タイルの各々は、複数の超電導回路タイルの各々の１つの周辺部における接地溝間に延在する接地層に導電結合された三次元接地グリッドを含む。三次元接地グリッドは、複数の超電導回路セルを画定し、かつ複数の超電導回路セルの隣接するセル間の境界を画定し、かつ複数の超電導回路セルの各個々の1つに関する少なくとも1つの信号要素を含む複数の導体層の各々を使用する複数の縦長接地線を含むことができる。

一例の超電導回路を示す。 一例の三次元接地グリッドシステムを示す。 一例の超電導回路の三次元配線システムを示す。 一例の超電導回路セルを示す。 別の例の三次元接地グリッドシステムを示す。 一例の超電導集積回路を示す。

本開示は、三次元すべてにおける配線のための局所的な電流リターンパスを提供する超電導集積回路（ＩＣ）の物理レイアウトスタイルに関する。インダクタンスの低減、インダクタンスのモデル化、クロストークの低減、伝送線インピーダンスの制御という点で、超電導ＩＣに関して局所的な電流リターンが重要である。本発明の概念は、配線から専用接地平面を排除し、代わりに、水平次元（ＸおよびＹ）および垂直次元（Ｚ）のすべての信号要素に局所的な電流リターンパスを提供する三次元接地グリッドを使用することである。

一例として、規則的な接地線の配列が配線層に対応する層を使用することができ、その結果、ＸＹ配線層は、接地ビアと相互接続された平行な接地リターンパスによってミラー配置化される。一例として、三次元接地グリッドは、接地層に対して直交する方向（例えば、Ｚ方向）に実質的に反復するパターンで単一の接地層から延在する。例えば、パターンを１つの導体層おきに繰り返して、導体層の信号要素が、１つの導体層から上方または下方の次の導体層に対して直交する方向において三次元接地グリッドの水平部分の間において水平部分と実質的に平行となるようにすることができる。その結果、（例えば、ジョセフソン接合またはジョセフソン伝送線（ＪＴＬ）に関連する）任意の超電導信号に対する接地リターンパスのインダクタンスを制御することができる。

図１は、一例の超電導回路１０を示す。超電導回路１０は、古典的コンピューティング環境、量子コンピューティング環境、または古典的および量子コンピューティング環境の組み合わせにおける様々な回路構成要素または回路構成要素の一部のいずれかに対応することができる。超電導回路１０は、Ｎが正の整数である複数のＮ個の導体層１２と、接地層１４と、少なくとも１つのデバイス層１６とを含む。デバイス層１６は、例えば、クロック信号を伝搬することと関連して、クロック信号または他のバイアス信号などの信号を、レシプロカル量子ビット論理（ＲＱＬ：Ｒｅｃｉｐｒｏｃａｌ Ｑｕａｎｔｕｍ Ｌｏｇｉｃ）回路実装のような追加層に誘導結合させることを提供することができ、かつ／あるいは１つ以上のジョセフソン接合または他の回路デバイス構成要素を含むことができる。導体層１２は、（例えば、他の超電導回路へのおよび／または他の超電導回路からの）少なくとも１つの信号経路、（例えば、導体層１２間またはデバイス層１６からの）誘導結合、および／または（例えば、ＪＴＬとしての）少なくとも１つのジョセフソン接合と関連付けることができる。従って、導体層１２は、信号（例えば、単一磁束量子（ＳＦＱ）パルス）を搬送する配線に対応することができる。

接地層１４は、導体層１２内を伝搬する信号の接地リターンパスを提供するための低電圧レール（例えば、接地）への結合に対応することができる。接地リターンパスへの信号伝搬の物理的な距離は、超電導コンピュータ環境における信号に関するインダクタンス源に対応している。このようなインダクタンスは、関連する量子コンピューティングシステムにおける信号強度の低下、信号の時間遅延、および／または複数の信号間のタイミングの不一致をもたらす可能性がある。図１に示すように、超電導回路１０は、接地層１４に導電結合されて、接地層１４と直交する方向に延在する三次元接地グリッド１８を含み、三次元接地グリッド１８の一部が導体層１２を使用している。例えば、三次元接地グリッド１８の一部は、導体層内の一組の導体からパターニングされて、接地層１４から延在する三次元接地グリッド１８の個々の対のビアを相互接続する。

従って、導体層１２の一部を使用して、三次元接地グリッド１８の個々の一部を同一の物理層に形成して、個々の導体層１２を伝搬する信号の個々の接地リターンパスのインダクタンスを制御する所定の手段を提供することができる。その結果、超電導回路１０は、関連する低電圧レール（例えば、接地）との横方向（ＸＹ平面）の導電結合を実現することができ、かつ他の導体層１２との垂直方向（Ｚ軸）の導電結合を実現することができる。例えば、導電結合は、このようにして接地接続部と実質的に等しい距離を有して、個々の導体層１２を伝搬する信号のほぼ等しいか、または所定のインダクタンスを提供することができる。このような実現により、導体層の間に挿入された複数の接地層を含む典型的な超電導回路とは対照的に、個々の導体層１２を伝搬する信号の個々の接地リターンパスのインダクタンスに対する改善された制御を提供することができ、かつ個々の導体層および個々の垂直接続を低電圧レールの導電結合用の個々の接地層に導電結合する、接地層（複数の接地層）におけるビア貫通ホールが実現される。例えば、超電導回路１０は、（例えば、ＪＴＬ接続を介して他の超電導回路へおよび／または他の超電導回路から）伝搬する信号に対して、より均一な信号応答タイミングを提供するために、ほぼ等しいインダクタンスの接地リターンパス接続を実現することができる。

一例として、超電導回路１０は、集積化された超電導回路の一部となり得る超電導回路セルに対応することができる。例えば、三次元接地グリッド１８は、超電導回路セルの周辺部を画定することができ、三次元接地グリッド１８は、実質的にケージ状の構造として形成され、導体層１２および／またはデバイス層（複数のデバイス層）１６における回路部品および信号要素を実質的に包囲する。本明細書で説明されるように、用語「信号要素」は、信号経路指定に関連する信号（例えば、ＳＦＱパルス）が伝搬することができる１つ以上の導体、インダクタ、ジョセフソン接合、論理ゲートの一部、または他のさまざまな信号伝達機能を指す。従って、隣接する超電導回路セルは、一対のビアおよび／または導体層１２を使用する横方向接続の水平導体に対して、三次元接地グリッド１８の隣接部分を共有することができる。本明細書に記載されるように、用語「超電導回路セル」は、垂直ビアと、ビアの対を超電導回路の一部の周辺部において導電結合する水平導体とに基づいて超電導回路の少なくとも一部を包囲する三次元接地グリッドの少なくとも一部を含む超電導回路の一部と対応している。従って、超電導回路セルは、超電導回路セル間の境界を画定する三次元接地グリッドの共有部分を有するアレイとして配置することができる。例えば、超電導回路セルのアレイは、集積化された超電導回路の一部である超電導ゲートデバイスに関連する超電導回路タイルを形成することができる。例として、ゲートは、Ｄレジスタ、ＡＮＤゲート、インバータ、または超電導回路内の様々な他のタイプの論理ゲートのいずれかとして動作することができる。従って、全ての導電信号部分のインダクタンスは、接地に対するほぼ均等な長さの導電結合を有すること等に基づいて、超電導回路セルおよび即ち超電導回路タイルの各々の共通の三次元接地グリッド１８への導電結合を介して制御することができる。

図２は、三次元接地グリッドシステム５０の一例を示す。三次元接地グリッドシステム５０は、図１の例における三次元接地グリッド１８に部分的に対応している。従って、図２の例の以下の説明において図１の例を参照する。一例として、三次元接地グリッドシステム５０は、超電導回路タイルの一部を形成する単一の超電導回路セル用の三次元接地グリッド構造に対応している。

三次元接地グリッドシステム５０は、接地層５４に導電結合された三次元接地グリッド５２を含む。三次元接地グリッド５２は、４つのビア５６を含み、各ビアが接地層５４からＺ軸に沿って延在している。従って、４つのビア５６は、各々、超電導回路セルの直交コーナーを画定する。４つのビア５６は、ＸＹ平面内に延在する複数の水平接地導体５８を介して個々の対のビア５６に導電結合される。水平接地導体５８は、図１の例における個々の導体層１２を使用する三次元接地グリッド１８の一部と対応している。

図２に示すように、第１の対向配置された一対の水平接地導体５８は、Ｙ軸に沿って延在し、６０で示された層を使用する。例として、層６０は、第１の対向配置された一対の水平接地導体５８間でＹ軸に沿って同様に延在する１つ以上の信号要素を含み、かつ導体層１２のうちの第1の導体層と対応する。同様に、第２の対向配置された一対の水平接地導体５８は、Ｘ軸に沿って延在し、６２で示された層を使用する。一例として、層６２は、第２の対向配置された一対の水平接地導体５８間でＸ軸に沿って同様に延在する１つ以上の信号要素を含み、かつ導体層１２のうちの第２の導体層と対応する。さらに、第３の対向配置された一対の水平接地導体５８は、Ｙ軸に沿って延在し、６４で示された層を使用し、第４の対向配置された一対の水平接地導体５８は、Ｘ軸に沿って延在し、６６で示された層を使用する。従って、三次元接地グリッド５２は、接地層５４から実質的に繰り返されたパターン（例えば、1つの層おきに）で延在する。

上述したように、三次元接地グリッド１８は、超電導回路セル（例えば、超電導回路１０）の周辺部を画定する。図２に示すように、三次元接地グリッド５２は、個々の導体層１２に関連する信号要素を実質的に包囲する実質的にケージ状の構造として実践されているので、水平接地導体５８の各々は、同じ層を導体層１２の個々の信号要素として使用する。従って、隣接する超電導回路セルは、隣接する超電導回路セルの周辺部を画定する三次元接地グリッドに関して、（例えば、層６０および６４または層６２および６６のいずれかにおいて）一対のビア５６および一対の水平接地導体５８を共有することができる。三次元接地グリッド５２が包囲する導体層１２に対する三次元接地グリッド５２の配置に基づいて、三次元接地グリッド５２に対する導電結合のインダクタンスを、導体層１２を伝搬する各信号のための接地リターンパスを提供する際に、個々の超電導回路セルにおいて制御することができる。

図３は、一例の超電導回路の三次元配線システム１００を示す。超電導回路の三次元配線システム１００は、図２の例における三次元接地グリッド５２の一部、具体的には、水平接地導体５８と、個々の導体層の個々の信号要素とに対応している。従って、図３の例の以下の説明において、図１および図２の例と同様の参照番号が付与されるとともに、同様の参照がなされる。

超電導回路の三次元配線システム１００は、層６０，６２，６４，６６の各々において対向配置された一対の導体として示された三次元接地グリッド５２に関連する複数の水平接地導体５８を含む。ビア５６は、図３の例では示されていないが、複数対のビア５６は、図２の例において示されているのと同様に、水平接地導体５８によって各々結合されることを理解されたい。さらに、超電導回路の三次元配線システム１００は、個々の導体層１２に関連する複数の信号要素１０２を含む。一例として、信号要素１０２は、信号（例えば、ＳＦＱパルス）が伝搬するＪＴＬと対応している。

図３の例において、信号要素１０２の第１の組は、同様に層６０を使用するように、第１の対向配置された一対の水平接地導体５８の間においてＹ軸に沿って延在する。同様に、信号要素１０２の第２の組は、同様に層６２を使用するように、第２の対向配置された一対の水平接地導体５８の間においてＸ軸に沿って延在する。さらに、信号要素１０２の第３の組は、同様に層６４を使用するように、第３の対向配置された一対の水平接地導体５８の間のＹ軸に沿って延在し、信号要素１０２の第４の組は、同様に層６６を使用するように、第４の対向配置された一対の水平接地導体５８の間においてＸ軸に沿って延在する。その結果、図３の例において、超電導回路の三次元配線システム１００は、信号要素１０２と水平接地導体５８とが層６０，６２，６４，６６に対して交互の方向を有するＸＹ配線として示されている。一例として、水平接地導体５８および信号要素１０２は、製造中に個々の層６０，６２，６４，６６の各々において互いに別々にパターン形成することができる。例えば、製造中に個々の層６０，６２，６４，６６の各々において水平接地導体５８および信号要素１０２を形成するために、Ｘ軸およびＹ軸の各々における共通の組の導体をパターン形成することができる。

三次元接地グリッド５２の配置に基づいて、信号要素１０２は、信号要素１０２を伝搬する信号の接地リターンパスのインダクタンスの所定の制御を提供するように水平接地導体５８に結合される。例えば、信号要素１０２は、個々の信号要素１０２と同じ層を使用する水平接地導体５８に結合するか、または特定の導体１０２の位置等に基づいて（例えば、同じ層上の水平接地導体５８に関して）、個々の信号要素１０２の層の直接上方または下方の層における水平接地導体５８に結合することができる。従って、信号要素１０２の低電圧レール（例えば、接地）への結合の物理的長さは、信号要素１０２に対する三次元接地グリッド５２の配置に基づいてより良好に制御することができる。

図３は、層６０，６２，６４および６６の各々が４つの信号要素１０２を含むことを示しているが、信号要素１０２は、個々の層６０，６２，６４および６６の各々における信号要素１０２の可能性のある位置を示していることが理解されるべきである。例えば、層６０，６２，６４，６６は、実質的に同一に配置されること（例えば、４つの連続する信号要素１０２を含むこと）に限定されず、関連する超電導回路１０の配置に基づいて相互に異なる方法で、信号要素１０２の異なる数または異なる配置で構成することができる。

図４は、超電導回路セル１５０の例示的な図を示す。超電導回路セル１５０は、超電導ゲートに関連する超電導回路タイルの一部とすることができる多層超電導回路セルに対応している。

図４の例において、超電導回路セル１５０は、１０層スタックのブロック図として示されている。第１の層１５２は、クロック信号（例えば、ＡＣ信号またはＡＣ直交信号）を提供することができるようなクロック層として示される。第２の層１５４は、クロック信号が誘導結合されて、超電導回路セル１５０に関連するジョセフソン接合をトリガするバイアス電流電位を提供するバイアスインダクタンス層として示される。一例として、クロック層１５２およびバイアスインダクタンス層１５４は、少なくとも１つの極性でクロック信号を供給するために誘導結合された部分を有して、個々のジョセフソン接合の順次トリガリングを提供することができる（例えば、ＲＱＬ回路の実装において）。代替的に、クロック層１５２およびバイアスインダクタンス層１５４は、超電導回路セル１５０の他の層を介して提供される入力信号に対してジョセフソン接合へのバイアスを提供するように、ＤＣバイアス信号を受信して誘導することができる。

超電導回路セル１５０は、また、低電圧レール（例えば、接地）に導電結合することができる接地層１５６と、接地層１５６の上にある４つの導体層とを含む。４つの導体層は、第１のＸ経路指定層１５８、第１のＹ経路指定層１６０、第２のＸ経路指定層１６２、および第２のＹ経路指定層１６４として連続して重ね合わされて示されている。導体層１５８，１６０，１６２および１６４の各々は、Ｘ軸（例えば、導体層１５８および１６２）またはＹ軸（例えば、導体層１６０および１６４）の個々の一つに沿って延在する少なくとも１つの導体を含む。例えば、導体層１５８，１６０，１６２、および１６４の各々における導体は、ＳＦＱパルスを他の超電導回路セルとの間で転送するためのＪＴＬとして実装することができる。また、図４の例において、超電導回路セル１５０は、接地層１５６に導電結合され、接地層１５６と直交する方向（すなわち、Ｚ軸）に延在する三次元接地グリッド１６６を含み、三次元接地グリッド１６６の一部は、図２〜図４の例に関して以前に説明したものと同様に導体層１５８，１６０，１６２，１６４を使用する。従って、導体層１５８，１６０，１６２，１６４を伝搬する個々の信号の接地リターンパスを提供する際に、超電導回路セル１５０において三次元接地グリッド１６６への導電結合のインダクタンスを制御することができる。

超電導回路セル１５０は、第２のＹ経路指定層１６４の上にあるジョセフソン接合デバイス層１６８と、ジョセフソン接合デバイス層１６８の上にある第１のゲートインダクタンス層１７０と、第１のゲートインダクタンス層１７０の上にある第２のゲートインダクタンス層１７２とを含む。ジョセフソン接合デバイス層１６８は、超電導回路セル１５０を含む超電導回路タイルに関連するような、超電導ゲートの動作に関連する少なくとも１つのジョセフソン接合を含む。同様に、第１および第２のゲートインダクタンス層１７０および１７２は、ジョセフソン接合デバイス層１６８の少なくとも１つのジョセフソン接合に基づくなど、超電導回路セル１５０に提供される信号および／または超電導回路セル１５０からの信号（例えば、ＳＦＱパルス）の誘導結合に対応することができる。従って、超電導回路セル１５０は、（例えば、超電導回路タイルと関連する）独立した超電導回路として、またはより大規模な超電導回路の一部として動作することができる。

図５は、三次元接地グリッドシステム２００の別の例を示す。三次元接地グリッドシステム２００は、アレイとして配置された複数の超電導回路セルに関連する三次元接地グリッドを含み、三次元接地グリッドシステム２００は、超電導回路タイルに対応することができる。三次元接地グリッドシステム２００は、図５の例において平面図（例えば、Ｚ軸に沿った）で示されている。

三次元接地グリッドシステム２００は、三次元接地グリッド２０４の少なくとも一部を実質的に取り囲む接地溝２０２を含む。三次元接地グリッド２０４は、接地溝２０２に導電結合され、かつ／または接地溝２０２に結合することができる接地層（例えば、接地層５４）に導電結合される1つの統合された導体とすることができる。従って、三次元接地グリッド２０４は、個々の三次元接地グリッドが集合的に三次元接地グリッド２０４全体に対応するように、複数の超電導回路セル２０６の各々に関連する個々の三次元接地グリッドを含む。図５の例では、簡潔にするため、および他の構成要素を明瞭に示すために、すべての超電導回路セル２０６に参照番号が付されているわけではない。

三次元接地グリッド２０４は、複数のビア２０８と、個々の対のビア２０８を各々結合する複数のＸ軸接地導体２１０と、個々の対のビア２０８を各々結合する複数のＹ軸接地導体２１２とを含む。図２〜図４の例で示されるものと同様に、Ｘ軸接地導体２１０の各々は、Ｙ軸接地導体２１２とは別個の層に関連付けることができる。図５の例が三次元接地グリッドシステム２００を平面図にて示しているが、三次元接地グリッドシステム２００は複数の層と関連付けることができ、各対のビア２０８を相互接続する複数のＸ軸接地ビア２０８および複数のＹ軸接地導体２１２が存在している。従って、三次元接地グリッドシステム２００は、示されたＸ軸およびＹ軸接地導体２１０および２１２の下方に位置する追加のＸ軸およびＹ軸接地導体２１０および２１２を含む。

超電導回路セル２０６の各々は、図１および図４の各々の例における超電導回路１０および超電導回路セル１５０の変形例など、実質的に異なる配置にすることができる。図５の例において、超電導回路セル２０６の各隣接する対は、１対のビア２０８と、１つ以上のＸ軸接地導体２１０または１つ以上のＹ軸接地導体２１２とを共有する。以前に説明したものと同様に、Ｘ軸接地導体２１０およびＹ軸接地導体２１２は、超電導回路セル２０６の各々の導体層を使用するように配置することができ、超電導回路セル２０６の各々に対してＸ軸およびＹ軸に沿って延在する信号要素が、Ｘ軸接地導体２１０およびＹ軸接地導体２１２と平行にかつＸ軸接地導体２１０の間およびＹ軸接地導体２１２の間に平行に延在することができる。一例として、各超電導回路セル２０６は、三次元接地グリッドシステム２００と関連付けられている超電導回路タイルの全体の超電導回路セル２０６の個々の部分と関連付けることができる。例えば、超電導回路セル２０６を含む超電導回路タイルは、ＳＦＱパルスを介して論理機能を実行するような超電導ゲートに関連付けることができる。従って、以前に説明したものと同様に、超電導回路セル２０６を含む超電導回路タイルにおいて、超電導回路セル２０６の導体層を伝搬する個々の信号に対して接地リターンパスを提供する際に、三次元接地グリッド２０４に対する導電結合のインダクタンスを制御することができる。

図６は、超電導集積回路２５０の一例を示す。超電導集積回路２５０は、超電導回路を含む集積回路（ＩＣ）チップとして構成することができる。一例として、超電導集積回路２５０は、相補型金属酸化物半導体（ＣＭＯＳ）製造プロセスと実質的に同様の方法で製造することができる。図６に示すように、超電導集積回路２５０は、Ｍ行およびＮ列（Ｍ、Ｎは正の整数）のアレイ状に配置された複数の超電導回路タイル２５２を含む。例えば、超電導タイル２５２の各々は、量子コンピューティングシステム、古典的コンピューティングシステム、または組み合わせのコンピューティングシステムにおいて論理機能を実行する等のために、別個の超電導ゲートに関連付けることができる。超電導回路タイル２５２の各々は、図５の例における三次元接地グリッドシステム２００のような三次元接地グリッドシステムを含むことができる。従って、超電導回路タイル２５２の各々は、図４の例における超電導回路セル１５０のような複数の超電導回路セルを含むことができる。このように、超電導回路タイル２５２の各々は、本明細書に記載されるような、関連する三次元接地グリッドシステムの配置に基づいて、個々の導体層における信号要素の各々に関して制御されたインダクタンスを有することができる。

上記で説明した内容は、本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法論のあらゆる考えられる組み合わせを説明することはできないが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に入るそのような変更、修正、および変形をすべて包含することが意図されている。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
複数の超電導回路タイルを含むＩＣ（集積回路）チップであって、前記複数の超電導回路タイルの各々が個々の超電導ゲートと関連し、前記複数の超電導回路タイルの各々は、前記複数の超電導回路タイルの各々の１つの周辺部における接地溝間に延在する接地層に導電結合された三次元接地グリッドを含み、前記三次元接地グリッドは、複数の超電導回路セルを画定し、かつ前記複数の超電導回路セルの隣接するセル間の境界を画定し、かつ前記複数の超電導回路セルの各個々の1つに関する少なくとも1つの信号要素を含む複数の導体層の各々を使用する複数の縦長接地線を含む、ＩＣチップ。
［付記２］
前記三次元接地グリッドは、前記接地層から垂直に延在する複数のビアを含み、前記複数のビアは、前記複数の縦長接地線を介して導電結合され、前記複数のビアの各々は、複数の超電導セルの各々の直交コーナーを画定する、付記１に記載のＩＣチップ。
［付記３］
前記複数の縦長接地線の第１の部分は、前記複数の超電導回路セルの各々の前記複数の導体層のうちの第１の導体層を使用し、かつ第１の方向に延在し、第２の複数の縦長接地線は、前記複数の超電導回路セルの各々の前記複数の導体層のうちの第１の導体層の上方および下方のうちの少なくとも一方における前記複数の導体層の第２の導体層を使用し、かつ第１の方向に対して直交する第２の方向に延在する、付記１に記載のＩＣチップ。
［付記４］
前記複数の超電導回路セルの各々の前記複数の導体層の前記第１および第２の導体層の各々は、前記複数の縦長接地線の個々の対の間において前記複数の縦長接地線の個々の対と平行に前記第１の方向および前記第２の方向にそれぞれ延在する少なくとも１つの信号要素を含む、付記３に記載のＩＣチップ。

Claims (15)

1. 超電導回路であって、
   第１の導体層と、第１の導体層と重なる第２の導体層とを含む複数の層であって、前記第１の導体層および前記第２の導体層の各々が、少なくとも１つの信号要素を含む、前記複数の層と、
   信号接地に導電結合された接地グリッドであって、前記第１の導体層を使用し、かつ第１の方向に延在する第１の複数の平行な接地線と、前記第２の導体層を使用し、かつ第１の方向に対して直交する第２の方向に延在する第２の複数の平行な接地線とを含む接地グリッドと
   を備える超電導回路。
2. 前記接地グリッドは、接地層から垂直方向に延在する複数のビアを含む三次元接地グリッドとして構成され、第１および第２の複数の接地線は、第１および第２の導体層の個々の1つにおいて水平に延在して前記複数のビアの個々の対を相互接続する、請求項１に記載の超電導回路。
3. 前記超電導回路は、第１の超電導回路セルと、前記第１の超電導回路セルに隣接する第２の超電導回路セルとを含み、前記第１の超電導回路セルおよび前記第２の超電導回路セルの各々は、前記三次元接地グリッドによって画定される周辺部を有し、前記複数のビアの一対および前記複数のビアの一対を相互接続する複数の接地線の一部は、前記第１の超電導回路セルと前記第２の超電導回路セルとの間の境界に対応し、第１および第２の超電導回路セルが、前記複数のビアの一対および前記複数の接地線の一部とを共有する、請求項２に記載の超電導回路。
4. 前記複数のビアおよび前記複数の接地線は、前記少なくとも１つの信号要素を実質的に包囲する前記三次元接地グリッドの実質的にケージ状の構造を提供するように結合される、請求項２に記載の超電導回路。
5. 前記第１および第２の導体層に関連する前記少なくとも１つの信号要素の各々は、前記第１および第２の複数の平行な接地線の少なくとも１つにほぼ等しい距離で導電結合されて、前記少なくとも１つの信号要素の各々と前記第１および第２の複数の平行な接地線との間の実質的に制御されたインダクタンスを提供する、請求項１に記載の超電導回路。
6. 前記第１および第２の導体層の各々の前記少なくとも１つの信号要素は、複数の接地導体の個々の対の間において複数の接地導体の個々の対と平行に第１の方向および第２の方向にそれぞれ延在する、請求項１に記載の超電導回路。
7. 前記複数の層は、接地層を備え、前記接地グリッドは、前記接地層に対して直交する方向に前記接地層から、複数の追加の導体層の連続する重なり合う層の各々において直交方向に延在する複数の平行な接地線に関する複数の追加の導体層の各々において実質的に繰り返しパターンで連続的に延在する三次元接地グリッドとして構成されている、請求項１に記載の超電導回路。
8. 前記超電導回路は、三次元接地グリッドの前記複数の接地線によって画定される周辺部を有する第１の超電導回路セルに対応し、前記複数の接地線に関する前記三次元接地グリッドの一部は、前記第１の超電導回路セルと、前記第１の超電導回路セルに隣接する第２の超電導回路セルとで共有される、請求項１に記載の超電導回路。
9. 二次元アレイ状に配列された請求項８に記載の複数の超電導回路セルを備える超電導回路タイルであって、複数の超電導回路タイルの各々が個々の超電導ゲートに関連付けられている、超電導回路タイル。
10. 請求項９に記載の複数の超電導回路タイルを備える集積回路チップ。
11. 超電導回路であって、
    接地層と、第１の導体層と、第１の導体層と重なる第２の導体層とを含む複数の層であって、第１および第２の導体層の各々が、少なくとも１つの信号要素を含む、前記複数の層と、
    前記接地層を介して信号接地に導電結合された接地グリッドであって、前記接地層から垂直に延在する複数のビアと、前記第１の導体層を使用し、かつ第１の方向に延在する第１の複数の平行な接地線と、前記第２の導体層を使用し、かつ第１の方向に対して直交する第２の方向に延在する第２の複数の平行な接地線とを含み、前記第１の複数の接地線および前記第２の複数の接地線の各々は、個々の第１及び第２の導体層において水平に延在して複数のビアの個々の対を相互接続する、前記接地グリッドと
    を備える超電導回路。
12. 前記第１および第２の導体層の各々は、複数の接地導体の個々の対の間において前記複数の接地導体の個々の対と平行に第１の方向および第２の方向にそれぞれ延在する少なくとも１つの信号要素を含み、
    前記接地グリッドは、前記接地層に対して直交する方向に前記接地層から、複数の追加の導体層の連続する重なり合う層の各々において直交方向に延在する複数の平行な接地線に関する複数の追加の導体層の各々において実質的に繰り返しパターンで連続的に延在する三次元接地グリッドとして構成されている、請求項１１に記載の超電導回路。
13. 前記第１および第２の導体層に関連する前記少なくとも１つの信号要素の各々は、前記第１および第２の複数の平行な接地線の少なくとも１つにほぼ等しい距離で導電結合されて、前記少なくとも１つの信号要素の各々と前記第１および第２の複数の平行な接地線との間の実質的に制御されたインダクタンスを提供する、請求項１１に記載の超電導回路。
14. 前記超電導回路は、第１の超電導回路セルと、前記第１の超電導回路セルに隣接する第２の超電導回路セルとを含み、前記第１の超電導回路セルおよび前記第２の超電導回路セルの各々は、三次元接地グリッドによって画定される周辺部を有し、前記複数のビアの一対および前記複数のビアの一対を相互接続する複数の接地線の一部は、前記第１の超電導回路セルと前記第２の超電導回路セルとの間の境界に対応し、第１および第２の超電導回路セルが、前記複数のビアの一対および前記複数の接地線の一部とを共有する、請求項１１に記載の超電導回路。
15. 前記複数のビアおよび前記複数の接地線は、前記少なくとも１つの信号要素を実質的に包囲する三次元接地グリッドの実質的にケージ状の構造を提供するように結合される、請求項１１に記載の超電導回路。