JP5641701B2 - 三次元半導体集積回路 - Google Patents
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Description
・ 前記第二電位と前記第一キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積
また、前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す。
・ 前記第二電流の大きさに対する前記第三電流の大きさ
また、前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す。
まず、本発明は、積み重ねられた複数のチップから構成される三次元半導体集積回路を対象とする。なぜなら、このような三次元半導体集積回路において、レイアウトの制約に起因し、複数のチップを接続する共通導電体(スルーシリコンビア、ボンディングワイヤなど)の数の削減が求められているからである。
(1) 第一構成
図1は、第一構成に係わる三次元半導体集積回路を示している。
図2は、第二構成に係わる三次元半導体集積回路を示している。
図3は、送信回路を示している。
送信回路15は、二値データAが入力され、高電位V1及び低電位V2のうちの一つを出力するインバータP1,N1と、インバータP1,N1の出力端と共通導電体14(18〜21)との間に接続されるキャパシタC1とから構成される。キャパシタC1の容量は、C1とする。
以下、図3の送信回路の動作例を説明する。
C1>C2となる。
V1>V3>V2>V4となる。
Δ1={(C1V2+C2V3)/(C1+C2+Cp)}−{(C1V2+C2V4)/(C1+C2+Cp)}
=C2(V3−V4)/(C1+C2+Cp)
である。
Δ2={(C1V1+C2V4)/(C1+C2+Cp)}−{(C1V2+C2V3)/(C1+C2+Cp)}
={C1(V1−V2)−C2(V3−V4)}/(C1+C2+Cp)
である。
Δ3={(C1V1+C2V3)/(C1+C2+Cp)}−{(C1V1+C2V4)/(C1+C2+Cp)}
=C2(V3−V4)/(C1+C2+Cp)
である。
C2(V3−V4)=C1(V1−V2)−C2(V3−V4)
V1−V2=2(C2/C1)(V3−V4)
を満たすように、V1〜V4及びC1,C2の値を設定するのが好ましい。
二値データA,B,Cが“1”,“1”,“1”のとき、共通導電体に現れる電位Xは、第一レベル(最小値)=(C1V2+C2V4+C3V6)/(C1+C2+C3+Cp)となる。
図7は、受信回路の第一例を示している。
上述の例では、主に共通導電体に四つの電位レベルの多値データを発生させたが、同様の原理により、当然に、四つ以上の電位レベルを持つ多値データを共通導電体に発生させることも可能である。
複数の二値データを一つの多値データに変換するに当っては、トランジスタに流れる電流レベルを変えることで多値化することも可能である。
送信回路15は、二値データAが入力され、二値データAの値に基づいて、第一電流により共通導電体14(18〜21)を充電する動作及び第二電流により共通導電体14(18〜21)を放電する動作のうちの一つを行うインバータP1,N1から構成される。
|IdP1|>|IdN2|、 及び、 |IdN1|>|IdP2|
を満たすようにする。
送信回路15は、二値データAが入力され、二値データAの値に基づいて、第一電流により共通導電体14(18〜21)を放電する動作を行うNチャネルMOSトランジスタN1から構成される。
IdN1>IdN2
と仮定する。
本発明では、複数のチップ内の半導体集積回路からの複数の二値データを多値データに変換し、これを一つの共通導電体により別のチップへ送る技術を提案する。
図20は、第一構成に係わる三次元半導体集積回路を示している。
図21は、第二構成に係わる三次元半導体集積回路を示している。
送信回路については、上述の「電位レベルで多値化する場合」及び「電流レベルで多値化する場合」で説明した送信回路を使用することができる。また、受信回路については、複数の電位レベル又は複数の電流レベルを二値データに戻す機能を有する回路(例えば、図7、図15、図16など)により構成することができる。
本発明において、共通導電体における多値データの伝送距離が長い場合、多値データの信号強度が低下する場合がある。
本発明の三次元半導体集積回路は、キャパシタを必須要件とする。しかし、キャパシタは、大きな面積を必要とすると共に、半導体基板上に形成される内部回路に悪影響を与える可能性がある。また、キャパシタを形成するプロセスが別途必要になり、これが製造コスト増加の原因となる。
図25は、第一変形例の構成を示している。
図28は、第二変形例の構成を示している。
図29は、TSVサイズと電極間絶縁層の誘電率との関係を示している。
本発明によれば、二値データを多値データに変換する機能を、面積オーバーヘッド無しで実現することができる。しかし、多値データを二値データに戻す受信回路が必要になるため、それによる面積オーバーヘッドが発生する。
但し、スルーシリコンビアの直径は、5ミクロンとする。
本発明の適用例について、スルーシリコンビアを例にとって説明する。
複数のチップ内の半導体集積回路からの複数の二値データを一箇所に集めることなく多値データとすることができる。
Claims (10)
- 積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを具備し、
前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップであり、
前記第一多値化回路は、二値の第一データが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、前記第一インバータの出力端と前記共通導電体との間に接続される第一キャパシタとを備え、
前記第二多値化回路は、二値の第二データが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、前記第二インバータの出力端と前記共通導電体との間に接続される第二キャパシタとを備え、
前記第一電位と前記第一キャパシタの容量との積及び前記第二電位と前記第一キャパシタの容量との積は、互いに異なり、
前記第三電位と前記第二キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積は、互いに異なり、
以下の二つのうちの少なくとも一つが互いに異なり、
・ 前記第一電位と前記第一キャパシタの容量との積及び前記第三電位と前記第二キャパシタの容量との積、
・ 前記第二電位と前記第一キャパシタの容量との積及び前記第四電位と前記第二キャパシタの容量との積、
前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す
ことを特徴とする三次元半導体集積回路。 - 積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを具備し、
前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップであり、
前記第一多値化回路は、二値の第一データが入力され、二値データとして第一及び第二電流のうちの一つを前記共通導電体に出力する第一インバータを備え、
前記第二多値化回路は、二値の第二データが入力され、二値データとして第三及び第四電流のうちの一つを前記共通導電体に出力する第二インバータを備え、
前記第一電流の大きさ及び前記第四電流の大きさは、互いに異なり、
前記第二電流の大きさ及び前記第三電流の大きさは、互いに異なり、
以下の二つの電流の大きさの関係は互いに同方向であり、
・ 前記第一電流の大きさに対する前記第四電流の大きさ、
・ 前記第二電流の大きさに対する前記第三電流の大きさ、
前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電位レベルからなる多値の第三データを発生させ、前記復号化回路は、前記第三データを二値の前記第一及び第二データに戻す
ことを特徴とする三次元半導体集積回路。 - 積み重ねられる第一、第二及び第三チップと、前記第一乃至第三チップを相互接続する共通導電体とを具備し、
前記第一乃至第三チップのうちの二つは、第一多値化回路を有する第一送信側チップ及び第二多値化回路を有する第二送信側チップであり、前記第一及び第二送信側チップを除く残りの一つは、復号化回路を有する受信側チップであり、
前記第一多値化回路は、二値の第一データが入力され、二値データとして第一電流を流す及び流さないのうちの一つを前記共通導電体に出力する第一トランジスタを備え、
前記第二多値化回路は、二値の第二データが入力され、二値データとして第二電流を流す及び流さないのうちの一つを前記共通導電体に出力する第二トランジスタを備え、
前記第一電流の値及び前記第二電流の値は、互いに異なり、
前記第一及び第二多値化回路は、前記共通導電体に四つ以上の電流レベルからなる多値の第三データを発生させ、前記復号化回路は、前記四つ以上の電流レベルに対応する四つ以上の電位レベルを二値の前記第一及び第二データに戻す
ことを特徴とする三次元半導体集積回路。 - 前記共通導電体は、スルーシリコンビアであることを特徴とする請求項1乃至3に記載の三次元半導体集積回路。
- 前記共通導電体に接続され、前記第三データを増幅するバッファをさらに具備することを特徴とする請求項1乃至4のいずれか1項に記載の三次元半導体集積回路。
- 前記第一及び第二送信側チップは、メモリチップであり、前記受信側チップは、前記メモリチップを制御する制御回路を有するロジックチップであることを特徴とする請求項1乃至5のいずれか1項に記載の三次元半導体集積回路。
- 第一半導体基板と、前記第一半導体基板内に形成される第一及び第二送信回路と、前記第一半導体基板上に形成される第一絶縁層と、前記第一絶縁層上に形成され、前記第一送信回路に接続される第一電極と、前記第一絶縁層上に形成され、前記第二送信回路に接続される第二電極とを備える第一チップと、
第二半導体基板と、前記第二半導体基板内に形成される受信回路と、前記第二半導体基板上に形成される第二絶縁層と、前記第二半導体基板を貫通し、前記受信回路に接続されるビアとを備える第二チップとを具備し、
前記第一及び第二チップは、同じ向きで積み重ねられ、前記ビアの直下に前記第一及び第二電極が配置され、前記ビアと前記第一電極との間に第一静電容量が形成され、前記ビアと前記第二電極との間に第二静電容量が形成され、前記第一及び第二静電容量の値は、互いに異なる
ことを特徴とする三次元半導体集積回路。 - 第一半導体基板と、前記第一半導体基板内に形成される受信回路と、前記第一半導体基板上に形成される第一絶縁層と、前記第一絶縁層上に形成され、前記受信回路に接続される端子とを備える第一チップと、
第二半導体基板と、前記第二半導体基板内に形成される第一及び第二送信回路と、前記第二半導体基板上に形成される第二絶縁層と、前記第二半導体基板を貫通するビアと、前記ビアの直上に配置され、前記第一送信回路に接続される第一電極と、前記ビアの直上に配置され、前記第二送信回路に接続される第二電極とを備える第二チップとを具備し、
前記第一及び第二チップは、同じ向きで積み重ねられ、前記端子と前記ビアは、互いに接続され、前記ビアと前記第一電極との間に第一静電容量が形成され、前記ビアと前記第二電極との間に第二静電容量が形成され、前記第一及び第二静電容量の値は、互いに異なる
ことを特徴とする三次元半導体集積回路。 - 前記ビアと前記第一電極との間及び前記ビアと前記第二電極との間に、それぞれ前記第一及び第二絶縁層の誘電率よりも高い誘電率を持つ電極間絶縁層が配置されることを特徴とする請求項7又は8に記載の三次元半導体集積回路。
- 前記送信回路は、二値データを出力し、前記受信回路は、多値データを二値データに戻す機能を有することを特徴とする請求項7又は8に記載の三次元半導体集積回路。
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