JP3564539B2 - 超伝導論理集積回路のパタンレイアウト方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、超伝導論理集積回路を複数の層領域部分に分割し、３次元的に積層して構築する超伝導論理集積回路のパタンレイアウト方法に関する。
【０００２】
【従来の技術】
高速で動作するジョセフソン論理集積回路の基板上におけるパタンレイアウト（言い換えれば製造時におけるマスクパタン）に関する自動設計手法として、すべての論理セルに関して同じ高さを持つようにマスクパタンが設計されるスタンダードセルを用いて、論理回路図に基づいて全集積回路に関して自動配置配線を実行する手法がある。
これは、スタンダードセル方式の自動配置配線手法と呼ばれ、この分野で公知であるが、図３には、この方式によるスタンダードセル１０を配置可能な領域を規定するフロアプラン１２が示されている。複数列平行して設けられるフロアプラン１２の各列はスタンダードセルと同じ高さを持っており、当該フロアプラン１２の全面積の合計は、集積回路全体で必要なすべてのセルの面積の合計の１．５倍から２倍に設定される。回路用フロアプラン１２の周辺を取り囲むパッド用フロアプラン１１は、パッド配置するための領域である。
【０００３】
図４には、図３に示されているフロアプランに基づき、スタンダードセル方式の自動配置配線手法にしたがってパタンレイアウト設計の行われた集積回路の一例の平面構成が示されている。各スタンダードセル１０は、外形のみ示されている。また、配線は、２層の金属配線であり、図中、最下部に示されているＲＯＭプレーンはＲＯＭブロック１３として取り扱い、ブロックルータにより配線を行っている。パッドセル１４も、均等に配置されている。ただし、図中では、電源配線は表示していない。
なお、自動配置を行うためのアルゴリズムには、総配線長が最小になるような配置を求めるため、クラスタリング法、ミニカット法、シミュレーテッドアニール法、遺伝的アルゴリズムなどが用いられる。また、自動配線を行うためのアルゴリズムとしては、チャネル法、メイズ法などが用いられる。
【０００４】
【発明が解決しようとする課題】
このようなスタンダードセル方式の自動配置配線手法は、基板上に形成すべき超伝導論理集積回路をすべて単一の領域から構成してよい場合には極めて便利であり、図４に示したような適切なパタンレイアウトが得られる。しかし、回路規模が大きくなってくると配線長の増大による信号の遅延が増大し、高速動作が阻害される問題が生じる。これに対して、同じ超伝導論理集積回路であっても、これを複数の領域部分に分割して多層積層化することにより、配線長を短くことが可能となり、信号遅延を減少させて、回路の高速動作を達成することが可能となる。
【０００５】
このような分割を行うには、平面内において分割を行う従来例の方法として、特許第２７１０１４５号公報に記載の方法があった。これは、フロアプランを平面的に分割することにより、所望の回路を分割して自動配置配線を実施する方法であった。しかし、３次元的に積層するため多層に分割する方法は、今まで知られていなかった。
そこで、本発明では、超伝導論理集積回路を複数の層領域部分に分割し、３次元的に積層して構築するため、各分割層ごとに適当なパタンレイアウト（セル配置配線パタン）を簡単に得ることを目的としている。
【０００６】
【課題を解決するための手段】
本発明は、このような実情の下になされたもので、超伝導論理集積回路を複数の層領域に分割して、３次元的に積層して、構築する際に、スタンダードセル方式の自動配置配線手法の中で用いられるフロアプランを、超伝導集積回路の回路図情報に依存することなく、必要な分割層数にしたがって当該超伝導論理集積回路を分割し、クリティカルパスを一定の手順で配置してから、スタンダードセル方式の自動配置配線手法を実行する、というパタンレイアウト方法を提案する。
【０００７】
本発明の超伝導論理集積回路のパタンレイアウト方法は、超伝導論理集積回路を複数の層（Ｎ層）領域部分に分割して、３次元的に積層して構築し、各分割部分ごとに好適なパタンレイアウトを得るための方法である。スタンダードセル方式による自動配置配線手法の中で用いられるフロアプランを、回路図情報に依存することなく、スタンダードセルの個数ないし専有面積に基づき、超伝導論理集積回路の分割層数に従って分割する。そして、超伝導論理集積回路の中でもっとも論理遅延の大きいクリティカルパスについて、含まれるスタンダードセルを１層、２層、３層、・・・Ｎ層、Ｎ−１層、・・・３層、２層、１層の順に層の中心部に配置し、セルの個数が２Ｎ−１を越える場合は、この手順を繰り返して、クリティカルパス上のすべてのスタンダードセルを配置し、クリティカルパス以外のスタンダードセルについては、通常の配置アルゴリズムに基づき、配置を行うことを特徴としている。
また、本発明では、隣接する層の間での電気的接続のために層間接続ビアを用いることができる。
【０００８】
【発明の実施の形態】
図１には、積層における分割層数が「Ｎ」の場合の本発明に従うパタンレイアウト手法が説明されている。図中の各符号については、図３，４に示されている対応構成要素と同じとしているが、本発明によると、分割数「Ｎ」に応じ、スタンダードセル方式の自動配置配線手法用の回路用フロアプラン１２は、この場合、Ｎ層の領域１，２，３，・・・Ｎ−１，Ｎに分割されている。各領域１，２，３，・・・Ｎ−１，Ｎの面積は等しく、それらの面積の合計は、回路全体に必要な全セルの面積の合計の１．５倍から２倍に設定すると効率よく自動配置が行われる。この倍率は、これ以外の数字でも適用可能である。各領域１，２，３，・・・Ｎ−１，Ｎの面積が等しくない場合も適用可能であるが、層分割後の各層の回路量にばらつきが生じる。また、回路用フロアプラン１２の各列は、自動配線を効率的に行うため、スタンダードセル１０と同じ高さを持つものとする。高さが同じでない場合も適用可能であるが、配線領域として有効に使われない領域が生じるので、注意が必要である。なお、回路用フロアプラン１２を取り囲むパッド用フロアプラン１１は、第１層または第Ｎ層にパッドを配置するための領域として設定する。なお、図１では、図示を省略している。
【０００９】
フロアプラン列の間隔ｄは、スタンダードセルの高さに近い値で一定となるように設定するのが望ましい。これにより、各層のフロアプラン列の間にある配線用チャネル領域が十分に重なるように設定することができ、相関接続ビアの配置が容易となる。ｄの値が一定でない場合も適用可能であるが、配線用チャネル領域の重なり状況に注意をする必要がある。
なお、隣接する層の間を電気的に接続するために、下記のような定義の層間接続ビアを用いる。
Ｖ１２：第１層と第２層の間で同じ座標を持つ層間接続ビア
Ｖ２３：第２層と第３層の間で同じ座標を持つ層間接続ビア
Ｖｎ−１，ｎ：第ｎ−１層と第ｎ層の間で同じ座標を持つ層間接続ビア
たとえば、Ｖ１２の層間接続ビアを第１層に配置すれば、第２層にも表示される
図２には、クリティカルパスおよびラッチ回路に関する先行配置手順を示す。論理の流れにループがある順序回路などに含まれるラッチセルなどは、自動配置に先立ってあらかじめ隣接する２層のフロアプランの中心部に配置する。具体的には、２相電源方式のラッチ型超伝導論理回路の場合は、組になって順序回路を構成しているＰ１ラッチ回路セルとＰ２ラッチ回路セルを隣接する２層のフロアプランの中心部に配置する。
【００１０】
さらに、回路全体の高速動作性能の上限を決定しており、回路中で論理遅延が最大となっているクリティカルパスについては、パス内の論理セルについては、各層のフロアプランの中のできるだけ中心に配置する。配置の手順は、図２に示すように、含まれるスタンダードセルを１層、２層、３層、・・・Ｎ層、Ｎ−１層、・・・３層、２層、１層の順に配置し、さらにこの手順を繰り返して、クリティカルパス上のすべてのスタンダードセルを配置する。なお、パッドセルについては、第１層または第Ｎ層の周辺部に配置する。最後に、残りのスタンダードセルを全層のフロアプラン内に均等に自動配置する。
最終的に、スタンダードセルおよびパッドセルについて、電気的に相互接続するため、層間接続ビアと配線層を用いて、自動配線を実施する。この過程において、各層のフロアプラン列の間にある配線用チャネル領域ができるだけ広く重なるように配慮する。また、配線に使える空き領域がなくなった場合は、フロアプラン間の距離ｄを広げて、自動配線を続行する。自動配線終了後に、必要に応じてレイアウトパターン全体にコンパクションを実施する。以上の手順により、Ｎ層に分割された回路全体のレイアウトパターンが得られる。
【００１１】
自動配置を実施する際に評価パラメータとして用いられる、すべての配線長を合計した総配線長を下記のような計算方式で算出する。
図１に示すように、第１層にあるスタンダードセルＡと第２層にあるスタンダードセルＢの間における配線長Ｌを計算する場合について、考える。層間の距離をＬｓ、およびセルＡ内のポートＡ１の座標を（Ｘ _Ａ１， Ｙ_Ａ１）、セルＢ内のポートＢ１の座標を（Ｘ _Ｂ１， Ｙ _Ｂ１）とすると、ポートＡ１とポートＢ１間の配線長Ｌ_{Ａ１ Ｂ１}は、
Ｌ_{Ａ１ Ｂ１} ＝ Ｌｓ ＋ （（Ｘ_Ａ１−Ｘ_Ｂ１）^２＋（Ｙ_Ａ１−Ｙ_Ｂ１） ^２） ^{１ ／２}
となる。同様にすべてのセルにおけるすべてのポートについて、配線長を計算した後、得られた数値を合計し、総配線長を求める。
【００１２】
集積回路を３次元的に積層するための技術としては、ＩＥＥＥ Ｍｉｃｒｏ， Ｖｏｌ．１８ （１９９８） Ｎｏ．４， ｐｐ１７に記載されているウエハ（基板）サイズで積層を行う３次元ウエハ積層技術、および、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， Ｖｏｌ．４０ （２００１）， ｐｐ．３０３２−３０３７に記載されているチップサイズで積層を行う３次元チップ積層技術が利用できる。どちらの場合も、デバイス集積回路が形成されている基板の表面から裏面に貫通する孔を設け、その中を絶縁層で覆ってから、電極材料で充填することにより、貫通電極を形成して、層間の電気接続を実現するものである。
したがって、層間接続ビア構造としては、このような貫通電極構造を用いることができる。貫通電極同士を接合する方法として、前者のようにウエハサイズで実施する方法と後者のようにチップサイズで実施する方法がある。デバイス集積回路の歩留まりが高ければ、前者の方法が有効であり、低い場合は、後者の方法が有効である。
【００１３】
【発明の効果】
本発明によると、多層に分割された超伝導論理集積回路の各部分について、均等にスタンダードセルが配置され、層間接続ビアと配線層によるセル間の相互接続が自動配線により可能となる。
【図面の簡単な説明】
【図１】積層における分割層数が「Ｎ」の場合の本発明に従うパタンレイアウト手法を説明するための図である。
【図２】クリティカルパスおよびラッチ回路に関する先行配置手順を示す図である。
【図３】スタンダードセル方式によるスタンダードセルを配置可能な領域を規定するフロアプランを示す図である。
【図４】図３に示されているフロアプランに基づき、スタンダードセル方式の自動配置配線手法にしたがってパタンレイアウト設計の行われた集積回路の一例の平面構成を示す図である。
【符号の説明】
１０ スタンダードセル
１１ パッド用フロアプラン
１２ 回路用フロアプラン
１３ ＲＯＭブロック
１４ パッドセル

Claims (2)

1. 超伝導論理集積回路を複数の層（Ｎ層）領域部分に分割して、３次元的に積層して構築し、各分割部分ごとに好適なパタンレイアウトを得るための超伝導論理集積回路のパタンレイアウト方法において、
   スタンダードセル方式の自動配置配線手法の中で用いられるフロアプランを、回路図情報に依存することなく、スタンダードセルの個数ないし専有面積に基づき、超伝導論理集積回路の分割層数に従って分割し、
   超伝導論理集積回路の中で論理遅延が最大となっているクリティカルパスについて、含まれるスタンダードセルを１層、２層、３層、・・・Ｎ層、Ｎ−１層、・・・３層、２層、１層の順に層の中心部に配置し、セルの個数が２Ｎ−１を越える場合は、この手順を繰り返して、クリティカルパス上のすべてのスタンダードセルを配置し、クリティカルパス以外のスタンダードセルについては、クラスタリング法、ミニカット法、シミュレーテッドアニール法、遺伝的アルゴリズム法などの自動配置アルゴリズムに基づき、配置を行うこと、
   を特徴とする超伝導論理集積回路のパタンレイアウト方法。
2. 隣接する層の間での電気的接続のために層間接続ビアを用いることを特徴とする請求項１に記載の超伝導論理集積回路のパタンレイアウト方法

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