JP5272221B2 - 半導体装置 - Google Patents
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Description
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、たとえばシリコンよりなる半導体基板SUBの表面には、たとえばMOS(Metal Oxide Semiconductor)トランジスタなどの半導体素子(図示せず)が形成されている。これらの半導体素子の表面を覆うように、たとえば400nmの厚みのUSG(Un-doped Silicon Glass)膜よりなるコンタクト層間絶縁膜CIが形成されている。
図2〜図10は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図2を参照して、たとえばシリコンよりなる半導体基板SUB上に、たとえばSTI(Shallow Trench Isolation)よりなるトレンチ分離構造(図示せず)が形成される。このトレンチ分離構造により電気的に分離された半導体基板SUBの表面に、たとえばMOSトランジスタよりなる半導体素子(図示せず)が形成される。
図5を参照して、第1および第2のビアホールVHの各々の内部を埋め込むようにレジストプラグPR3が形成される。
たとえば層間絶縁膜II2の厚みのばらつきにより、一部のビアホールVHの深さBDEが設計値の120nmから180nmに厚くなる場合がある。この場合、ビアホールVHのボトムの径BDIが60nmであるとすると、ビアホールVHのアスペクト比が2.0から3.0に高くなることになる。アスペクト比の高い(ビア深さの深い)ビアホールVHの導電層では、アスペクト比の低い(ビア深さの浅い)ビアホールVH内の導電層よりも抵抗が大きくなるため、アスペクト比の異なるビアホールが存在すると、抵抗にばらつきが生じることになる。
図12は、本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。図12を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜II2の厚みと、配線溝の深さとにおいて異なっている。
たとえば配線溝IT2の深さTDのばらつきにより、配線溝IT2の深さTDが設計値の120nmから90nmに浅くなり、それに伴ない一部のビアホールVHの深さBDEが設計値の120nmから150nmに厚くなる場合がある。この場合、ビアホールVHのボトムの径BDIが60nmであるとすると、ビアホールVHのアスペクト比が2.0から2.5に高くなることになる。この場合、アスペクト比の高い(ビア深さの深い)ビアホールVH内の導電層では、アスペクト比の低い(ビア深さの浅い)ビアホールVH内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。
図13は、本発明の実施の形態3における半導体装置の構成を概略的に示す断面図である。図13を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜II2の厚みと、ビアホールの径とにおいて異なっている。
たとえばビアホールVHの径BDIのばらつきにより、ビアホールVHの径BDIが設計値の60nmから45nmに小さくなる場合がある。この場合、ビアホールVHの深さBDEが120nmであるとすると、ビアホールVHのアスペクト比が2.0から2.67に高くなることになる。この場合、アスペクト比の高い(径の小さい)ビアホールVHの導電層では、アスペクト比の低い(径の大きい)ビアホールVH内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。
図14は、本発明の実施の形態4における半導体装置の構成を概略的に示す平面図(A)および断面図(B)である。図14(A)、(B)を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜II2の厚みと、配線溝IT2の幅IW(配線層の線幅)とにおいて異なっている。
たとえば図14の左側に示された構成において、ビアホールVHの径BDIが60nm、ビアホールの深さBDEが120nm、配線溝IT2の深さTDが120nmで、かつDM(デザインマニュアル)記載の最小寸法で配線層IL2の線幅IW(配線溝IT2の幅)がレイアウトされている場合がある。この場合、ビアホールVHの径BDIに対する配線層IL2の線幅IWが小さいため、ビアホールVHのアスペクト比が実効的に高く見える。つまり、ビアホールVHのアスペクト比は、本来であれば120nm/60nm=2.0であるが、配線溝IT2の深さTD分だけビアホールの深さが深くなったとみなされて、(120nm+120nm)/60nm=4.0と高く見える。この場合、実効的にアスペクト比の高いビアホールVHの導電層では、アスペクト比の低いビアホールVH内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。
本実施の形態においては、MIMキャパシタの下部電極と上部電極との各々に配線層を接続する場合の構成について説明する。
MIMキャパシタを形成する場合、上部電極CPに達するビアホールVHの深さBDEに比べ、下部電極SNに達するビアホールVHの深さBDEは深くなる。このため、双方のビアホールVHの径が同じ場合には、下部電極SNに達するビアホールVHのアスペクト比は、上部電極CPに達するビアホールVHのアスペクト比よりも大きくなる。
本実施の形態においては、MOSトランジスタのソース/ドレイン領域とゲート電極層との各々に配線層を接続する場合の構成について説明する。
MOSトランジスタTRを形成する場合、ゲート電極層GEに達するビアホールVHの深さBDEに比べ、ソース/ドレイン領域SDに達するビアホールVHの深さBDEは深くなる。このため、双方のビアホールVHの径が同じ場合には、ソース/ドレイン領域SDに達するビアホールVHのアスペクト比は、ゲート電極層GEに達するビアホールVHのアスペクト比よりも大きくなる。
また上記においてはMOSトランジスタを例に挙げて説明したが、本発明は広くMIS(Metal Insulator Semiconductor)トランジスタ全般に適用することができる。
本実施の形態においては、SOI基板の支持基板と半導体層との各々に配線層を接続する場合の構成について説明する。
層間絶縁膜IIの表面には複数の配線溝IT2が形成されている。これら複数の配線溝IT2には、ボトム注入層BTに電気的に接続される配線層IL2を引き回すための配線溝IT2と、半導体層TFに電気的に接続される配線層IL2を引き回すための配線溝IT2とが含まれている。
SOI基板を用いる場合、半導体層TFに達するビアホールVHの深さBDEに比べ、ボトム注入層BTに達するビアホールVHの深さBDEは深くなる。このため、双方のビアホールVHの径が同じ場合には、ボトム注入層BTに達するビアホールVHのアスペクト比は、半導体層TFに達するビアホールVHのアスペクト比よりも大きくなる。
(実施例1)
本発明者は、ビアホールVH直下の凹部COの掘り込み量に関して検討を行なった。その検討内容および検討結果を以下に記す。
また本発明者は、ビアホールVHのアスペクト比に関して検討を行なった。その検討内容および検討結果を以下に記す。
また本発明者は、ビアホールVHの半径と凹部COの掘り込み量との関係に関して検討を行なった。その検討内容および検討結果を以下に記す。
Claims (6)
- 下層導電層と、
それぞれが前記下層導電層上に形成された第1および第2の配線層と、
前記下層導電層と前記第1および第2の配線層との間に形成され、かつ前記下層導電層と前記第1の配線層とを電気的に接続するための第1のビアホールおよび前記下層導電層と前記第2の配線層とを電気的に接続するための第2のビアホールを有する層間絶縁膜と、
前記第1および第2のビアホールのそれぞれの内部を埋め込む第1および第2のビア内導電層とを備え、
前記第1の配線層は前記第2の配線層よりも細い線幅を有し、
前記第1のビア内導電層と前記下層導電層との接触部の抵抗が、前記第2のビア内導電層と前記下層導電層との接触部の抵抗よりも小さい、半導体装置。 - 前記第1のビアホールの直下および前記第2のビアホールの直下の各々における前記下層導電層の表面には凹部が形成されており、前記第1のビアホールの直下における前記凹部の掘り込み量が、前記第2のビアホール直下における前記凹部の掘り込み量よりも大きい、請求項1に記載の半導体装置。
- 前記第1のビアホール直下における前記凹部の掘り込み量が、前記第2のビアホール直下における前記凹部の掘り込み量の1.2倍以上である、請求項2に記載の半導体装置。
- 前記第1のビアホール直下における前記凹部の掘り込み量は、前記第1のビアホールの半径よりも大きい、請求項2または3に記載の半導体装置。
- 前記第1および第2のビア内導電層のそれぞれは第1および第2のバリアメタル層を含み、
前記第1のビアホールの底部における前記第1のバリアメタル層の膜厚は、前記第2のビアホールの底部における前記第2のバリアメタル層の膜厚よりも薄い、請求項1〜4のいずれかに記載の半導体装置。 - 前記第1および第2のビアホールの各々のアスペクト比は2.5以上である、請求項1〜5のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008137062A JP5272221B2 (ja) | 2008-05-26 | 2008-05-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008137062A JP5272221B2 (ja) | 2008-05-26 | 2008-05-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009283864A JP2009283864A (ja) | 2009-12-03 |
JP5272221B2 true JP5272221B2 (ja) | 2013-08-28 |
Family
ID=41453970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008137062A Expired - Fee Related JP5272221B2 (ja) | 2008-05-26 | 2008-05-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5272221B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020065069A (ja) * | 2019-12-25 | 2020-04-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP7247305B2 (ja) * | 2019-12-25 | 2023-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000100939A (ja) * | 1998-09-17 | 2000-04-07 | Sony Corp | 半導体装置及びその製造方法 |
JP2007142331A (ja) * | 2005-11-22 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2008021865A (ja) * | 2006-07-13 | 2008-01-31 | Renesas Technology Corp | 配線構造、半導体装置、配線の製造方法および半導体装置の製造方法 |
JP5162869B2 (ja) * | 2006-09-20 | 2013-03-13 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
-
2008
- 2008-05-26 JP JP2008137062A patent/JP5272221B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2009283864A (ja) | 2009-12-03 |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130416 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130424 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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