JP5162869B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は一般に半導体装置に係り、特に多層配線構造を有する半導体装置およびその製造方法に関する。
今日の半導体集積回路装置は、基板上に形成された多数の半導体素子を接続するのに、低抵抗Ｃｕ配線パターンを低誘電率層間絶縁膜中に埋設した、いわゆるダマシン構造あるいはデュアルダマシン構造の多層配線構造を使っている。
ダマシン構造あるいはデュアルダマシン構造の多層配線構造では、低誘電率膜よりなる層間絶縁膜中に配線溝あるいはコンタクトホールが形成され、これらの配線溝あるいはコンタクトホールをＣｕ層で充填した後、前記層間絶縁膜表面の余計なＣｕ層をＣＭＰ（化学機械研磨）法により除去することが行われる。
このようなＣｕ配線パターンを有する多層配線構造では、Ｃｕの層間絶縁膜中への拡散を阻止するために、配線溝あるいはコンタクトホールの表面に典型的にはＴａ，Ｔｉなどの高融点金属、あるいはこれらの導電性化合物よりなるバリアメタル膜を形成することが重要である。
このようなバリアメタル膜は、低誘電率層間絶縁膜が損傷しない低温で成膜する必要があり、従来バリアメタル膜の成膜は、スパッタ法により行われている。
米国公開２００６／０１８９１１５号公報 米国公開２００５／０１５１２６３号公報
図１（Ａ）〜（Ｃ）は、本発明の関連技術による多層配線構造の形成工程を示す図である。
図１（Ａ）を参照するに、図示しない基板上には配線パターン１１Ａを埋設された層間絶縁膜１１が形成されており、前記配線パターン１１Ａは側壁面および底面をＴａなどのバリアメタル膜１１ａにより覆われている。
前記層間絶縁膜１１上にはＳｉＣ膜あるいはＳｉＮ膜などよりなるハードマスク層１２が形成され、さらに前記ハードマスク層１２上には、低誘電率層間絶縁膜１３および１５が、間に別の同様なハードマスク層１４を介して形成されている。
図１（Ａ）の状態では、前記層間絶縁膜１５中に、その下の層間絶縁膜１３の表面を露出するように配線溝１５Ａが形成されており、さらに前記配線溝１５Ａ中には前記配線パターン１１Ａの表面を露出するビアホール１３Ａが形成されている。
次に図１（Ｂ）の工程において前記図１（Ａ）の構造上にスパッタ法により、Ｔａなどのバリアメタル膜１６が堆積され、さらに図１（Ｃ）の工程において前記図１（Ｂ）の配線溝１５Ａおよびビアホール１３ＡをＣｕ層により充填し、前記層間絶縁膜１５上の余計なＣｕ層をＣＭＰ法により除去することにより、前記配線溝１５Ａを充填して、前記ビアホール１３Ａを充填し前記配線パターン１１ＡとコンタクトするＣｕビアプラグ１３Ｂを有するＣｕ配線パターン１５Ｂが形成される。
ところで、このような多層配線構造において、前記ビアプラグ１３Ｂと配線パターン１１Ａのコンタクトを確実にし、コンタクト抵抗を低減するために、前記図１（Ｂ）に対応する図２（Ａ）の工程の後、図２（Ｂ）に示すようにバイアススパッタエッチング工程を行い、前記ビアホール１３Ａにおいて前記配線パターン１１Ａの表面を掘削する工程を行うことが提案されている。
このように前記配線パターン１１Ａの表面をスパッタエッチングプロセスにより掘削することにより、前記ビアホール１３Ａおよび配線溝１５ＡをＣｕプラグ１３ＢおよびＣｕ配線パターン１５Ｂにより充填した場合、図２（Ｃ）に示すように前記Ｃｕビアプラグ１３Ｂと配線パターン１１Ａとの間に確実なコンタクトが確保される。また、かかるスパッタエッチングにより前記ビアプラグ１３Ａ底部に堆積したバリアメタル膜がスパッタエッチングされるが、スパッタエッチングされたバリアメタル膜は前記ビアホール１３Ａの側壁面に再付着し、これにより、ステップカバレッジの劣るビアホール１３Ａの側壁面に厚いバリアメタル膜を形成することが可能になる。
一方、このように図２（Ａ）の工程に続いて図２（Ｂ）の工程を行った場合、前記配線溝１５Ａの底面もスパッタエッチングを受け、この部分において不規則な凹凸が形成されてしまう問題が生じる。この場合、前記バリアメタル膜１６による前記配線溝１５Ａ底面のカバレッジは不均一になり、所々にバリアメタル膜１６が消失する構造が生じる恐れがある。
このようにバリアメタル膜１６の形成が不完全な素子分離溝１５ＡをＣｕ配線パターン１５Ｂで充填した場合には、前記Ｃｕ配線パターン１５ＢからＣｕが層間絶縁膜１３中に拡散し、短絡や膜のはがれなどの問題が生じる恐れがある。
一の側面によれば半導体装置は、第１の絶縁膜中に埋設された第１の配線パターンと、前記第１の絶縁膜上に前記第１の配線パターンを覆う第２の絶縁膜と、前記第２の絶縁膜の上部に形成された配線溝と、前記第２の絶縁膜の下部において、前記配線溝から下方に延在し前記第１の配線パターンを露出するビアホールと、前記配線溝を充填する第２の配線パターンと、前記第２の配線パターンから下方に前記ビアホール中を延在し、前記第１の配線パターンにコンタクトするビアプラグと、前記第２の配線パターンと前記配線溝の間に形成され、さらに前記ビアプラグの表面を連続して覆うバリアメタル膜と、を含む多層配線構造を備え、前記ビアプラグは、その先端部が、前記第１の配線パターン中に、前記第１の配線パターンの表面を越えて侵入し、前記配線溝は、平坦な底面を有し、前記バリアメタル膜は、前記ビアプラグ側壁面において、前記ビアプラグ先端部におけるよりも大きな膜厚を有し、前記ビアプラグ先端部は前記バリアメタル膜により覆われており、前記バリアメタル膜は、前記ビアプラグ側壁面から前記ビアプラグ先端部に向かって漸減した膜厚を有する。
他の側面によれば半導体装置の製造方法は、導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、前記導体膜を堆積する工程は、前記導体膜を、前記絶縁膜の前記主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第１の条件で堆積する第１のスパッタ工程と、前記導体膜を、前記絶縁膜の前記主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第２の条件で堆積する第２のスパッタ工程とを含み、前記第２の条件は、前記第２のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定され、前記導体膜を堆積する工程では、前記第１および前記第２のスパッタ工程が、複数回繰り返される。
多層配線構造中に、ダマシン法又はデュアルダマシン法によりビアコンタクトを形成する際に、ビアプラグと下層配線パターンとの間のコンタクトを、前記ビアプラグの先端部を前記配線パターンの表面から下方に食い込ませることにより、確実に形成することができる。またその際、前記第２のスパッタ工程において前記ビアプラグ先端部を覆うバリアメタル膜が、配線溝底面のバリアメタル膜よりも大きな速度でスパッタエッチングされるため、配線溝底面を実質的にスパッタエッチングすることなくビアプラグ先端部でのバリアメタル膜の膜厚を選択的に減少させることができ、配線溝底面におけるバリアメタル膜の機能を損なうことなく、前記下層配線パターンとの間に低抵抗コンタクトを実現することができる。さらに、このようなスパッタエッチングにより前記ビアプラグ先端部に対応するビアホール底部においてスパッタエッチングされたバリアメタル膜は、ビアホール側壁面に付着し、大きなアスペクト比のビアホールにおいても、スパッタ法により形成されたバリアメタル膜に優れたステップカバレッジを実現することができる。
［原理］
図１は、本発明で使われるマグネトロンスパッタ装置１００の構成を示す。
図１を参照するに、マグネトロンスパッタ装置１００は排気ポート１０１ａより排気され、シールド板１０１Ｂ内にプロセス空間１０１Ａを画成する処理容器１０１を備えており、前記処理容器１０１の下部にはステージ１０２上に被処理基板Ｗが保持される。
前記プロセス空間１０１ＡにはＡｒガスと窒素ガスが、それぞれライン１０３Ａ，１０３Ｂを介して導入され、さらに前記処理容器１０１中には、前記ステージ１０２上の被処理基板Ｗに対向してＴａなどのターゲット１０４が保持されてしる。
前記ターゲット１０４には直流バイアス電源１０５が接続され、減圧下、前記直流バイアス電源１０５を駆動することにより、前記プロセス空間１０１Ａにプラズマが誘起される。このようにして形成されたプラズマは前記ターゲット１０４をスパッタし、スパッタされたＴａ0あるいはＴａ＋などの活性種が、プラズマ中のＡｒ＋などの希ガス原子と共に前記被処理基板Ｗの表面に到達し、所望の成膜が生じる。
さらに前記ステージ１０２にはステージバイアス電源１０６が接続されており、前記ステージバイアス電源１０６により前記被処理基板Ｗに基板バイアスを印加することにより、前記被処理基板Ｗ表面においてＡｒ＋などの衝突により生じるスパッタ作用を制御することができる。また前記ターゲット１０４の背後には、回転マグネット１０７が設けられ、磁束を印加することにより、前記ターゲット１０４において、効率的で、かつ均一なスパッタを実現する。
図４は、表１に示す様々なプロセス条件Ａ〜Ｃ下で、Ｔａ膜を平坦な被処理基板上にスパッタする場合の、Ｔａ膜の堆積速度（Ｖｄ）とスパッタエッチング速度（Ｖｅ）の比率（Ｖｄ／Ｖｅ）を、図５（Ａ）〜（Ｃ）および（Ｄ）〜（Ｆ）は、前記プロセス条件Ａ〜Ｃに対応した、基板表面の状態を模式的に示す図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
Figure 0005162869
 図４を参照するに、ターゲット電力密度が大きくバイアス電力密度が小さい一般的なバイアススパッタ（条件Ｃ）の場合には、図４および図５（Ｃ）に示すようにＴａ膜の堆積が支配的であり（Ｖｄ／Ｖｅ≫１）、対応する図５（Ｆ）に示すようにＴａ膜が配線溝１５Ａの側壁面および底面、およびビアホール１３Ａの側壁面および底面に堆積するが、被処理基板表面でスパッタ作用が得られないので、図２（Ｂ）に示したような導体パターン１１Ａ表面の掘削は生じない。
ターゲット電力密度が小さいバイアススパッタ（条件Ａ）の場合には、図４および図５（Ａ）に示すようにＴａ膜のスパッタエッチングが支配的であり（Ｖｄ<Ｖｅ）、対応する図５（Ｄ）に示すようにビアホール１３Ａの底が掘削され、所望の凹部が形成される。一方、この条件Ａの場合には、前記配線溝１５Ａの底部においてもスパッタエッチングが生じてしまい、図５（Ｄ）に示すように前記配線溝１５Ａ底部を覆うバリアメタル膜１６が部分的に消失してしまう場合がある。
一方、条件Ｂは前記条件Ａと条件Ｃの中間であり、図４および図５（Ｂ）に示すようにＴａ膜の堆積とスパッタが同程度の割合で生じる（Ｖｄ≒Ｖｅ）。この場合には、対応する図５（Ｅ）に示すように配線溝１５Ａ底部におけるスパッタエッチングを抑制しつつ、ビアホール１３Ａにおけるスパッタエッチングを促進し、前記導体パターン１１Ａの表面を掘削して凹部を形成することができる。
ところで、本発明の発明者は、前記図５（Ａ）〜（Ｆ）の実験において、スパッタエッチングの際のビアホール１３Ａ底部におけるスパッタエッチング量と配線溝１５Ａの底部におけるスパッタエッチング量が、スパッタエッチング条件により相対的に変化することがあるのを見いだした。
図６（Ａ），（Ｂ）は、それぞれ前記条件Ａおよび条件ＢでＴａ膜のバイアススパッタを行った場合の、ビアホール１３Ａ底部および配線溝１５Ａ底部におけるスパッタエッチングの様子を示す図である。前記ビアホール１３Ａ底部のスパッタエッチングと配線溝１５Ａ底部のスパッタエッチングは、前記図３のマグネトロンスパッタ装置１００を使って同時に行っている。
図６（Ａ）を参照するに、前記条件Ａでバイアススパッタを行った場合には、前記ビアホール１３Ａ底部において約１９ｎｍの深さのスパッタエッチングが生じ、配線溝１５Ａ底部においても同程度の、約２０ｎｍの深さのスパッタエッチングが生じるのがわかる。
これに対し前記条件Ｂでバイアススパッタを行った場合には、ビアホール１３Ａの底部においては前記図６（Ａ）の場合と同様に約１９ｎｍの深さのスパッタエッチングが生じるのに対し、配線溝１５Ａの底部でのスパッタエッチング量はわずかに約５ｎｍであり、ビアホール１３Ａの底部において選択的にスパッタエッチングを行うことが可能であるのがわかる。
図７は、このようなバイアススパッタの際の、堆積速度Ｖｄとスパッタエッチング速度Ｖｅの比Ｖｄ／Ｖｅを変化させた場合の、ビアホール１３Ａ底部に露出した配線パターン１１Ａのスパッタエッチング量と、配線溝１５Ａ底部のスパッタエッチング量の関係を示す図である。ただし図７中、曲線Ａはビアホール１３Ａ底部におけるスパッタエッチング量を、曲線Ｂは配線溝１５Ａ底部におけるスパッタエッチング量を示す。
図７を参照するに、Ｖｄ／Ｖｅ比が０．９〜１．５の範囲にある場合には、前記配線溝１５Ａの底部をスパッタエッチングすることなく、前記ビアホール１３Ａ底部をスパッタエッチングし、その下の配線パターン１１Ａ中に所望の凹部を形成することができることがわかる。
前記Ｖｄ／Ｖｅ比が上記範囲を外れ０．９よりも減少すると、配線溝１５Ａの底部においてもスパッタエッチングが始まり、先に図２（Ｂ）で説明したような構造が生じてしまう。一方、前記Ｖｄ／Ｖｅ比が上記範囲を外れ１．５を越えてしまうと、前記ビアホール１３Ａ底部におけるスパッタエッチング作用が得られなくなり、配線パターン１１Ａに所望の凹部を形成することができなくなる。
図７より、前記図２（Ｂ）の工程においては、前記バリアメタル膜１６の堆積を、Ｖｄ／Ｖｅ比が０．９以上で１．５を越えないような条件で行うのが好ましいことがわかる。
［第１の実施形態］
図８（Ａ）〜（Ｅ）は、本発明の第１の実施形態による、多層配線構造を有する半導体装置の製造工程を示す。
図８（Ａ）を参照するに、シリコン基板２１上には図示しないトランジスタなどの活性素子が形成されており、絶縁膜２１Ａにより覆われている。
前記絶縁膜２１Ａ上には、ＳｉＣあるいはＳｉＮなどのエッチングストッパ膜２２を介して層間絶縁膜２３が形成されており、前記層間絶縁膜２３中にはＴａなどのバリアメタル膜２３ａを介してＣｕなどよりなる配線パターン２３Ａが埋設されている。
前記層間絶縁膜２３上には、ＳｉＣあるいはＳｉＮなどよりなり厚さが例えば５０ｎｍのエッチングストッパ膜２４を介して次の層間絶縁膜２５が、例えば２００ｎｍの厚さに形成されており、前記層間絶縁膜２５上にはＳｉＣあるいはＳｉＮなどよりなり厚さが例えば５０ｎｍのエッチングストッパ膜２６を介して次の層間絶縁膜２７が、例えば２００ｎｍの厚さに形成されている。
前記層間絶縁膜２３，２５，２７としては、無機系あるいは有機系の低誘電率絶縁膜を使うことができ、例えばＮＣＳ：Nano-Clustering-Silica，ＬＫＤ：Low-K Dielectrics，Porous-SiLK，Porous-Si-Low-Kなどを挙げることができる。これらの層間絶縁膜は、例えば塗布法あるいはＣＶＤ法により形成することができる。また前記エッチングストッパ膜２２，２４，２６は、例えばＣＶＤ法により形成することができる。
図８（Ａ）の工程では、前記層間絶縁膜２７中に、前記層間絶縁膜２５の上面を露出する配線溝２７Ａが、例えば２００ｎｍの幅で形成され、さらに前記配線溝２７Ａ中に前記配線パターン２３Ａを露出するビアホール２５Ａが、例えば７０ｎｍの径で形成されている。
次に図８（Ｂ）の工程において、前記図８（Ａ）の構造は前記図３のマグネトロンスパッタ装置１００中に導入され、前記配線溝２７Ａの側壁面および底面、さらに前記ビアホール２５Ａの側壁面および底面を覆うように、Ｔａ，Ｔｉ，Ｗ，Ｚｒなどの高融点金属元素、あるいはこれら高融点金属元素の合金などよりなるバリアメタル膜２８が堆積される。あるいは、前記バリアメタル膜として、これらの高融点金属元素の導電性窒化膜を使うことも可能である。
その際、本実施形態では前記図８（Ｂ）のバリアメタル膜２８の堆積工程を二段階で行い、第１の段階では前記バリアメタル膜２８をＶｄ／Ｖｅ比が１よりも十分に大きい条件で堆積し、第２の段階では、前記バリア膜２８の堆積を、前記Ｖｄ／Ｖｅ比が０．９以上で１．５を越えない範囲に設定して実行する。
例えば前記バリアメタル膜２８をＴａ膜により形成する場合には、前記第１の段階では、前記図５の条件（Ｃ）に対応して、前記ターゲット１０４に印加されるターゲット電力密度を３２０〜６４０ｍＷ／ｍ2、例えば６４０ｍＷ／ｍ2に設定し、前記被処理基板Ｗに印加されるバイアス電力密度を０〜４０ｍＷ／ｍ2、例えば３ｍＷ／ｍ2に設定する。また前記第２の段階では、前記図５の条件（Ｂ）に対応して、前記ターゲット１０４に印加されるターゲット電力密度を１０〜１６０ｍＷ／ｍ2、例えば１００ｍＷ／ｍ2に設定し、また前記被処理基板Ｗに印加されるバイアス電力密度を３〜２０ｍＷ／ｍ2、例えば１０ｍＷ／ｍ2に設定する。また前記第１および第２の段階を通して、バイアススパッタは１×１０-2〜１×１０-1Ｐａのプロセス圧力範囲で行うことができる。
前記第１段階では、前記バリアメタル膜１８は例えば１６ｎｍの膜厚に堆積されるのに対し、前記第２の段階では、前記バリアメタル膜２８の堆積はほとんど生じることがなく、逆に前記ビアホール２５Ａの底部において露出されているＣｕ配線パターン２３Ａがスパッタエッチングされ、前記ビアホール２５Ａ底部において深さが１０ｎｍ以上の凹部が形成される。その際、前記ビアホール２５Ａ底部に堆積したバリアメタル膜１８はスパッタエッチングされた後、ビアホール２５Ａの側壁面に堆積し、ビアホール２５Ａのアスペクト比（深さ／径比）が大きく、スパッタによっては、ビアホール側壁面に十分な膜厚のバリアメタル膜を形成するのが困難な場合でも、前記側壁面に十分な膜厚でバリアメタル膜２８を形成するのが可能になる。
一方、前記第１および第２の段階では、前記配線溝２７Ａの底部においてスパッタエッチングが生じることはなく、その結果、図９に概略的に示すように、前記ビアホール２５Ａ側壁面におけるバリアメタル膜２８の厚さｔ2が前記ビアホール２５Ａ底部における前記バリアメタル膜２８の厚さｔ1よりも１．５倍以上大きい（ｔ2>２ｔ1）構造が得られる。その際、前記配線溝２７Ａ底部にはスパッタエッチングは生じることがなく、前記層間絶縁膜２５の上主面に対応した平坦面が形成されている。一例では、前記膜厚ｔ1が２〜３ｎｍである場合に、前記膜厚ｔ2は４〜８ｎｍの値を有する。
次に図８（Ｃ）の工程において前記図８（Ｂ）の構造上に、ＣｕあるいはＣｕ合金よりなるシード層２９がスパッタあるいはＣＶＤ法により４０〜１５０ｎｍの膜厚に形成され、さらに図８（Ｄ）の工程において前記Ｃｕシード層２９を電極とした電解めっき工程を行い、前記層間絶縁膜２７上に、前記配線溝２７Ａおよびビアホール２５Ａを前記バリアメタル膜２８を介して充填するように、Ｃｕ層３０を形成する。
図８（Ｃ）の工程において前記シード層をＣｕのスパッタにより形成する場合には、プロセス圧を１×１０-5〜１０Ｐａの範囲に設定し、ターゲット電力密度を１６０〜９６０ｍＷ／ｍ２、バイアス電力密度を６〜１６ｍＷ／ｍ2に設定すればよい。また前記図８（Ｄ）の工程において前記電解メッキ工程は、硫酸銅浴中において電流を７〜３０Ａ／ｃｍ2の電流密度で供給することにより行うことができ、前記Ｃｕ層３０は、例えば５００〜２０００ｎｍの膜厚に形成される。
さらに図８（Ｅ）の工程において、前記層間絶縁膜２７上にＣｕ層３０を、例えば有機酸スラリを使った化学機械研磨により、前記層間絶縁膜２７の表面が露出するまで研磨・除去し、前記配線溝２７Ａおよびビアホール２５ＡがそれぞれＣｕ配線パターン３０ＡおよびＣｕビアプラグ３０Ｂにより充填された多層配線構造が得られる。
かかる多層配線構造では、前記Ｃｕビアプラグ３０Ｂが配線パターン２３Ａの表面に５ｎｍ以上の深さ食い込むため、Ｃｕビアプラグ３０Ｂと配線パターン２３Ａとの間に信頼性の高いコンタクトが実現される。また先にも述べたように前記Ｃｕビアプラグ３０Ｂの先端部ではバリアメタル膜２８の膜厚は薄く、このため低抵抗コンタクトが形成される。
一方、前記図８（Ｂ）の第２段階のバイアススパッタ条件は、先にも述べたようにＶｄ／Ｖｅ比が１に近く、緩やかなものであるため、前記配線パターン２７Ａの底部においてバリアメタル膜２８が消失することがなく、Ｃｕ配線パターン３０Ａが層間絶縁膜２５に接することがない。
さらに前記Ｃｕビアプラグ３０Ａの先端部においても前記バリアメタル膜２８が失われることはなく、このため、図１０に示すようにビアホール２５Ａの位置が配線パターン２３Ａに対してずれたような場合でも、Ｃｕビアプラグ３０Ｂの先端部はバリアメタル膜に覆われており、Ｃｕビアプラグ３０ＢからＣｕが層間絶縁膜２３に拡散することがない。
図１１（Ａ），（Ｂ）は、前記図８（Ｂ）の状態のビアホール２５Ａの断面図および平面図であり、図１１（Ｃ），（Ｄ）は、先に説明した図２（Ｂ）の状態のビアホール１３Ａの断面図および平面図を示す。
図１１（Ａ），（Ｂ）を参照するに、本実施形態では、前記バイアススパッタ工程の第２の段階において前記配線溝２７Ａ底面においてはスパッタエッチングが実質的に生じないため、ビアホール２５Ａの肩部は図１１（Ａ）よりわかるようにエッチングを受けることがなく、図１１（Ｂ）の平面図で見ても、ビアホール２５Ａの開口部周辺において層間絶縁膜２５が露出することがない。
これに対し、本発明関連技術による図１１（Ｃ），（Ｄ）の例では、前記ビアホール１３Ａの肩部１３ａが図１１（Ｃ）に示すようにスパッタエッチングを受け、その結果、図１０（Ｄ）に示すように前記ビアホール１３Ａの周辺において前記バリアメタル膜１６が部分的に消失し、前記層間絶縁膜１３が露出される場合が生じやすい。このように肩部１３ａにおいてバリアメタル膜１６が消失してしまうと、前記ビアホール１３Ａを充填するＣｕプラグ１３Ｂは層間絶縁膜１３と直接に接してしまい、Ｃｕがビアプラグ１３Ｂから層間絶縁膜１３に拡散し、短絡などの問題を引き起こす恐れがある。
図１１（Ａ）〜（Ｄ）は、ビアホールの開口領域を上部から観察してバリアメタル膜にて部分的な消失などの異常が生じているか否かを判定することであることを意味している。
そこで、前記図８（Ｂ）の工程において前記バリアメタル膜２８の形成の際に、前記ビアホール２５Ａの開口領域近傍における前記バリアメタル膜２８の状態を上方から観察することで、前記バリアメタル膜２８のエッチングダメージを確認する工程を行うことができる。同様に、配線溝２７Ａの開口領域近傍におけるバリアメタル膜２８のエッチングダメージを確認することができる。
なお本実施形態では図８（Ｂ）バイアススパッタ工程において前記第１の段階と第２の段階を交互に複数回、繰り返し行うことも可能である。

［第２の実施形態］
ところで、前記図８（Ｂ）のバイアススパッタ工程の第２の段階、すなわちスパッタエッチング工程の際に配線溝２７Ａ底部を保護するのに必要なバリアメタル膜２８の膜厚は、前記スパッタエッチングの際のＶｄ／Ｖｅ比により変化する。すなわち、前記第１の段階で前記配線溝２７Ａの底部にバリアメタル膜２８を厚く形成しておけば、前記第２の段階で１．０よりもはるかに小さなＶｄ／Ｖｅ比を使うことも可能である。すなわちこの場合には、図８（Ｂ）の第２の段階においてエッチング量を、先の実施形態の場合よりも増大させることができる。一方、前記配線溝２７Ａの底部に形成されるバリアメタル膜２８の膜厚が小さい場合には、スパッタエッチング工程の際のエッチング量を、先の実施形態に従って、小さく抑制する必要がある。
そこで本実施形態では、前記第１の段階においても堆積とスパッタエッチングが同時に生じており、第２の段階においても堆積とスパッタエッチングが同時に生じている事実に着目して、図８（Ｂ）のバイアススパッタ工程の第１および第２の段階において配線溝２７Ａ底部をバリアメタル膜２８により保護するために、前記第１および第２の段階でフィールド部、すなわち絶縁膜２７の平坦部ないし主面に堆積されるバリアメタル膜２８の積算堆積量Ｔｄと、前記第１および第２の段階で前記フィールド部から除去されるバリアメタル膜２８の積算エッチング量Ｔｅの比を適切に制御する。
図１２（Ａ），（Ｂ），（Ｃ）は、図８（Ｂ）のバイアススパッタ工程の第１の段階（１ｓｔ）と第２の段階（２ｎｄ）で、配線溝２７Ａ底部に対応する平坦面上でのバリアメタル膜２８の堆積量およびエッチング量を変化させた場合の、形成される配線溝２７Ａおよびビアホール２５Ａの形状を示す図である。ただし図１２（Ａ），（Ｂ），（Ｃ）の各々において前記バイアススパッタ工程の第１の段階および第２の段階は、表２に示す条件で行っており、図１２（Ａ）の第１段階では、配線溝２７Ａ底面での堆積量が５ｎｍ，エッチング量が１ｎｍ，第２段階では、配線溝２７Ａ底面での堆積量が１５ｎｍ，エッチング量も１５ｎｍ、図１２（Ｂ）の第１段階では、前記配線溝２７Ａ底面での堆積量が１５ｎｍ，エッチング量が２ｎｍ、第２段階では、配線溝２７Ａ底面での堆積量が１５ｎｍ，エッチング量も１５ｎｍ、図１２（Ｃ）の第１段階では、前記配線溝２７Ａ底面での堆積量が４０ｎｍ，エッチング量が３ｎｍ、第２段階では、配線溝２７Ａ底面での堆積量が１５ｎｍ，エッチング量も１５ｎｍとなっている。
Figure 0005162869
 図１２（Ａ）の例では、段階１，２を積算した積算堆積量Ｔｄは２０ｎｍ、積算エッチング量は１６ｎｍであり、この場合には配線溝２７Ａ底部においてバリアメタル膜２８のスパッタエッチングが生じ、バリアメタル膜２８が部分的に消失している。この場合、積算堆積量Ｔｄと積算エッチング量Ｔｅの比Ｔｄ／Ｔｅは１．２５になっている。
これに対し図１２（Ｂ）の例では、前記第１段階および第２段階を積算した積算堆積量Ｔｄは３０ｎｍ、積算エッチング量は１７ｎｍであり、この場合には配線溝２７Ａ底部においてバリアメタル膜２８の消失は抑制され、しかもビアホール２５Ａ底部において配線パターン２３Ａ内部に食い込む凹部が形成されている。図１２（Ｂ）の場合、前記Ｔｄ／Ｔｅ比は１．７６となっている。
一方、図１２（Ｃ）の例では、前記第１段階および第２段階を積算した積算堆積量Ｔｄは５５ｎｍ、積算エッチング量は１８ｎｍであり、この場合には配線溝２７Ａ底部においてバリアメタル膜２８の消失は抑制されるものの、ビアホール２５Ａ底部においてもスパッタエッチングは生じておらず、配線パターン２３Ａ内部に食い込む凹部は形成されていない。
図１２（Ｂ）のような、配線溝２７Ａ底部においてバリアメタル２８の消失を抑制し、かつビアホール２５Ａ底部においてスパッタエッチングを生じるようなＴｄ／Ｔｅ比の範囲は、前記ビアホール２５Ａ底部におけるスパッタエッチング速度と配線溝２５Ａ底部におけるスパッタエッチング速度の比に依存するが、前記Ｔｄ／Ｔｅ比が１．５未満では前記バリアメタル２８が配線溝２７Ａの底部において少なくとも部分的に消失し、その下の層間絶縁膜２５が露出されてしまう。また前記Ｔｄ／Ｔｅ比が３．０よりも大きい場合には、前記ビアホール２５Ａ底部において十分なスパッタエッチングが得られない。
このことから、図８（Ｂ）のバイアススパッタ工程は、前記第１および第２の段階を通じて、Ｔｄ／Ｔｅ比が１．５以上で３．０以下（１．５≦Ｔｄ／Ｔｅ≦３．０）とするのが好ましい。
先に図７で説明したように、Ｖｄ／Ｖｅ比を制御することで、ビアホール２５Ａ底におけるエッチング速度と配線溝２７Ａ底におけるエッチング速度の比を制御することができるが、配線溝２７Ａ底面でのバリアメタル膜２８の消失を完全に抑制するのは物理的に困難な場合があり、本実施形態によるＴｄ／Ｔｅ比の制御を合わせて行うのが好ましい。
前記Ｔｄ／Ｔｅ比を上記範囲に制御した場合、ビアホール２５Ａ底部におけるエッチング速度Ｖｂと配線溝２７Ａ底部におけるエッチング速度Ｖｔの比Ｖｂ／Ｖｔは３以上（Ｖｂ／Ｖｔ≧３）に維持され、配線溝２７Ａ底部のエッチングを抑制しつつ、ビアホール２５Ａ底部のエッチングを進行させることが可能になる。
以上、本発明を好ましい実施形態について説明したが、本発明は上記の特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１の絶縁膜中に埋設された第１の配線パターンと、
前記第１の絶縁膜上に前記第１の配線パターンを覆う第２の絶縁膜と、
前記第２の絶縁膜の上部に形成された配線溝と、
前記第２の絶縁膜の下部において、前記配線溝から下方に延在し前記第１の配線パターンを露出するビアホールと、
前記配線溝を充填する第２の配線パターンと、
前記第２の配線パターンから前記ビアホール中を下方に延在し、前記第１の配線パターンにコンタクトするビアプラグと、
前記第２の配線パターンと前記配線溝の間に形成され、さらに前記ビアプラグの表面を連続して覆うバリアメタル膜と、
を含む多層配線構造を備えた半導体装置であって、
前記ビアプラグは、その先端部が、前記第１の配線パターン中に、前記第１の配線パターンの表面を越えて侵入し、
前記配線溝は、平坦な底面を有し、
前記バリアメタル膜は、前記ビアプラグ側壁面において、前記ビアプラグ先端部におけるよりも大きな膜厚を有する半導体装置。
（付記２）
前記バリアメタル膜は、前記ビアプラグ側壁面における厚さが、前記ビアプラグ先端部における厚さの１．５倍以上である付記１記載の半導体装置。
（付記３）
前記ビアプラグ先端部は、前記第１の配線パターン中に、５ｎｍを越える深さで侵入する付記１記載の半導体装置。
（付記４）
導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、
前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、
前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、
前記導体膜を堆積する工程は、
前記導体膜を、前記絶縁膜の主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第１の条件で堆積する第１のスパッタ工程と、
前記導体膜を、前記絶縁膜の主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第２の条件で堆積する第２のスパッタ工程とを含む半導体装置の製造方法。
（付記５）
前記導体膜を堆積する工程では、前記第１および第２のスパッタ工程が、複数回繰り返される付記４記載の半導体装置の製造方法。
（付記６）
前記第１の条件は、前記第１のスパッタ工程において、前記導体パターン表面が前記開口部において掘削されることがないように設定され、前記第２の条件は、前記第２のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定される付記４または５記載の半導体装置の製造方法。
（付記７）
前記第１および第２の条件は、前記絶縁膜主面上における堆積速度Ｖｄとスパッタエッチング速度Ｖｅの比（Ｖｄ／Ｖｅ）を使って、それぞれＶｄ／Ｖｅ>１および０．９≦Ｖｄ／Ｖｅ≦１．４となるように決定される付記４〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記８）
前記第１および第２の条件は、前記第１および第２のスパッタ工程における前記絶縁膜主面での前記導体膜の総堆積量Ｔｄと、前記第１および第２のスパッタ工程における前記絶縁膜主面での前記導体膜の総スパッタエッチング量Ｔｅを使って、条件１．５≦Ｔｄ／Ｔｅ≦３．０の関係が満たされるように設定される付記４〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記９）
前記第２のスパッタ工程は、前記ビアホール底部におけるスパッタエッチング速度をＶｂ、前記配線溝底面におけるスパッタエッチング速度をＶｔとして、Ｖｂ／Ｖｔ≧３の関係が見たされるように実行される付記４〜７のうち、いずれか一項記載の半導体装置の製造方法。
（付記１１）
前記導体膜を堆積する工程は、スパッタイオン種の圧力を１×１０-2Ｐａ以上、１×１０-1Ｐａ以下に設定して実行される付記４〜１０のうち、いずれか一項記載の半導体装置の製造方法。
（付記１２）
前記導体膜は、Ｔａ，Ｔｉ，Ｗ，Ｚｒよりなる群より選ばれる一または複数の高融点金属元素を含む付記４〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
前記開口部を前記導電性材料により充填する工程は、前記導体膜上に、ＣｕまたはＣｕを含む化合物よりなるシード層を形成する工程と、前記シード層上にＣｕを前記導電性材料として充填する工程を含む付記４〜１２のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
前記Ｃｕを含む化合物は、Ｃｕの他にＡｌ，Ｔｉ，Ｚｒ，Ｎｉ，Ａｇ，Ｐｄよりなる群より選ばれる一または複数の元素を含む付記１３記載の半導体装置の製造方法。
（付記１５）
さらに前記導体膜の状態を前記絶縁膜の上方から観察することで、前記導体膜の前記開口部周辺におけるエッチングダメージの有無を検査する工程を含む付記４記載の半導体装置の製造方法。
（Ａ）〜（Ｃ）は、本発明の関連技術による多層配線構造の形成方法を示す図である。 （Ａ）〜（Ｃ）は、本発明の他の関連技術による多層配線構造の形成方法を示す図である。 本発明で使われるマグネトロンスパッタ装置の構成を示す図である。 本発明の原理を説明する図である。 （Ａ）〜（Ｆ）は、図４に対応した、本発明の原理を示す別の図である。 （Ａ），（Ｂ）は、本発明の原理を説明するさらに別の図である。 本発明の原理を説明するさらに別の図である。 （Ａ）〜（Ｅ）は、本発明の第１の実施形態による半導体装置の製造工程を示す図である。 は、前記図８（Ｂ）の段階を詳細に示す図である。 は、本発明の第１の実施形態を説明する図である。 （Ａ）〜（Ｄ）は、本発明の第１の実施形態を説明する別の図である。 （Ａ）〜（Ｃ）は、本発明の第２の実施形態を説明する図である。
符号の説明
１１、１３，１５，２３，２５，２７ 層間絶縁膜
１１Ａ，２３Ａ 導体パターン
１２，１４，２２，２６ エッチングストッパ膜
１３Ａ，２５Ａ ビアホール
１３Ｂ，３０Ｂ Ｃｕビアプラグ
１３ａ ビアホール肩部
１５Ａ，２７Ａ 配線溝
１６，２８ バリアメタル膜
１５Ｂ，３０Ａ Ｃｕ配線パターン
２１ シリコン基板
２１Ａ 絶縁膜
１００ マグネトロンスパッタ装置
１０１ 処理容器
１０１Ａ プロセス空間
１０１Ｂ シールド部材
１０１ａ 排気ポート
１０２ ステージ
１０３Ａ，１０３Ｂ ガス導入口
１０４ ターゲット
１０５ ターゲット電源
１０６ ステージバイアス電源
１０７ マグネット
Ｗ 被処理基板

Claims (9)

  1. 第１の絶縁膜中に埋設された第１の配線パターンと、
    前記第１の絶縁膜上に前記第１の配線パターンを覆う第２の絶縁膜と、
    前記第２の絶縁膜の上部に形成された配線溝と、
    前記第２の絶縁膜の下部において、前記配線溝から下方に延在し前記第１の配線パターンを露出するビアホールと、
    前記配線溝を充填する第２の配線パターンと、
    前記第２の配線パターンから下方に前記ビアホール中を延在し、前記第１の配線パターンにコンタクトするビアプラグと、
    前記第２の配線パターンと前記配線溝の間に形成され、さらに前記ビアプラグの表面を連続して覆うバリアメタル膜と、
    を含む多層配線構造を備えた半導体装置であって、
    前記ビアプラグは、その先端部が、前記第１の配線パターン中に、前記第１の配線パターンの表面を越えて侵入し、
    前記配線溝は、平坦な底面を有し、
    前記バリアメタル膜は、前記ビアプラグ側壁面において、前記ビアプラグ先端部におけるよりも大きな膜厚を有し、
    前記ビアプラグ先端部は前記バリアメタル膜により覆われており、前記バリアメタル膜は、前記ビアプラグ側壁面から前記ビアプラグ先端部に向かって漸減した膜厚を有することを特徴とする半導体装置。
  2. 前記バリアメタル膜は、前記ビアプラグ側壁面における厚さが、前記ビアプラグ先端部における厚さの１．５倍以上であることを特徴とする請求項１記載の半導体装置。
  3. 前記ビアプラグ先端部は、前記第１の配線パターン中に、５ｎｍを越える深さで侵入することを特徴とする請求項１記載の半導体装置。
  4. 導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、
    前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、
    前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、
    前記導体膜を堆積する工程は、
    前記導体膜を、前記絶縁膜の前記主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第１の条件で堆積する第１のスパッタ工程と、
    前記導体膜を、前記絶縁膜の前記主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第２の条件で堆積する第２のスパッタ工程とを含み、
    前記第２の条件は、前記第２のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定され、
    前記開口部の前記底面を連続して覆う前記導体膜の膜厚を、前記底面の先端部に向かって漸減させていることを特徴とする半導体装置の製造方法。
  5. 導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、
    前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、
    前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、
    前記導体膜を堆積する工程は、
    前記導体膜を、前記絶縁膜の前記主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第１の条件で堆積する第１のスパッタ工程と、
    前記導体膜を、前記絶縁膜の前記主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第２の条件で堆積する第２のスパッタ工程とを含み、
    前記第２の条件は、前記第２のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定され、
    前記導体膜を堆積する工程では、前記第１および前記第２のスパッタ工程が、複数回繰り返されることを特徴とする半導体装置の製造方法。
  6. 前記第１の条件は、前記第１のスパッタ工程において、前記導体パターン表面が前記開口部において掘削されることがないように設定されることを特徴とする請求項４または５記載の半導体装置の製造方法。
  7. 前記第１および第２の条件は、前記絶縁膜主面上における堆積速度Ｖｄとスパッタエッチング速度Ｖｅの比（Ｖｄ／Ｖｅ）を使って、それぞれＶｄ／Ｖｅ＞１および０．９≦Ｖｄ／Ｖｅ≦１．５となるように決定されることを特徴とする請求項４〜６のうち、いずれか一項記載の半導体装置の製造方法。
  8. 前記第１および第２の条件は、前記第１および第２のスパッタ工程における前記絶縁膜主面での前記導体膜の総堆積量Ｔｄと、前記第１および第２のスパッタ工程における前記絶縁膜主面での前記導体膜の総スパッタエッチング量Ｔｅを使って、条件１．５≦Ｔｄ／Ｔｅ≦３．０の関係が満たされるように設定されることを特徴とする請求項４〜６のうち、いずれか一項記載の半導体装置の製造方法。
  9. 前記第２のスパッタ工程は、前記開口部底部におけるスパッタエッチング速度をＶｂ、前記絶縁膜の前記主面におけるスパッタエッチング速度をＶｔとして、Ｖｂ／Ｖｔ≧３の関係が満たされるように実行されることを特徴とする請求項４〜７のうち、いずれか一項記載の半導体装置の製造方法。
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