CN113540096B - 静态随机存取存储器元件及其制造方法 - Google Patents

静态随机存取存储器元件及其制造方法 Download PDF

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Abstract

本发明公开一种静态随机存取存储器元件及其制造方法，其中该静态随机存取存储器元件包括基底、至少一2晶体管‑静态随机存取存储器(2T‑SRAM)、内层介电层、多个接触窗、层间介电层、多个介层窗与一导电线路。2T‑SRAM设置在基底上，内层介电层覆盖2T‑SRAM，接触窗则设置在内层介电层中并耦接所述2T‑SRAM。层间介电层覆盖内层介电层与接触窗，介层窗则设置在层间介电层中并经由各个接触窗耦接所述2T‑SRAM。所述导电线路是设置在层间介电层上并连接多个介层窗，其中所述导电线路的厚度小于或等于十分之一的介层窗的厚度，因此与传统位线相比，能大幅降低耦合效应。

Description

静态随机存取存储器元件及其制造方法
技术领域
本发明涉及一种存储器元件，且特别是涉及一种静态随机存取存储器元件及其制造方法。
背景技术
静态随机存取存储器(SRAM)属于挥发性半导体存储器装置。目前发展出由两个晶体管与电容器耦接的存储器元件。在此种存储器元件中，使用电容器作为存储组件。
现有后段制作工艺(BEOL)的金属层厚度明显比存储器元件的尺寸要厚，而在两层金属层之间有产生高电容，而使耦合效应(coupling effect)变严重，特别是与存储器元件接近的位线部分，其所导致的耦合效应会对静态随机存取存储器产生一定程度的干扰。
发明内容
本发明提供一种静态随机存取存储器元件，能大幅降低耦合效应。
本发明另提供一种静态随机存取存储器元件的制造方法，可利用现有制成且无需繁琐的步骤就能制作出不易遭受干扰的静态随机存取存储器。
本发明的一种静态随机存取存储器元件，包括基底、至少一2晶体管-静态随机存取存储器(2T-SRAM)、内层介电层、多个接触窗、第一层间介电层、多个第一介层窗与一导电线路。基底包含2晶体管-静态随机存取存储器(2T-SRAM)区与周边电路区。2T-SRAM设置在基底上，内层介电层覆盖2T-SRAM，接触窗则设置在内层介电层中并耦接所述2T-SRAM。第一层间介电层覆盖内层介电层与接触窗，第一介层窗则设置在第一层间介电层中并经由各个接触窗耦接所述2T-SRAM。所述导电线路是设置在第一层间介电层上并连接多个第一介层窗，其中所述导电线路的厚度小于或等于十分之一的第一介层窗的厚度。
在本发明的一实施例中，上述静态随机存取存储器元件还可包括覆盖所述导电线路的一第二层间介电层以及设置在所述第二层间介电层中并连接导电线路的至少一第二介层窗或至少一双镶嵌结构。
在本发明的一实施例中，上述静态随机存取存储器元件还可包括至少一周边元件，设置在所述周边电路区的基底上。
在本发明的一实施例中，上述静态随机存取存储器元件还可包括多个第三介层窗，设置在所述周边电路区的第一层间介电层中并形成耦接周边元件，其中所述第三介层窗与所述第一介层窗是以同一层材料形成。
在本发明的一实施例中，上述静态随机存取存储器元件还可包括一第四介层窗，设置在所述周边电路区的所述第二层间介电层中并耦接所述第三介层窗，其中所述第四介层窗与所述第二介层窗是以同一层材料形成。
在本发明的一实施例中，上述双镶嵌结构还可延伸至周边电路区并耦接上述第三介层窗。
本发明的一种静态随机存取存储器元件的制造方法，包括提供一基底，其具有2晶体管-静态随机存取存储器(2T-SRAM)区与周边电路区。在所述2T-SRAM区形成至少一2T-SRAM；在基底上形成一内层介电层，覆盖所述2T-SRAM；在所述内层介电层中形成多个接触窗耦接2T-SRAM；在基底上形成一第一层间介电层，覆盖内层介电层与接触窗；在所述第一层间介电层内形成多个第一介层窗，每个第一介层窗经由每个接触窗耦接2T-SRAM；然后在所述第一层间介电层上形成一导电线路，连接所述多个第一介层窗，其中所述导电线路的厚度小于或等于十分之一的第一介层窗的厚度。
在本发明的另一实施例中，形成上述导电线路的步骤包括：先在上述第一层间介电层上形成一导体层，覆盖第一层间介电层与第一介层窗；在所述导体层上形成一图案化光致抗蚀剂层，再利用所述图案化光致抗蚀剂层作为掩模，蚀刻去除所述2T-SRAM区以外的导体层，以形成所述导电线路。
在本发明的另一实施例中，在形成上述导电线路之后还可包括：在基底上形成一第二层间介电层，覆盖所述导电线路；在所述第二层间介电层中形成连接导电线路的至少一第二介层窗或至少一双镶嵌结构。
在本发明的另一实施例中，在形成上述内层介电层之前还可包括在所述周边电路区形成至少一周边元件。
在本发明的另一实施例中，形成上述第一介层窗的同时可在周边电路区形成耦接所述周边元件的多个第三介层窗。
在本发明的另一实施例中，形成上述第二介层窗的同时在周边电路区形成耦接上述第三介层窗的第四介层窗。
在本发明的另一实施例中，形成所述双镶嵌结构的步骤包括使双镶嵌结构耦接周边电路区内的上述第三介层窗。
在本发明的各个实施例中，上述导电线路的材料包括钨、铝、钽、氮化钽或前述之组合。
在本发明的各个实施例中，上述第一层间介电层包括单层或多层结构。
在本发明的各个实施例中，所述第二层间介电层包括单层或多层结构。
基于上述，本发明使用较薄的导体线路取代传统的位线，所以能大幅降低原本由位线所导致的耦合效应，并由此避免2T-SRAM受到不必要的干扰。而且，本发明的导体线路可使用如铜制作工艺的阻障层(barrier layer)的制造方式形成，所以其厚度可以控制得很薄，且整个制造方法与现有技术相较，仅需增加一道光掩模制作工艺来切断与周边电路区的连接，所以无需繁琐的步骤就能达到降低元件耦合效应的功效。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明的第一实施例的一种静态随机存取存储器元件的剖面示意图；
图2A至图2G是本发明的第二实施例的一种静态随机存取存储器元件的制造流程示意图。
符号说明
100、200:基底
100a、200a:2T-SRAM区
100b、200b:周边电路区
102、202:2晶体管-静态随机存取存储器(2T-SRAM)
102a、202a:晶体管
102b、202b:电容器
104、206:内层介电层
106、208:接触窗
108、212:第一层间介电层
110、214a:第一介层窗
112、222a:导电线路
114、204:周边元件
116、128、210、226:中间层
118、220、236:金属层
120、218、234:阻障层
122、214b:第三介层窗
124、238:双镶嵌结构
126、228:第二层间介电层
130:第二介层窗
132:第四介层窗
216:开口
222:导体层
224:图案化光致抗蚀剂层
230:介层窗开口
232:沟槽
t1、t2:厚度
具体实施方式
下文列举一些实施例并配合所附的附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。另外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语；也就是指包含但不限于。而且，文中所提到的方向性用语，例如：「上」、「下」等，仅是用以参考附图的方向。因此，使用的方向性用语是用来说明，而并非用来限制本发明。
图1是依照本发明的第一实施例的一种静态随机存取存储器元件的剖面示意图。
请参照图1，第一实施例的静态随机存取存储器元件包括基底100、至少一2晶体管-静态随机存取存储器(two-transistor static random access memory，2T-SRAM)102、内层介电层104、多个接触窗106、第一层间介电层108、多个第一介层窗110与一导电线路112。基底100包含2T-SRAM区100a与周边电路区100b，且基底100内具有掺杂区(如阱区、LDD区、源极区、漏极区等)、元件隔离结构(如STI)等未绘示的结构，是采用所属技术领域中具有通常知识者所周知的方法，于此不再说明。2T-SRAM 102设置在2T-SRAM区100a的基底100上，且图中显示的是两个2T-SRAM 102，每个2T-SRAM 102基本包括两个晶体管102a与一个电容器102b，但本发明并不限于此。此外，在所述周边电路区100b的基底100上还可设置至少一周边元件114，如MOS开关等。内层介电层104覆盖2T-SRAM 102，接触窗106则设置在内层介电层104中并分别耦接2T-SRAM 102。内层介电层104的材料例如是以四乙氧基硅烷(TEOS)为反应气体进行化学气相沉积法所形成的氧化硅、或选自硼磷硅玻璃(BPSG)、磷掺杂硅玻璃(PSG)、低介电常数(low k)材料等。若是在设有周边元件114的情况下，接触窗106也会设置在周边电路区100b的内层介电层104中并耦接周边元件114。
请继续参照图1，第一层间介电层108覆盖内层介电层104与接触窗106，其中第一层间介电层108可以是单层或多层结构，以图1为例，第一层间介电层108是单层结构，并且在第一层间介电层108与内层介电层104之间可设置材料不同的中间层116，以利制作工艺的控制；例如第一层间介电层108的材料为Al2O3(blue diamond，BD)、中间层116的材料则是SiCN，然而本发明并不限于此。第一介层窗110则设置在第一层间介电层108中并经由各个接触窗106耦接2T-SRAM 102。第一介层窗110例如是由金属层118与阻障层120构成的结构，其中金属层118的材料例如铜、钛、钨或铝；阻障层120的材料例如钽(Ta)、钛(Ti)、氮化钽(TaN)、氮化钛(TiN)或前述的组合。此外，若是在设有周边元件114的情况下，还可在周边电路区100b的第一层间介电层108中设置第三介层窗122，用以耦接周边元件114，且第三介层窗122与第一介层窗110可采用同一层材料形成；也就是说，第三介层窗122与第一介层窗110实际上可利用同一道光掩模制作工艺以及相同的沉积步骤形成。而且，在图1显示的第一介层窗110的底部与第三介层窗122的底部均延伸到内层介电层104，但本发明并不限于此，第一介层窗110的底部与第三介层窗122的底部也可与中间层116的底面齐平。
请再度参照图1，所述导电线路112是设置在第一层间介电层108上并连接多个第一介层窗110，其中导电线路112的厚度t1小于或等于十分之一的第一介层窗110的厚度t2(t1≤t2/10)。上述导电线路112的材料是可形成厚度极薄的导体材料，例如钨、铝、钽、氮化钽或前述的组合。在一实施例中，第一介层窗110的厚度t2若是在250nm左右，则导电线路112的厚度t1可在5nm～25nm之间，但本发明并不限于此。由于很薄的导电线路112取代传统的位线，所以能大幅降低原本由位线所导致的耦合效应，并由此避免2T-SRAM 102受到不必要的干扰。
在一实施例中，导电线路112后续的连接可利用图1所示的双镶嵌结构124，其形成在覆盖导电线路112的一第二层间介电层126内，其中双镶嵌结构124是由金属层与阻障层构成的结构，第二层间介电层126可以是单层或多层结构，以图1为例，第二层间介电层126是单层结构，并且在第二层间介电层126与导电线路112之间可设置材料不同的中间层128，以利制作工艺的控制；例如第二层间介电层126的材料为BD、中间层128的材料则是SiCN，然而本发明并不限于此。双镶嵌结构124一般具有介层窗与导电沟槽，所以在需要与周边元件114耦接的情况下，双镶嵌结构124还可延伸至周边电路区100b，并经由一个介层窗126直接接触导电线路112、另一个介层窗130直接接触第三介层窗122，使2T-SRAM 102耦接至周边元件114。在另一实施例中，若是在第一介层窗110的上一层线路不需要直接与周边元件114耦接，则双镶嵌结构124可改以彼此隔离的第二介层窗130与第四介层窗132取代，其中第二介层窗130耦接导电线路112、第四介层窗132耦接第三介层窗122，且第四介层窗132与第二介层窗130可采用同一层材料形成；也就是说，第四介层窗132与第二介层窗130实际上可利用同一道光掩模制作工艺以及相同的沉积步骤形成。
图2A至图2G是依照本发明的第三实施例的一种静态随机存取存储器元件的制造流程示意图。
请先参照图2A，提供一基底200，其具有2晶体管-静态随机存取存储器(2T-SRAM)区200a与周边电路区200b。在2T-SRAM区200a形成至少一个2T-SRAM 202，且图中显示的是形成了两个2T-SRAM 202，每个2T-SRAM 202基本包括两个晶体管202a与一个电容器202b，但本发明并不限于此。此外，在周边电路区200b的基底200上还可形成至少一周边元件204，如MOS开关等。所述2T-SRAM 202与周边元件204的形成方法与形成顺序可采用所属技术领域中具有通常知识者所周知的方法，于此不再说明。在另一实施例中，周边电路区200b及其中的周边元件204的形成可采用其它制作工艺，而与2T-SRAM区200a的制作工艺分开进行。然后，在基底200上形成一内层介电层206覆盖2T-SRAM 202与周边元件204，再于内层介电层206中形成多个接触窗208耦接2T-SRAM 202与周边元件204。之后，在内层介电层206与接触窗208的表面可形成一中间层210，以利后续蚀刻制作工艺的控制，且其材料可参照上述实施例，故不再赘述。
然后，请参照图2B，在基底200上形成一第一层间介电层212，覆盖中间层210及其下的内层介电层206与接触窗208，上述第一层间介电层212包括单层或多层结构。之后，在第一层间介电层212内形成多个第一介层窗214a，每个第一介层窗214a经由每个接触窗208耦接2T-SRAM 202。形成第一介层窗214a的同时可在周边电路区200b形成耦接周边元件204的多个第三介层窗214b。在一实施例中，形成第一介层窗214a与第三介层窗214b的步骤例如在形成第一层间介电层212之后，在第一层间介电层212上形成图案化掩模(未绘示)，再利用所述图案化掩模作为蚀刻掩模，去除部分第一层间介电层212而形成多个开口216，这些开口216会穿过中间层210并暴露出接触窗208，接着可在开口216表面形成阻障层218再填入金属(如铜)220，之后利用如CMP的方式进行金属的平坦化制作工艺。然而，本发明并不限于此。
之后，请参照图2C，为了在第一层间介电层212上形成导电线路，可先在第一层间介电层212上形成一导体层222，覆盖第一层间介电层212、第一介层窗214a与第三介层窗214b，其中导体层222的厚度t1小于或等于十分之一的第一介层窗214a的厚度t2，导体层222的材料包括钨、铝、钽、氮化钽或前述之组合。接着，在导体层222上形成一图案化光致抗蚀剂层224，并暴露出周边电路区200b的导体层222。。
然后，请参照图2D，利用图案化光致抗蚀剂层224作为掩模，蚀刻去除2T-SRAM区200a以外的导体层，以形成导电线路222a，且导电线路222a连接多个第一介层窗214a。之后可将图案化光致抗蚀剂层224移除。
接着，请参照图2E，可在基底200上先形成另一中间层226，再形成一第二层间介电层228覆盖导电线路222a，以利后续蚀刻制作工艺的控制，且其材料可参照上述实施例，故不再赘述。然后，为了在第二层间介电层228中形成双镶嵌结构，可先利用光刻蚀刻制作工艺在第二层间介电层228中形成介层窗开口230，一个介层窗开口230对准导电线路222a、另一个介层窗开口230对准第三介层窗214b。此外，若是不需直接在此处耦接2T-SRAM202与周边元件204，也可选择先去除介层窗开口230内的中间层226再直接于介层窗开口230分别形成耦接第三介层窗214b的第四介层窗(未绘示)与耦接导电线路222a的第二介层窗(未绘示)，其中第二介层窗与第四介层窗的形成方法可参照上述形成第一介层窗214a与第三介层窗214b的步骤，于此不再赘述。
之后，请参照图2F，利用光刻蚀刻制作工艺在第二层间介电层228中形成沟槽232，其位于介层窗开口230上方，前述介层窗开口230与沟槽232的形成方法与形成顺序还可采用所属技术领域中具有通常知识者所周知的其他方法，于此不再说明。
随后，请参照图2G，可先去除介层窗开口230内的中间层226，再于介层窗开口230与沟槽232的表面形成阻障层234，再填入金属层236，之后利用如CMP的方式进行金属层的平坦化制作工艺，以形成连接导电线路222a与第三介层窗214b的双镶嵌结构238。然而，本发明并不限于此。根据不同的元件设计需求，双镶嵌结构238也可不与第三介层窗214b接触，亦即不在第三介层窗214b上方形成介层窗开口230。
综上所述，本发明利用与阻障层(barrier layer)厚度相近的导体线路取代传统的位线，因此能大幅降低原本由位线所导致的耦合效应，并由此避免2T-SRAM受到干扰。由于本发明的导体线路可使用如铜制作工艺的阻障层的制作工艺形成，所以不但能将其厚度控制得很薄，还可整合至现有技术，无需繁琐的步骤就能达到降低元件耦合效应的功效。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (19)

1.一种静态随机存取存储器元件，其特征在于，包括：
基底，具有2晶体管-静态随机存取存储器(2T-SRAM)区与周边电路区；
至少一2晶体管-静态随机存取存储器，设置在所述2晶体管-静态随机存取存储器区的所述基底上；
内层介电层，覆盖所述至少一2晶体管-静态随机存取存储器；
多个接触窗，设置在所述内层介电层中并耦接所述至少一2晶体管-静态随机存取存储器；
第一层间介电层，覆盖所述内层介电层与所述多个接触窗；
多个第一介层窗，设置在所述第一层间介电层中并经由每个所述接触窗耦接所述至少一2晶体管-静态随机存取存储器；以及
导电线路作为位线，设置在所述第一层间介电层上，连接所述多个第一介层窗，其中所述导电线路的厚度小于或等于十分之一的所述第一介层窗的厚度。
2.如权利要求1所述的静态随机存取存储器元件，其中所述导电线路的材料包括钨、铝、钽、氮化钽或前述的组合。
3.如权利要求1所述的静态随机存取存储器元件，其中所述第一层间介电层包括单层或多层结构。
4.如权利要求1所述的静态随机存取存储器元件，还包括：
第二层间介电层，覆盖所述导电线路；以及
至少一第二介层窗或至少一双镶嵌结构，设置在所述第二层间介电层中并连接所述导电线路。
5.如权利要求4所述的静态随机存取存储器元件，还包括至少一周边元件，设置在所述周边电路区的所述基底上。
6.如权利要求5所述的静态随机存取存储器元件，还包括多个第三介层窗，设置在所述周边电路区的所述第一层间介电层中并形成耦接所述至少一周边元件，其中所述第三介层窗与所述第一介层窗是以同一层材料形成。
7.如权利要求6所述的静态随机存取存储器元件，还包括：
第四介层窗，设置在所述周边电路区的所述第二层间介电层中并耦接所述第三介层窗，其中所述第四介层窗与所述第二介层窗是以同一层材料形成。
8.如权利要求6所述的静态随机存取存储器元件，其中所述双镶嵌结构延伸至所述周边电路区并耦接所述第三介层窗。
9.如权利要求4所述的静态随机存取存储器元件，其中所述第二层间介电层包括单层或多层结构。
10.一种静态随机存取存储器元件的制造方法，包括：
提供基底，其具有2晶体管-静态随机存取存储器(2T-SRAM)区与周边电路区；
在所述2晶体管-静态随机存取存储器区形成至少一2晶体管-静态随机存取存储器；
在所述基底上形成内层介电层，覆盖所述至少一2晶体管-静态随机存取存储器；
在所述内层介电层中形成多个接触窗耦接所述至少一2晶体管-静态随机存取存储器；
在所述基底上形成第一层间介电层，覆盖所述内层介电层与所述多个接触窗；
在所述第一层间介电层内形成多个第一介层窗，每个所述第一介层窗经由每个所述接触窗耦接所述至少一2晶体管-静态随机存取存储器；以及
在所述第一层间介电层上形成导电线路作为位线，连接所述多个第一介层窗，其中所述导电线路的厚度小于或等于十分之一的所述第一介层窗的厚度。
11.如权利要求10所述的静态随机存取存储器元件的制造方法，其中形成所述导电线路的步骤包括：
在所述第一层间介电层上形成导体层，覆盖所述第一层间介电层与所述多个第一介层窗；
在所述导体层上形成一图案化光致抗蚀剂层；以及
利用所述图案化光致抗蚀剂层作为掩模，蚀刻去除所述2晶体管-静态随机存取存储器区以外的所述导体层，以形成所述导电线路。
12.如权利要求10所述的静态随机存取存储器元件的制造方法，其中所述导电线路的材料包括钨、铝、钽、氮化钽或前述的组合。
13.如权利要求10所述的静态随机存取存储器元件的制造方法，其中所述第一层间介电层包括单层或多层结构。
14.如权利要求10所述的静态随机存取存储器元件的制造方法，其中在形成所述导电线路之后还包括:
在所述基底上形成第二层间介电层，覆盖所述导电线路；以及
在所述第二层间介电层中形成连接所述导电线路的至少一第二介层窗或至少一双镶嵌结构。
15.如权利要求14所述的静态随机存取存储器元件的制造方法，其中在形成所述内层介电层之前还包括在所述周边电路区形成至少一周边元件。
16.如权利要求15所述的静态随机存取存储器元件的制造方法，其中形成所述第一介层窗的同时在所述周边电路区形成耦接所述至少一周边元件的多个第三介层窗。
17.如权利要求16所述的静态随机存取存储器元件的制造方法，其中形成所述第二介层窗的同时在所述周边电路区形成耦接所述第三介层窗的第四介层窗。
18.如权利要求16所述的静态随机存取存储器元件的制造方法，其中形成所述双镶嵌结构的步骤包括使所述双镶嵌结构耦接所述周边电路区内的所述第三介层窗。
19.如权利要求14所述的静态随机存取存储器元件的制造方法，其中所述第二层间介电层包括单层或多层结构。
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