JP2005142337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005142337A JP2005142337A JP2003376766A JP2003376766A JP2005142337A JP 2005142337 A JP2005142337 A JP 2005142337A JP 2003376766 A JP2003376766 A JP 2003376766A JP 2003376766 A JP2003376766 A JP 2003376766A JP 2005142337 A JP2005142337 A JP 2005142337A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 MIM構造のキャパシタを、少ないマスク枚数で形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板1上に、Cu配線5を含む絶縁膜3を形成する工程と、絶縁膜3上にCu配線5が拡散するのを防止するCu酸化拡散防止膜7を形成する工程と、Cu酸化拡散防止膜7上に絶縁膜9を形成する工程と、Cu配線5に達するように絶縁膜9およびCu酸化拡散防止膜7に開口部15を形成する工程と、開口部15から絶縁膜9上に下部電極17、誘電体膜19、上部電極21、および酸化防止膜23を順に堆積した積層構造を形成する工程と、絶縁膜9上の積層構造を除去する工程と、開口部15内の積層構造22Aと絶縁膜9上とに絶縁膜25を形成する工程とを備える。
【選択図】 図9
【解決手段】 半導体装置の製造方法は、半導体基板1上に、Cu配線5を含む絶縁膜3を形成する工程と、絶縁膜3上にCu配線5が拡散するのを防止するCu酸化拡散防止膜7を形成する工程と、Cu酸化拡散防止膜7上に絶縁膜9を形成する工程と、Cu配線5に達するように絶縁膜9およびCu酸化拡散防止膜7に開口部15を形成する工程と、開口部15から絶縁膜9上に下部電極17、誘電体膜19、上部電極21、および酸化防止膜23を順に堆積した積層構造を形成する工程と、絶縁膜9上の積層構造を除去する工程と、開口部15内の積層構造22Aと絶縁膜9上とに絶縁膜25を形成する工程とを備える。
【選択図】 図9
Description
本発明は、半導体装置の製造方法に関し、さらに詳しくは、MIM(Metal−Insulator−Metal)構造のキャパシタを有する半導体装置の製造方法に関する。
現在、高密度・大容量のメモリをロジックに混載する場合にはメモリセルとしてDRAM(Dynamic Random Access Memory)を採用することが多い。しかし、LSIのシステム化により、キャパシタ専用プロセスを廃止して、ロジック部とキャパシタのプロセスを共通化させる方が、コスト的に有利となる場合も増えてきている。そこで配線と共有化されたプロセスで形成できるMIM構造を有するキャパシタが用いられるようになった。MIM構造を有するキャパシタは、Al配線間もしくはCu配線間に形成される。特に近年では、配線が微細化されるにともない、配線抵抗を低く抑えるために、比抵抗が低いCuを用いた配線が用いられるようになってきた。銅はエッチング反応生成物の蒸気圧が低く、通常のドライエッチング法ではパターニングが困難であるため、予め絶縁層に形成された溝或いはホール部分に金属薄膜を埋め込むダマシンプロセスが用いられる。
特開2001−177076号公報
特開2001−313373号公報
しかしながら、上記のような半導体装置の製造方法においては、以下のような問題があった。
Cu配線間に形成されるMIMキャパシタは、層間絶縁膜へのCu拡散やCuの酸化/腐食があるため、Cu酸化防止膜をCu配線上に配置しなければならない。そのためMIM構造を形成するためには、Cu配線上のCu酸化防止膜をフォトマスクを用いて除去した後、MIM構造を形成し、キャパシタ部分をマスクしてエッチングする必要があり、マスクが2枚以上必要である。そのために量産時に製造コストがかかるとなるといった問題が生じる。
ところで、特開2001−177076号公報(従来例1)においては、第1金属層上に形成された下部電極を含む第1配線層と、その上層に積層された第1と第2誘電膜を有する層間絶縁膜と、第1誘電膜上の層間絶縁膜に形成された配線溝と、配線溝の下部の一部の層間絶縁膜に形成され、下部電極の表面に達する接続孔と、配線溝および接続孔の内部を被覆し、第1と第2誘電膜よりも高誘電率であるキャパシタ絶縁膜と、キャパシタ絶縁膜の表面に形成された第2金属層からなる上部電極と、上部電極上の接続孔および配線溝の内部に形成された第2配線層とを有する半導体装置が開示されている。
また、特開2001−313373号公報(従来例2)においては、絶縁膜に形成されたヴィア(via)およびトレンチ内に、下プレート、誘電層、および上プレートからなるキャパシタを有する半導体装置が開示されている。
しかしながら、従来例1および従来例2においては、絶縁膜に接続孔(ヴィア)と配線溝(トレンチ)とを形成した後に、その接続孔と配線溝と内にMIM構造のキャパシタを形成しているため、キャパシタ形成までに複数のフォトマスクが必要となる。
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、MIM構造のキャパシタを、少ないマスク枚数で形成することが可能な半導体装置の製造方法を提供することにある。
本発明に係る半導体装置の製造方法は、半導体基板上に、金属配線を含む第1の層間絶縁膜を形成する工程と、第1の層間絶縁膜上に金属配線が拡散するのを防止する第1の金属拡散防止膜を形成する工程と、第1の金属拡散防止膜上に第2の層間絶縁膜を形成する工程と、金属配線に達するように第2の層間絶縁膜および第1の金属拡散防止膜に開口部を形成する工程と、開口部から第2の層間絶縁膜上に第1の導電膜、誘電体膜、第2の導電膜、および第2の金属拡散防止膜を順に堆積した積層構造を形成する工程と、第2の層間絶縁膜上の積層構造を除去する工程と、開口部内の積層構造と第2の層間絶縁膜上とに第3の層間絶縁膜を形成する工程とを備える。
本発明によれば、半導体装置におけるMIM構造のキャパシタ形成に用いるマスク枚数を削減することができる。マスク枚数の削減は、コスト削減に寄与する。
以下に、本発明に基づく半導体装置の製造方法の実施の形態について、図1から図19を用いて説明する。
(実施の形態1)
図9は、本発明の実施の形態1に係る半導体装置を示した断面図である。
図9は、本発明の実施の形態1に係る半導体装置を示した断面図である。
本実施の形態に係る半導体装置は、Cu配線5(金属配線)を有する絶縁膜3(第1の層間絶縁膜)と、絶縁膜3上にCu配線5が拡散するのを防止するCu酸化拡散防止膜7(第1の金属拡散防止膜)と、Cu酸化拡散防止膜7上に絶縁膜9(第2の層間絶縁膜)と、Cu酸化拡散防止膜7および絶縁膜9に形成された開口部15内に、下部電極17(第1の導電膜)、誘電体膜19、上部電極21(第2の導電膜)、および酸化防止膜23(第2の金属拡散防止膜)の順で堆積した積層構造22Aを含むキャパシタと、絶縁膜9上に、上記のキャパシタを覆うように形成された絶縁膜25(第3の層間絶縁膜)と、絶縁膜25内に形成された配線溝部29Aと配線溝部29Aからキャパシタに達するように形成されたコンタクトホール27Aとの内部に形成されたCu配線31(他の金属配線)とを備える。
図9を参照して、Cu配線31の配線部分は、配線溝部29A内に形成され、MIM構造のキャパシタは、開口部15内に形成される。すなわち、Cu配線の配線部分と、MIMキャパシタが別々のトレンチ内に形成されている。
上記の構造は、絶縁膜3内にダマシン工程によりCu配線5を形成し、その上部にCu拡散防止膜7および絶縁膜9を成膜し、Cu配線5上で絶縁膜9内にMIMキャパシタを形成することで得られる。
以下、本実施の形態に係るMIMキャパシタの形成方法についてさらに詳細に説明する。
図1から図8は、図9に示す半導体装置の製造工程における各工程を示す断面図である。なお、以下に説明する各実施の形態で用いられる説明図において、同一又は相当部分には同一の符号を付してその説明を省略する。
図1を参照して、単結晶シリコン基板上に形成された多層構造上に、たとえば膜厚500nmのTEOS(Tetra Ethyl Ortho Silicate)膜などからなる絶縁膜3をCVD(化学気相成長)法などにより形成する。次に、絶縁膜3内に通常のダマシン工程によりCu配線5を形成する。そして、Cu配線5を含む絶縁膜3上にたとえば膜厚60nmのシリコン窒化膜からなるCu酸化拡散防止膜7をCVD法などにより形成する。さらに、Cu酸化拡散防止膜7の上にたとえば膜厚300nmのTEOS膜などからなる絶縁膜9をCVD法などにより形成する。
次に、絶縁膜9上に、内部にMIM構造を形成する開口を形成するためのパターニングを実施する。図2を参照して、絶縁膜9の上にレジスト膜11を塗布し、露光、現像によりレジストパタンを形成する。
次に、図3を参照して、レジストパタンをマスクとし、Cu酸化拡散防止膜7をエッチングストッパとしたドライエッチング技術により、絶縁膜9をエッチングし、アッシング技術、ウエット技術により、残置したレジスト膜11を除去する。さらに、絶縁膜9をマスクとし、Cu配線5をエッチングストッパとして、再度ドライエッチングにてCu酸化拡散防止膜7をエッチングすることにより、開口部15を形成する。この時のドライエッチングはCu配線5に対して選択性を有するので、下地CuスパッタやCu表面酸化/腐食を起こしにくい。
次に、MIMキャパシタの作成を行なう。図4を参照して、開口部15を含む絶縁膜9上に、キャパシタの下部電極17として、たとえば膜厚30〜50nmの窒化タンタル膜または窒化チタン膜などをスパッタ法などにより形成する。下部電極17上にキャパシタの誘電体膜19として、たとえば膜厚50nmのTEOS膜または窒化シリコン膜などをCVD法などにより形成する。次に、誘電体膜19上にキャパシタの上部電極21となる導電膜を、下部電極17と同様にスパッタ法などにより形成する。最後に、酸化防止膜23として、たとえば膜厚60nmの窒化シリコン膜をその上部に形成する。酸化防止膜23はドライエッチングストッパー膜を兼ねており、一般的にはCu酸化拡散防止膜7と同質の膜が用いられるが、これとは別の材質を用いてもよい。なお、下部電極17はCu配線5と電気的に接続されている。
次に、図5を参照して、たとえばCMP法などの研磨処理により、絶縁膜9が露出するまで上記で形成した酸化防止膜23、上部電極21、キャパシタ誘電膜19および下部電極17の積層膜を除去する。その際、第1開口15内には、酸化防止膜23、上部電極21、キャパシタ誘電膜19および下部電極17からなる積層膜(積層構造22A)が残る。一般的には、この後洗浄工程が入り、残留した堆積物の除去が行なわれる。
以上の工程により、Cu配線5の形成以後、1枚のフォトマスクの使用で、MIM構造のキャパシタが形成される。以下に、このキャパシタの上部電極21と電気的に接続される配線層の形成方法について説明する。
図6を参照して、絶縁膜25をCVD法などにより成膜する。必要であれば、平坦性を向上させるため、CMPによる研磨工程を追加して、絶縁膜25を平坦化する。
次に、図7を参照して、MIMキャパシタの上部電極23とCu配線5とにコンタクトするための開口を同時に形成するため、絶縁膜25上にレジスト塗布、写真製版処理を行ない、レジストパタンを形成し、Cu酸化拡散防止膜7あるいは酸化防止膜23をエッチングストッパとしてドライエッチングにより絶縁膜25および絶縁膜9にコンタクトホール27(27A,27B)を形成する。
次に、図8を参照して、デュアルダマシン法を用いて、コンタクトホール27の上に配線溝部29(29A,29B)を形成する。さらに、ドライエッチングにてコンタクトホール27(27A,27B)底部の酸化防止膜23およびCu拡散防止膜7を除去する。
次に、図9を参照して、図示しないバリアメタル膜およびCuシード膜を成膜した後、Cuメッキ法およびCu−CMP法によりCu配線31を形成する。
以上の工程により、Cu配線31AとMIMキャパシタの上部電極21とが電気的に接合される。以後、所定のプロセスを経て半導体装置が完成する。
以上のように、本実施の形態に係る半導体装置の製造方法によれば、MIMキャパシタ構造を形成する際に、CMPを利用して上部電極、誘電体膜、下部電極の積層構造を開口内に残すようにして形成するので、マスクによる写真製版技術を用いることなく開口内の積層構造を形成することができる。したがって、MIM構造を形成する工程(図5)までに使用するマスク枚数を削減することができる。
なお、本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板1上に、Cu配線5(金属配線)を含む絶縁膜3(第1の層間絶縁膜)を形成する工程と、絶縁膜3上にCu配線5が拡散するのを防止するCu酸化拡散防止膜7(第1の金属拡散防止膜)を形成する工程と、Cu酸化拡散防止膜7上に絶縁膜9(第2の層間絶縁膜)を形成する工程(以上図1)と、Cu配線5に達するように絶縁膜9およびCu酸化拡散防止膜7に開口部15を形成する工程(図2,図3)と、開口部15から絶縁膜9上に下部電極17(第1の導電膜)、誘電体膜19、上部電極21(第2の導電膜)、および酸化防止膜23(第2の金属拡散防止膜)を順に堆積した積層構造を形成する工程(図4)と、絶縁膜9上の積層構造を除去する工程(図5)と、開口部15内の積層構造22Aと絶縁膜9上とに絶縁膜25(第3の層間絶縁膜)を形成する工程(図6)とを備える。
(実施の形態2)
図13は、本発明の実施の形態2に係る半導体装置を示す断面図である。
図13は、本発明の実施の形態2に係る半導体装置を示す断面図である。
本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の変形例であって、図13に示すように、酸化防止膜23と絶縁膜25との間に、絶縁膜25とは別に形成された絶縁膜33を備える点で、実施の形態1と異なる。
上記の構造は、MIMキャパシタとなる積層構造を形成後、CMP法による研磨を行なう前に、絶縁膜33を形成し、研磨工程の後に絶縁層25を形成することで得られる。
以下、本実施の形態に係るMIMキャパシタの形成方法についてさらに詳細に説明する。
図10から図12は、図13に示す半導体装置の製造工程の各工程を示す断面図である。
なお、上述した図1から図4に示す工程については、本実施の形態においても、実施の形態1と同様に実施する。
図10を参照して、図4の状態から、酸化防止膜23上に絶縁膜33をCVD法などにより成膜する。
次に、図11を参照して、たとえばCMP法などの研磨工程により、絶縁膜9が露出するまで上記で形成した絶縁膜33、酸化防止膜23、上部電極21、誘電膜19および下部電極17の積層構造を除去する。これにより、開口部15内に、絶縁膜33、酸化防止膜23、上部電極21、誘電膜19および下部電極17からなる積層構造22Bが残る。この後、洗浄工程が入り残留した堆積物の除去が行なわれる。
以上の工程により、MIM構造のキャパシタが形成される。以下に、このキャパシタの上部電極21と電気的に接続される配線層の形成方法について説明する。
次に、図12を参照して、MIMキャパシタ構造を含む絶縁膜9上に絶縁膜25をCVD法などにより成膜する。
図13を参照して、実施の形態1と同様に、絶縁膜25にコンタクトホール27(27A,27B)を形成し、デュアルダマシン法を用いて、コンタクトホール27の上に配線溝部29(29A,29B)を形成する。さらに、ドライエッチングにてコンタクトホール27(27A,27B)底部の酸化防止膜23およびCu拡散防止膜7を除去し、バリアメタル膜およびCuシード膜を成膜した後、Cuメッキ法およびCu−CMP法によりCu配線31を形成する。これにより、Cu配線31AとMIMキャパシタの上部電極21とが電気的に接合される。以後、所定のプロセスを経て半導体装置が完成する。
以上のように、本実施の形態に係る半導体装置の製造方法によれば、実施の形態1と同様に、MIM構造を形成する工程(図11)までに使用するマスク枚数を削減することができる。
また、MIM構造の形成後に第3の絶縁膜を形成してMIM構造部分における段差をなくし、その後に酸化膜25の堆積を行なうので、上記の段差部において、スラリーなどの堆積物が残らない。また、絶縁膜33に対してCMP法を用いることにより、その後に形成する絶縁膜25を平坦性よく成膜することができる。そのため、絶縁膜25の形成後のCMP工程は不要となる。
なお、本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板1上に、Cu配線5(金属配線)を含む絶縁膜3(第1の層間絶縁膜)を形成する工程と、絶縁膜3上にCu配線5が拡散するのを防止するCu酸化拡散防止膜7(第1の金属拡散防止膜)を形成する工程と、Cu酸化拡散防止膜7上に絶縁膜9(第2の層間絶縁膜)を形成する工程(以上図1)と、Cu配線5に達するように絶縁膜9およびCu酸化拡散防止膜7に開口部15を形成する工程(図2,図3)と、開口部15から絶縁膜9上に下部電極17(第1の導電膜)、誘電体膜19、上部電極21(第2の導電膜)、酸化防止膜23(第2の金属拡散防止膜)、および絶縁膜33を順に堆積した積層構造を形成する工程(図4,図10)と、絶縁膜9上の積層構造を除去する工程(図11)と、開口部15内の積層構造22Bと絶縁膜9上とに絶縁膜25(第3の層間絶縁膜)を形成する工程(図12)とを備える。
(実施の形態3)
図19は、実施の形態3に係る半導体装置を示した断面図である。
図19は、実施の形態3に係る半導体装置を示した断面図である。
本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の変形例であって、MIM構造のキャパシタを、多層配線構造を有する半導体装置上に形成した点で、実施の形態1と異なる。
図14から図18は、図19に示す半導体装置製造の製造工程の各工程を示す断面図である。
図14を参照して、単結晶シリコン基板101の主表面上に、ソース/ドレイン領域101A、ゲート電極104A、シリサイド膜104Bおよびゲート酸化膜104Cを形成して、電界効果トランジスタ103を形成する。
次に、図15を参照して、電界効果トランジスタ103上に、CVD法などによる成膜技術、写真製版技術、ドライエッチング技術およびダマシンプロセス技術などを用いて、酸化膜106(106A,106B,106C,106D)、配線107、バリアメタル108、プラグ109、および窒化膜110(110A,110B,110C)などを含む多層配線構造105を形成する。
次に、図16を参照して、多層配線構造105上に、窒化膜110Dを介してCu配線5を含む絶縁膜3、Cu酸化拡散防止膜7、および絶縁膜9を形成する。
次に、図17を参照して、CVD法などによってキャパシタの下部電極17、誘電体膜19、上部電極21となる積層構造を形成し、その上に酸化防止膜23を形成する。
次に、図18を参照して、CMP法などによってMIMキャパシタとなる積層構造の上層部を絶縁膜9が露出するまで除去する。これにより、開口部15内に、酸化防止膜23、上部電極21、誘電膜19および下部電極17からなる積層構造22Cが残る。この後、洗浄工程が入り残留した堆積物の除去が行なわれる。
以上の工程により、MIM構造のキャパシタが形成される。
次に、図19を参照して、MIM構造を含む絶縁膜9の上に絶縁膜25をCVD法などによって形成し、ダマシンプロセス技術によってCu配線31を形成する。以後、所定のプロセスを経て半導体装置が完成する。
本実施の形態においては、上述したように、半導体デバイスにおける多層配線構造の上にMIMキャパシタ構造を形成する際に、CMPを利用して上部電極、誘電体膜、下部電極の積層構造を開口内に残すようにして形成するので、MIM構造を形成するためのマスク枚数を削減することが可能となる。
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
1 半導体基板、3,9,25,33 絶縁膜、5,31A,31B Cu配線、7 Cu酸化拡散防止膜、15 開口部、17 下部電極、19 誘電体膜、21 上部電極、23 酸化防止膜、27A,27B コンタクトホール、29A,29B 配線溝、101 シリコン基板、101A ソース/ドレイン領域、102 フィールド酸化膜、103 電界効果トランジスタ、104A ゲート電極、104B シリサイド膜、104C ゲート酸化膜、105 多層配線構造、106A,106B,106C,106D 酸化膜、107 配線、108 バリアメタル、109 プラグ、110A,110B,110C,110D 窒化膜。
Claims (3)
- 半導体基板上に、金属配線を含む第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜上に前記金属配線が拡散するのを防止する第1の金属拡散防止膜を形成する工程と、
前記第1の金属拡散防止膜上に第2の層間絶縁膜を形成する工程と、
前記金属配線に達するように前記第2の層間絶縁膜および前記第1の金属拡散防止膜に開口部を形成する工程と、
前記開口部から第2の層間絶縁膜上に第1の導電膜、誘電体膜、第2の導電膜、および第2の金属拡散防止膜を順に堆積した積層構造を形成する工程と、
前記第2の層間絶縁膜上の前記積層構造を除去する工程と、
前記開口部内の前記積層構造と前記第2の層間絶縁膜上とに第3の層間絶縁膜を形成する工程とを備えた半導体装置の製造方法。 - 半導体基板上に、金属配線を含む第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜上に前記金属配線が拡散するのを防止する第1の金属拡散防止膜を形成する工程と、
前記第1の金属拡散防止膜上に第2の層間絶縁膜を形成する工程と、
前記金属配線に達するように前記第2の層間絶縁膜および前記第1の金属拡散防止膜に開口部を形成する工程と、
前記開口部から第2の層間絶縁膜上に第1の導電膜、誘電体膜、第2の導電膜、第2の金属拡散防止膜、および絶縁膜を順に堆積した積層構造を形成する工程と、
前記第2の層間絶縁膜上の前記積層構造を除去する工程と、
前記開口部内の前記積層構造と前記第2の層間絶縁膜上とに第3の層間絶縁膜を形成する工程とを備えた半導体装置の製造方法。 - 前記積層構造を除去する工程は、前記第2の層間絶縁膜上の前記積層構造に研磨処理を施す工程を含む、請求項1または請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003376766A JP2005142337A (ja) | 2003-11-06 | 2003-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003376766A JP2005142337A (ja) | 2003-11-06 | 2003-11-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005142337A true JP2005142337A (ja) | 2005-06-02 |
Family
ID=34687712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003376766A Withdrawn JP2005142337A (ja) | 2003-11-06 | 2003-11-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005142337A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1770726A1 (de) * | 2005-09-30 | 2007-04-04 | Infineon Technologies AG | MIM-Kondensator sowie zugehöriges Herstellungsverfahren |
US8350311B2 (en) | 2009-12-25 | 2013-01-08 | Renesas Electronics Corporation | Semiconductor device |
-
2003
- 2003-11-06 JP JP2003376766A patent/JP2005142337A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1770726A1 (de) * | 2005-09-30 | 2007-04-04 | Infineon Technologies AG | MIM-Kondensator sowie zugehöriges Herstellungsverfahren |
US8093637B2 (en) | 2005-09-30 | 2012-01-10 | Infineon Technologies Ag | MIM capacitor and associated production method |
US20120100689A1 (en) * | 2005-09-30 | 2012-04-26 | Infineon Technologies Ag | Mim capacitor and associated production method |
US8709906B2 (en) | 2005-09-30 | 2014-04-29 | Infineon Technologies Ag | MIM capacitor and associated production method |
US8350311B2 (en) | 2009-12-25 | 2013-01-08 | Renesas Electronics Corporation | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7763926B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JPH10242147A (ja) | 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 | |
US8513809B2 (en) | Semiconductor device | |
JP2005340808A (ja) | 半導体装置のバリア構造 | |
JP2005005669A (ja) | 半導体素子の製造方法 | |
JP2002151588A (ja) | エッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法 | |
JP2011066126A (ja) | 半導体記憶装置およびその製造方法 | |
US6372571B2 (en) | Method of manufacturing semiconductor device | |
US20070212831A1 (en) | Method for manufacturing semiconductor device having plural electroconductive plugs | |
JP2003007850A (ja) | 半導体装置及びその製造方法 | |
US7651898B2 (en) | Method for fabricating semiconductor device | |
JP2001185614A (ja) | 半導体装置およびその製造方法 | |
US20070020844A1 (en) | Method for fabricating bit line of memory device | |
JP2005142337A (ja) | 半導体装置の製造方法 | |
TW202234594A (zh) | 動態隨機存取記憶體及其製造方法 | |
US7084057B2 (en) | Bit line contact structure and fabrication method thereof | |
JP5272221B2 (ja) | 半導体装置 | |
JP2005197700A (ja) | 半導体素子の金属パターン形成方法 | |
JP4232215B2 (ja) | 半導体装置の製造方法 | |
US7799676B2 (en) | Method of manufacturing a contact structure to avoid open issue | |
KR20050002423A (ko) | 반도체 소자의 금속배선 형성 방법 | |
JP2006216880A (ja) | 半導体装置およびその製造方法 | |
JP4379245B2 (ja) | 半導体装置の製造方法 | |
KR100528765B1 (ko) | 반도체 소자의 제조 방법 | |
US20070072411A1 (en) | Method for forming metal line in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070109 |