KR100587140B1 - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents
반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDFInfo
- Publication number
- KR100587140B1 KR100587140B1 KR1020030047109A KR20030047109A KR100587140B1 KR 100587140 B1 KR100587140 B1 KR 100587140B1 KR 1020030047109 A KR1020030047109 A KR 1020030047109A KR 20030047109 A KR20030047109 A KR 20030047109A KR 100587140 B1 KR100587140 B1 KR 100587140B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- etching
- gas
- etching process
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 94
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000009977 dual effect Effects 0.000 title claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims description 37
- 239000007789 gas Substances 0.000 claims description 27
- 239000011229 interlayer Substances 0.000 claims description 21
- 239000000654 additive Substances 0.000 claims description 6
- 230000000996 additive effect Effects 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 5
- 239000008239 natural water Substances 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 21
- 239000002184 metal Substances 0.000 abstract description 21
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 트렌치(trench) 식각공정시 비아홀(via hole)에 매립되어 있는 유기 BARC(Bottom AntiReflection Coating)를 효과적으로 제거하면서, 트렌치의 손상을 주지 않기 위해 트렌치의 상부에 캡핑층(capping layer)을 한 후, 트렌치용 식각 마스크를 형성하고, 트렌치 식각공정시 O2 가스 등의 가스를 상기 트렌치용 식각 마스크 및 상기 유기 BARC를 리세스(recess)시킴으로써 트렌치 식각후에도 측벽이 잔류되지 않도록 하는 듀얼 다마신 패턴 형성방법이 개시된다.
금속배선, 금속 플러그,
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 9는 종래기술에 따른 듀얼 다마신 패턴 형성공정에 의해 패싯(facet) 현상이 발생된 TEM(Transmission Electon Microscope) 사진이다.
도 10a 내지 도 10c는 종래기술에 따른 듀얼 다마신 패턴 형성공정에 의해 발생된 측벽 펜스(sidewall fence)를 도시한 SEM(Scanning Electon Microscope) 사진들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 반도체 구조물층
14 : 제1 층간절연막 16 : 하부 금속배선
18 : 확산방지막 20 : 제2 층간절연막
22 : 캡핑층 24 : 비아홀
26 : 유기 BARC 28 : 포토레지스트 패턴
30 : 트렌치
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 특히 선(先)비아방식의 듀얼 다마신 공정에서 발생되는 측벽 펜스를 제어하여 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에 있어서는, 금속배선 형성기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막이 증착된 후, 상기 도전체막이 통상의 포토리소그래피(photolithography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝됨으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 상기 트렌치가 매 립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 상기 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선재료로 상기 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 동시에 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이러한 다마신 공정을 기본으로 하여 다양한 금속배선 형성방법들이 제시되고 있다.
그러나, 상기에서 설명한 다마신 공정을 이용한 금속배선 형성공정들에서는 노광장비의 적층능력(overlay)의 한계상 많은 문제점들이 발생되고 있다. 특히 0.13㎛ 이하의 고성능 반도체 소자의 금속배선 형성공정에서 적층능력의 한계가 발생되고 있다. 예컨대, 트렌치를 형성하기 위한 식각공정후 비아 마스크 패터닝(via mask patterning)시 트렌치의 모서리(edge) 부분에서 난반사 등으로 인하여 비아 마스크의 형성이 매우 어려워지는 등 무수히 많은 문제점을 야기시킬 수 있다. 또한, 층간절연막으로 유전상수가 낮은 막을 사용하면서 식각정지층(etch stopping layer) 등의 사용제약에 의해 도 9와 같이 페싯(facet; 원형안) 현상 등이 발생된다.
이러한 문제점들을 극복하기 위하여 선(先)비아방식을 사용하고 있다, 하지만, 도 10a 내지 도 10c에서 도시된 측벽 펜스(sidewall fence; 'A'참조)와 같이, 트렌치를 형성하기 위한 건식식각후 비아홀에 채워져 있는 유기(organic) BARC(Bottom AntiReflection Coating) 으로 인해 스페이서(spacer)가 형성된 것처럼 표족하게 남게 된다. 여기서, 도 10a는 트렌치를 완전식각하는 경우 발생되는 측벽 펜스를 도시한 SEM 사진이다. 도 10b는 트렌치를 부분식각하는 경우 발생되는 측벽 펜스를 도시한 SEM 사진이다. 도 10c는 도 10a 또는 도 10b에서 트렌치가 형성된 후 트렌치 형성용 식각 마스크인 포토레지스트 패턴(photoresist pattern)을 제거한 후 발생되는 측벽 펜스를 도시한 SEM 사진이다.
상기에서 측벽 펜스는 후속 공정인 고주파 스퍼터(RF sputter) 등의 공정후에도 잘 제거가 되지 않아 금속배선 형성시 베리어막(barrier film)/시드층(seed layer) 형성공정 및 구리 전기도금공정에 불안정성 요인으로 작용하여 구리배선의 신뢰성을 저하시킨다. 측벽 펜스(A)는 O2 가스 등이 첨가된 혼합가스를 이용한 식각공정을 통해 제거가 가능하다. 그렇지만, O2 가스 등이 첨가된 혼합가스를 이용하여 식각공정을 진행하는 경우에는 트렌치 형성용 마스크인 포토레지스트 패턴(photoresist pattern)의 측벽 또한 손실되게 된다. 이러한 포토레지스트 패턴의 측벽 손실은 결국 트렌치의 상부의 손상(damage)를 야기시키고, 심한 경우에는 인접한 트렌치의 상부와의 브릿지(bridge)를 유발시킨다.
따라서, 본 발명의 바람직한 실시예는 선비아방식의 듀얼 다마신 공정에서 발생되는 측벽 펜스를 제어하여 금속배선의 신뢰성을 향상시키는데 그 목적이 있 다.
본 발명의 일측면에 따르면, 하지층이 형성된 반도체 기판 상에 층간절연막이 형성되는 단계와, 상기 층간절연막 상에 캡핑층이 형성되는 단계와, 비아홀 형성형 식각 마스크를 이용한 식각공정을 통해 상기 캡핑층 및 상기 층간절연막이 패터닝되어 비아홀이 형성되는 단계와, 상기 비아홀이 매립되도록 전체 구조 상부에 유기 BARC가 증착되는 단계와, 인접한 상기 비아홀 사이에 형성된 상기 층간절연막이 노출되도록 트렌치 형성용 식각 마스크를 이용한 식각공정을 통해 상기 유기 BARC 및 상기 캡핑층이 식각되는 단계와, 상기 트렌치 형성용 식각 마스크를 이용하여 적어도 2회 식각공정을 실시하여 상기 유기 BARC와, 상기 비아홀 사이에 형성된 상기 층간절연막이 리세스(recess)되는 단계와, 상기 단계에서 잔류되는 상기 유기 BARC를 제거하여 트렌치가 형성되는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 다 마신 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 소정의 반도체 구조물층(12)이 형성된 반도체 기판(10)이 제공된다. 여기서, 상기 반도체 구조물층(12)은 트랜지스터, 메모리 셀, 캐패시터, 접합층 및 도전층 등이 포함될 수 있다. 이후, 상기 반도체 구조물층(12) 상에는 저유전 물질로, 예컨대, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass), 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(14)이 증착된다. 일반적으로, 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 불소 함유량을 조절하여 그 제어가 가능하다.
이후, 리소그래피 공정을 실시하여 상기 제1 층간절연막(14)에 콘택홀(미도시)이 형성되고, 상기 콘택홀이 매립되도록 하부 금속배선(16)이 순차적으로 형성된다. 이때, 하부 금속배선(16)은 구리, 텅스텐, Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나이다. 한편, 하부 금속배선(16)이 증착되기전 상기 콘택홀의 내부면에는 베리어막이 형성될 수 있으며, 이때, 상기 베리어막은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
도 2를 참조하면, 도 1에서 하부 금속배선(16)이 형성된 후 전체 구조 상부에는 확산방지막(18)이 형성된다. 이때, 확산방지막(18)은 300Å 내지 1000Å의 두께로 형성된다. 이후, 상기 확산방지막(18) 상에는 제2 층간절연막(20)이 형성된다. 상기 제2 층간절연막(20)은 PETEOS, USG, FSG, 또는 SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소 또는 인 등이 결합(substitutional) 또는 삽입(interstitial)된 막으로 형성될 수 있다. 이후, 상기 제1 층간절연막(20)은 CMP 공정을 통해 평탄화될 수 있다. 이후, 상기 제1 층간절연막(20) 상에는 캡핑층(capping layer; 22)이 형성된다. 이때, 상기 캡핑층(22)은 질화막(예컨대, 실리콘 질화막), 질산화막(예컨대, 실리콘 질산화막) 또는 SiC 등과 같이 탄소가 함유된 탄화막을 적어도 단층 또는 이 들이 복합구조로 이루어질 수 있다. 이때, 상기 캡핑층(22)은 50Å 내지 1000Å로 형성된다. 여기서, 상기 캡핑층(22)이 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 형성될 경우 반사방지 효과를 부수적으로 얻어 후속 공정을 통해 형성된 유기 BARC(26; 도 4참조)의 두께를 감소시킬 수 있다.
도 3을 참조하면, 도 2에서 캡핑층(22)이 형성된 후, 선비아 방식으로 듀얼 다마신 공정이 실시된다. 우선, 전체 구조 상부에는 포토레지스트(photoresist)가 전면 코팅된 후, 포토 마스크(photomask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 캡핑층(22)의 일부가 노출되는 비아홀 형성용 식각 마스크로 포토레지스트 패턴(photoresist pattern; 미도시)이 형성된다. 그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 건식식각방식으로 실시하여 노출되 는 캡핑층(22)과 제2 층간절연막(20)을 순차적으로 식각하여 비아홀(24)이 형성된다. 상기 식각공정은 CxHyFz(x,y,z는 0 또는 자연수)가스를 주(main) 식각가스로 사용하고, O2, N2, Ar 또는 He 등의 불활성 기체원자 또는 분자를 첨가가스로 사용하여 실시된다. 이 경우, 주 식각가스인 CxHyFz에서 'x'의 비율을 증가시키거나, 첨가가스의 비율을 감소시키면 캡핑층(22), 예컨대, SiC에 대한 선택비가 증가된다. 또한, 첨가가스의 비율을 증가 또는 주 식각가스인 CxHyFz에서 'y', 'z'의 비율을 증가시키면 캡핑층(22), 예컨대, SiC에 대한 선택비를 낮출 수 있으며, SiC 건식식각시 제2 층간절연막(20), 예컨대, SiOC에 대한 선택비가 선택비를 증가시킬 수 있게 된다.
도 4 및 도 5를 참조하면, 도 3에서 비아홀(24)이 형성된 후 상기 비아홀(24)이 매립되도록 전체 구조 상부에는 유기 BARC(26)가 증착된다. 그런 다음, 전체 구조 상부에는 포토레지스트가 전면 코팅된 후, 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 트렌치 형성용 포토레지스트 패턴(28)이 형성된다. 그런 다음, 상기 포토레지스트 패턴(28)을 식각 마스크로 이용한 식각공정을 건식식각방식으로 실시하여 노출되는 유기 BARC(26)가 식각된다. 이때, 상기 식각공정은 O2, N2 또는 He 등을 주 식각가스로 사용한다. 그런 다음, 트렌치(30; 도 8참조)를 형성하기 위한 1차 식각공정으로, CxHyFz(x,y,z는 0 또는 자연수)가스를 주 식각가스로 사용하고, O2, N2, Ar 또는 He 등의 불활성 기체원자 또는 분자를 첨가가스로 사용하여 실시된다. 이때, 1차 식각공정은 목표치 트렌치(30) 깊이의 10% 내지 90%가 되도록 실시되는 것이 바람직하다. 이로써, 유기 BARC(26)이 리세스(recess)된다. 이러한 과정을 통해, 도 5와 같은 프로파일(profile)이 얻어진다.
도 6을 참조하면, 도 5에서 1차 식각공정이 완료된 후, 측벽 펜스의 형성을 방지하기 위하여 식각공정을 통해 유기 BARC(26)이 부분 리세스된다. 이때, 상기 식각공정은 O2, N2 또는 He 등을 주 식각가스로 사용한다. 이에 따라, 상기 포토레지스트 패턴(28)의 상부 및 측벽도 부분 식각된다. 이러한 과정을 통해, 도 6과 같은 프로파일이 얻어진다.
도 7을 참조하면, 이후, 2차 식각공정이 실시된다. 상기 2차 식각공정은 CxHyFz(x,y,z는 0 또는 자연수)가스를 주 식각가스로 사용하고, O2
, N2, Ar 또는 He 등의 불활성 기체원자 또는 분자를 첨가가스로 사용하여 실시된다. 이러한 과정을 통해, 도 7과 같은 프로파일이 얻어진다.
도 8을 참조하면, 도 7에서 2차 식각공정이 완료된 후, 식각공정을 통해 비아홀(24) 내에 잔류되는 유기 BARC(26)와, 잔류되는 유기 BARC(26)의 하부에 형성된 확산방지막(18)이 제거된다. 이때, 상기 캡핑층(22)이 부분 또는 완전히 제거된다. 이로써, 후속 공정을 통해 형성되는 상부 금속배선(미도시)과 하부 금속배선(16)이 접속된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 듀얼 다마신 패턴 형성공정시 선비아 방식에서 발생되는 측벽 펜스(sidewall fence)의 발생을 억제하여 금속배선의 신뢰성을 향상시킬 수 있다.
Claims (7)
- (a) 하지층이 형성된 반도체 기판 상부에 층간절연막이 형성되는 단계;(b) 상기 층간절연막 상부에 캡핑층이 형성되는 단계;(c) 비아홀 형성형 식각 마스크를 이용한 식각공정을 통해 상기 캡핑층 및 상기 층간절연막이 패터닝되어 비아홀이 형성되는 단계;(d) 상기 비아홀이 매립되도록 전체 구조 상부에 유기 BARC가 증착되는 단계;(e) 인접한 상기 비아홀 사이에 형성된 상기 층간절연막이 노출되도록 트렌치 형성용 식각 마스크를 이용한 식각공정을 통해 상기 유기 BARC 및 상기 캡핑층이 식각되는 단계;(f) 상기 트렌치 형성용 식각 마스크를 이용한 1차 식각 공정을 실시하여 상기 유기 BARC를 부분 식각한 후 2차 식각 공정을 실시하여 상기 비아홀 사이에 형성된 상기 층간절연막이 리세스(recess)되는 단계; 및(g) 상기 (f) 단계에서 잔류되는 상기 유기 BARC를 제거하여 트렌치가 형성되는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 캡핑층은 질화막, 질산화막 또는 탄소가 함유된 탄화막이 단층 또는 이 들이 적층된 복합구조로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 (c) 단계에서 상기 식각공정은 CxHyFz(x,y,z는 0 또는 자연수)가스를 주 식각가스로 사용하고, O2, N2, Ar 또는 He의 불활성 기체원자 또는 분자를 첨가가스로 사용하여 실시되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 (e) 단계에서 상기 식각공정은 O2, N2 또는 He 등을 주 식각가스로 사용하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 (f) 단계에서 상기 2차 식각공정은 CxHyFz(x,y,z는 0 또는 자연수)가스를 주 식각가스로 사용하고, O2, N2, Ar 또는 He의 불활성 기체원자 또는 분자를 첨가가스로 사용하여 실시되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 (f) 단계에서 상기 식각공정 중 제1차 식각공정은 상기 트렌치 목표치 깊이의 10% 내지 90%가 되도록 실시되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 (f) 단계에서 상기 1차 식각공정은 O2, N2 또는 He을 주 식각가스로 사용하여 실시되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030047109A KR100587140B1 (ko) | 2003-07-11 | 2003-07-11 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030047109A KR100587140B1 (ko) | 2003-07-11 | 2003-07-11 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050007631A KR20050007631A (ko) | 2005-01-21 |
| KR100587140B1 true KR100587140B1 (ko) | 2006-06-07 |
Family
ID=37220979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030047109A KR100587140B1 (ko) | 2003-07-11 | 2003-07-11 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100587140B1 (ko) |
-
2003
- 2003-07-11 KR KR1020030047109A patent/KR100587140B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050007631A (ko) | 2005-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7157366B2 (en) | Method of forming metal interconnection layer of semiconductor device | |
| US6861347B2 (en) | Method for forming metal wiring layer of semiconductor device | |
| US7470616B1 (en) | Damascene wiring fabrication methods incorporating dielectric cap etch process with hard mask retention | |
| US6372635B1 (en) | Method for making a slot via filled dual damascene low k interconnect structure without middle stop layer | |
| US7217663B2 (en) | Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof | |
| US6372631B1 (en) | Method of making a via filled dual damascene structure without middle stop layer | |
| US20030176056A1 (en) | Method for forming metal wiring layer of semiconductor device | |
| JP2008503073A (ja) | 層構造の製造方法 | |
| US7176123B2 (en) | Method for manufacturing metal line of semiconductor device | |
| US6383919B1 (en) | Method of making a dual damascene structure without middle stop layer | |
| JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
| KR100539444B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US20090163020A1 (en) | Method for Manufacturing Semiconductor Device | |
| KR100587140B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100539443B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US7112537B2 (en) | Method of fabricating interconnection structure of semiconductor device | |
| US6365505B1 (en) | Method of making a slot via filled dual damascene structure with middle stop layer | |
| KR101103550B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101138082B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR101005737B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101005738B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100955838B1 (ko) | 반도체 소자 및 그 배선 제조 방법 | |
| KR100784074B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR100539446B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |