JP6073112B2 - 基準電圧発生回路 - Google Patents

Description

この発明は、温度依存性の少ない基準電圧を発生する基準電圧発生回路に関する。

半導体装置の高精度化のためには、温度変化に対する基準電圧の変動が極めて小さいものが要求される。このような基準電圧を生成する回路として、バンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路が広く用いられている。ＢＧＲ回路は、一般的に、正の温度依存性を有する電圧と負の温度依存性を有する電圧とを適当な比率で加算することによって温度への依存が少ない基準電圧を生成するように構成される。

しかしながら、実際のＢＧＲ回路においては、構成要素であるオペアンプが、素子ばらつきに起因して２つの入力電圧が完全に一致せず、入力電圧に電圧差（以下、オフセット電圧と称する。）を有している。そのため、オペアンプのオフセット電圧の影響を受けて、基準電圧の精度が低下するという問題があった。

このようなオフセット電圧の影響を無くすために、たとえば米国特許第６４６２６１２号明細書（特許文献１）には、チョッパ回路を導入したＢＧＲ回路が提案されている。このＢＧＲ回路は、オペアンプのオフセット電圧成分をチョッパ回路を利用して交流成分に変換する。そして、この交流成分をローパスフィルタ（ＬＰＦ：Low Pass Filter）回路によって取り除くことにより、オフセット電圧成分を含まない理想的な基準電圧を発生させる。

米国特許第６４６２６１２号明細書 特開２００６−３１９９２１号公報 特開平１１−１６１３５５号公報 特開平１１−３０５７３５号公報

上記の特許文献１に記載された技術において、ＬＰＦ回路には抵抗素子および容量素子を組合せて成るＲＣフィルタが適用される。なお、ＲＣフィルタは、その抵抗素子の抵抗値および容量素子の容量値の選択によって周波数特性が決まる。

一方、ＢＧＲ回路は、半導体装置の基準電圧源として広く用いられる回路であるため、消費電流が小さく、かつ占有面積が小さいことが要求される。低消費電流のためにはオペアンプのセトリング時間を短くすることができない。そのため、チョッパ回路を制御するスイッチ信号の周波数（チョッパ周波数）を高い周波数に設定することができない。

低い周波数のスイッチ信号を用いてオフセット電圧成分を除去するためには、ＬＰＦ回路のカットオフ周波数をチョッパ周波数よりも低い周波数に設定する必要がある。しかしながら、ＲＣフィルタは、カットオフ周波数を低下させるに従って、抵抗素子の抵抗値および容量素子の容量値の少なくとも一方が大きくなるため、ＬＰＦ回路の占有面積が大きくなってしまい、ＢＧＲ回路の回路規模が増大するという問題が生じる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による基準電圧発生回路は、バンドギャップ基準電圧を生成するバンドギャップリファレンス回路と、バンドギャップ基準電圧を平滑化するためのフィルタ回路と備える。バンドギャップリファレンス回路は、一方の差動入力端子に第１の入力電圧を受け、かつ、他方の差動入力端子に第２の入力電圧を受けるオペアンプを含むように構成され、オペアンプの出力電圧に基づいてバンドギャップ基準電圧を生成する基準電圧回路と、クロック信号に同期して、第１の入力電圧を受ける差動入力端子と、第２の入力電圧を受ける差動入力端子とを交互に切替えるためのスイッチ回路とを含む。フィルタ回路は、クロック信号に同期して動作し、直近の１クロック周期におけるバンドギャップ基準電圧の移動平均値を演算する。

上記の一実施の形態によれば、基準電圧発生回路において、精度の高い基準電圧を小さな回路規模で生成することができる。

一実施の形態による基準電圧発生回路の構成を示す回路図である。 図１におけるオペアンプの構成の一例を示す回路図である。 図２のスイッチ回路ＳＷＡ，ＳＷＢ１の構成の一例を示す回路図である。 図２のスイッチ回路ＳＷＢ２の構成の一例を示す回路図である。 クロック信号ＣＬＫ，ＣＬＫＢのタイミングと分圧電圧ＶＤＩＶとの関係を示す図である。 図１のＬＰＦ回路の動作を示すタイミング図である。 図６の期間Ｔ１，Ｔ２におけるＬＰＦ回路の動作を説明するための図である。 図６の期間Ｔ３，Ｔ４におけるＬＰＦ回路の動作を説明するための図である。 一実施の形態による基準電圧発生回路の効果を説明するための図である。 この発明の実施の形態２による基準電圧発生回路の構成を示す回路図である。 図１０における抵抗素子の構成の一例を示す回路図である。 実施の形態２による基準電圧回路１１Ａにおけるトリミング方法を説明する図である。 一般的なＢＧＲ回路の構成を示す回路図である。 従来のチョッパ型ＢＧＲ回路の構成の一例を示す回路図である。

以下、一実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［従来の基準電圧発生回路の概略構成］
最初に、従来の基準電圧発生回路の概略構成および問題点について、図面を用いて説明する。図１３は、従来の基準電圧発生回路として用いられる一般的なＢＧＲ回路の構成を示す回路図である。

図１３を参照して、ＢＧＲ回路１００は、ダイオードＤ１１，Ｄ１２と、抵抗素子Ｒ１１〜Ｒ１３と、オペアンプＡＭＰ２とを備える。ダイオードＤ１１，Ｄ１２は、ｐｎｐバイポーラトランジスタで構成されている。以下、従来のＢＧＲ回路の動作を簡単に説明する。

ｐｎｐバイポーラトランジスタのベース・エミッタ間電圧あるいは、ｐｎ接合の順方向電圧をＶｂｅとすると、ｐｎ接合の順方向電圧と絶対温度との関係は、式（１）により表わすことができる。

Ｖｂｅ＝Ｖｅｇ−ａＴ ・・・（１）
ここで、Ｖｅｇはシリコンのバンドギャップ電圧であり、ａはＶｂｅの温度依存性であり、Ｔは絶対温度である。

また、ｐｎｐバイポーラトランジスタのエミッタ電流ＩＥと電圧Ｖｂｅとの関係は、式（２）により与えられる。

ＩＥ＝Ｉ０ｅｘｐ（ｑＶｂｅ／ｋＴ） …（２）
ここで、Ｉ０は定数（エミッタ面積に比例）であり、ｑは電子の電荷であり、ｋはボルツマン定数である。

オペアンプＡＭＰ２の負帰還により、オペアンプＡＭＰ２の電圧利得が十分大きい場合には、オペアンプＡＭＰ２の入力ノードＩＭおよび入力ノードＩＰの電位が略等しくなる。このとき、抵抗素子Ｒ１１，Ｒ１２の抵抗値をたとえば１：ｎ（ｎは正数）に設定しておくと、ダイオードＤ１１，Ｄ１２に流れる電流Ｉ１１，Ｉ１２の大きさはｎ：１となり、Ｉ１１＝ｎ×Ｉ１２の関係が成り立つ。

ダイオードＤ１２のエミッタ面積をダイオードＤ１１のエミッタ面積のｎ倍とし、かつ、ダイオードＤ１１のベース・エミッタ間電圧をＶｂｅ１とし、ダイオードＤ１２のベース・エミッタ間電圧をＶｂｅ２とすると、上記式（２）より、式（３），（４）が得られる。

ｎ×Ｉ１２＝Ｉ０ｅｘｐ（ｑＶｂｅ１／ｋＴ） ・・・（３）
Ｉ１２＝ｎ×Ｉ０ｅｘｐ（ｑＶｂｅ２／ｋＴ） ・・・（４）
上記式（３），（４）からＩ１２を消去するととともに、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅと表わすと、式（５）が得られる。

ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（ｎ^２） ・・・（５）
上記式（５）により、ダイオードＤ１１とダイオードＤ１２とのベース・エミッタ間電圧の差ΔＶｂｅは、ダイオードＤ１１，Ｄ１２の電流密度比の対数（ｌｎ（ｎ^２））と熱電圧（ｋＴ／ｑ）とで与えられる。

なお、ΔＶｂｅは、抵抗素子Ｒ１３の両端の電位差となるため、抵抗素子Ｒ１２，Ｒ１３にはΔＶｂｅ／Ｒ１３の電流が流れる。したがって、抵抗素子Ｒ１２の両端の電位差ＶＲ１２は、式（６）で表される。

ＶＲ１２＝ΔＶｂｅ×Ｒ１２／Ｒ１３ ・・・（６）
上記のように、入力ＩＭの電位は入力ＩＰの電位Ｖｂｅ１と等しくなるので、基準電圧Ｖｂｇｒの電位は式（７）で表される。

Ｖｂｇｒ＝Ｖｂｅ１＋ΔＶｂｅ×Ｒ１２／Ｒ１３ ・・・（７）
ここで、上記式（１）に示したように、ｐｎ接合の順方向電圧Ｖｂｅは温度の上昇に伴なって減少する負の温度依存性を持つ。一方、上記式（５）に示すように、ΔＶｂｅは温度に比例して大きくなる。したがって、適切に定数を選ぶことによってＶｂｅ１の変化分をΔＶｂｅ×Ｒ１２／Ｒ１３で相殺することにより、基準電圧Ｖｂｇｒの値を温度に依存しないように設計することができる。

このように、従来のＢＧＲ回路１００では、回路定数を適切に選ぶことで、温度依存の少ない基準電圧を比較的簡単な回路で発生することができる。その一方で、ＣＭＯＳ回路でＢＧＲ回路１００を構成する場合、製造プロセスの変動などによる素子ばらつきに起因して、オペアンプＡＭＰ２の２つの入力電圧の間に電圧差（オフセット電圧）が生じてしまう。図１３のオペアンプＡＭＰ２では、ＩＡＭＰ２は理想オペアンプを示し、Ｖｏｓはオフセット電圧を示している。このオペアンプＡＭＰ２のオフセット電圧Ｖｏｓによって、ＢＧＲ回路１００における抵抗素子Ｒ１３の両端の電位差がΔＶｂｅ＋Ｖｏｓとなるため、基準電圧Ｖｂｇｒは、式（８）で表される値となる。

Ｖｂｇｒ＝Ｖｂｅ１＋Ｖｏｓ＋（ΔＶｂｅ＋Ｖｏｓ）×Ｒ１２／Ｒ１３ ・・・（８）
上記式（８）に示されるように、従来のＢＧＲ回路１００では、オペアンプＡＭＰ２のオフセット電圧Ｖｏｓの影響を受けて基準電圧Ｖｂｇｒの精度が低下するという問題があった。このようなオフセット電圧Ｖｏｓの影響を低減するため、最近では、たとえば特許文献１に記載されるような、オフセット電圧Ｖｏｓを相殺するように内部動作を切替える、いわゆるチョッパ回路を導入したＢＧＲ回路が提案されている。このようなＢＧＲ回路は、チョッパ型ＢＧＲ回路（Chopper Stabilized Bandgap Reference Circuit）とも称される。

図１４は、従来のチョッパ型ＢＧＲ回路の構成の一例を示す回路図である。
図１４を参照して、チョッパ型ＢＧＲ回路１１０は、図１３に示すＢＧＲ回路１００に対して、スイッチＳＷ２１〜ＳＷ２４、スイッチ信号発生回路１２０、およびＬＰＦ回路１３０をさらに設けたものである。図１３で説明した要素と同一の要素については、同一の符号を付すとともに、詳細な説明を省略する。

スイッチＳＷ２１は、入力ノードＩＭおよび理想オペアンプＩＡＭＰ２の非反転入力端子（＋端子）の間に接続される。スイッチＳＷ２２は、入力ノードＩＭおよび理想オペアンプＩＡＭＰ２の反転入力端子（−端子）の間に接続される。スイッチＳＷ２３は、入力ノードＩＰおよび非反転入力端子の間に接続される。スイッチＳＷ２４は、入力ノードＩＰおよび反転入力端子の間に接続される。スイッチＳＷ２２，ＳＷ２３は、スイッチ信号発生回路１２０から供給されるスイッチ信号φ１に応じてオン・オフが制御される。スイッチＳＷ２１，ＳＷ２４は、スイッチ信号発生回路１２０から供給されるスイッチ信号φ２に応じてオン・オフが制御される。スイッチ信号発生回路１２０は、スイッチＳＷ２２およびＳＷ２３と、スイッチＳＷ２１およびＳＷ２４とが相補にオン・オフするように、スイッチ信号φ１，φ２を生成する。

スイッチ信号φ１がＨ（論理ハイ）レベルとなる期間、図１４に示すように、スイッチＳＷ２２，ＳＷ２３がオン（導通）されるとともに、スイッチＳＷ２１，ＳＷ２４がオフ（非導通）される。この場合、チョッパ型ＢＧＲ回路１１０は、図１３に示すＢＧＲ回路１００と同様に動作する。このとき、オペアンプＡＭＰ２のオフセット電圧Ｖｏｓは、理想的な基準電圧（理想値）に加算されて、オペアンプＡＭＰ２から出力される。たとえば理想値をＶｂｇｒとすると、オペアンプＡＭＰ２の出力電圧はＶｂｇｒ＋Ｖｏｓとなる。

一方、スイッチ信号φ２がＨレベルとなる期間では、スイッチＳＷ２１，ＳＷ２４がオンされるとともに、スイッチＳＷ２２，ＳＷ２３がオフされる。これにより、入力ノードＩＭ，ＩＰと理想アンプＩＡＭＰ２の差動入力端子（＋端子、−端子）との接続が切替わる。このときのオペアンプＡＭＰ２の出力電圧は、Ｖｂｇｒ−Ｖｏｓとなる。

このように、オペアンプＡＭＰ２の出力電圧は、スイッチ信号φ１，φ２に同期して、Ｖｂｇｒ＋Ｖｏｓと、Ｖｂｇｒ−Ｖｏｓとが交互に切替えられる。すなわち、スイッチ信号φ１がＨレベルの期間に出力電圧に発生するオフセット電圧Ｖｏｓと、スイッチ信号φ２がＨレベルの期間に出力電圧に発生するオフセット電圧Ｖｏｓとは極性が逆でかつ絶対値が等しくなる。よって、出力電圧は平均的には理想値Ｖｂｇｒに等しい電圧となる。

そして、このオペアンプＡＭＰ２の出力電圧を、抵抗素子Ｒ１４および容量素子Ｃ１１から成るＬＰＦ回路１３０に入力し、その直流成分を取り出すと、オフセット電圧成分を含まない基準電圧を出力することができる。このように、従来のチョッパ型ＢＧＲ回路１１０では、オフセット電圧成分をスイッチ信号φ１，φ２を用いて周波数変調することによって交流成分に変換する。そして、その周波数変調したオフセット電圧成分を、ＬＰＦ回路１３０で取り除くことによって、理想的な基準電圧Ｖｂｇｒを得ている。

ここで、ＢＧＲ回路においては、半導体装置の基準電圧源として広く用いられる回路であるため、消費電流が小さく、かつ占有面積が小さいことが要求される。低消費電流のためには内蔵するオペアンプのセトリング時間を短くすることができない。そのため、チョッパ型ＢＧＲ回路のチョッパ動作を制御するスイッチ信号φ１，φ２の周波数（以下、チョッパ周波数とも称する。）を高い周波数に設定することができない。

低い周波数のスイッチ信号φ１，φ２を用いてオフセット電圧成分を除去するためには、ＬＰＦ回路のカットオフ周波数をチョッパ周波数よりも低い周波数に設定することが必要となる。図１４に示すようにＬＰＦ回路を抵抗素子Ｒ１４および容量素子Ｃ１１を組合せたＲＣフィルタで構成した場合、カットオフ周波数を低下させるに従って、抵抗素子Ｒ１４の抵抗値および容量素子Ｃ１１の容量値が大きくなる。その結果、ＬＰＦ回路の占有面積が大きくなってしまい、ＢＧＲ回路の回路規模が増大するという問題が生じる。

したがって、一実施の形態では、以下のように、フィルタ特性が受動素子の値に依存しないＬＰＦ回路を用いてチョッパ型ＢＧＲ回路を構成する。これにより、小回路規模の基準電圧発生回路を実現する。

［実施の形態１による基準電圧発生回路の構成］
図１は、実施の形態１による基準電圧発生回路の構成を示す回路図である。一実施の形態による基準電圧発生回路１は、半導体装置外から供給される外部電源電圧ＶＣＣを降圧して基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦは、ＢＧＲ回路１０によって温度の変化によらず一定の値になるように制御される。

バッファ回路２は、外部電源電圧ＶＣＣによって動作し、基準電圧発生回路１により生成された基準電圧ＶＲＥＦに等しい大きさの内部電源電圧ＶＤＤを生成する。バッファ回路２は、一例として、ボルテージフォロワ回路により構成される。バッファ回路２は、生成した内部電源電圧ＶＤＤを内部回路（図示せず）に供給する。バッファ回路２は、内部回路に供給する電流量を増加させるために設けられる。半導体装置がマイクロコンピュータの場合、内部回路には、中央処理装置（ＣＰＵ：Central Processing Unit）、ＲＡＭ（Random Access Memory）、および周辺ＬＳＩ（Large Scale Integration）などが含まれる。内部電源電圧ＶＤＤは、内部回路の駆動電圧として用いられる。

図１を参照して、一実施の形態による基準電圧発生回路１は、ＢＧＲ回路１０と、ＬＰＦ回路２０と、制御信号生成回路３０とを備える。

ＢＧＲ回路１０は、外部電源電圧ＶＣＣを受けてバンドギャップ基準電圧ＶＢＧＲを生成する基準電圧回路１１と、生成したバンドギャップ基準電圧ＶＢＧＲを分圧することによって分圧電圧ＶＤＩＶを生成する分圧回路１３とを含む。ＢＧＲ回路１０には、内蔵するオペアンプＡＭＰ１のオフセット電圧Ｖｏｓの影響を低減するため、上述したチョッパ型ＢＧＲ回路が適用される。

ＬＰＦ回路２０は、制御信号生成回路３０から与えられる制御信号Ｓ１〜Ｓ８に応じて動作することにより、分圧電圧ＶＤＩＶからオペアンプＡＭＰ１のオフセット電圧成分を除去する。ＬＰＦ回路２０の出力電圧ＶＦＩＬＴは、基準電圧ＶＲＥＦとしてバッファ回路２に供給される。

以下、ＢＧＲ回路１０、ＬＰＦ回路２０、および制御信号生成回路３０の各々の構成の一例について説明する。

（ＢＧＲ回路の構成）
ＢＧＲ回路１０は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）ト
ランジスタＭＰ１と、オペアンプＡＭＰ１と、抵抗素子Ｒ１〜Ｒ５と、ダイオードＤ１，Ｄ２と、スイッチ回路ＳＷＡ，ＳＷＢとを含む。ダイオードＤ１，Ｄ２は、ｐｎｐバイポーラトランジスタで構成される。ＰＭＯＳトランジスタＭＰ１、オペアンプＡＭＰ１、スイッチ回路ＳＷＡ，ＳＷＢ、抵抗素子Ｒ１，Ｒ２，Ｒ４、およびダイオードＤ１，Ｄ２は、基準電圧回路１１を構成する。抵抗素子Ｒ３，Ｒ５は、分圧回路１３を構成する。

ＰＭＯＳトランジスタＭＰ１は、外部電源電圧ＶＣＣを受ける電源ノードＶＣＣと、バンドギャップ基準電圧ＶＢＧＲを分圧回路１３に出力する出力ノード１２との間に接続される。ＰＭＯＳトランジスタＭＰ１のゲートは、オペアンプＡＭＰ１の出力端子に接続される。

抵抗素子Ｒ１およびダイオードＤ１は、この順で出力ノード１２および接地ノードＧＮＤの間に直列に接続される。抵抗素子Ｒ２，Ｒ４およびダイオードＤ２は、この順で出力ノード１２および接地ノードＧＮＤの間に直列に接続される。ダイオードＤ１は、アノードが抵抗素子Ｒ１に接続され、カソードが接地ノードＧＮＤに接続される。抵抗素子Ｒ１およびダイオードＤ１の接続ノード（入力ノード１５）は、オペアンプＡＭＰ１の反転入力端子（−端子）に接続される。ダイオードＤ２は、アノードが抵抗素子Ｒ４に接続され、カソードが接地ノードＧＮＤに接続される。抵抗素子Ｒ２およびＲ４の接続ノード（入力ノード１６）は、オペアンプＡＭＰ１の非反転入力端子（＋端子）に接続される。

スイッチ回路ＳＷＡは、オペアンプＡＭＰ１の差動入力端子（−端子、＋端子）と、入力ノード１５および１６との間に設けられる。スイッチ回路ＳＷＢは、オペアンプＡＭＰ１の差動入力端子（＋端子、−端子）と出力端子との間に設けられる。なお、スイッチ回路ＳＷＢは、図３に示すスイッチ回路ＳＷＢ１，ＳＷＢ２を総称したものである。スイッチ回路ＳＷＡ，ＳＷＢは、クロック信号ＣＬＫ，ＣＬＫＢに同期してオン・オフ動作が制御される。クロック信号ＣＬＫ，ＣＬＫＢは互いに相補な信号である。一例として、クロック信号ＣＬＫＢは、制御信号生成回路３０においてクロック信号ＣＬＫを反転させることにより生成される。

抵抗素子Ｒ３およびＲ５は、出力ノード１２および接地ノードＧＮＤの間に、この順に直列に接続される。抵抗素子Ｒ３およびＲ５の接続ノード（分圧ノード）１４からは、バンドギャップ基準電圧ＶＢＧＲを分圧した分圧電圧ＶＤＩＶが出力される。分圧回路１３の分圧比をαとすると、分圧電圧ＶＤＩＶは、バンドギャップ基準電圧ＶＢＧＲに分圧比αを乗じた値に等しい。

図２は、図１におけるオペアンプＡＭＰ１の構成の一例を示す回路図である。
図２を参照して、オペアンプＡＭＰ１は、一例として、折り返しカスコード（Folded Cascode）型のオペアンプにより構成される。具体的には、オペアンプＡＭＰ１は、ＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４からなる差動入力部３２と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４からなる折り返しカスコード型カレントミラー部３４と、ＰＭＯＳトランジスタＭＰ５〜ＭＰ８からなる折り返しカスコード型カレントミラー部３６とを含む。

差動入力部３２において、ＰＭＯＳトランジスタＭＰ２は、ソースがＰＭＯＳトランジスタＭＰ４のドレインに接続され、ドレインがＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタＭＮ３およびＭＮ１の接続ノード（ノード４３）に接続される。ＰＭＯＳトランジスタＭＰ３は、ソースがＰＭＯＳトランジスタＭＰ４のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ４およびＭＮ２の接続ノード（ノード４４）に接続される。ＰＭＯＳトランジスタＭＰ２のゲートはオペアンプＡＭＰ１の非反転入力端子（＋端子）に対応し、ＰＭＯＳトランジスタＭＰ３のゲートはオペアンプＡＭＰ１の反転入力端子（−端子）に対応する。

折り返しカスコード型カレントミラー部３４において、ＮＭＯＳトランジスタＭＮ１およびＭＮ２のゲート結合には、バイアス電圧ＶＢＮ１が印加される。ＮＭＯＳトランジスタスタＭＮ３およびＭＮ４のゲート結合には、バイアス電圧ＶＢＮ２が印加される。

折り返しカスコード型カレントミラー部３６において、ＰＭＯＳトランジスタＭＰ７およびＭＰ８のゲート結合には、バイアス電圧ＶＢＰ２が印加される。ＰＭＯＳトランジスタＭＰ５およびＭＰ６のゲート結合は、ＰＭＯＳトランジスタＭＰ７のドレイン（ノード４１）に接続される。ＰＭＯＳトランジスタＭＰ８のドレイン（ノード４２）は、オペアンプＡＭＰ１の出力端子に対応する。すなわち、ＰＭＯＳトランジスタＭＰ８のドレインは、ＰＭＯＳトランジスタＭＰ１（図１）のゲートに接続される。

スイッチ回路ＳＷＡは、入力ノード１５および１６と、ＰＭＯＳトランジスタＭＰ２のゲート（非反転入力端子）およびＰＭＯＳトランジスタＭＰ３のゲート（反転入力端子）との間に接続される。スイッチ回路ＳＷＡは、制御信号生成回路３０からのクロック信号ＣＬＫ，ＣＬＫＢに同期して、入力ノード１５およびＰＭＯＳトランジスタＭＰ３のゲートが接続され、かつ、入力ノード１６およびＰＭＯＳトランジスタＭＰ２のゲートが接続された状態と、入力ノード１５およびがＰＭＯＳトランジスタＭＰ２のゲートが接続され、かつ、入力ノード１６およびＰＭＯＳトランジスタＭＰ３のゲートが接続された状態とを切替える。

スイッチ回路ＳＷＢ１は、ＮＭＯＳトランジスタＭＮ１およびＭＮ２と、ＮＭＯＳトランジスタＭＮ３およびＭＮ４との間に接続される。スイッチ回路ＳＷＢ１は、制御信号生成回路３０からのクロック信号ＣＬＫ，ＣＬＫＢに同期して、ＮＭＯＳトランジスタＭＮ１およびＭＮ３が接続され、かつ、ＮＭＯＳトランジスタＭＮ２およびＭＮ４が接続された状態と、ＮＭＯＳトランジスタＭＮ１およびＭＮ４が接続され、かつ、ＮＭＯＳトランジスタＭＮ２およびＭＮ３が接続された状態とを切替える。

図３は、図２のスイッチ回路ＳＷＡ，ＳＷＢ１の構成の一例を示す回路図である。
図３を参照して、スイッチ回路ＳＷＡ，ＳＷＢ１の各々は、２つの入力端子ＩＮ１，ＩＮ２と２つの出力端子ＯＵＴ１，ＯＵＴ２との間に接続された４つのＮＭＯＳトランジスタＭＮ５〜ＭＮ８を含む。具体的には、ＮＭＯＳトランジスタＭＮ５は入力端子ＩＮ１および出力端子ＯＵＴ１の間に接続され、ＮＭＯＳトランジスタＭＮ６は入力端子ＩＮ１および出力端子ＯＵＴ２の間に接続される。ＮＭＯＳトランジスタＭＮ７は入力端子ＩＮ２および出力端子ＯＵＴ１の間に接続され、ＮＭＯＳトランジスタＭＮ８は入力端子ＩＮ２および出力端子ＯＵＴ２の間に接続される。

クロック信号ＣＬＫＢがＨレベルとなる期間（＝クロック信号ＣＬＫがＬレベルとなる期間）において、ＮＭＯＳトランジスタＭＮ５およびＭＮ８がオンされるとともに、ＮＭＯＳトランジスタＭＮ６よびＭＮ７がオフされる。この場合、差動入力部３２は、入力ノード１５およびＰＭＯＳトランジスタＭＰ３のゲートが接続され、かつ、入力ノード１６およびＰＭＯＳトランジスタＭＰ２のゲートが接続された状態となる。また、折り返しカスコード型カレントミラー部３４は、ＮＭＯＳトランジスタＭＮ１およびＭＮ３が接続され、かつ、ＮＭＯＳトランジスタＭＮ２およびＭＮ４が接続された状態となる。

一方、クロック信号ＣＬＫがＨレベルとなる期間（＝クロック信号ＣＬＫＢがＬレベルとなる期間）において、ＮＭＯＳトランジスタＭＮ６およびＭＮ７がオンされるとともに、ＮＭＯＳトランジスタＭＮ５およびＭＮ８がオフされる。この場合、差動入力部３２は、入力ノード１５およびＰＭＯＳトランジスタＭＰ２のゲートが接続され、かつ、入力ノード１６およびＰＭＯＳトランジスタＭＰ３のゲートが接続された状態となる。また、折り返しカスコード型カレントミラー部３４は、ＮＭＯＳトランジスタＭＮ１およびＭＮ４が接続され、かつ、ＮＭＯＳトランジスタＭＮ２およびＭＮ３が接続された状態となる。

再び図２を参照して、スイッチ回路ＳＷＢ２は、ＰＭＯＳトランジスタＭＰ５およびＭＰ６と、ＰＭＯＳトランジスタＭＰ７およびＭＰ８との間に接続される。スイッチ回路ＳＷＢ２は、制御信号生成回路３０からのクロック信号ＣＬＫ，ＣＬＫＢに同期して、ＰＭＯＳトランジスタＭＰ５およびＭＰ７が接続され、かつ、ＰＭＯＳトランジスタＭＰ６およびＭＰ８が接続された状態と、ＰＭＯＳトランジスタＭＰ５およびＭＰ８が接続され、かつ、ＰＭＯＳトランジスタＭＰ６およびＭＰ７が接続された状態とを切替える。

図４は、図２のスイッチ回路ＳＷＢ２の構成の一例を示す回路図である。
図４を参照して、スイッチ回路ＳＷＢ２は、２つの入力端子ＩＮ３，ＩＮ４と２つの出力端子ＯＵＴ３，ＯＵＴ４との間に接続された４つのＰＭＯＳトランジスタＭＰ９〜ＭＰ１２を含む。ＰＭＯＳトランジスタＭＰ９は入力端子ＩＮ３および出力端子ＯＵＴ３の間に接続され、ＰＭＯＳトランジスタＭＰ１０は入力端子ＩＮ３および出力端子ＯＵＴ４の間に接続される。ＰＭＯＳトランジスタＭＰ１１は入力端子ＩＮ４および出力端子ＯＵＴ３の間に接続され、ＰＭＯＳトランジスタＭＰ１２は入力端子ＩＮ４および出力端子ＯＵＴ４の間に接続される。

クロック信号ＣＬＫがＬレベルとなる期間（＝クロック信号ＣＬＫＢがＨレベルとなる期間）において、ＰＭＯＳトランジスタＭＰ９およびＭＰ１２がオンされるとともに、ＰＭＯＳトランジスタＭＰ１０およびＭＰ１１がオフされる。この場合、折り返しカスコード型カレントミラー部３６は、ＰＭＯＳトランジスタＭＰ５およびＭＰ７が接続され、かつ、ＰＭＯＳトランジスタＭＰ６およびＭＰ８が接続された状態となる。

一方、クロック信号ＣＬＫＢがＬレベルとなる期間（＝クロック信号ＣＬＫがＨレベルとなる期間）において、ＰＭＯＳトランジスタＭＰ１０およびＭＰ１１がオンされるとともに、ＰＭＯＳトランジスタＭＰ９およびＭＰ１２がオフされる。この場合、折り返しカスコード型カレントミラー部３６は、ＰＭＯＳトランジスタＭＰ５およびＭＰ８が接続され、かつ、ＰＭＯＳトランジスタＭＰ６およびＭＰ７が接続された状態となる。

このように、スイッチ回路ＳＷＡ，ＳＷＢ１，ＳＷＢ２は、クロック信号ＣＬＫ，ＣＬＫＢに同期して、２つの信号を真っ直ぐに伝える状態と、２つの信号を交差させて（入れ替えて）伝える状態とを切替える。具体的には、クロック信号ＣＬＫＢがＨレベルとなる期間、スイッチ回路ＳＷＡ，ＳＷＢ１，ＳＷＢ２はいずれも、２つの信号を真っ直ぐに伝える。この場合、オペアンプＡＭＰ１からは、理想的な出力にオフセット電圧Ｖｏｓが加算されて出力される。以下では、クロック信号ＣＬＫＢがＨレベルとなる期間に基準電圧回路１１から出力されるバンドギャップ基準電圧を、理想値をＶＢＧＲとして、例えばＶＢＧＲＨ＝ＶＢＧＲ＋Ｖｏｓとする。

一方、クロック信号ＣＬＫがＨレベルとなる期間、スイッチ回路ＳＷＡ，ＳＷＢ１，ＳＷＢ２はいずれも２つの信号を交差させて伝える。この場合、オペアンプＡＭＰ１からは、理想的な出力からオフセット電圧Ｖｏｓが減算されて出力される。以下では、クロック信号ＣＬＫがＨレベルとなる期間に基準電圧回路１１から出力されるバンドギャップ基準電圧を、理想値をＶＢＧＲとして、例えばＶＢＧＬ＝ＶＢＧＲ−Ｖｏｓとする。このように、バンドギャップ基準電圧ＶＢＧＲの電圧値は、クロック信号ＣＬＫ，ＣＬＫＢに同期してＶＢＧＲＨまたはＶＢＧＲＬに切替わる。すなわち、基準電圧回路１１は、チョッパ型ＢＧＲ回路を実現する。

再び図１を参照して、基準電圧回路１１において、オペアンプＡＭＰ１は、入力ノード１５，１６の電圧ＶＩＭ，ＶＩＰが等しくなるように、ＰＭＯＳトランジスタＭＰ１に流れる電流（すなわち、入力ノード１５，１６に流れる電流Ｉ１，Ｉ２）を制御する。抵抗素子Ｒ１，Ｒ２，Ｒ４の抵抗値およびダイオードＤ１，Ｄ２の電流密度比を適切に選ぶことによって、出力ノード１２から温度依存性の少ないバンドギャップ基準電圧ＶＢＧＲを出力することができる。なお、バンドギャップ基準電圧ＶＢＧＲは、上述したクロック信号ＣＬＫ，ＣＬＫＢを用いたチョッパ動作によって周波数変調されたオペアンプＡＭＰ１のオフセット電圧成分を含んでいる。

分圧回路１３は、バンドギャップ基準電圧ＶＢＧＲを分圧比αで分圧することによって分圧電圧ＶＤＩＶを生成する。分圧電圧ＶＤＩＶは分圧ノード１４から出力される。図５は、クロック信号ＣＬＫ，ＣＬＫＢのタイミングと分圧電圧ＶＤＩＶとの関係を示している。分圧電圧ＶＤＩＶは、クロック信号ＣＬＫＢがＨレベルとなる期間、バンドギャップ基準電圧ＶＢＧＲＨ（＝ＶＢＧＲ＋Ｖｏｓ）に分圧回路１３の分圧比αを乗じた値となる。一方、分圧電圧ＶＤＩＶは、クロック信号ＣＬＫがＨレベルとなる期間、バンドギャップ基準電圧ＶＢＧＲＬ（＝ＶＢＧＲ−Ｖｏｓ）に分圧比αを乗じた値となる。以下の説明では、クロック信号ＣＬＫＢがＨレベルとなる期間の分圧電圧ＶＤＩＶの電圧値をＶＤＩＶＨと記し、クロック信号ＣＬＫがＨレベルとなる期間の分圧電圧ＶＤＩＶの電圧値をＶＤＩＶＬとも表記する。

（ＬＰＦ回路の構成および動作）
ＬＰＦ回路２０は、クロック信号ＣＬＫ，ＣＬＫＢに同期して変化する分圧電圧ＶＤＩＶからオペアンプＡＭＰ１のオフセット電圧成分を除去することにより、分圧電圧ＶＤＩＶを平滑化する。

具体的には、図１を参照して、ＬＰＦ回路２０は、４個の容量素子Ｃ１〜Ｃ４と、８個のスイッチＳＷ１〜ＳＷ８とを含む。４個の容量素子Ｃ１〜Ｃ４は、ＬＰＦ回路２０の入力ノード２２と接地ノードＧＮＤとの間に互いに並列に接続される。容量素子Ｃ１〜Ｃ４の各容量はほぼ等容量に設定される。

容量素子Ｃ１および入力ノード２２の間には、スイッチＳＷ１が接続される。さらに容量素子Ｃ１およびＬＰＦ回路２０の出力ノード２４の間には、スイッチＳＷ２が接続される。同様に、容量素子Ｃ２および入力ノード２２の間にはスイッチＳＷ３が接続され、容量素子Ｃ２および出力ノード２４の間にはスイッチＳＷ４が接続される。容量素子Ｃ３および入力ノード２２の間にはスイッチＳＷ５が接続され、容量素子Ｃ３および出力ノード２４の間にはスイッチＳＷ６が接続される。容量素子Ｃ４および入力ノード２２の間にはスイッチＳＷ７が接続され、容量素子Ｃ４および出力ノード２４の間にはスイッチＳＷ８が接続される。

スイッチＳＷ１〜ＳＷ８は、それぞれ制御信号生成回路３０からの制御信号Ｓ１〜Ｓ８に応答してオン・オフされる。具体的には、スイッチＳＷ１〜ＳＷ８は、対応する制御信号Ｓ１〜Ｓ８がＨレベルのときにオン（導通）状態となり、対応する容量素子Ｃ１〜Ｃ４と入力ノード２２（または出力ノード２４）とを接続する。また、スイッチＳＷ１〜ＳＷ８は、対応する制御信号Ｓ１〜Ｓ８がＬレベルのときにオフ（非導通）状態となり、対応する容量素子Ｃ１〜Ｃ４を入力ノード２２（または出力ノード２４）から切り離す。

制御信号生成回路３０は、クロック信号ＣＬＫを用いて制御信号Ｓ１〜Ｓ８を生成する。制御信号Ｓ１〜Ｓ８は、クロック信号ＣＬＫの複数倍の周期を有する信号である。本実施の形態では、制御信号Ｓ１〜Ｓ８はクロック信号ＣＬＫの２倍の周期を有する。

以下、図１のＬＰＦ回路２０の動作について説明する。
図６は、図１のＬＰＦ回路２０の動作を示すタイミング図である。図６には、クロック信号ＣＬＫ，ＣＬＫＢの波形とともに、スイッチＳＷ１〜ＳＷ８に供給される制御信号Ｓ１〜Ｓ８の波形、およびＬＰＦ回路２０の入力電圧（分圧電圧ＶＤＩＶ）および出力電圧ＶＦＩＬＴ（基準電圧ＶＲＥＦ）の波形が示される。

図６を参照して、制御信号Ｓ１〜Ｓ８は、クロック信号ＣＬＫの周期Ｔｃの２倍の周期を有する。このうち、制御信号Ｓ１，Ｓ３，Ｓ５，Ｓ７は１／４周期（すなわち、クロック信号ＣＬＫの１／２周期）においてＨレベルに設定され、残りの３／４周期（すなわち、クロック信号ＣＬＫの３／２周期）においてＬレベルに設定される。制御信号Ｓ１，Ｓ３，Ｓ５，Ｓ７は、この順にＨレベルとなる期間が切替わる。図６では、制御信号Ｓ１がＨレベルとなる期間（時刻ｔ１〜ｔ２）を期間Ｔ１とし、制御信号Ｓ３がＨレベルとなる期間（時刻ｔ２〜ｔ３）を期間Ｔ２とし、制御信号Ｓ５がＨレベルとなる期間（時刻ｔ３〜ｔ４）を期間Ｔ３とし、制御信号Ｓ７がＨレベルとなる期間（時刻ｔ４〜ｔ５）を期間Ｔ４とする。なお、時刻ｔ５以降は、上記の期間Ｔ１〜Ｔ４を１組として、複数組が連続的に設けられる。

制御信号Ｓ２，Ｓ４，Ｓ６，Ｓ８は、１／２周期（すなわち、クロック信号ＣＬＫの１周期）においてＨレベルに設定され、残りの１／２周期（すなわち、クロック信号ＣＬＫの１周期）においてＬレベルに設定される。なお、制御信号Ｓ２，Ｓ４と制御信号Ｓ６，Ｓ８とは、互いに相補な信号である。図６では、制御信号Ｓ２，Ｓ４は、期間Ｔ１およびＴ２においてＬレベルに設定され、期間Ｔ３およびＴ４においてＨレベルに設定される。一方、制御信号Ｓ６，Ｓ８は、期間Ｔ１およびＴ２においてＨレベルに設定され、期間Ｔ３およびＴ４においてＬレベルに設定される。

なお、スイッチＳＷ１，ＳＷ２が同時にオンするのを確実に防止するために、制御信号Ｓ１，Ｓ２にはスイッチＳＷ１，ＳＷ２が同時にオフとなるノンオーバーラップ期間が設けられる。制御信号Ｓ３，Ｓ４、制御信号Ｓ５，Ｓ６、および制御信号Ｓ７，Ｓ８においても同様にノンオーバーラップ期間が設けられる。

図５に示したように、分圧電圧ＶＤＩＶの値は、クロック信号ＣＬＫ，ＣＬＫＢの半周期ごとにＶＤＩＶＨまたはＶＤＩＶＬに切替わる。期間Ｔ１，Ｔ３において分圧電圧ＶＤＩＶの値はＶＤＩＶＨとなり、期間Ｔ２，Ｔ４において分圧電圧ＶＤＩＶの値はＶＤＩＶＬとなる。

図７は、図６の期間Ｔ１，Ｔ２におけるＬＰＦ回路２０の動作を説明するための図である。図７（ａ）には期間Ｔ１におけるスイッチＳＷ１〜ＳＷ８の動作が示され、図７（ｂ）には期間Ｔ２におけるスイッチＳＷ１〜ＳＷ８の動作が示される。

図７（ａ）を参照して、時刻ｔ１で制御信号Ｓ１，Ｓ６，Ｓ８がＨレベルに設定されると、スイッチＳＷ１，ＳＷ６，ＳＷ８がオン状態になる。スイッチＳＷ１がオン状態となり、入力ノード２２および接地ノードＧＮＤの間に容量素子Ｃ１が接続されると、容量素子Ｃ１に分圧電圧ＶＤＩＶ（＝ＶＤＩＶＨ）が供給される。期間Ｔ１の間、容量素子Ｃ１は分圧電圧ＶＤＩＶによって充電される。これにより、容量素子Ｃ１の充電電圧Ｖ１はＶＤＩＶＨに到達する。

さらに、時刻ｔ１でスイッチＳＷ６，ＳＷ８がオン状態になることにより、出力ノード２４および接地ノードＧＮＤの間に容量素子Ｃ３，Ｃ４が並列に接続される。これにより、上述した容量素子Ｃ１の充電動作と並行して、容量素子Ｃ３およびＣ４の間で電荷の授受が行なわれる。期間Ｔ１における出力ノード２４の出力電圧ＶＦＩＬＴは、容量素子Ｃ３の充電電圧Ｖ３および容量素子Ｃ４の充電電圧Ｖ４を用いて、式（８）で表される。

ＶＦＩＬＴ＝１／２・（Ｖ３＋Ｖ４） ・・・（８）
図７（ｂ）を参照して、時刻ｔ２では、制御信号Ｓ１がＬレベルに切替わるとともに、制御信号Ｓ３，Ｓ６，Ｓ８がＨレベルに設定される。これにより、スイッチＳＷ１がオフ状態になるため、容量素子Ｃ１の充電が停止する。一方、スイッチＳＷ３がオン状態となり、入力ノード２２および接地ノードＧＮＤの間に容量素子Ｃ２が接続される。期間Ｔ２の間、容量素子Ｃ２は分圧電圧ＶＤＩＶ（＝ＶＤＩＶＬ）によって充電される。これにより、容量素子Ｃ２の充電電圧Ｖ２はＶＤＩＶＬに到達する。

なお、スイッチＳＷ６，ＳＷ８は期間Ｔ２においてもオン状態になるため、上述した期間Ｔ１と同様に、容量素子Ｃ３およびＣ４の間で電荷の授受が行なわれる。したがって、出力ノード２４からは、上記式（８）で表される出力電圧ＶＦＩＬＴが出力される。

このように、ＬＰＦ回路２０では、期間Ｔ１に分圧電圧ＶＤＩＶＨによる容量素子Ｃ１の充電動作が行なわれ、期間Ｔ２に分圧電圧ＶＤＩＶＬによる容量素子Ｃ２の充電動作が行なわれる。さらに、この期間Ｔ１およびＴ２において、容量素子Ｃ３の充電電圧Ｖ３および容量素子Ｃ４の充電電圧Ｖ４を平均化した電圧が出力ノード２４から出力される。

図８は、図６の期間Ｔ３，Ｔ４におけるＬＰＦ回路２０の動作を説明するための図である。図８（ａ）には期間Ｔ３におけるスイッチＳＷ１〜ＳＷ８の動作が示され、図８（ｂ）には期間Ｔ４におけるスイッチＳＷ１〜ＳＷ８の動作が示される。

図８（ａ）を参照して、時刻ｔ３で制御信号Ｓ２，Ｓ４，Ｓ５がＨレベルに設定されると、スイッチＳＷ２，ＳＷ４，ＳＷ５がオン状態になる。スイッチＳＷ５がオン状態となり、入力ノード２２および接地ノードＧＮＤの間に容量素子Ｃ３が接続されると、容量素子Ｃ３に分圧電圧ＶＤＩＶ（＝ＶＤＩＶＨ）が供給される。期間Ｔ３の間、容量素子Ｃ３は分圧電圧ＶＤＩＶによって充電される。これにより、容量素子Ｃ３の充電電圧Ｖ３はＶＤＩＶＨに到達する。

さらに、時刻ｔ３でスイッチＳＷ２，ＳＷ４がオン状態になることにより、出力ノード２４および接地ノードＧＮＤの間に容量素子Ｃ１，Ｃ２が並列に接続される。これにより、上述した容量素子Ｃ３の充電動作と並行して、容量素子Ｃ１およびＣ２の間で電荷の授受が行なわれる。期間Ｔ３における出力ノード２４の出力電圧ＶＦＩＬＴは、容量素子Ｃ１の充電電圧Ｖ１および容量素子Ｃ２の充電電圧Ｖ２を用いて、式（９）で表される。

ＶＦＩＬＴ＝１／２・（Ｖ１＋Ｖ２） ・・・（９）
図８（ｂ）を参照して、時刻ｔ４では、制御信号Ｓ５がＬレベルに切替わるとともに、制御信号Ｓ２，Ｓ４，Ｓ７がＨレベルに設定される。これにより、スイッチＳＷ５がオフ状態になるため、容量素子Ｃ３の充電が停止する。一方、スイッチＳＷ７がオン状態となり、入力ノード２２および接地ノードＧＮＤの間に容量素子Ｃ４が接続される。期間Ｔ４の間、容量素子Ｃ４は分圧電圧ＶＤＩＶ（＝ＶＤＩＶＬ）によって充電される。これにより、容量素子Ｃ４の充電電圧Ｖ４はＶＤＩＶＬに到達する。

なお、スイッチＳＷ２，ＳＷ４は期間Ｔ４においてもオン状態になるため、上述した期間Ｔ３と同様に、容量素子Ｃ１およびＣ２の間で電荷の授受が行なわれる。したがって、出力ノード２４からは、上記式（９）で表される出力電圧ＶＦＩＬＴが出力される。

このように、ＬＰＦ回路２０では、期間Ｔ３に分圧電圧ＶＤＩＶＨによる容量素子Ｃ３の充電動作が行なわれ、期間Ｔ４に分圧電圧ＶＤＩＶＬによる容量素子Ｃ４の充電動作が行なわれる。さらに、この期間Ｔ３およびＴ４において、容量素子Ｃ１の充電電圧Ｖ１および容量素子Ｃ２の充電電圧Ｖ２を平均化した電圧が出力ノード２４から出力される。

ここで、上述した期間Ｔ１，Ｔ２における容量素子Ｃ１，Ｃ２の充電動作によって、容量素子Ｃ１の充電電圧Ｖ１はＶＤＩＶＨに相当し、容量素子Ｃ２の充電電圧Ｖ２はＶＤＩＶＬに相当する。したがって、出力電圧ＶＦＩＬＴは、式（１０）のように書換えることができる。

ＶＦＩＬＴ＝１／２・（ＶＤＩＶＨ＋ＶＤＩＶＬ） ・・・（１０）
すなわち、出力電圧ＶＦＩＬＴは、直近の１クロック周期（期間Ｔ１，Ｔ２）における分圧電圧ＶＤＩＶの平均値（移動平均値）に相当する。なお、期間Ｔ３，Ｔ４において容量素子Ｃ３，Ｃ４の充電動作が行なわれることにより、容量素子Ｃ３の充電電圧Ｖ３はＶＤＩＶＨに相当し、容量素子Ｃ４の充電電圧Ｖ４はＶＤＩＶＬに相当する。したがって、直後の１クロック周期（期間Ｔ３，Ｔ４）における出力電圧ＶＦＩＬＴについても、上記式（１０）のように書換えることができる。

このように、ＬＰＦ回路２０は、１クロック周期における分圧電圧ＶＤＩＶを１／２クロック周期ごとに容量素子に保持（サンプリング）し、直後の１クロック周期において、その保持した２つの分圧電圧ＶＤＩＶの平均値を演算する。すなわち、ＬＰＦ回路２０は、直近の１クロック周期における分圧電圧ＶＤＩＶの移動平均値を演算する移動平均フィルタを構成する。この結果、図６に示すように、ＬＰＦ回路２０の出力電圧ＶＦＩＬＴは、ＶＤＩＶＨおよびＶＤＩＶＬの平均値に平滑化され、オペアンプＡＭＰ１のオフセット電圧成分が除去されたものとなる。

なお、図１の基準電圧発生回路１では、ＬＰＦ回路２０を、１クロック周期における分圧電圧ＶＤＩＶ（ＶＤＩＶＨ，ＶＤＩＶＬ）によりそれぞれ充電される２個の容量素子Ｃ１，Ｃ２（またはＣ３，Ｃ４）からなる第１の容量素子対と、直近の１クロック周期における分圧電圧ＶＤＩＶの移動平均値を出力する２個の容量素子Ｃ３，Ｃ４（またはＣ１，Ｃ２）からなる第２の容量素子対とで構成し、これら２つの容量素子対を用いてインターリーブ方式で移動平均を行なう。これにより、出力ノード２４に出力電圧ＶＦＩＬＴを出力し続けることができる。なお、インターリーブ方式を実現するためには、ＬＰＦ回路２０を構成する容量素子対の個数は２以上であればよい。

また、各容量素子対を構成する容量素子の個数は、２の倍数であればよい。容量素子対を構成する容量素子の個数を増やすことによって、複数の容量素子間の容量ばらつきが移動平均値に与える影響を低減することができる。その一方で、容量素子対全体の容量が大きくなるため、充電に時間がかかることになる。

以上説明したように、一実施の形態による基準電圧発生回路１は、ＬＰＦ回路２０に移動平均フィルタを適用する。これにより、ＬＰＦ回路にＲＣフィルタを適用する従来のチョッパ型ＢＧＲ回路１１０（図１３）と比較して、ＬＰＦ回路の占有面積を小さくすることができる。以下に、図９を用いて、一実施の形態による基準電圧発生回路１の効果について説明する。

図９（ａ）には、ＢＧＲ回路１０の出力電圧ＶＤＩＶに含まれるオペアンプＡＭＰ１のオフセット電圧成分が示される。オペアンプＡＭＰ１のオフセット電圧成分は、クロック信号ＣＬＫ，ＣＬＫＢに基づいたチョッパ動作によって周波数変調される。その結果、オフセット電圧成分は、クロック信号ＣＬＫの周波数（チョッパ周波数）ｆｃｌｋの交流成分に変換される（図９（ｂ）参照）。

図９（ｃ）には、ＬＰＦ回路にＲＣフィルタ（図１３）を適用した場合の周波数特性が示される。上記のように、ＲＣフィルタのカットオフ周波数ｆｃは、抵抗素子の抵抗値およびコンデンサの容量値が大きくなるに従って低くなる。図９（ｄ）に示すように、ＲＣフィルタのカットオフ周波数ｆｃがチョッパ周波数ｆｃｌｋより低くなるように抵抗値および容量値を設定することにより、オフセット電圧成分が除去される。ただし、低消費電流の観点からチョッパ周波数ｆｃｌｋを低下させる場合、ＲＣフィルタの占有面積が増大してしまう。

図９（ｅ）には、ＬＰＦ回路に移動平均フィルタ（図１）を適用した場合の周波数特性が示される。一般的に、移動平均フィルタにおいて、ノッチ周波数は、動作周波数（サンプリング周波数）およびサンプリング点の数によって決まる。本実施の形態では、図６に示したように、クロック信号ＣＬＫの１／２周期ごとに分圧電圧ＶＤＩＶのサンプリングを行ない、そのサンプリングした２点での分圧電圧ＶＤＩＶの平均値を演算する。したがって、移動平均フィルタのノッチ周波数は、クロック信号ＣＬＫの周波数（チョッパ周波数）ｆｃｌｋによって決定され、容量素子Ｃ１〜Ｃ４の容量値に依存しない。これによれば、チョッパ周波数ｆｃｌｋと移動平均フィルタの動作周波数との比率を調整することによって、例えば図９（ｆ）に示すように、移動平均フィルタの最初のノッチ周波数とチョッパ周波数ｆｃｌｋとを一致させることができる。この結果、オフセット電圧成分を効率良く除去することができる。

このように、一実施の形態による基準電圧発生回路１では、基準電圧回路１１のチョッパ動作を制御するクロック信号ＣＬＫを用いて、ＬＰＦ回路２０を構成する移動平均フィルタの制御信号Ｓ１〜Ｓ８を生成する。これにより、移動平均フィルタのノッチ周波数をチョッパ周波数ｆｃｌｋに一致させることができ、チョッパ周波数ｆｃｌｋを有するオフセット電圧成分を効率良く除去することができる。なお、移動平均フィルタのノッチ周波数は、ＲＣフィルタのカットオフ周波数とは異なり、受動素子の抵抗値および容量値に依存しないため、チョッパ周波数ｆｃｌｋを低下させてもＬＰＦ回路の占有面積が大きくなることがない。この結果、基準電圧発生回路１は、小回路規模で、オペアンプＡＭＰ１のオフセット電圧Ｖｏｓの影響を低減して所望の電圧レベルの基準電圧ＶＲＥＦを生成できる。

［実施の形態２］
図１０は、この発明の実施の形態２による基準電圧発生回路の構成を示す回路図である。実施の形態２による基準電圧発生回路１Ａは、図１に示す基準電圧発生回路１における基準電圧回路１１を、基準電圧回路１１Ａに置き換えたものである。

図１０を参照して、基準電圧回路１１Ａは、図１に示す基準電圧回路１１において、抵抗素子Ｒ１，Ｒ２に代えて、抵抗素子Ｒ６，Ｒ７を設けたものである。基準電圧発生回路１Ａの全体構成は、抵抗素子Ｒ６，Ｒ７を除いて、図１と同様であるので、詳細な説明は繰り返さない。

抵抗素子Ｒ６は、出力ノード１２と入力ノード１５との間に接続される。抵抗素子Ｒ７は、出力ノード１２と入力ノード１６との間に接続される。抵抗素子Ｒ６およびＲ７は、それぞれ、トリミングコードに応じて抵抗値が変更可能に構成される。図１１は、抵抗素子Ｒ６の構成の一例を示す回路図である。

図１１を参照して、抵抗素子Ｒ６は、出力ノード１２および入力ノード１５の間に直列に接続された複数の抵抗素子５０と、複数のトランスミッションゲート５２とを含む。複数のトランスミッションゲート５２は、複数の抵抗素子５０の少なくとも一部とそれぞれ並列に設けられ、互いに対応するトランスミッションゲート５２と抵抗素子５０とが並列に接続される。各トランスミッションゲート５２のオン・オフは、トリミングコードＴＲＭによって決まる。これにより、抵抗素子Ｒ６の抵抗値は、トリミングコードＴＲＭに応じて調整可能になっている。

再び図１０を参照して、基準電圧回路１１Ａは、上記式（７）に示したように、負の温度依存性を有するダイオードＤ１のベース・エミッタ間電圧Ｖｂｅ１と、正の温度依存性を持つダイオードＤ１およびＤ２間のベース・エミッタ間電圧差ΔＶｂｅとを適当な比率で加算することによって温度依存性の少ない基準電圧ＶＢＧＲを生成する。この加算比率は、抵抗素子Ｒ７，Ｒ４の抵抗値の比Ｒ７／Ｒ４に相当する。

しかしながら、半導体装置の製造プロセスの変動が生じると、実際のＶｂｅ１およびΔＶｂｅの温度依存性が設計値からずれてしまう可能性がある。本実施の形態２による基準電圧発生回路１Ａでは、トリミングコードＴＲＭによって抵抗素子Ｒ６，Ｒ７の抵抗値を微調整することによって、このようなプロセス変動に起因したずれを補償することができる。

以下に、実施の形態２による基準電圧回路１１Ａにおけるトリミング方法について説明する。図１２に、基準電圧回路１１Ａの出力電圧ＶＲＥＦの温度特性を示す。図１２の縦軸には出力電圧ＶＲＥＦが示され、横軸には温度Ｔが示される。

図１２（ａ）は、オペアンプＡＭＰ１のオフセット電圧Ｖｏｓおよびプロセス変動のない状態（理想状態）での出力電圧ＶＲＥＦの温度特性を示す。出力電圧ＶＲＥＦは、温度変化に対してほとんど変化せず、その変動幅が数ｍＶに抑えられている。

これに対して、図１２（ｂ）には、オペアンプＡＭＰ１のオフセット電圧Ｖｏｓおよびプロセス変動がある状態での出力電圧ＶＲＥＦの温度特性が示される。なお、図１２（ｂ）において、破線は理想状態での出力電圧ＶＲＥＦを示す。プロセス変動が生じると、基準電圧発生回路においては、抵抗素子およびＭＯＳトランジスタなどの特性値が変動するため、一次の温度係数が変動する。これにより、出力電圧ＶＲＥＦの温度特性は、一例として矢印［１］に示す方向に変化し、細実線に示すような特性となる。温度変化に対する出力電圧ＶＲＥＦの変動幅が大きくなる。

さらに、オペアンプＡＭＰ１のオフセット電圧Ｖｏｓの影響を受けて０次の温度係数が変化することにより、出力電圧ＶＲＥＦは矢印［２］に示すように、オフセット電圧Ｖｏｓに応じた電圧分だけシフトする。結果として、出力電圧ＶＲＥＦの温度特性は、太実線に示すような特性となり、理想状態での温度特性から大きくずれてしまう。

この温度特性のずれを補償するため、基準電圧発生回路では、抵抗素子Ｒ６，Ｒ７を用いて温度特性をトリミングする。具体的には、所定の温度Ｔ０での出力電圧ＶＲＥＦをモニタし、モニタした出力電圧ＶＲＥＦが温度Ｔ０での出力電圧ＶＲＥＦの理想値と一致するように、抵抗素子Ｒ６，Ｒ７の抵抗値を調整する。抵抗素子Ｒ６，Ｒ７の抵抗値を変更することによって温度特性の一次の温度係数のみが変化する。これにより出力電圧ＶＲＥＦは、矢印［３］に示すように、温度特性の傾きを変化させながら理想状態に近づけられる。

しかしながら、上記のトリミングは特定の温度Ｔ０での出力電圧ＶＲＥＦのみに向けて行なわれるため、トリミング後の温度特性には不要な１次の温度係数が残ってしまう。その結果、トリミング後の温度特性は、図９（ｃ）に示すように、理想状態からかけはなれたものとなる虞がある。

これに対して、本実施の形態による基準電圧発生回路では、ＢＧＲ回路１０におけるチョッパ動作およびＬＰＦ回路２０による平滑化によって、出力電圧ＶＲＥＦからオフセット電圧成分が除去される。そのため、出力電圧ＶＲＥＦの温度特性には、図９（ｄ）に実線で示すように、プロセス変動による１次の温度係数の変動のみが現れる。したがって、上記のように、特定の温度Ｔ０での出力電圧ＶＲＥＦに基づいて抵抗素子Ｒ６，Ｒ７の抵抗値を調整することによって、容易に温度特性を理想状態に近づけることができる。このように、実施の形態２による基準電圧発生回路１Ａによれば、ＢＧＲ回路１０Ａの精度がより一層向上されるため、温度およびプロセス変動に依存しない基準電圧を安定的に生成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，１Ａ 基準電圧発生回路、２ バッファ回路、１０，１０Ａ，１００ ＢＧＲ回路、１１，１１Ａ 基準電圧回路、１３ 分圧回路、２０ ＬＰＦ回路、３０ 制御信号生成回路、３２ 差動入力部、３４，３６ 折り返しカスコード型カレントミラー部、１１１ チョッパ型ＢＧＲ回路、１２０ スイッチ信号発生回路、ＡＭＰ１，ＡＭＰ２ オペアンプ、Ｒ１〜Ｒ５ 抵抗素子、Ｄ１，Ｄ２，Ｄ１１，Ｄ１２ ダイオード、ＳＷＡ，ＳＷＢ１，ＳＷＢ２ スイッチ回路、Ｃ１〜Ｃ４ 容量素子、ＳＷ１〜ＳＷ８，ＳＷ２１〜ＳＷ２４ スイッチ。

Claims (3)

1. バンドギャップ基準電圧を生成するバンドギャップリファレンス回路と、
   前記バンドギャップ基準電圧を平滑化するためのフィルタ回路と備え、
   前記バンドギャップリファレンス回路は、
   差動入力端子に第１の入力電圧および第２の入力電圧が入力されるオペアンプを含むように構成され、前記オペアンプの出力電圧に基づいて前記バンドギャップ基準電圧を生成する基準電圧回路と、
   クロック信号に同期して、前記第１の入力電圧を受ける前記差動入力端子と、前記第２の入力電圧を受ける前記差動入力端子とを交互に切替えるためのスイッチ回路とを含み、
   前記クロック信号が第１の論理レベルのときに、前記基準電圧回路は、前記差動入力端子の一方に前記第１の入力電圧が入力され、前記差動入力端子の他方に前記第２の入力電圧が入力され、第１の電圧値の前記バンドギャップ基準電圧を生成する一方で、
   前記クロック信号が第２の論理レベルのときに、前記基準電圧回路は、前記差動入力端子の一方に前記第２の入力電圧が入力され、前記差動入力端子の他方に前記第１の入力電圧が入力され、前記第１の電圧値とは異なる第２の電圧値の前記バンドギャップ基準電圧を生成するように構成され、
   前記フィルタ回路は、
   第１のクロック周期において、前記第１の電圧値の前記バンドギャップ基準電圧により充電される第１の容量素子と、
   前記第１のクロック周期において、前記第２の電圧値の前記バンドギャップ基準電圧により充電される第２の容量素子と、
   前記第１のクロック周期の直前または直後の第２のクロック周期において、前記第１の電圧値の前記バンドギャップ基準電圧により充電される第３の容量素子と、
   前記第２のクロック周期において、前記第２の電圧値の前記バンドギャップ基準電圧により充電される第４の容量素子とを含み、
   前記第２のクロック周期において、前記第１および第２の容量素子の充電電圧の平均値に対応する大きさの前記バンドギャップ基準電圧を出力し、前記第１のクロック周期において、前記第３および第４の容量素子の充電電圧の平均値に対応する大きさの前記バンドギャップ基準電圧を出力する、基準電圧発生回路。
2. 前記フィルタ回路は、
   入力端子と前記第１から第４の容量素子の各々との間に接続される第１から第４のスイッチと、
   出力端子と前記第１から第４の容量素子の各々との間に接続される第５から第８のスイッチとをさらに含み、
   前記クロック信号を用いて、前記第１から第８のスイッチのオン・オフを制御するための制御信号を生成する制御信号生成回路をさらに備える、請求項１に記載の基準電圧発生回路。
3. 前記基準電圧回路は、
   出力端子と前記第１の入力電圧の入力端子との間に接続され、抵抗値が調整可能な第１の抵抗素子と、
   前記出力端子と前記第２の入力電圧の入力端子との間に接続され、抵抗値が調整可能な第２の抵抗素子とをさらに含む、請求項１または２に記載の基準電圧発生回路。

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