KR20080077985A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20080077985A
KR20080077985A KR1020087014660A KR20087014660A KR20080077985A KR 20080077985 A KR20080077985 A KR 20080077985A KR 1020087014660 A KR1020087014660 A KR 1020087014660A KR 20087014660 A KR20087014660 A KR 20087014660A KR 20080077985 A KR20080077985 A KR 20080077985A
Authority
KR
South Korea
Prior art keywords
film
barrier
wiring
silicon oxide
forming
Prior art date
Application number
KR1020087014660A
Other languages
English (en)
Other versions
KR101027993B1 (ko
Inventor
히로키 스가와라
고우이치 나가이
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20080077985A publication Critical patent/KR20080077985A/ko
Application granted granted Critical
Publication of KR101027993B1 publication Critical patent/KR101027993B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 기판(1) 상방에, 강유전체 캐패시터를 형성한 후, 배선(24a)을 형성한다. 배선(24a)을 덮는 배리어막(25)을 형성한다. 인접하는 배선(24a) 사이의 간극을 메우는 실리콘 산화막(26)을 형성한다. CMP법에 의해, 배리어막(25)의 표면이 노출될 때까지 실리콘 산화막(26)을 연마한다. 배리어막(25) 및 실리콘 산화막(26) 위에 배리어막(27)을 형성한다. 배리어막(25, 27)으로서는, 산화알루미늄막을 형성한다.
Figure P1020087014660
강유전체 캐패시터, 배리어막, 실리콘 산화막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 강유전체 캐패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 강유전체의 분극 반전을 이용하여 정보를 강유전체 캐패시터에 유지하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. 강유전체 메모리는 전원을 끊어도 유지된 정보가 소실되지 않는 불휘발 메모리이며, 고(高)집적도, 고속 구동, 고(高)내구성, 저(低)소비 전력을 실현할 수 있으므로 특히 주목받고 있다.
강유전체 캐패시터를 구성하는 강유전체막으로서는, 잔류 분극량이 큰 PZT(Pb(Zr,Ti)O3)막, 및 SBT(SrBi2Ta2O9)막 등의 페로브스카이트(perovskite) 결정 구조를 갖는 강유전체 산화물이 주로 사용되고 있다. PZT막의 잔류 분극량은 10∼30μC/cm2 정도이다. 단, 강유전체막의 특성(잔류 분극량 및 유전율 등)은 수분에 의해 열화하기 쉽다. 강유전체 메모리에는, 물과의 친화성이 높은 실리콘 산화막 등이 층간절연막으로서 사용되고 있고, 또한, 강유전체 메모리의 제조 과정에서는, 층간절연막 및 금속 배선에 대한 열처리가 행해진다. 그리고, 외부로부터 침입하 여 층간절연막 중에 존재하는 수분이 이 열처리시에 수소와 산소로 분해되어, 수소가 강유전체막 중의 산소 원자와 반응해 버린다. 이 결과, 강유전체막에 산소 결함이 발생하여, 결정성이 저하하여 특성이 열화(劣化)해 버리는 것이다. 또한, 강유전체 메모리의 장기간 사용에 의해서도 동일한 현상이 발생한다.
이와 같은 수분의 침입 및 수소의 확산에 따른 특성의 열화는 강유전체 캐패시터 뿐만 아니라, 반도체 장치 중의 트랜지스터 등의 다른 소자에서도 발생할 경우가 있다.
그래서, 종래, 수분의 침입 및 수소의 확산 등의 방지를 목적으로 하여, 강유전체 캐패시터 상방에 알루미늄 산화막이 형성되어 있다. 예를 들면, 강유전체 캐패시터를 직접 감싸도록 알루미늄 산화막을 형성하는 기술이 있다. 또한, 강유전체 캐패시터 상방에 위치하는 배선층의 상방에 알루미늄 산화막을 더 형성하는 기술도 있다. 이들의 기술은 예를 들면 특허문헌 1∼5에 기재되어 있다.
그러나, 상기의 종래 기술에 의해서도 강유전체 특성이 충분히 확보되어 있다고는 말할 수 없다.
특허문헌 1 : 일본 특개2003-197878호 공보
특허문헌 2 : 일본 특개2001-68639호 공보
특허문헌 3 : 일본 특개2003-174145호 공보
특허문헌 4 : 일본 특개2002-176149호 공보
특허문헌 5 : 일본 특개2003-100994호 공보
[발명의 개시]
본 발명의 목적은 강유전체 캐패시터의 특성을 충분히 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본원 발명자는 상기 과제를 해결하고자 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양에 상도했다.
본원 발명에 따른 반도체 장치에는, 반도체 기판 상방에 형성되고, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 캐패시터가 마련되어 있다. 상기 강유전체 캐패시터 상방에, 상기 상부 전극 또는 상기 하부 전극의 적어도 한쪽에 그 일부가 접속된 제1 배선이 형성되어 있다. 상기 제1 배선을 직접 덮어, 수소 또는 수분의 확산을 방지하는, 표면이 평탄한 배리어층이 마련되어 있다. 상기 배리어층 위에 층간절연막이 형성되어 있다. 상기 층간절연막 위에, 그 일부가 상기 제1 배선에 접속된 제2 배선이 형성되어 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판 상방에, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 캐패시터를 형성한 후, 상기 강유전체 캐패시터 상방에, 상기 상부 전극 또는 상기 하부 전극의 적어도 한쪽에 그 일부가 접속되는 제1 배선을 형성한다. 다음으로, 상기 제1 배선을 직접 덮어, 수소 또는 수분의 확산을 방지하는, 표면이 평탄한 배리어층을 형성한다. 이어서, 상기 배리어층 위에 층간절연막을 형성한다. 그리고, 상기 층간절연막 위에, 그 일부가 상기 제1 배선에 접속되는 제2 배선을 형성한다.
도 1은 참고예에 따른 강유전체 메모리(반도체 장치)의 구조를 나타내는 단 면도.
도 2A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리를 나타내는 평면도.
도 2B는 본 발명의 제1 실시 형태에 따른 강유전체 메모리를 나타내는 단면도.
도 3A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3B는 도 3A에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3C는 도 3B에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3D는 도 3C에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3E는 도 3D에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3F는 도 3E에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3G는 도 3F에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3H는 도 3G에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3I는 도 3H에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3J는 도 3I에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3K는 도 3J에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3L은 도 3K에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3M은 도 3L에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3N은 도 3M에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3O는 도 3N에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3P는 도 3O에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3Q는 도 3P에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3R은 도 3Q에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3S는 도 3R에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3T는 도 3S에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3U는 도 3T에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3V는 도 3U에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3W는 도 3V에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3X는 도 3W에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 3Y는 도 3X에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 4는 도 3R과 동일하게, 도 3Q에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 5A는 제1 실시 형태에서의 수분의 이탈 경로를 나타내는 도면.
도 5B는 참고예에서의 수분의 이탈 경로를 나타내는 도면.
도 6A는 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 6B는 도 6A에 이어, 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제2 실시 형태에 따른 강유전체 메모리를 나타내는 단면도.
도 8은 본 발명의 제3 실시 형태에 따른 강유전체 메모리를 나타내는 단면도.
도 9는 본 발명의 제4 실시 형태에 따른 강유전체 메모리를 나타내는 단면도.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대하여, 첨부한 도면을 참조하여 구체적으로 설명한다.
(참고예)
우선, 참고예에 대하여 설명한다. 이 참고예는 본원 발명자가 본 발명에 이르는 과정에서 상도한 기술이다. 도 1은 참고예에 따른 강유전체 메모리(반도체 장치)의 구조를 나타내는 단면도이다.
도 1에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(1010) 위에, 소자 영역을 획정하는 소자 분리 영역(1012)이 형성되어 있다. 소자 분리 영역(1012)에 의해 획정된 소자 영역 내에, 웰(1014a 및 1014b)이 형성되어 있다.
웰(1014a 및 1014b) 위에, 게이트 절연막(1016)을 거쳐 게이트 전극(게이트 배선)(1018)이 형성되어 있다. 게이트 전극(1018)은 예를 들면, 폴리실리콘막 위에, 텅스텐실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(1018) 위에, 실리콘 산화막 등의 절연막(1019)이 형성되어 있다. 게이트 전극(1018) 및 절연막(1019)의 측방에, 사이드월 절연막(1020)이 형성되어 있다.
웰(1014a 및 1014b)의 표면에는, 평면으로 볼 때, 게이트 전극(1018)을 끼우도록 하여 소스/드레인 확산층(1022)이 형성되어 있다. 이와 같이, 게이트 전극(1018)과 소스/드레인 확산층(1022)을 갖는 트랜지스터(1024)가 구성되어 있다. 트랜지스터(1024)의 게이트 길이는 예를 들면, 0.35㎛ 또는 0.11∼0.18㎛이다.
또한, 트랜지스터(1024)를 덮는 SiON막(1025) 및 실리콘 산화막(1026)이 순차 적층되어 있다. SiON막(1025)의 두께는 예를 들면 200nm이며, 실리콘 산화막(1026)의 두께는 예를 들면 600nm이다. SiON막(1025) 및 실리콘 산화막(1026)으로 층간절연막(1027)이 구성되어 있다. 층간절연막(1027)의 표면은 평탄화되어 있다.
층간절연막(1027) 위에, 예를 들면 막두께가 100nm인 실리콘 산화막(1034)이 형성되어 있다. 평탄화된 층간절연막(1027) 위에 형성되어 있기 때문에, 실리콘 산화막(1034)도 평탄하다.
실리콘 산화막(1034) 위에, 하부 전극(1036)이 형성되어 있다. 하부 전극(1036)은 예를 들면, 막두께가 20∼50nm인 산화알루미늄막(1036a)과, 그 위에 적층된 막두께가 100∼200nm인 Pt막(1036b)으로 구성되어 있다.
하부 전극(1036) 위에, 강유전체막(1038)이 형성되어 있다. 강유전체막(1038)으로서는, 예를 들면 막두께가 100∼250nm인 PbZr1 - XTiXO3막(PZT막)이 사용되고 있다.
강유전체막(1038) 위에, 상부 전극(1040)이 형성되어 있다. 상부 전 극(1040)은 예를 들면, 막두께가 25∼75nm인 IrOX막(1040a)과, 그 위에 적층된 막두께가 150∼250nm인 IrOY막(1040b)으로 구성되어 있다. 또, IrOY막(1040b)의 산소 조성비 Y는 IrOX막(1040a)의 산소 조성비 X보다 높게 설정되어 있다.
하부 전극(1036), 강유전체막(1038) 및 상부 전극(1040)으로 강유전체 캐패시터(1042)가 구성되어 있다.
강유전체막(1038) 및 상부 전극(1040)의 윗면 및 측면을 덮도록 배리어막(1044)이 형성되어 있다. 배리어막(1044)으로서는, 예를 들면 두께가 20∼100nm인 산화알루미늄(Al2O3)막이 사용되고 있다.
배리어막(1044)은 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 강유전체막(1038)에 수소 또는 수분이 도달하면, 강유전체막(1038)을 구성하는 금속산화물이 수소 또는 수분에 의해 환원되어 버려, 강유전체 캐패시터(1042)의 전기 특성이 열화해 버린다. 강유전체막(1038) 및 상부 전극(1040)의 윗면 및 측면을 덮도록 배리어막(1044)을 형성함으로써, 강유전체막(1038)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체 캐패시터(1042)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
또한, 배리어막(1044) 및 강유전체 캐패시터(1042)를 덮는 배리어막(1046)이 형성되어 있다. 배리어막(1046)으로서는, 예를 들면 막두께가 20∼100nm인 산화알루미늄막이 사용되고 있다. 배리어막(1046)은 배리어막(1044)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다.
배리어막(1046) 위에, 예를 들면 막두께가 1500nm인 실리콘 산화막 등의 층간절연막(1048)이 형성되어 있다. 층간절연막(1048)의 표면은 평탄화되어 있다.
층간절연막(1048), 배리어막(1046), 실리콘 산화막(1034) 및 층간절연막(1027)에는, 소스/드레인 확산층(1022)에 도달하는 콘택트홀(1050a 및 1050b)이 형성되어 있다. 또한, 층간절연막(1048), 배리어막(1046) 및 배리어막(1044)에는, 상부 전극(1040)에 도달하는 콘택트홀(1052a)이 형성되어 있다. 또한, 층간절연막(1048), 배리어막(1046) 및 배리어막(1044)에는, 하부 전극(1036)에 도달하는 콘택트홀(1052b)이 형성되어 있다.
콘택트홀(1050a 및 1050b) 내에는, 배리어 메탈막(도시하지 않음)이 형성되어 있다. 이 배리어 메탈막은 예를 들면, 막두께가 20nm인 Ti막과, 그 위에 형성된 막두께가 50nm인 TiN막으로 구성되어 있다. 배리어 메탈막 중, Ti막은 콘택트 저항을 저감하기 위해서 형성되고, TiN막은 도체 플러그 재료의 텅스텐 확산을 방지하기 위해서 형성되고 있다. 후술하는 콘택트홀의 각각에 형성되는 배리어 메탈막에 대해서도, 동일한 목적으로 형성되고 있다.
또한, 배리어 메탈막이 형성된 콘택트홀(1050a 및 1050b) 내에는, 텅스텐으로 이루어지는 도체 플러그(1054a 및 1054b)가 각각 매립되어 있다.
층간절연막(1048) 위 및 콘택트홀(1052a) 내에, 도체 플러그(1054a)와 상부 전극(1040)에 전기적으로 접속된 배선(1056a)이 형성되어 있다. 또한, 층간절연막(1048) 위 및 콘택트홀(1052b) 내에는, 하부 전극(1036)에 전기적으로 접속된 배선(1056b)이 형성되어 있다. 또한, 층간절연막(1048) 위에, 도체 플러그(1054b)에 전기적으로 접속된 배선(1056c)이 형성되어 있다. 배선(1056a, 1056b 및 1056c)(제1 금속 배선층(1056))은 예를 들면, 막두께가 150nm인 TiN막과, 그 위에 형성된 막두께가 550nm인 AlCu 합금막과, 그 위에 형성된 막두께가 5nm인 Ti막과, 그 위에 형성된 막두께가 150nm인 TiN막으로 구성되어 있다.
이와 같이, 트랜지스터(1024)의 소스/드레인 확산층(1022)과 강유전체 캐패시터(1042)의 상부 전극(1040)이 도체 플러그(1054a) 및 배선(1056a)을 거쳐 전기적으로 접속되어, 1개의 트랜지스터(1024) 및 1개의 강유전체 캐패시터(1042)를 갖는 FeRAM의 1T1C형 메모리셀이 구성되어 있다. 도시하지는 않았지만, 복수의 메모리셀이 FeRAM 칩의 메모리셀 영역에 배열되어 있다.
또한, 배선(1056a, 1056b 및 1056c)의 윗면 및 측면을 덮는 배리어막(1058)이 형성되어 있다. 배리어막(1058)으로서는, 예를 들면 두께가 20nm인 산화알루미늄막이 사용되고 있다.
배리어막(1058)은 배리어막(1044 및 1046)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(1058)은 플라스마에 의한 손상을 억제하기 위해서도 사용되고 있다.
배리어막(1058) 위에, 예를 들면 막두께가 2600nm인 실리콘 산화막(1060)이 형성되어 있다. 실리콘 산화막(1060)의 표면은 평탄화되어 있다. 실리콘 산화막(1060)의 배선(1056a, 1056b 및 1056c) 위에서의 두께는 예를 들면 1000nm이다.
실리콘 산화막(1060) 위에, 예를 들면 막두께가 100nm인 실리콘 산화막(1061)이 형성되어 있다. 평탄화된 실리콘 산화막(1060) 위에 형성되어 있기 때 문에, 실리콘 산화막(1061)도 평탄하다.
실리콘 산화막(1061) 위에, 배리어막(1062)이 형성되어 있다. 배리어막(1062)으로서는, 예를 들면 막두께가 20∼70nm인 산화알루미늄막이 사용되고 있다. 평탄한 실리콘 산화막(1061) 위에 형성되어 있기 때문에, 배리어막(1062)도 평탄하다.
배리어막(1062)은 배리어막(1044, 1046 및 1058)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(1062)은 평탄하기 때문에, 배리어막(1044, 1046 및 1058)과 비교하여, 매우 양호한 커버리지(피복성)로 형성되어 있다. 따라서, 더욱 확실히 수소 및 수분의 확산을 방지할 수 있다. 또, 배리어막(1062)은 강유전체 캐패시터(1042)를 갖는 복수의 메모리셀이 배열된 FeRAM 칩의 메모리셀 영역 뿐만 아니라, 주변 회로 영역 등을 포함하는 FeRAM 칩의 전면에 걸쳐 형성되어 있다.
배리어막(1062) 위에, 예를 들면 막두께가 50∼100nm인 실리콘 산화막(1064)이 형성되어 있다.
배리어막(1058), 실리콘 산화막(1060), 실리콘 산화막(1061), 배리어막(1062) 및 실리콘 산화막(1064)으로 층간절연막(1066)이 구성되어 있다.
층간절연막(1066)에는, 배선(1056c)에 도달하는 콘택트홀(1068)이 형성되어 있다.
콘택트홀(1068) 내에는, 배리어 메탈막(도시하지 않음)이 형성되어 있다. 이 배리어 메탈막은 예를 들면, 막두께가 20nm인 Ti막과, 그 위에 형성된 막두께가 50nm인 TiN막으로 구성되어 있다. 또, Ti막을 형성하지 않고, TiN막만으로 배리어 메탈막을 구성해도 좋다.
배리어 메탈막이 형성된 콘택트홀(1068) 내에는, 텅스텐으로 이루어지는 도체 플러그(1070)가 매립되어 있다.
층간절연막(1066) 위에, 배선(1072a)이 형성되어 있다. 또한, 층간절연막(1066) 위에, 도체 플러그(1070)에 전기적으로 접속된 배선(1072b)이 형성되어 있다. 배선(1072a 및 1072b)(제2 금속 배선층(1072))은 예를 들면, 막두께가 50nm인 TiN막과, 그 위에 형성된 막두께가 500nm인 AlCu 합금막과, 그 위에 형성된 막두께가 5nm인 Ti막과, 그 위에 형성된 막두께가 150nm인 TiN막으로 구성되어 있다.
또한, 배선(1072a 및 1072b)을 덮는 실리콘 산화막(1074)이 형성되어 있다. 실리콘 산화막(1074)의 두께는 예를 들면 2200nm이다. 실리콘 산화막(1074)의 표면은 평탄화되어 있다.
실리콘 산화막(1074) 위에, 예를 들면 막두께가 100nm인 실리콘 산화막(1076)이 형성되어 있다. 평탄화된 실리콘 산화막(1074) 위에 형성되어 있기 때문에, 실리콘 산화막(1076)도 평탄하다.
실리콘 산화막(1076) 위에, 배리어막(1078)이 형성되어 있다. 배리어막(1078)으로서는, 예를 들면 막두께가 20∼100nm인 산화알루미늄막이 사용되고 있다. 평탄한 실리콘 산화막(1076) 위에 형성되어 있기 때문에, 배리어막(1078)도 평탄하다.
배리어막(1078)은 배리어막(1044, 1046, 1058 및 1062)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 또한, 배리어막(1078)은 평탄하기 때문에, 배리어막(1062)과 마찬가지로, 배리어막(1044, 1046 및 1058)과 비교하여, 매우 양호한 커버리지(피복성)로 형성되어 있다. 따라서, 더욱 확실히 수소 및 수분의 확산을 방지할 수 있다. 또, 배리어막(1078)은 배리어막(1062)과 마찬가지로, 강유전체 캐패시터(1042)를 갖는 복수의 메모리셀이 배열된 FeRAM 칩의 메모리셀 영역 뿐만 아니라, 주변 회로 영역 등을 포함하는 FeRAM 칩의 전면에 걸쳐 형성되어 있다.
배리어막(1078) 위에, 예를 들면 막두께가 100nm인 실리콘 산화막(1080)이 형성되어 있다.
실리콘 산화막(1074), 실리콘 산화막(1076), 배리어막(1078) 및 실리콘 산화막(1080)으로 층간절연막(1082)이 구성되어 있다.
층간절연막(1082)에는, 각각 배선(1072a 및 1072b)에 도달하는 콘택트홀(1084a 및 1084b)이 형성되어 있다.
콘택트홀(1084a 및 1084b) 내에는, 배리어 메탈막(도시하지 않음)이 형성되어 있다. 이 배리어 메탈막은 예를 들면, 막두께가 20nm인 Ti막과, 그 위에 형성된 막두께가 50nm인 TiN막으로 구성되어 있다. 또, Ti막을 형성하지 않고, TiN막만으로 배리어 메탈막을 구성해도 좋다.
배리어 메탈막이 형성된 콘택트홀(1084a 및 1084b) 내에는, 텅스텐으로 이루어지는 도체 플러그(1086a 및 1086b)가 각각 매립되어 있다.
층간절연막(1082) 위에, 도체 플러그(1086a)에 전기적으로 접속된 배 선(1088a), 및 도체 플러그(1086b)에 전기적으로 접속된 배선(본딩 패드)(1088b)이 형성되어 있다. 배선(1088a 및 1088b)(제3 금속 배선층(1088))은 예를 들면, 막두께가 50nm인 TiN막과, 그 위에 형성된 막두께가 500nm인 AlCu 합금막과, 그 위에 형성된 막두께가 150nm인 TiN막으로 구성되어 있다.
또한, 배선(1088a 및 1088b)을 덮는 실리콘 산화막(1090)이 형성되어 있다. 실리콘 산화막(1090)의 두께는 예를 들면 100∼300nm이다. 실리콘 산화막(1090) 위에, 예를 들면 막두께가 350nm인 실리콘 질화막(1092)이 형성되어 있다. 실리콘 질화막(1092) 위에, 예를 들면 막두께가 2∼6㎛인 폴리이미드 수지막(1094)이 형성되어 있다.
폴리이미드 수지막(1094), 실리콘 질화막(1092), 및 실리콘 산화막(1090)에는, 배선(본딩 패드)(1088b)에 도달하는 개구부(1096)가 형성되어 있다. 즉, 실리콘 질화막(1092) 및 실리콘 산화막(1090)에, 배선(본딩 패드)(1088b)에 도달하는 개구부(1096a)가 형성되어 있다. 또한, 폴리이미드 수지막(1094)에, 개구부(1096a)를 포함하는 영역에, 개구부(1096b)가 형성되어 있다.
배선(본딩 패드)(1088b)에는, 개구부(1096)를 거쳐, 외부 회로(도시하지 않음)가 전기적으로 접속된다.
이와 같이 하여, 참고예에 따른 반도체 장치가 구성되어 있다.
이와 같은 반도체 장치에서는, 배리어막(1044, 1046 및 1058) 이외에, 평탄하고 커버리지(피복성)가 양호한 배리어막(1062 및 1078)이 형성되어 있기 때문에, 보다 확실히 수소 및 수분을 배리어하여, 수소 및 수분이 강유전체막(1038)에 도달 하는 것을 방지할 수 있다. 즉, 설령 배리어막(1062 및 1078)의 쌍방에 결함이 발생되어 있다고 해도, 대부분의 경우, 그들의 위치는 서로 어긋나 있기 때문에, 적어도 한쪽의 배리어막에 의해 수소 및 수분의 침입을 방지할 수 있다.
그러나, 이와 같은 참고예에서는, 도체 플러그(1070, 1086a 및 1086b)의 형성시에, 배리어 메탈막 및 텅스텐막에 불량이 생기는 경우가 있음이 판명되었다. 이 요인에 대하여 검토한 바, 배리어 메탈막 및 텅스텐막의 형성시에 행해지는 약 400℃의 고온 프로세스시에, 배리어막(1062 또는 1078) 아래에 형성되어 있는 실리콘 산화막(1060, 1061, 1074 및 1076)으로부터 배출된 수분이 콘택트홀(1068, 1084a 및 1084b)의 측벽에 부착되어 잔존하고 있는 것을 알아냈다.
실리콘 산화막(1060, 1061, 1074 및 1076)에는, TEOS(Tetra-Ethyl-Ortho-Silicate)를 원료 가스로 하는 플라스마 CVD법에 의해 형성한 NSG(Non-Silicate-Glass)막을 사용하는 것이 바람직하지만, 이 막 중에는 수분이 잔류하고 있다. 그리고, 그 후의 고온 프로세스시에, 수분이 막 중으로부터 이탈하려고 한다. 그러나, 상술한 참고예에서는, 실리콘 산화막(1060, 1061, 1074 또는 1076) 위에 배리어막(1062 또는 1078)이 존재하고 있기 때문에, 수분은 상방으로 빠져 나올 수 없어, 콘택트홀(1068, 1084a 또는 1084b)의 측벽으로 빠져 나오려고 집중한다. 그리고, 측벽까지 도달했지만 완전히 바깥쪽으로 이탈할 수 없었던 수분이 콘택트홀의 측벽 또는 그 내부에 남아 버린다. 이 때문에, 배리어 메탈막 및 텅스텐막의 성장이 저해되고 있는 것이다.
그래서, 본원 발명자가 더욱 검토를 거듭한 결과, 이하와 같은 실시 형태에 상도했다.
(제1 실시 형태)
여기서, 본 발명의 제1 실시 형태에 대하여 설명한다. 도 2A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 평면도이며, 도 2B는 마찬가지로 강유전체 메모리를 나타내는 단면도이다.
도 2A 및 도 2B에 나타내는 바와 같이, 제1 실시 형태에 따른 강유전체 메모리는 메모리셀부(101), 로직 회로부(102), 주변 회로부(103) 및 패드부(104)로 구획되어 있다. 도 2A 및 도 2B에서는, 편의상, 이들을 일방향으로 배열하고 있지만, 이들이 일방향으로 배열되어 있을 필요는 없고, 또한, 각 부에는, 보다 많은 소자 등이 마련되어 있다.
본 실시 형태에서는, 실리콘 기판 등의 반도체 기판(1) 위에, 소자 영역을 획정하는 소자 분리 영역(2)이 형성되어 있다. 소자 분리 영역(2)에 의해 획정된 소자 영역 내에, 웰(1a)이 형성되어 있다. 웰(1a)의 도전형은 그 위에 형성하고자 하는 소자에 따라 임의로 선택할 수 있다.
웰(1a) 위에, 게이트 절연막(3)을 거쳐 게이트 전극(게이트 배선)(4)이 형성되어 있다. 게이트 전극(4)은 예를 들면, 폴리실리콘막 위에, 텅스텐실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(4) 위에, 실리콘 산화막 등의 캡 절연막(5)이 형성되어 있다. 게이트 전극(4) 및 캡 절연막(5)의 측방에, 사이드월 절연막(6)이 형성되어 있다.
웰(1a)의 표면에는, 평면으로 볼 때, 게이트 전극(4)을 끼우도록 하여, LDD 구조의 소스/드레인 확산층이 형성되어 있다. 소스/드레인 확산층에는, 저농도 확산층(7) 및 고농도 확산층(8)이 형성되어 있다. 이와 같이, 게이트 전극(4)과 LDD 구조의 소스/드레인 확산층을 갖는 트랜지스터가 구성되어 있다. 트랜지스터가 N채널 MOS 트랜지스터일 경우, 웰(1a)에는 붕소(B)가 도입되고, 저농도 확산층(7)에는 인(P)이 도입되고, 고농도 확산층(8)에는 비소(As)가 도입된다.
또한, 트랜지스터를 덮는 SiON막(9) 및 실리콘 산화막(10)이 순차 적층되어 있다. 실리콘 산화막(10)의 표면은 평탄화되어 있다. 실리콘 산화막(10) 위에 실리콘 산화막(11) 및 배리어막(12)이 순차 적층되어 있다.
배리어막(12) 위에 하부 전극(13a)이 형성되어 있다. 하부 전극(13a) 위에 강유전체막(14a)이 형성되어 있다. 또한, 강유전체막(14a) 위에 상부 전극(15a)이 형성되어 있다. 그리고, 하부 전극(13a), 강유전체막(14a) 및 상부 전극(15a)으로 강유전체 캐패시터(1042)가 구성되어 있다.
강유전체막(14a) 및 상부 전극(15a)의 윗면 및 측면을 덮도록 배리어막(16)이 형성되어 있다. 배리어막(16)은 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다. 강유전체막(14a)에 수소 또는 수분이 도달하면, 강유전체막(14a)을 구성하는 금속산화물이 수소 또는 수분에 의해 환원되어 버려, 강유전체 캐패시터의 전기 특성이 열화해 버린다. 강유전체막(14a) 및 상부 전극(15a)의 윗면 및 측면을 덮도록 배리어막(16)을 형성함으로써, 강유전체막(14a)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체 캐패시터의 전기적 특성의 열화를 억제하는 것이 가능해진다.
또한, 배리어막(16) 및 강유전체 캐패시터를 덮는 배리어막(17)이 형성되어 있다. 배리어막(17)은 배리어막(16)과 마찬가지로, 수소 및 수분의 확산을 방지하는 기능을 갖는 막이다.
배리어막(17) 위에, 실리콘 산화막 등의 층간절연막(18)이 형성되어 있다. 층간절연막(18)의 표면은 평탄화되어 있다.
층간절연막(18), 배리어막(17), 배리어막(12), 실리콘 산화막(11), 실리콘 산화막(10) 및 SiON막(9)에는, 소스/드레인 확산층의 고농도 확산층(8)에 도달하는 콘택트홀(20)이 형성되어 있다. 또한, 층간절연막(18), 배리어막(17) 및 배리어막(16)에는, 상부 전극(15a)에 도달하는 콘택트홀(23t)이 형성되어 있다. 또한, 층간절연막(18), 배리어막(17) 및 배리어막(16)에는, 하부 전극(13a)에 도달하는 콘택트홀(23b)이 형성되어 있다.
콘택트홀(23t 및 23b) 내에는, 배리어 메탈막(도시하지 않음)이 형성되어 있다. 이 배리어 메탈막은 예를 들면 Ti막과 그 위에 형성된 TiN막으로 구성되어 있다. 배리어 메탈막 중, Ti막은 콘택트 저항을 저감하기 위해서 형성되고, TiN막은 도체 플러그 재료의 텅스텐 확산을 방지하기 위해서 형성되고 있다. 후술하는 콘택트홀의 각각에 형성되는 배리어 메탈막에 대해서도, 동일한 목적으로 형성되고 있다.
또한, 배리어 메탈막이 형성된 콘택트홀(20) 내에는, 텅스텐으로 이루어지는 도체 플러그(21)가 매립되어 있다.
층간절연막(18) 위, 콘택트홀(23t) 내 및 콘택트홀(23b) 내에 배선(24a)(제1 배선)이 형성되어 있다. 배선(24a)의 일부는 고농도 확산층(8)에 접속된 도체 플러그(21)와, 상부 전극(15a)을 전기적으로 접속하고 있다.
이와 같이, 트랜지스터의 고농도 확산층(8)과 강유전체 캐패시터의 상부 전극(15a)이, 배선(24a)의 일부를 거쳐 전기적으로 접속되어, 1개의 트랜지스터 및 1개의 강유전체 캐패시터를 갖는 FeRAM의 1T1C형 메모리셀이 구성되어 있다. 또, 도시하지는 않았지만, 복수의 메모리셀이 FeRAM 칩의 메모리셀 영역에 배열되어 있다.
또한, 배선(24a)의 윗면 및 측면을 덮는 배리어막(25)이 형성되어 있다. 배리어막(25)은 배선(24a)을 따라 형성되어 있기 때문에, 배선(24a) 사이에는 요철이 존재한다. 본 실시 형태에서는, 이 요철을 메우도록 실리콘 산화막(26)이 형성되어 있다. 배리어막(25) 및 실리콘 산화막(26)의 표면은 평탄화되어 있다.
배리어막(25) 및 실리콘 산화막(26) 위에, 배리어막(27)이 형성되어 있다. 배리어막(25) 및 실리콘 산화막(26)이 평탄화되어 있기 때문에, 배리어막(27)도 평탄하다. 배리어막(27) 위에, 실리콘 산화막(28 및 29)이 순차 적층되어 있다. 실리콘 산화막(29)의 표면은 평탄화되어 있다. 배리어막(25 및 27)으로 배리어층이 구성되어 있다. 또한, 실리콘 산화막(28 및 29)으로 층간절연막이 구성되어 있다.
실리콘 산화막(29), 실리콘 산화막(28), 배리어막(27) 및 배리어막(25)에는, 배선(24a)의 일부에 도달하는 콘택트홀(30)이 형성되어 있다. 콘택트홀(30) 내에는, 배리어 메탈막(도시하지 않음)이 형성되어 있다. 이 배리어 메탈막은 예를 들면 Ti막과, 그 위에 형성된 TiN막으로 구성되어 있다. 또, Ti막을 형성하지 않고, TiN막만으로 배리어 메탈막을 구성해도 좋다.
배리어 메탈막이 형성된 콘택트홀(30) 내에는, 텅스텐으로 이루어지는 도체 플러그(31)가 매립되어 있다.
실리콘 산화막(28) 위에, 일부가 도체 플러그(31)에 접속된 배선(32a)(제2 배선)이 형성되어 있다. 또한, 배선(32a)을 덮는 실리콘 산화막(33)이 형성되어 있다. 실리콘 산화막(33)의 표면은 평탄화되어 있다. 실리콘 산화막(33) 위에, 실리콘 산화막(34)이 형성되어 있다. 평탄화된 실리콘 산화막(33) 위에 형성되어 있기 때문에, 실리콘 산화막(34)도 평탄하다.
실리콘 산화막(34 및 33)에는, 배선(32a)의 일부에 도달하는 콘택트홀(35)이 형성되어 있다. 콘택트홀(35) 내에는, 배리어 메탈막(도시하지 않음)이 형성되어 있다. 이 배리어 메탈막은 예를 들면 Ti막과, 그 위에 형성된 TiN막으로 구성되어 있다. 또, Ti막을 형성하지 않고, TiN막만으로 배리어 메탈막을 구성해도 좋다.
배리어 메탈막이 형성된 콘택트홀(35) 내에는, 텅스텐으로 이루어지는 도체 플러그(36)가 매립되어 있다.
실리콘 산화막(34) 위에, 도체 플러그(36)에 전기적으로 접속된 배선(37)이 형성되어 있다.
또한, 배선(37)을 덮는 실리콘 산화막(38)이 형성되어 있다. 실리콘 산화막(38) 위에 실리콘 질화막(39)이 형성되어 있다. 실리콘 산화막(38) 및 실리콘 질화막(39)에는, 패드부(104) 내의 배선(37)의 일부를 노출시키는 개구부(40)가 형성되어 있다. 배선(37)의 개구부(40)로부터 노출된 부분은 본딩 패드로서 기능한 다.
실리콘 질화막(39) 위에 폴리이미드 수지막(41)이 형성되어 있다. 폴리이미드 수지막(41)에는, 패드부(104) 내에서 개구부(40)에 정합하는 개구부(42)가 형성되어 있다.
그리고, 배선(37)의 본딩 패드로서 기능하는 부분에는, 개구부(42 및 41)를 거쳐, 외부 회로(도시하지 않음)가 전기적으로 접속된다.
또, 패드부(104) 내에서는, 배선 및 콘택트홀의 일부가 링크상(狀)으로 형성되어 있어, 이 부분은 내습 링크(42)로서 기능한다.
다음으로, 제1 실시 형태에 따른 반도체 장치를 제조하는 방법에 대하여 설명한다. 도 3A∼도 3Y는 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 3A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(1)의 표면에, 소자 영역을 획정하는 소자 분리 영역(2)을 형성한다. 다음으로, 소자 분리 영역(2)에 의해 획정된 소자 영역 내에, 웰(1a)을 형성한다. 이어서, 웰(1a) 위에, 게이트 절연막(3), 게이트 전극(4), 캡 절연막(5), 사이드월 절연막(6), 저농도 확산층(7) 및 고농도 확산층(8)을 구비한 트랜지스터를 형성한다. 이 때, 게이트 절연막(3)의 두께는 예를 들면 6∼7nm 정도로 한다. 게이트 전극(4)의 구조는 예를 들면, 두께가 50nm 정도인 폴리실리콘막과, 그 위에 형성된 두께가 150nm 정도인 텅스텐실리사이드막 등의 금속 실리사이드막으로 이루어지는 폴리사이드 구조로 한다. 캡 절연막(5)으로서는, 예를 들면 두께가 45nm 정도인 실리콘 산화막을 형성한다. 또한, 게이트 길이는 예를 들면 360nm 정도로 한다.
그 후, 도 3B에 나타내는 바와 같이, 예를 들면 플라스마 CVD법에 의해, 트랜지스터를 덮는 SiON막(9)을 형성한다. SiON막(9)의 두께는 예를 들면 200nm 정도로 한다. 계속해서, SiON막(9) 위에, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, 실리콘 산화막(NSG막)(10)을 형성한다. 실리콘 산화막(10)의 두께는 예를 들면 600nm로 한다. 다음으로, 실리콘 산화막(10)의 표면을 예를 들면 CMP법에 의해 200nm 정도 연마함으로써, 평탄화한다.
이어서, 도 3C에 나타내는 바와 같이, 실리콘 산화막(10) 위에, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, 실리콘 산화막(NSG막)(11)을 형성한다. 실리콘 산화막(11)의 두께는 예를 들면 100nm로 한다. 그 후, 실리콘 산화막(11)에 대하여, 일산화이질소(N2O) 또는 질소(N2) 분위기에서, 예를 들면 650℃, 30분간의 열처리를 행한다. 이 결과, 실리콘 산화막(11)의 탈수 처리가 행해짐과 동시에, 실리콘 산화막(11)의 표면이 약간 질화된다. 이 열처리 도중에는, 예를 들면 질소를 20리터/분의 유량으로 공급한다.
계속해서, 실리콘 산화막(11) 위에 배리어막(12)을 형성한다. 배리어막(12)으로서는, 예를 들면 두께가 20nm 정도인 산화알루미늄막을 PVD법에 의해 형성한다. 다음으로, 예를 들면 RTA법에 의해, 650℃, 60초간의 열처리(어닐링 처리)를 행한다. 이 열처리 도중에는, 예를 들면 산소를 2리터/분의 유량으로 공급한다.
이어서, 도 3D에 나타내는 바와 같이, 배리어막(12) 위에 하부 전극막(13)을 형성한다. 하부 전극막(13)으로서는, 예를 들면 두께가 155nm 정도인 Pt막을 PVD법에 의해 형성한다. 그 후, 하부 전극막(13) 위에 강유전체막(14)을 형성한다. 강유전체막(14)으로서는, 예를 들면 두께가 150∼200nm 정도인 PZT막을 PVD법에 의해 형성한다. 계속해서, 예를 들면 RTA법에 의해, 585℃, 90초간의 열처리(어닐링 처리)를 행한다. 이 열처리 도중에는, 예를 들면 산소를 0.025리터/분의 유량으로 공급한다.
다음으로, 강유전체막(14) 위에, 상부 전극막(15)을 형성한다. 상부 전극막(15)의 형성에 있어서는, 예를 들면 PVD법에 의해 IrOX막을 형성한 후, 예를 들면 PVD법에 의해 IrOX막 위에 IrOY막을 형성한다. IrOX막 및 IrOY막의 두께는 예를 들면, 각각 50nm 정도, 200nm 정도로 한다. 또한, IrOX막의 형성과, IrOY막의 형성 사이에는, 예를 들면 RTA법에 의해, 725℃, 20초간의 열처리(어닐링 처리)를 행한다. 이 열처리 도중에는, 예를 들면 산소를 0.025리터/분의 유량으로 공급한다.
이어서, 도 3E에 나타내는 바와 같이, 레지스트 패턴(도시하지 않음)을 사용하여 상부 전극막(15)을 패터닝함으로써, 상부 전극(15a)을 형성한다. 그 후, 강유전체막(14)에 대하여, 650℃, 60분간의 회복 어닐링 처리를 행한다. 이 회복 어닐링 처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 종형로(爐) 내에 공급한다.
계속해서, 다른 레지스트 패턴(도시하지 않음)을 사용하여 강유전체막(14)을 패터닝함으로써, 용량 절연막을 형성한다. 본 명세서에서는, 이 용량 절연막을 강 유전체막(14a)으로 표시한다. 다음으로, 강유전체막(14a)에 대하여, 350℃, 60분간의 회복 어닐링 처리를 행한다. 이 회복 어닐링 처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 종형로 내에 공급한다.
이어서, 도 3F에 나타내는 바와 같이, 상부 전극(15a) 및 강유전체막(14a)의 윗면 및 측면을 덮는 배리어막(16)을 형성한다. 배리어막(16)으로서는, 예를 들면 두께가 50nm 정도인 산화알루미늄막을 PVD법에 의해 형성한다. 그 후, 예를 들면 종형로 내에서, 550℃, 60분간의 회복 어닐링 처리를 행한다. 이 회복 어닐링 처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 공급한다.
계속해서, 도 3G에 나타내는 바와 같이, 또 다른 레지스트 패턴(도시하지 않음)을 사용하여 하부 전극막(13) 및 배리어막(16)을 패터닝함으로써, 하부 전극(13a)을 형성한다. 하부 전극(13a), 강유전체막(14a) 및 상부 전극(15a)으로 강유전체 캐패시터가 구성된다. 다음으로, 예를 들면 종형로 내에서, 650℃, 60분간의 회복 어닐링 처리를 행한다. 이 회복 어닐링 처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 공급한다. 이어서, 강유전체 캐패시터 및 배리어막(16)을 덮는 배리어막(17)을 형성한다. 배리어막(17)으로서는, 예를 들면 두께가 20nm 정도인 산화알루미늄막을 PVD법에 의해 형성한다. 그 후, 예를 들면 종형로 내에서, 550℃, 60분간의 회복 어닐링 처리를 행한다. 이 회복 어닐링 처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 공급한다.
계속해서, 도 3H에 나타내는 바와 같이, 강유전체 캐패시터 및 배리어막(17)을 완전히 덮는 층간절연막(18)을 형성한다. 층간절연막(18)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, 실리콘 산화막(NSG막)을 형성한다. 층간절연막(18)의 두께는 예를 들면 1500nm로 한다. 다음으로, 층간절연막(18)의 표면을 예를 들면 CMP법에 의해 연마함으로써, 평탄화한다. 이어서, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 층간절연막(18)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 2분간 행한다.
그 후, 도 3I에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마스크(19)를 사용하여, 층간절연막(18), 배리어막(17), 배리어막(12), 실리콘 산화막(11), 실리콘 산화막(10) 및 SiON막(9)을 패터닝함으로써, 고농도 확산층(8)까지 도달하는 콘택트홀(20)을 형성한다.
계속해서, 전면에, 예를 들면 PVD법에 의해, 두께가 20nm 정도인 Ti막 및 두께가 50nm 정도인 TiN막을 배리어 메탈막(도시하지 않음)으로서 순차 형성한다. 다음으로, 전면에, 예를 들면 CVD법에 의해, 두께가 500nm 정도인 텅스텐막을 형성한다. 이어서, 예를 들면 CMP법에 의해 텅스텐막, TiN막 및 Ti막을, 층간절연막(18)이 노출될 때까지 연마한다. 이 결과, 콘택트홀(20) 내에 텅스텐막이 남고, 도 3J에 나타내는 바와 같이, 이 텅스텐막으로 도체 플러그(21)가 구성된다. 그 후, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 층간절연막(18)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 2분간 행한다. 계속해서, 층간절연막(18) 위에, 예를 들면 플라스마 CVD법에 의해 두께가 100nm 정도인 SiON막(22)을 형성한다.
다음으로, 도 3K에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마스크(도시하지 않음)를 사용하여, SiON막(22), 층간절연막(18), 배리어막(17) 및 배리어막(12)을 패터닝함으로써, 상부 전극(15a)까지 도달하는 콘택트홀(23t) 및 하부 전극(13a)까지 도달하는 콘택트홀(23b)을 형성한다. 이어서, 예를 들면 종형로 내에서, 500℃, 60분간의 회복 어닐링 처리를 행한다. 이 회복 어닐링 처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 공급한다.
그 후, 도 3L에 나타내는 바와 같이, 에칭에 의해 SiON막(22)을 제거(에치백)한다.
계속해서, 도 3M에 나타내는 바와 같이, 예를 들면 PVD법에 의해 도체막(24)을 형성한다. 도체막(24)의 형성에 있어서는, 예를 들면, 두께가 150nm인 TiN막, 두께가 550nm인 AlCu 합금막, 두께가 5nm인 Ti막 및 두께가 150nm인 TiN막을 순차 형성한다.
다음으로, 도 3N에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마스크(도시하지 않음)를 사용하여, 도체막(24)을 패터닝함으로써, 배선(24a)을 형성한다. 이어서, 예를 들면 종형로 내에서, 350℃, 30분간의 열처리(어닐링 처리)를 행한다. 이 열처리 도중에는, 예를 들면 산소를 20리터/분의 유량으로 공급한다.
그 후, 도 3O에 나타내는 바와 같이, 배선(24a)을 덮는 배리어막(25)을 형성한다. 배리어막(25)으로서는, 예를 들면 두께가 20nm 정도인 산화알루미늄막을 PVD법에 의해 형성한다.
계속해서, 도 3P에 나타내는 바와 같이, 인접하는 배선(24a) 사이의 간극을 메우는 실리콘 산화막(26)을 형성한다. 실리콘 산화막(26)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다.
다음으로, 도 3Q에 나타내는 바와 같이, 예를 들면 CMP법에 의해, 배리어막(25)의 표면이 노출될 때까지 실리콘 산화막(26)을 연마한다. 그 후, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(26)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 4분간 행한다. 이 플라스마 어닐링에서는, 실리콘 산화막(26)의 탈수 처리도 행해진다.
이어서, 도 3R 및 도 4에 나타내는 바와 같이, 배리어막(25) 및 실리콘 산화막(26) 위에 배리어막(27)을 형성한다. 배리어막(27)으로서는, 예를 들면 두께가 50nm 정도인 산화알루미늄막을 PVD법에 의해 형성한다.
그 후, 도 3S에 나타내는 바와 같이, 배리어막(27) 위에 실리콘 산화막(28)을 형성한다. 실리콘 산화막(28)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 또한, 실리콘 산화막(28)의 두께는 예를 들면 2600nm 정도로 한다. 계속해서, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(28)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 4분간 행한다. 이 플라스마 어닐링에서는, 실리콘 산화막(28)의 탈수 처리도 행해진다.
다음으로, 실리콘 산화막(28) 위에 실리콘 산화막(29)을 형성한다. 실리콘 산화막(29)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 또한, 실리콘 산화막(29)의 두께는 예를 들면 100nm 정도로 한다. 이어서, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(29)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 2분간 행한다. 이 플라스마 어닐링에서는, 실리콘 산화막(29)의 탈수 처리도 행해진다.
그 후, 도 3T에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마스크(도시하지 않음)를 사용하여, 실리콘 산화막(29), 실리콘 산화막(28), 배리어막(27) 및 배리어막(25)을 패터닝함으로써, 배선(24a)까지 도달하는 콘택트홀(30)을 형성한다.
계속해서, 전면에, 예를 들면 PVD법에 의해, 두께가 50nm 정도인 TiN막을 배리어 메탈막(도시하지 않음)으로서 형성한다. 다음으로, 전면에, 예를 들면 CVD법에 의해, 두께가 650nm 정도인 텅스텐막을 형성한다. 이어서, 예를 들면 CMP법에 의해 텅스텐막 및 TiN막을, 실리콘 산화막(29)이 노출될 때까지 연마한다. 이 결과, 콘택트홀(30) 내에 텅스텐막이 남아, 도 3U에 나타내는 바와 같이, 이 텅스텐막으로 도체 플러그(31)가 구성된다. 그 후, 예를 들면 PVD법에 의해 도체막(32)을 형성한다. 도체막(32)의 형성에 있어서는, 예를 들면, 두께가 550nm인 AlCu 합금막, 두께가 5nm인 Ti막 및 두께가 150nm인 TiN막을 순차 형성한다.
계속해서, 도 3V에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마 스크(도시하지 않음)를 사용하여, 도체막(32)을 패터닝함으로써, 배선(32a)을 형성한다. 다음으로, 배선(32a)을 덮는 실리콘 산화막(33)을 형성한다. 실리콘 산화막(33)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 또한, 실리콘 산화막(33)의 두께는 예를 들면 2200nm로 한다. 이어서, 실리콘 산화막(33)의 표면을 예를 들면 CMP법에 의해 연마함으로써, 평탄화한다. 그 후, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(33)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 4분간 행한다.
계속해서, 실리콘 산화막(33) 위에, 예를 들면 두께가 100nm 정도인 실리콘 산화막(34)을 형성한다. 실리콘 산화막(34)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 다음으로, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(33)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 2분간 행한다.
이어서, 도 3W에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마스크(도시하지 않음)를 사용하여, 실리콘 산화막(34 및 33)을 패터닝함으로써, 배선(32a)까지 도달하는 콘택트홀(35)을 형성한다. 그 후, 전면에, 예를 들면 PVD법에 의해, 두께가 50nm 정도인 TiN막을 배리어 메탈막(도시하지 않음)으로서 형성한다. 계속해서, 전면에, 예를 들면 CVD법에 의해, 두께가 650nm 정도인 텅스텐막을 형성한다. 다음으로, 예를 들면 CMP법에 의해 텅스텐막 및 TiN막을, 실리콘 산화막(34)이 노출될 때까지 연마한다. 이 결과, 콘택트홀(35) 내에 텅스텐막이 남고, 이 텅스텐막으로 도체 플러그(36)가 구성된다. 이어서, 예를 들면 PVD법에 의해 배선(37)을 형성한다. 배선(37)의 형성에 있어서는, 예를 들면, 두께가 500nm인 AlCu 합금막 및 두께가 150nm인 TiN막을 순차 형성하고, 이들을 패터닝한다.
그 후, 도 3X에 나타내는 바와 같이, 배선(37)을 덮는 실리콘 산화막(38)을 형성한다. 실리콘 산화막(38)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 실리콘 산화막(38)의 두께는 예를 들면 100nm 정도로 한다. 계속해서, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(38)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 2분간 행한다.
다음으로, 실리콘 산화막(38) 위에, 예를 들면 플라스마 CVD법에 의해, 두께가 350nm 정도인 실리콘 질화막(39)을 형성한다. 실리콘 산화막(38) 및 실리콘 질화막(39)이 패시베이션(passivation)막으로서 기능한다.
이어서, 도 3Y에 나타내는 바와 같이, 소정의 패턴이 형성된 레지스트 마스크(도시하지 않음)를 사용하여, 실리콘 질화막(39) 및 실리콘 산화막(38)을 패터닝함으로써, 패드부(104) 내에, 배선(37)의 일부를 노출시키는 개구부(40)를 형성한다. 또, 이 패터닝에서는, 배선(37)을 구성하는 TiN막도 제거한다.
그 후, 감광성 폴리이미드를 도포함으로써, 두께가 3㎛ 정도인 보호막(41)을 실리콘 질화막(39) 위에 형성한다. 계속해서, 보호막(41)에 대하여 노광 및 현상을 행함으로써, 패드부(104) 내에, 개구부(40)를 노출시키는 개구부(42)를 형성한다.
그리고, 예를 들면 횡형로(爐) 내에서, 310℃, 40분간의 열처리를 행한다. 이 열처리 도중에는, 예를 들면 질소를 100리터/분의 유량으로 공급한다. 이 결과, 감광성 폴리이미드로 이루어지는 보호막(41)이 경화한다.
상술한 바와 같이, 참고예에서는, 도 5B에 나타내는 바와 같이, 실리콘 산화막(1060 및 1061) 위에 배리어막(1062)이 존재하여, 배리어막(1062)이 실리콘 산화막(1060 및 1061) 중의 수분의 상방으로의 이탈을 저해한다. 이 때문에, 콘택트홀(1068)을 경유하여 수분이 이탈하려고 하여, 배리어 메탈막 및 텅스텐막의 형성을 저해한다.
이에 대하여, 제1 실시 형태에서는, 도 5A에 나타내는 바와 같이, 콘택트홀(30)을 형성한 후에는, 실리콘 산화막(28 및 29) 상방에 수분의 이탈을 저해하는 것이 존재하지 않는다. 이 때문에, 배리어 메탈막 및 텅스텐막의 형성 과정에서 가열되면, 실리콘 산화막(28 및 29) 중의 수분의 대부분이 실리콘 산화막(29)의 표면에서 바깥쪽으로 이탈한다. 즉, 콘택트홀(30)을 경유하여 이탈하는 수분은 매우 적다. 따라서, 양호한 배리어 메탈막 및 텅스텐막이 형성되어, 특성이 안정하다.
(제2 실시 형태)
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 6A 및 도 6B는 본 발명의 제2 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공 정순으로 나타내는 단면도이다.
제2 실시 형태에 따른 강유전체 메모리의 제조에 있어서는, 우선, 제1 실시 형태와 같이 하여, 도 3P에 나타내는 바와 같이, 실리콘 산화막(26)의 형성까지의 처리를 행한다.
다음으로, 도 6A에 나타내는 바와 같이, 예를 들면 CMP법에 의해, 배선(24a)의 표면이 노출될 때까지 실리콘 산화막(26) 및 배리어막(25)을 연마한다. 그 후, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(26)의 표면을 질화한다. 이 플라스마 어닐링은 예를 들면 350℃에서 4분간 행한다. 이 플라스마 어닐링에서는, 실리콘 산화막(26)의 탈수 처리도 행해진다.
이어서, 도 6B에 나타내는 바와 같이, 배선(24a), 배리어막(25) 및 실리콘 산화막(26) 위에 배리어막(27)을 형성한다. 배리어막(27)으로서는, 예를 들면 두께가 50nm 정도인 산화알루미늄막을 PVD법에 의해 형성한다.
그 후, 제1 실시 형태와 같이 하여, 실리콘 산화막(28)의 형성 이후의 처리를 행한다.
이와 같은 제2 실시 형태에 의하면, 도 7에 나타내는 바와 같이, 배선(24a)의 표면에 배리어막(27)이 배리어막(25)을 거치지 않고 직접 접하여 있는 것을 제외하고, 제1 실시 형태와 동일한 구조가 얻어진다.
따라서, 제1 실시 형태와 마찬가지로, 콘택트홀(30)의 형성 후에는, 실리콘 산화막(29)의 표면으로부터 수분이 이탈할 수 있다. 이 때문에, 제1 실시 형태와 동일한 효과가 얻어진다.
(제3 실시 형태)
다음으로, 본 발명의 제3 실시 형태에 대하여 설명한다. 도 8은 본 발명의 제3 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
본 실시 형태에서는, 인접하는 배선(32a) 사이에 실리콘 산화막(61)이 형성되고, 실리콘 산화막(61) 및 배선(32a) 위에 배리어막(62)이 형성되어 있다. 그리고, 배리어막(62) 위에 실리콘 산화막(63)이 형성되어 있다. 즉, 제1 실시 형태에서의 실리콘 산화막(33) 대신에, 실리콘 산화막(61), 배리어막(62) 및 실리콘 산화막(63)이 형성되어 있다.
이와 같은 제3 실시 형태에 따른 강유전체 메모리를 제조하는 데 있어서는, 우선, 제1 실시 형태와 같이 하여, 배선(32a)의 형성까지의 처리를 행한다. 다음으로, 배선(32a)을 덮는 실리콘 산화막(61)을 형성하고, 예를 들면 CMP법에 의해 배선(32a)이 노출될 때까지 평탄화한다. 실리콘 산화막(61)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 그 후, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(61)의 표면을 질화한다. 이어서, 배선(32a) 위에 배리어막(62)을 형성한다. 배리어막(62)으로서는, 예를 들면 산화알루미늄막을 PVD법에 의해 형성한다. 계속해서, 배리어막(62) 위에 실리콘 산화막(63)을 형성하고, 평탄화한다. 실리콘 산화막(63)으로서는, 예를 들면 TEOS를 원료 가스로 하는 플라스마 CVD법에 의해, NSG막을 형성한다. 그 후, 예를 들면 CVD 장치 내에서 N2O 플라스마를 사용한 플라스마 어닐링을 행함으로써, 실리콘 산화막(63)의 표면을 질화한다.
그리고, 제1 실시 형태와 같이 하여, 실리콘 산화막(34)의 형성 이후의 처리를 행한다.
이와 같은 제3 실시 형태에서는, 평탄한 배리어막(62)이 부가되어 있으므로, 제1 실시 형태와 비교하여 한층 더 확실히 수분의 침입을 방지할 수 있다. 또한, 배리어막(62)은 배선(32a)의 표면에 접하여 있기 때문에, 도체 플러그(36)의 형성시에는, 실리콘 산화막(63 및 34) 중의 수분은 실리콘 산화막(34)의 표면으로부터 이탈할 수 있다. 따라서, 도체 플러그(36)의 형성이 저해될 일도 없다.
(제4 실시 형태)
다음으로, 본 발명의 제4 실시 형태에 대하여 설명한다. 도 9는 본 발명의 제4 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제4 실시 형태에서는, 제2 실시 형태 중의 실리콘 산화막(33) 대신에, 실리콘 산화막(61), 배리어막(62) 및 실리콘 산화막(63)이 형성되어 있다. 따라서, 제2 실시 형태의 효과와 함께 제3 실시 형태의 효과가 얻어진다.
또, 본 발명에서, 배리어막은 산화알루미늄막에 한정되지 않고, 금속산화막 또는 금속질화막 등의, 적어도 수소 또는 물의 확산을 방지할 수 있는 막이면 된다. 예를 들면, 산화티탄막, Al질화막, Al산질화막, Ta산화막, Ta질화막 및 Zr산 화막, Si산질화막 등을 사용할 수 있다. 금속산화막은 치밀하기 때문에, 비교적 얇을 경우라도, 수소의 확산을 확실히 방지하는 것이 가능이다. 따라서, 미세화의 관점에서는 배리어막으로서 금속산화물을 사용하는 것이 바람직하다.
또한, 강유전체막을 구성하는 물질의 결정 구조는 페로브스카이트형 구조에 한정되는 것이 아니고, 예를 들면 Bi층상 구조라도 좋다. 또한, 강유전체막을 구성하는 물질의 조성도 특별히 한정되는 것은 아니다. 예를 들면, 억셉터(acceptor) 원소로서, Pb(납), Sr(스트론튬), Ca(칼슘), Bi(비스무트), Ba(바륨), Li(리튬) 및/또는 Y(이트륨)가 함유되어 있어도 좋고, 도너(donor) 원소로서, Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Ta(탄탈), W(텅스텐), Mn(망간), Al(알루미늄), Bi(비스무트) 및/또는 Sr(스트론튬)이 함유되어 있어도 좋다.
강유전체막을 구성하는 물질의 화학식으로서는, 예를 들면, Pb(Zr,Ti)O3, (Pb,Ca)(Zr,Ti)O3, (Pb,Ca)(Zr,Ti,Ta)O3, (Pb,Ca)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti)O3, (Pb,Sr)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti,Ta)O3, (Pb,Ca,Sr)(Zr,Ti)O3, (Pb,Ca,Sr)(Zr,Ti,W)O3, (Pb,Ca,Sr)(Zr,Ti,Ta)O3, SrBi2(TaXNb1 -X)2O9, SrBi2Ta2O9, Bi4Ti2O12, Bi4Ti3O9, 및 BaBi2Ta2O9를 들 수 있지만, 이들에 한정되지 않는다. 또한, 이들에 Si가 첨가되어 있어도 좋다.
또한, 본 발명은 강유전체 메모리에의 적용에 한정되는 것은 아니고, 예를 들면, DRAM 등에 적용되어도 좋다. DRAM에 적용될 경우에는, 강유전체막 대신에, 예를 들면, (BaSr)TiO3막(BST막), SrTiO3막(STO막), Ta2O5막 등의 고유전체막을 사용하면 된다. 또, 고유전체막이라 함은, 비유전율이 이산화실리콘보다 높은 유전체막이다.
또한, 상부 전극 및 하부 전극의 조성도 특별히 한정되지 않는다. 하부 전극은 예를 들면, Pt(플라티나), Ir(이리듐), Ru(루테늄), Rh(로듐), Re(레늄), Os(오스뮴) 및/또는 Pd(팔라듐)로 구성되어 있어도 좋고, 이들의 산화물로 구성되어 있어도 좋다. 상부 전극의 귀금속 캡막보다 아래층은 예를 들면, Pt, Ir, Ru, Rh, Re, Os 및/또는 Pd의 산화물로 구성되어 있어도 좋다. 또한, 상부 전극은 복수의 막이 적층되어 구성되어 있어도 좋다.
또한, 강유전체 메모리셀의 구조는 1T1C형에 한정되는 것은 아니고, 2T2C형이라도 좋다. 또한, 강유전체 메모리에 있어서는, 강유전체 캐패시터 자체가 기억부 및 스위칭부를 겸용하는 구성으로 되어 있어도 좋다. 이 경우, MOS 트랜지스터의 게이트 전극 대신에 강유전체 캐패시터가 형성된 구조가 된다. 즉, 반도체 기판 위에 게이트 절연막을 거쳐 강유전체 캐패시터가 형성된다.
또한, 강유전체막의 형성 방법은 특별히 한정되지 않는다. 예를 들면, 졸겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법, 에피택셜(epitaxial) 성장법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등을 채용할 수 있다.
또한, 상술한 실시 형태에서는, 강유전체 캐패시터의 구조를 플래너(planar) 구조로 하고 있지만, 스택 구조의 강유전체 캐패시터를 사용해도 좋다.
이상 상술한 바와 같이, 본 발명에 의하면, 표면이 평탄한 배리어층이 형성되어 있기 때문에, 높은 배리어 성능이 얻어진다. 또한, 배리어층은 제1 배선을 직접 덮고 있기 때문에, 제2 배선과 제1 배선 사이에 위치하는 층간절연막 중의 수분의 이탈을 이 배리어층이 저해할 일도 없다. 따라서, 제1 배선과 제2 배선의 전기적인 접속을 양호한 상태로 유지할 수 있다. 또한, 제2 배선 위에 배리어막(제3 배리어막)을 마련했을 경우에는, 설령 배리어층 및 배리어막의 쌍방에 결함이 발생되어 있다고 해도, 대부분의 경우, 그들의 위치는 서로 어긋나 있다. 이 때문에, 적어도 한쪽에 의해 수소 및 수분의 침입을 방지할 수 있다. 즉, 한층 더 확실히 배리어 성능을 확보할 수 있다.

Claims (19)

  1. 반도체 기판 상방에 형성되고, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 캐패시터와,
    상기 강유전체 캐패시터 상방에 형성되고, 상기 상부 전극 또는 상기 하부 전극의 적어도 한쪽에 그 일부가 접속된 제1 배선과,
    상기 제1 배선을 직접 덮어, 수소 또는 수분의 확산을 방지하는, 표면이 평탄한 배리어층과,
    상기 배리어층 위에 형성된 층간절연막과,
    상기 층간절연막 위에 형성되고, 그 일부가 상기 제1 배선에 접속된 제2 배선을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배리어층은,
    상기 제1 배선의 측면 및 윗면을 덮는 제1 배리어막과,
    상기 제1 배리어막 위에 형성된 평탄한 제2 배리어막을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 배리어층은,
    상기 제1 배선의 측면을 덮는 제1 배리어막과,
    상기 제1 배선의 윗면을 덮는 평탄한 제2 배리어막을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 배리어층과 상기 제2 배선 사이에, 수소 또는 수분의 확산을 방지하는 막이 존재하지 않는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 배선을 직접 덮어, 수소 또는 수분의 확산을 방지하는, 표면이 평탄한 제3 배리어막을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 및 제2 배리어막은 각각 금속산화막인 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 제1 및 제2 배리어막은 각각 금속산화막인 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 제1 및 제2 배리어막은 각각 산화알루미늄막 또는 산화티탄막인 것을 특징으로 하는 반도체 장치.
  9. 제3항에 있어서,
    상기 제1 및 제2 배리어막은 각각 산화알루미늄막인 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 상방에, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 캐패시터를 형성하는 공정과,
    상기 강유전체 캐패시터 상방에, 상기 상부 전극 또는 상기 하부 전극의 적어도 한쪽에 그 일부가 접속되는 제1 배선을 형성하는 공정과,
    상기 제1 배선을 직접 덮어, 수소 또는 수분의 확산을 방지하는, 표면이 평탄한 배리어층을 형성하는 공정과,
    상기 배리어층 위에 층간절연막을 형성하는 공정과,
    상기 층간절연막 위에, 그 일부가 상기 제1 배선에 접속되는 제2 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 배리어층을 형성하는 공정은,
    상기 제1 배선의 측면 및 윗면을 덮는 제1 배리어막을 형성하는 공정과,
    상기 제1 배리어막 위에 평탄한 제2 배리어막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 배리어막을 형성하는 공정과 상기 제2 배리어막을 형성하는 공정 사이에,
    상기 제1 배리어막 위에 절연막을 형성하는 공정과,
    상기 절연막을 상기 제1 배리어막의 윗면이 노출될 때까지 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 배리어층을 형성하는 공정은,
    상기 제1 배선의 측면을 덮는 제1 배리어막을 형성하는 공정과,
    상기 제1 배선의 윗면을 덮는 평탄한 제2 배리어막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 배리어막을 형성하는 공정은,
    상기 제1 배선의 측면 및 윗면을 덮는 상기 제1 배리어막의 원료막을 형성하 는 공정과,
    상기 원료막 위에 절연막을 형성하는 공정과,
    상기 절연막 및 원료막을 상기 제1 배선의 표면이 노출될 때까지 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 층간절연막을 형성하는 공정과 상기 제2 배선을 형성하는 공정 사이에,
    상기 층간절연막 및 상기 배리어층에, 상기 제1 배선까지 도달하는 콘택트홀을 형성하는 공정과,
    상기 콘택트홀 내에 도체 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 배리어층을 형성하는 공정과 상기 제2 배선을 형성하는 공정 사이에, 수소 또는 수분의 확산을 방지하는 막을 형성하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제2 배선을 형성하는 공정 후에, 상기 제2 배선을 직접 덮어, 수소 또는 수분의 확산을 방지하는, 표면이 평탄한 제3 배리어막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 상기 제1 및 제2 배리어막으로서, 각각 금속산화막을 형성하는 것을 특징으로 하는 제11항에 기재된 반도체 장치.
  19. 상기 제1 및 제2 배리어막으로서, 각각 금속산화막을 형성하는 것을 특징으로 하는 제13항에 기재된 반도체 장치.
KR1020087014660A 2005-12-28 2005-12-28 반도체 장치 및 그 제조 방법 KR101027993B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/024059 WO2007077598A1 (ja) 2005-12-28 2005-12-28 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020107023102A Division KR101095408B1 (ko) 2005-12-28 2005-12-28 반도체 장치

Publications (2)

Publication Number Publication Date
KR20080077985A true KR20080077985A (ko) 2008-08-26
KR101027993B1 KR101027993B1 (ko) 2011-04-13

Family

ID=38227965

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020087014660A KR101027993B1 (ko) 2005-12-28 2005-12-28 반도체 장치 및 그 제조 방법
KR1020107023102A KR101095408B1 (ko) 2005-12-28 2005-12-28 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020107023102A KR101095408B1 (ko) 2005-12-28 2005-12-28 반도체 장치

Country Status (5)

Country Link
US (2) US20080258195A1 (ko)
JP (1) JP5251129B2 (ko)
KR (2) KR101027993B1 (ko)
CN (1) CN101351880B (ko)
WO (1) WO2007077598A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007102214A1 (ja) * 2006-03-08 2007-09-13 Fujitsu Limited 半導体装置及びその製造方法
JP5163641B2 (ja) * 2007-02-27 2013-03-13 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
JP5239294B2 (ja) * 2007-10-31 2013-07-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009231445A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 半導体記憶装置
CN101894843B (zh) * 2010-06-04 2012-02-22 清华大学 基于锆钛酸铅存储介质的铁电动态随机存储器及制备方法
US9006584B2 (en) 2013-08-06 2015-04-14 Texas Instruments Incorporated High voltage polymer dielectric capacitor isolation device
US20170092753A1 (en) * 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Water and Ion Barrier for III-V Semiconductor Devices
US10062630B2 (en) 2015-12-31 2018-08-28 Infineon Technologies Austria Ag Water and ion barrier for the periphery of III-V semiconductor dies
US11189538B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with polyimide packaging and manufacturing method
JP2019091936A (ja) * 2019-02-27 2019-06-13 株式会社東芝 固体撮像装置の製造方法
KR20220020368A (ko) * 2019-10-12 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수소 차단 층을 갖는 3차원 메모리 디바이스들 및 그 제조 방법들

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365521B1 (en) * 1997-12-31 2002-04-02 Intel Corporation Passivation for tight metal geometry
KR100329781B1 (ko) * 1999-06-28 2002-03-25 박종섭 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
KR100396879B1 (ko) * 2000-08-11 2003-09-02 삼성전자주식회사 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법
JP2002176149A (ja) * 2000-09-28 2002-06-21 Sharp Corp 半導体記憶素子およびその製造方法
US6734477B2 (en) * 2001-08-08 2004-05-11 Agilent Technologies, Inc. Fabricating an embedded ferroelectric memory cell
US6717198B2 (en) * 2001-09-27 2004-04-06 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory
JP2003100994A (ja) * 2001-09-27 2003-04-04 Oki Electric Ind Co Ltd 強誘電体メモリおよびその製造方法
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
US6781184B2 (en) * 2001-11-29 2004-08-24 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
JP2003273325A (ja) * 2002-03-15 2003-09-26 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US20050212020A1 (en) * 2003-04-24 2005-09-29 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2005229001A (ja) * 2004-02-16 2005-08-25 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2005277066A (ja) * 2004-03-24 2005-10-06 Seiko Epson Corp 強誘電体メモリ素子およびその製造方法
JP2007067066A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置とその製造方法
JP2007095898A (ja) * 2005-09-28 2007-04-12 Toshiba Corp 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
CN101351880A (zh) 2009-01-21
KR20100123770A (ko) 2010-11-24
JP5251129B2 (ja) 2013-07-31
WO2007077598A1 (ja) 2007-07-12
CN101351880B (zh) 2012-05-16
KR101027993B1 (ko) 2011-04-13
US20140017819A1 (en) 2014-01-16
US20080258195A1 (en) 2008-10-23
KR101095408B1 (ko) 2011-12-19
JPWO2007077598A1 (ja) 2009-06-04

Similar Documents

Publication Publication Date Title
KR101027993B1 (ko) 반도체 장치 및 그 제조 방법
KR100732132B1 (ko) 반도체 장치 및 그 제조 방법
JP4025829B2 (ja) 半導体装置及びその製造方法
US8614104B2 (en) Method for manufacturing semiconductor device
US7910968B2 (en) Semiconductor device and method for manufacturing the same
US8349679B2 (en) Semiconductor device and method of manufacturing the same
KR100909029B1 (ko) 반도체 장치 및 그 제조 방법
US8004030B2 (en) Semiconductor device and method for manufacturing the same
US6770492B2 (en) Ferroelectric memory device
JP2003086771A (ja) 容量素子、半導体記憶装置及びその製造方法
JP3833580B2 (ja) 半導体装置の製造方法
US20030089938A1 (en) Semiconductor device and method of manufacturing the same
KR100943011B1 (ko) 반도체 장치 및 그 제조 방법
KR100582352B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20040008718A (ko) 반도체 장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 7