JP5242643B2 - Semiconductor device - Google Patents

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    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor

Description

本発明の実施の形態は、半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device.

平面状のグラフェンを配線として用いる技術が知られている。   A technique using planar graphene as a wiring is known.

Chuan Xu et al; IEDM Tech. Digest, P.201, 2008.Chuan Xu et al; IEDM Tech. Digest, P.201, 2008. Azad Naeemi et al; IITC Tech. Digest, P.183, 2008.Azad Naeemi et al; IITC Tech. Digest, P.183, 2008.

本発明の課題は、低抵抗かつ微細化が可能なグラフェン配線を有する半導体装置およびその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device having a low-resistance and miniaturized graphene wiring and a method for manufacturing the same.

一実施の形態によれば、半導体装置は、配線と前記配線に接続されるコンタクトプラグを有する。前記配線は、長さ方向の両側面に触媒層を有する基体と、前記基体の前記両側面上に前記触媒層と接して形成され、前記基体の前記両側面と垂直に積層された複数のグラフェンを有するグラフェン層を有する。   According to one embodiment, the semiconductor device includes a wiring and a contact plug connected to the wiring. The wiring includes a base having a catalyst layer on both side surfaces in a length direction, and a plurality of graphenes formed on and in contact with the catalyst layer on the both side surfaces of the base, and stacked perpendicularly to the both side surfaces of the base Having a graphene layer.

第１の実施の形態に係る半導体装置の斜視図。1 is a perspective view of a semiconductor device according to a first embodiment. 図１の線分II−IIに沿った半導体装置の垂直断面図。FIG. 2 is a vertical cross-sectional view of the semiconductor device along the line segment II-II in FIG. 1. （ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。(A)-(c) is a vertical sectional view which shows the manufacturing process of the semiconductor device which concerns on 1st Embodiment. （ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。(D)-(f) is a vertical sectional view showing a manufacturing process of a semiconductor device concerning a 1st embodiment. （ｇ）、（ｈ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。(G), (h) is a vertical sectional view showing a manufacturing process of a semiconductor device concerning a 1st embodiment. 第２の実施の形態に係る半導体装置の垂直断面図。The vertical sectional view of the semiconductor device concerning a 2nd embodiment. （ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。(A)-(c) is a vertical sectional view which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 第３の実施の形態に係る半導体装置の垂直断面図。The vertical sectional view of the semiconductor device concerning a 3rd embodiment.

平面状のグラフェンを配線として用いる技術が知られている。六角形格子構造を有するグラフェンは量子化伝導特性を示すため、低抵抗の配線材料として用いられる。グラフェン配線には、配線のエッジ部分において炭素の配列がジグザグになるような向きに六角形格子が配置されたジグザグ型と、配線のエッジ部分において炭素の配列がアームチェア状になるような向きに六角形格子が配置されたアームチェア型がある。   A technique using planar graphene as a wiring is known. Graphene having a hexagonal lattice structure exhibits quantized conduction characteristics and is therefore used as a low-resistance wiring material. The graphene wiring has a zigzag type in which a hexagonal lattice is arranged in such a direction that the carbon arrangement is zigzag at the edge portion of the wiring, and an orientation in which the carbon arrangement is in an armchair shape at the edge portion of the wiring. There is an armchair type with a hexagonal lattice.

しかし、配線の幅が狭い場合、配線の幅方向の六角形格子の数が少ないため、エッジ構造がアームチェア型の配線において、グラフェン端部におけるエッジ効果の影響が大きくなる。このため、グラフェンのバンド構造の変調やグラフェン端部でのキャリアの散乱が顕著になり、配線抵抗が上昇するおそれがある。特に、幅が４０ｎｍ以下であるエッジ構造がアームチェア型の微細配線では、幅方向の六角形格子の数の減少により配線抵抗が上昇する。   However, when the width of the wiring is narrow, the number of hexagonal lattices in the width direction of the wiring is small, and therefore the influence of the edge effect at the graphene end becomes large in the armchair type wiring. For this reason, the modulation of the graphene band structure and the scattering of carriers at the end of the graphene become prominent, which may increase the wiring resistance. In particular, in an armchair type fine wiring having an edge structure with a width of 40 nm or less, the wiring resistance increases due to a decrease in the number of hexagonal lattices in the width direction.

実際には、グラフェン配線のエッジ構造をジグザグ型のみに制御することは困難であり、ジグザグ型とアームチェア型が混在するため、幅が狭い場合に配線抵抗が上昇する問題はグラフェン配線の問題といえる。この問題を避けるため、配線抵抗の上昇が抑えられる程度の幅をもつように配線を形成する必要があるが、このことは配線構造の微細化を妨げる要因となる。   Actually, it is difficult to control the edge structure of graphene wiring only to the zigzag type, and since the zigzag type and the armchair type are mixed, the problem that the wiring resistance increases when the width is narrow is the problem of graphene wiring I can say that. In order to avoid this problem, it is necessary to form the wiring so as to have a width that can suppress an increase in the wiring resistance, which is a factor that hinders the miniaturization of the wiring structure.

〔第１の実施の形態〕
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置１００の斜視図である。図２は、図１の線分II−IIに沿った半導体装置１００の垂直断面図である。 [First Embodiment]
(Configuration of semiconductor device)
FIG. 1 is a perspective view of a semiconductor device 100 according to the first embodiment. FIG. 2 is a vertical sectional view of the semiconductor device 100 taken along the line II-II in FIG.

半導体装置１００は、配線１０と、配線１０の上面および側面を覆う保護膜４と、配線１０の下面および上面にそれぞれ接続されたコンタクトプラグ３、６と、コンタクトプラグ３を介して配線１０に接続される導電部材１とを有する。コンタクトプラグ３は、絶縁層２内に形成される。配線１０、保護膜４およびコンタクトプラグ６は、絶縁層５内に形成される。なお、導電部材１、絶縁層２、５および保護膜４の図示は図１では省略される。   The semiconductor device 100 is connected to the wiring 10 via the wiring 10, the protective film 4 covering the upper surface and side surfaces of the wiring 10, contact plugs 3 and 6 connected to the lower surface and upper surface of the wiring 10, respectively. The conductive member 1 is provided. The contact plug 3 is formed in the insulating layer 2. The wiring 10, the protective film 4 and the contact plug 6 are formed in the insulating layer 5. The conductive member 1, the insulating layers 2, 5 and the protective film 4 are not shown in FIG.

配線１０は、芯材１１と、芯材１１の長さ方向Ｌの両側面上に形成される下地層１２と、芯材１１の両側面上に下地層１２を介して形成される触媒層１３と、芯材１１の両側面上に下地層１２および触媒層１３を介して形成されるグラフェン層１４とを含む。   The wiring 10 includes a core material 11, a base layer 12 formed on both side surfaces in the length direction L of the core material 11, and a catalyst layer 13 formed on both side surfaces of the core material 11 via the base layer 12. And a graphene layer 14 formed on both side surfaces of the core material 11 via the base layer 12 and the catalyst layer 13.

配線１０中の電流は、基本的にグラフェン層１４中を配線１０の長さ方向Ｌに沿って流れる。   The current in the wiring 10 basically flows in the graphene layer 14 along the length direction L of the wiring 10.

芯材１１は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ等の金属からなる。配線１０中の電流は基本的にグラフェン層１４中を流れるため、芯材１１は導電性を有さなくてもよいが、導電性を有する方が、配線１０とコンタクトプラグ３、６との接続が容易になる。   The core material 11 is made of a metal such as Ti, Ta, Ru, or W, for example. Since the current in the wiring 10 basically flows in the graphene layer 14, the core material 11 does not have to be conductive. However, the conductive material is connected to the wiring 10 and the contact plugs 3 and 6. Becomes easier.

また、芯材１１の材料として、多結晶Ｓｉ等の加工性のよい材料を用いることができる。加工性のよい材料を用いることにより、芯材１１の幅に対する高さの比を大きくし、配線の幅Ｗ１に対するグラフェン層１４の幅Ｗ２を大きくすることができる。   Further, as the material of the core material 11, a material with good workability such as polycrystalline Si can be used. By using a material with good workability, the ratio of the height to the width of the core material 11 can be increased, and the width W2 of the graphene layer 14 relative to the width W1 of the wiring can be increased.

下地層１２は、グラフェン層１４を構成するグラフェンの成長のための助触媒としての機能を有する。   The underlayer 12 has a function as a promoter for the growth of graphene constituting the graphene layer 14.

下地層１２は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ等の金属の窒化物または酸化物からなる。芯材１１が金属からなる場合は、芯材１１の表面を窒化または酸化することにより下地層１２を得ることができる。また、下地層１２は、異なる複数の層からなる積層構造を有してもよい。   The underlayer 12 is made of, for example, a metal nitride or oxide such as Ti, Ta, Ru, and W. When the core material 11 is made of metal, the base layer 12 can be obtained by nitriding or oxidizing the surface of the core material 11. In addition, the underlayer 12 may have a stacked structure including a plurality of different layers.

なお、芯材１１が金属材料からなる場合は下地層１２を設けなくてもグラフェン層１４を形成することができる。しかし、グラフェン層１４を構成するグラフェンを効率的に成長させるためには、純金属よりも高い触媒機能を有する窒化物等からなる下地層１２を形成することが好ましい。また、芯材１１が窒化金属等の高い触媒機能を有する材料からなる場合は、下地層１２を設けなくてもよい。   When the core material 11 is made of a metal material, the graphene layer 14 can be formed without providing the base layer 12. However, in order to efficiently grow the graphene constituting the graphene layer 14, it is preferable to form the underlayer 12 made of nitride or the like having a higher catalytic function than that of pure metal. Further, when the core material 11 is made of a material having a high catalytic function such as metal nitride, the base layer 12 may not be provided.

触媒層１３は、グラフェン層１４を構成するグラフェンの成長のための触媒として機能する触媒材料からなる。触媒材料としては、Ｃｏ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｕ等の単体金属、またはこれらの金属を含む合金や炭化物等を用いることができる。触媒層１３は、均一なグラフェンを形成するために、途切れのない連続膜であることが好ましく、また、連続膜であるために０．５ｎｍ以上の厚さを有することが好ましい。   The catalyst layer 13 is made of a catalyst material that functions as a catalyst for the growth of graphene constituting the graphene layer 14. As the catalyst material, a single metal such as Co, Ni, Fe, Ru, or Cu, or an alloy or carbide containing these metals can be used. The catalyst layer 13 is preferably a continuous film without interruption in order to form uniform graphene, and preferably has a thickness of 0.5 nm or more in order to be a continuous film.

グラフェン層１４は、触媒層１３を触媒として成長する１〜数十層のグラフェンからなり、量子化伝導特性を有する。ここで、グラフェンは、グラファイトの単層膜であり、炭素が六角形格子状に配列した構造を有する。グラフェン層１４は配線１０の長さ方向Ｌに連続的に形成されるため、電子の移動経路が配線の長さ方向Ｌに沿って形成される。   The graphene layer 14 is composed of one to several tens of layers of graphene grown using the catalyst layer 13 as a catalyst, and has quantized conduction characteristics. Here, graphene is a single layer film of graphite and has a structure in which carbon is arranged in a hexagonal lattice shape. Since the graphene layer 14 is continuously formed in the length direction L of the wiring 10, an electron movement path is formed along the length direction L of the wiring.

グラフェン中の電子の平均自由工程は約１００ｎｍ〜１μｍであり、現在多くのＬＳＩデバイスで用いられている低抵抗金属材料であるＣｕ中の電子の平均自由工程（約４０ｎｍ）と比較して、遙かに長いことが知られている。このため、グラフェンを低抵抗材料として配線１０の導電層に用いることができる。   The average free path of electrons in graphene is about 100 nm to 1 μm. Compared to the average free path of electrons in Cu (about 40 nm), which is a low-resistance metal material currently used in many LSI devices, It has been known for a long time. For this reason, graphene can be used for the conductive layer of the wiring 10 as a low-resistance material.

図１に示されるように、グラフェン層１４の幅Ｗ２の方向は配線１０の高さ方向と一致するため、グラフェン層１４の幅Ｗ２を増加させるためには配線１０の高さを増加させればよい。このため、配線１０の幅Ｗ１を増加させずにグラフェン層１４の幅Ｗ２を増加させ、幅Ｗ２の方向の六角形格子の数の減少による配線抵抗の増加を抑えることができる。   As shown in FIG. 1, since the direction of the width W2 of the graphene layer 14 coincides with the height direction of the wiring 10, in order to increase the width W2 of the graphene layer 14, the height of the wiring 10 is increased. Good. Therefore, the width W2 of the graphene layer 14 can be increased without increasing the width W1 of the wiring 10, and an increase in wiring resistance due to a decrease in the number of hexagonal lattices in the direction of the width W2 can be suppressed.

すなわち、幅Ｗ２が幅Ｗ１よりも大きい配線１０を形成することにより、低抵抗かつ微細な配線構造を得ることができる。例えば、幅Ｗ２が１００ｎｍのグラフェン層１４を有する幅Ｗ１が１０ｎｍの配線１０を形成することができる。   That is, by forming the wiring 10 whose width W2 is larger than the width W1, a low-resistance and fine wiring structure can be obtained. For example, the wiring 10 having a width W1 of 10 nm and the graphene layer 14 having a width W2 of 100 nm can be formed.

導電部材１は、例えば、トランジスタやキャパシタ等の半導体素子が形成された半導体基板や、配線等の導電部材である。   The conductive member 1 is, for example, a conductive member such as a semiconductor substrate on which a semiconductor element such as a transistor or a capacitor is formed, or a wiring.

絶縁層２、５は、ＴＥＯＳ（Tetraethoxysilane）膜等の絶縁膜である。   The insulating layers 2 and 5 are insulating films such as a TEOS (Tetraethoxysilane) film.

コンタクトプラグ３は、中心部３ａとその底面および側面を覆う表面層３ｂを有する。また、コンタクトプラグ６は、中心部６ａとその底面および側面を覆う表面層６ｂを有する。コンタクトプラグ３、６はどちらか一方のみが形成されてもよい。   The contact plug 3 has a center portion 3a and a surface layer 3b covering the bottom surface and side surfaces thereof. The contact plug 6 has a center portion 6a and a surface layer 6b covering the bottom surface and side surfaces thereof. Only one of the contact plugs 3 and 6 may be formed.

中心部３ａ、６ａは、例えば、Ｗ、Ｃｕ、Ａｌ等の金属からなる。表面層３ｂ、６ｂは、グラフェンと仕事関数が近く、グラフェンとの接触抵抗が小さいＴｉ、Ｎｉ等の材料からなる。特に、表面層３ｂ、６ｂの材料としてＴｉを用いた場合、表面層３ｂ、６ｂとグラフェン層１４が反応して界面にＴｉＣ膜が形成され、接触抵抗をより低減することができる。表面層３ｂ、６ｂは形成されなくてもよいが、コンタクトプラグ３、６と配線１０との接触抵抗を低減するために形成されることが好ましい。   The central portions 3a and 6a are made of a metal such as W, Cu, or Al, for example. The surface layers 3b and 6b are made of a material such as Ti or Ni that has a work function close to that of graphene and has a low contact resistance with graphene. In particular, when Ti is used as the material of the surface layers 3b and 6b, the surface layers 3b and 6b and the graphene layer 14 react to form a TiC film at the interface, and the contact resistance can be further reduced. The surface layers 3 b and 6 b may not be formed, but are preferably formed in order to reduce the contact resistance between the contact plugs 3 and 6 and the wiring 10.

また、コンタクトプラグ３、６は、グラフェン層１４に直接接続されることが好ましい。特に、表面層３ｂ、６ｂが形成される場合は、図２に示されるように表面層３ｂ、６ｂがグラフェン層１４に直接接続されることがより好ましい。   The contact plugs 3 and 6 are preferably directly connected to the graphene layer 14. In particular, when the surface layers 3b and 6b are formed, it is more preferable that the surface layers 3b and 6b are directly connected to the graphene layer 14 as shown in FIG.

なお、コンタクトプラグ３、６はグラフェン層１４の表面ではなく端部に接続されるため、グラフェン層１４を構成する積層された複数のグラフェンの少なくとも２つ以上に直接接続されることができる。   Since the contact plugs 3 and 6 are connected not to the surface of the graphene layer 14 but to the end portions, they can be directly connected to at least two or more of the plurality of stacked graphenes constituting the graphene layer 14.

保護膜４は、配線１０に含まれる金属原子の拡散を防ぐ機能、および絶縁層５中にコンタクトプラグ６のためのコンタクトホールを形成する際のエッチングストッパとしての機能を有する。保護膜４は、ＳｉＮ等の絶縁材料からなる。   The protective film 4 has a function of preventing diffusion of metal atoms contained in the wiring 10 and a function of an etching stopper when forming a contact hole for the contact plug 6 in the insulating layer 5. The protective film 4 is made of an insulating material such as SiN.

なお、グラフェン層１４の表面（すなわち配線１０の側面）を覆う厚さ２ｎｍ程度の金属膜を形成してもよい。この金属膜を形成することにより、グラフェンが不連続な領域がグラフェン層１４に含まれる場合であっても、電気伝導を補うことができる。金属膜の材料として、Ａｕ、Ｐｄ、Ａｇ、Ｔａ、Ｇａ等のグラフェンと仕事関数が近い材料を用いることが好ましい。これら金属材料は、グラフェン上に成膜してもグラフェン層のディラック点を変化させることなく、グラフェン中を伝導するキャリアの移動速度を減少させることがない。   Note that a metal film having a thickness of about 2 nm may be formed to cover the surface of the graphene layer 14 (that is, the side surface of the wiring 10). By forming this metal film, even when the graphene layer 14 includes a region where graphene is discontinuous, electric conduction can be supplemented. As a material for the metal film, a material having a work function close to that of graphene such as Au, Pd, Ag, Ta, or Ga is preferably used. Even when these metal materials are formed on graphene, the Dirac point of the graphene layer is not changed, and the moving speed of carriers conducted in the graphene is not reduced.

以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。   Below, an example of the manufacturing method of the semiconductor device 100 which concerns on this Embodiment is shown.

（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）、（ｈ）は、第１の実施の形態に係る半導体装置１００の製造工程を示す垂直断面図である。 (Manufacture of semiconductor devices)
3A (a) to (c), FIGS. 3B (d) to (f), and FIGS. 3C (g) and (h) are vertical cross-sectional views illustrating manufacturing steps of the semiconductor device 100 according to the first embodiment. It is.

まず、図３Ａ（ａ）に示すように、導電部材１上にコンタクトプラグ３を含むコンタクト層絶縁膜２を形成する。   First, as shown in FIG. 3A (a), a contact layer insulating film 2 including a contact plug 3 is formed on a conductive member 1.

次に、図３Ａ（ｂ）に示すように、絶縁層２上に金属膜１５を形成する。なお、芯材１１の材料により、金属膜１５の代わりに異なる材料からなる膜を形成することができる。   Next, as shown in FIG. 3A (b), a metal film 15 is formed on the insulating layer 2. Depending on the material of the core material 11, a film made of a different material can be formed instead of the metal film 15.

次に、図３Ａ（ｃ）に示すように、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により金属膜１５をパターニングし、芯材１１に加工する。   Next, as shown in FIG. 3A (c), the metal film 15 is patterned by photolithography and RIE (Reactive Ion Etching) and processed into the core material 11.

次に、図３Ｂ（ｄ）に示すように、芯材１１の表面に窒化処理を施し、窒化膜１６を形成する。なお、下地層１２の材料により、窒化膜１６の代わりに異なる材料からなる膜を形成することができる。また、金属膜１５の代わりに窒化金属膜を用いて窒化金属からなる芯材１１を形成した場合は、窒化膜１６を形成しなくてもよい。   Next, as shown in FIG. 3B (d), the surface of the core material 11 is subjected to nitriding to form a nitride film 16. A film made of a different material can be formed instead of the nitride film 16 depending on the material of the underlayer 12. Further, when the core material 11 made of metal nitride is formed using a metal nitride film instead of the metal film 15, the nitride film 16 need not be formed.

次に、図３Ｂ（ｅ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、窒化膜１６の表面を覆うように触媒膜１７を形成する。   Next, as shown in FIG. 3B (e), a catalyst film 17 is formed so as to cover the surface of the nitride film 16 by a CVD (Chemical Vapor Deposition) method.

次に、図３Ｂ（ｆ）に示すように、異方性エッチングにより触媒膜１７および窒化膜１６の全領域をエッチバックし、絶縁層２の上面上および芯材１１の上面上の部分を除去する。これにより、触媒膜１７および窒化膜１６は、触媒層１３および下地層１２にそれぞれ加工される。なお、触媒膜１７および窒化膜１６の芯材１１の上面上の部分は、除去されなくてもよい。   Next, as shown in FIG. 3B (f), the entire regions of the catalyst film 17 and the nitride film 16 are etched back by anisotropic etching, and portions on the upper surface of the insulating layer 2 and the upper surface of the core material 11 are removed. To do. Thereby, the catalyst film 17 and the nitride film 16 are processed into the catalyst layer 13 and the underlayer 12, respectively. Note that portions of the catalyst film 17 and the nitride film 16 on the upper surface of the core material 11 may not be removed.

次に、図３Ｃ（ｇ）に示すように、ＣＶＤ法により触媒層１３の側面上にグラフェンを成長させ、グラフェン層１４を形成する。グラフェンの炭素源として、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。   Next, as shown in FIG. 3C (g), graphene is grown on the side surface of the catalyst layer 13 by the CVD method to form the graphene layer 14. A hydrocarbon-based gas such as methane or acetylene or a mixed gas thereof is used as a carbon source for graphene. As the carrier gas, hydrogen gas, rare gas, or the like is used.

グラフェン層１４の詳細な形成方法の一例を以下に示す。まず、触媒層１３の凝集のよる微粒子化を抑制するために、プラズマ処理を行う。触媒層１３の微粒子化を防ぎ、触媒層１３表面の連続性を保つことにより、グラフェンの均一成長を促進させることができる。プラズマ処理に用いる放電ガスとしては水素ガスまたは希ガスが好ましいが、両方を含んだ混合ガスでもよい。処理温度はできるだけ低い方が効果は高く、室温で行うのが望ましい。また、このプラズマは比較的強いほうが好ましく、高パワーリモートプラズマやプラズマに曝露させるほうがより効果が高まる。   An example of a detailed method for forming the graphene layer 14 is described below. First, plasma treatment is performed in order to suppress the formation of fine particles due to aggregation of the catalyst layer 13. By preventing the catalyst layer 13 from being atomized and maintaining the continuity of the surface of the catalyst layer 13, uniform growth of graphene can be promoted. The discharge gas used for the plasma treatment is preferably hydrogen gas or a rare gas, but may be a mixed gas containing both. The effect is higher when the treatment temperature is as low as possible, and it is desirable to carry out at room temperature. Moreover, it is preferable that this plasma is relatively strong, and it is more effective to expose it to high power remote plasma or plasma.

次に、触媒層１３の炭化を行う。放電ガスには、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。この処理は、後述するグラフェン形成時の処理温度よりも低い温度、かつグラファイト膜が形成されうる温度で行う必要があり、１５０〜６００℃程度が好ましい。また処理時間は短くてよい。この処理も比較的強いプラズマを用いて行うことが好ましい。   Next, the catalyst layer 13 is carbonized. A hydrocarbon gas such as methane or acetylene or a mixed gas thereof is used as the discharge gas. As the carrier gas, hydrogen gas, rare gas, or the like is used. This treatment needs to be performed at a temperature lower than the treatment temperature at the time of graphene formation described below and at a temperature at which a graphite film can be formed, and is preferably about 150 to 600 ° C. The processing time may be short. This treatment is also preferably performed using a relatively strong plasma.

次に、触媒層１３の炭化層の良質化および触媒活性化のためのプラズマ処理を行う。放電ガスは希ガスを用いるのが好ましい。処理温度は、触媒層１３を炭化する際の処理温度と、後述するグラフェン形成の際の処理温度の中間程度でよい。この処理におけるプラズマは比較的弱くてもよく、リモートプラズマを使用することが好ましい。   Next, plasma treatment for improving the quality of the carbonized layer of the catalyst layer 13 and activating the catalyst is performed. The discharge gas is preferably a rare gas. The treatment temperature may be about the middle between the treatment temperature when carbonizing the catalyst layer 13 and the treatment temperature when forming graphene described later. The plasma in this process may be relatively weak and it is preferable to use remote plasma.

最後に、グラフェン形成を行う。放電ガスは炭化水素系ガスまたはその混合ガスを用いる。処理温度は２００℃〜１０００℃程度であり、特に、３５０℃程度が好ましい。２００℃を下回ると十分な成長速度が得られず、グラフェン成長がほとんど起こらない。２００℃以上の温度下ではグラフェン成長が起こり、均一なグラフェン膜が成膜される。この処理温度は、通常のＬＳＩデバイスの配線形成工程における処理温度と同等あるいはそれ以下であり、このグラフェン形成プロセスは半導体プロセスとの親和性に優れる。   Finally, graphene formation is performed. As the discharge gas, a hydrocarbon gas or a mixed gas thereof is used. The treatment temperature is about 200 ° C. to 1000 ° C., particularly about 350 ° C. Below 200 ° C., a sufficient growth rate cannot be obtained, and graphene growth hardly occurs. Graphene growth occurs at a temperature of 200 ° C. or higher, and a uniform graphene film is formed. This processing temperature is equal to or lower than the processing temperature in the normal LSI device wiring formation process, and this graphene formation process is excellent in compatibility with the semiconductor process.

本処理ではイオン、電子を除去しラジカルのみを触媒層１３上に供給することが重要であることから、非常に弱いプラズマをリモート化して用いるのが望ましい。さらにイオン、電子を除去するために、基板上部に電極を設置し電圧を印加するのも効果的である。印加電圧は０〜±１００Ｖ程度が好ましい。   In this treatment, since it is important to remove ions and electrons and supply only radicals onto the catalyst layer 13, it is desirable to use a very weak plasma in a remote manner. In order to remove ions and electrons, it is also effective to place an electrode on the substrate and apply a voltage. The applied voltage is preferably about 0 to ± 100V.

上記の多段処理により、グラフェン層１４が得られる。単一条件の炭化水素系ガスを用いたＣＶＤ法による処理によりグラフェン層１４を形成することもできるが、上記のような多段処理を用いることにより、低温条件下で、より均一性に優れた低抵抗のグラフェン層１４を形成することができる。グラフェンの形成温度を低減することにより、半導体装置１００の各部材への高温処理による悪影響を抑えることができる。また、グラフェンを均一に成長させることにより、グラフェン層１４中の電気伝導を容易にし、配線１０の抵抗を小さくすることができる。   The graphene layer 14 is obtained by the above multi-stage treatment. Although the graphene layer 14 can be formed by a CVD process using a hydrocarbon gas under a single condition, the use of the multi-stage process as described above makes it possible to reduce the uniformity even more under low temperature conditions. A resistive graphene layer 14 can be formed. By reducing the graphene formation temperature, adverse effects due to the high temperature treatment on each member of the semiconductor device 100 can be suppressed. Further, by growing graphene uniformly, electrical conduction in the graphene layer 14 can be facilitated, and the resistance of the wiring 10 can be reduced.

なお、グラフェン層１４の表面を覆う金属膜を形成する場合は、図３Ｂ（ｆ）に示される触媒膜１７、窒化膜１６を加工する工程を行わずに、触媒膜１７上にグラフェン層１４および金属膜を形成し、その後、金属膜、グラフェン層１４、触媒膜１７、および窒化膜１６を加工する。   In the case of forming a metal film covering the surface of the graphene layer 14, the graphene layer 14 and the catalyst film 17 are formed on the catalyst film 17 without performing the process of processing the catalyst film 17 and the nitride film 16 illustrated in FIG. A metal film is formed, and then the metal film, the graphene layer 14, the catalyst film 17, and the nitride film 16 are processed.

次に、図３Ｃ（ｈ）に示すように、保護膜４および絶縁層５を形成する。保護膜４は、ＣＶＤ法により配線１０および絶縁層２の表面を覆うように形成される。絶縁層５は、ＣＶＤ法により保護膜４上に形成される。   Next, as shown in FIG. 3C (h), the protective film 4 and the insulating layer 5 are formed. The protective film 4 is formed so as to cover the surfaces of the wiring 10 and the insulating layer 2 by the CVD method. The insulating layer 5 is formed on the protective film 4 by the CVD method.

次に、絶縁層５中にコンタクトプラグ６を形成することにより、図２に示される半導体装置１００が得られる。コンタクトプラグ６は、フォトリソグラフィとＲＩＥにより絶縁層５に形成されるコンタクトホール内に中心部６ａおよび表面層６ｂの材料膜を埋め込むことにより形成される。なお、コンタクトホールを形成する際に保護膜４をエッチングストッパとして用いることができる。   Next, by forming the contact plug 6 in the insulating layer 5, the semiconductor device 100 shown in FIG. 2 is obtained. The contact plug 6 is formed by embedding a material film of the center portion 6a and the surface layer 6b in a contact hole formed in the insulating layer 5 by photolithography and RIE. The protective film 4 can be used as an etching stopper when forming the contact hole.

〔第２の実施の形態〕
第２の実施の形態は、グラフェン層が配線の側面および上面に形成される点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。 [Second Embodiment]
The second embodiment is different from the first embodiment in that the graphene layer is formed on the side surface and the upper surface of the wiring. Note that the description of the same points as in the first embodiment will be omitted or simplified.

（半導体装置の構成）
図４は、第２の実施の形態に係る半導体装置２００の垂直断面図である。 (Configuration of semiconductor device)
FIG. 4 is a vertical sectional view of the semiconductor device 200 according to the second embodiment.

半導体装置２００は、配線２０と、配線２０の上面および側面を覆う保護膜４と、配線２０の下面および上面にそれぞれ接続されたコンタクトプラグ３、６と、コンタクトプラグ３を介して配線２０に接続される導電部材１とを有する。コンタクトプラグ３は、絶縁層２内に形成される。配線２０、保護膜４およびコンタクトプラグ６は、絶縁層５内に形成される。   The semiconductor device 200 is connected to the wiring 20 via the wiring 20, the protective film 4 covering the upper surface and side surfaces of the wiring 20, contact plugs 3 and 6 connected to the lower surface and upper surface of the wiring 20, respectively. The conductive member 1 is provided. The contact plug 3 is formed in the insulating layer 2. The wiring 20, the protective film 4 and the contact plug 6 are formed in the insulating layer 5.

配線２０は、芯材２１と、芯材２１の両側面および上面上に形成される下地層２２と、芯材２１の両側面および上面上に下地層２２を介して形成される触媒層２３と、芯材２１の両側面および上面上に下地層２２および触媒層２３を介して形成されるグラフェン層２４とを含む。   The wiring 20 includes a core material 21, a base layer 22 formed on both side surfaces and the top surface of the core material 21, and a catalyst layer 23 formed on both side surfaces and the top surface of the core material 21 via the base layer 22. And a graphene layer 24 formed on both side surfaces and the upper surface of the core material 21 via the base layer 22 and the catalyst layer 23.

芯材２１、下地層２２、触媒層２３、およびグラフェン層２４は、それぞれ第１の実施の形態の芯材１１、下地層１２、触媒層１３、およびグラフェン層１４と同様の材料からなる。   The core material 21, the base layer 22, the catalyst layer 23, and the graphene layer 24 are made of the same material as the core material 11, the base layer 12, the catalyst layer 13, and the graphene layer 14 of the first embodiment, respectively.

コンタクトプラグ６は、グラフェン層２４との接触面積を増やして接続抵抗を低減するために、配線２０の上面のグラフェン層２４を貫通するように形成されることが好ましい。なお、図４のコンタクトプラグ６上の点線は、コンタクトプラグ６が存在しない断面における下地層２２、触媒層２３、およびグラフェン層２４の位置を表す。   The contact plug 6 is preferably formed so as to penetrate the graphene layer 24 on the upper surface of the wiring 20 in order to increase the contact area with the graphene layer 24 and reduce the connection resistance. Note that the dotted lines on the contact plug 6 in FIG. 4 represent the positions of the base layer 22, the catalyst layer 23, and the graphene layer 24 in the cross section where the contact plug 6 does not exist.

以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。   Below, an example of the manufacturing method of the semiconductor device 200 concerning this Embodiment is shown.

（半導体装置の製造）
図５（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置２００の製造工程を示す垂直断面図である。 (Manufacture of semiconductor devices)
5A to 5C are vertical cross-sectional views illustrating the manufacturing process of the semiconductor device 200 according to the second embodiment.

まず、図５（ａ）に示すように、図３Ｂ（ｄ）に示される窒化膜１６を形成するまでの工程を第１の実施の形態と同様に行う。本実施の形態においては、窒化膜（または窒化膜に相当するその他の膜）を加工しないため、この段階で窒化膜等からなる下地層２２が得られる。   First, as shown in FIG. 5A, the steps until the formation of the nitride film 16 shown in FIG. 3B (d) are performed in the same manner as in the first embodiment. In this embodiment, since the nitride film (or other film corresponding to the nitride film) is not processed, the base layer 22 made of the nitride film or the like is obtained at this stage.

次に、図５（ｂ）に示すように、選択ＣＶＤ法により、下地層２２の表面上に選択的に触媒層２３を形成する。   Next, as shown in FIG. 5B, a catalyst layer 23 is selectively formed on the surface of the base layer 22 by a selective CVD method.

次に、図５（ｃ）に示すように、ＣＶＤ法により触媒層２３の表面上にグラフェンを成長させ、グラフェン層２４を形成する。   Next, as illustrated in FIG. 5C, graphene is grown on the surface of the catalyst layer 23 by the CVD method to form the graphene layer 24.

保護膜４を形成する工程以降の工程は、第１の実施の形態と同様に行われる。ただし、コンタクトプラグ６は配線２０の上面のグラフェン層２４を貫通するように形成されることが好ましい。   The steps after the step of forming the protective film 4 are performed in the same manner as in the first embodiment. However, the contact plug 6 is preferably formed so as to penetrate the graphene layer 24 on the upper surface of the wiring 20.

〔第３の実施の形態〕
第３の実施の形態は、配線中の２つのグラフェン層が、２つの独立した配線として機能する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。 [Third Embodiment]
The third embodiment is different from the first embodiment in that the two graphene layers in the wiring function as two independent wirings. Note that the description of the same points as in the first embodiment will be omitted or simplified.

（半導体装置の構成）
図６は、第３の実施の形態に係る半導体装置３００の垂直断面図である。 (Configuration of semiconductor device)
FIG. 6 is a vertical sectional view of a semiconductor device 300 according to the third embodiment.

半導体装置３００は、配線３０と、配線３０の上面および側面を覆う保護膜４と、配線３０の下面および上面にそれぞれ接続されたコンタクトプラグ７、８と、コンタクトプラグ７を介して配線３０に接続される導電部材１とを有する。コンタクトプラグ７は、絶縁層２内に形成される。配線３０、保護膜４およびコンタクトプラグ８は、絶縁層５内に形成される。   The semiconductor device 300 is connected to the wiring 30 via the wiring 30, the protective film 4 covering the upper surface and side surfaces of the wiring 30, contact plugs 7 and 8 connected to the lower surface and upper surface of the wiring 30, respectively. The conductive member 1 is provided. The contact plug 7 is formed in the insulating layer 2. The wiring 30, the protective film 4 and the contact plug 8 are formed in the insulating layer 5.

配線３０は、芯材３１と、芯材３１の長さ方向Ｌの両側面上に形成される下地層３２と、芯材３１の両側面上に下地層３２を介して形成される触媒層３３と、芯材３１の両側面上に下地層３２および触媒層３３を介して形成されるグラフェン層３４とを含む。   The wiring 30 includes a core material 31, a base layer 32 formed on both side surfaces in the length direction L of the core material 31, and a catalyst layer 33 formed on both side surfaces of the core material 31 via the base layer 32. And a graphene layer 34 formed on both side surfaces of the core material 31 via the base layer 32 and the catalyst layer 33.

芯材３１はＳｉＯ２、ＳｉＮ等の絶縁材料からなる。特に、加工性のよいＳｉＯ２を芯材３１の材料として用いることにより、芯材３１の幅に対する高さの比を大きくし、配線３０の幅に対するグラフェン層３４の幅を大きくすることができる。 The core material 31 is made of an insulating material such as SiO 2 or SiN. In particular, by using SiO 2 having good workability as the material of the core material 31, the ratio of the height to the width of the core material 31 can be increased, and the width of the graphene layer 34 relative to the width of the wiring 30 can be increased.

芯材３１が絶縁体であるため、芯材３１の両側のグラフェン層３４は、配線３０内において互いに絶縁される。また、芯材３１の両側のグラフェン層３４の各々にコンタクトプラグ７、８が形成されるため、芯材３１の両側のグラフェン層３４は２つの独立した配線として機能する。ひとつの芯材から２本の独立した配線が形成されるので、微細化に対して有効である。   Since the core material 31 is an insulator, the graphene layers 34 on both sides of the core material 31 are insulated from each other in the wiring 30. Further, since the contact plugs 7 and 8 are formed in each of the graphene layers 34 on both sides of the core material 31, the graphene layers 34 on both sides of the core material 31 function as two independent wirings. Since two independent wirings are formed from one core material, it is effective for miniaturization.

第１の実施の形態の芯材１１と同様に、フォトリソグラフィとＲＩＥにより材料膜（絶縁膜）をパターニングすることにより芯材３１を形成することができる。また、フォトリソグラフィ工程においてレジストマスクにスリミング処理を施して、芯材３１の幅を狭めてもよい。   Similarly to the core material 11 of the first embodiment, the core material 31 can be formed by patterning a material film (insulating film) by photolithography and RIE. Further, the width of the core material 31 may be narrowed by performing a slimming process on the resist mask in a photolithography process.

下地層３２、触媒層３３、グラフェン層３４、中心部７ａ、８ａ、および表面層７ｂ、８ｂは、それぞれ第１の実施の形態の下地層１２、触媒層１３、グラフェン層１４、中心部３ａ、６ａ、および表面層３ｂ、６ｂと同様の材料からなる。   The underlayer 32, the catalyst layer 33, the graphene layer 34, the center portions 7a and 8a, and the surface layers 7b and 8b are respectively the underlayer 12, the catalyst layer 13, the graphene layer 14, the center portion 3a of the first embodiment, 6a and the surface layers 3b and 6b are made of the same material.

（実施の形態の効果）
第１〜３の実施の形態によれば、配線が長さ方向の両側面に触媒層を有する基体、および前記基体の前記両側面上に前記触媒層と接して形成されたグラフェン層を有するため、配線の幅を大きくすることなくグラフェン層の幅を大きくし、グラフェン層の幅方向の六角形格子の数を増やしてエッジ効果による配線抵抗の上昇を抑えることができる。すなわち、微細かつ低抵抗な配線構造を得ることができる。 (Effect of embodiment)
According to the first to third embodiments, the wiring has a base having a catalyst layer on both side surfaces in the length direction, and a graphene layer formed on the both side surfaces of the base in contact with the catalyst layer. By increasing the width of the graphene layer without increasing the width of the wiring and increasing the number of hexagonal lattices in the width direction of the graphene layer, an increase in wiring resistance due to the edge effect can be suppressed. That is, a fine and low resistance wiring structure can be obtained.

例えば、第１〜３の実施の形態では、芯材、下地層、および触媒層が上記の基体に相当する。下地層が形成されない場合は、芯材および触媒層が基体に相当する。また、第１および第２の実施の形態において、芯材がグラフェンの触媒として機能する触媒材料からなる場合は、下地層および触媒層は形成されなくてもよい。この場合、芯材の表面が触媒層として機能するため、芯材が上記の基体に相当する。   For example, in the first to third embodiments, the core material, the base layer, and the catalyst layer correspond to the substrate. When the underlayer is not formed, the core material and the catalyst layer correspond to the substrate. In the first and second embodiments, when the core is made of a catalyst material that functions as a graphene catalyst, the base layer and the catalyst layer may not be formed. In this case, since the surface of the core material functions as a catalyst layer, the core material corresponds to the above-described substrate.

〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。 [Other Embodiments]
The present invention is not limited to the embodiment described above, and various modifications can be made without departing from the spirit of the invention. In addition, the constituent elements of the above-described embodiment can be arbitrarily combined without departing from the spirit of the invention. Further, the order of the manufacturing steps of the semiconductor device is not limited to that shown in the above embodiment.

１００、２００、３００ 半導体装置、 ３、６、７、８ コンタクトプラグ、 １０ 配線、 １１、２１、３１ 芯材、 １２、２２、３２ 下地層、 １３、２３、３３ 触媒層、 １４、２４、３４ グラフェン層   100, 200, 300 Semiconductor device, 3, 6, 7, 8 Contact plug, 10 Wiring, 11, 21, 31 Core material, 12, 22, 32 Underlayer, 13, 23, 33 Catalyst layer, 14, 24, 34 Graphene layer

Claims (5)

基板の上に設けられ、前記基板と向かい合う底面を有し、且つ、長さ方向の両側面に触媒層を有する基体、および前記基体の前記両側面上に前記触媒層と接して形成され、前記基体の前記両側面に垂直方向に積層された複数のグラフェンを有するグラフェン層を有する配線と、
前記配線に接続されるコンタクトプラグと、
を有する半導体装置。 A substrate provided on a substrate, having a bottom surface facing the substrate and having a catalyst layer on both side surfaces in a length direction, and formed on and in contact with the catalyst layer on both side surfaces of the substrate; A wiring having a graphene layer having a plurality of graphenes stacked in a vertical direction on both side surfaces of the substrate;
A contact plug connected to the wiring;
A semiconductor device. 前記基体の前記両側面上の前記グラフェン層の幅が、前記配線の幅よりも大きい、
請求項１に記載の半導体装置。 The width of the graphene layer on the both side surfaces of the base is larger than the width of the wiring;
The semiconductor device according to claim 1. 前記基体は上面および前記長さ方向の前記両側面上に前記触媒層を有し、
前記グラフェン層は前記基体の前記上面および前記両側面上に前記触媒層と接して形成された、
請求項１または２に記載の半導体装置。 The substrate has the catalyst layer on the upper surface and the both side surfaces in the length direction;
The graphene layer was formed on the upper surface and both side surfaces of the substrate in contact with the catalyst layer,
The semiconductor device according to claim 1. 前記基体の中心部は絶縁体であり、
前記基体の前記両側面上の前記グラフェン層は前記配線内において互いに絶縁され、
前記コンタクトプラグは、前記基体の前記両側面上の前記グラフェン層の端部の各々に接続される、
請求項１または２に記載の半導体装置。 The central part of the base is an insulator,
The graphene layers on both sides of the substrate are insulated from each other in the wiring;
The contact plug is connected to each end of the graphene layer on the both side surfaces of the base body,
The semiconductor device according to claim 1. 前記コンタクトプラグは、前記複数のグラフェンのうちの少なくとも２つ以上のグラフェンの端部に直接接続される、
請求項１〜４のいずれかに記載の半導体装置。 The contact plug is directly connected to an end of at least two of the plurality of graphenes;
The semiconductor device according to claim 1.
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