KR20120022073A - Semiconductor device - Google Patents

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KR20120022073A
KR20120022073A KR1020110087934A KR20110087934A KR20120022073A KR 20120022073 A KR20120022073 A KR 20120022073A KR 1020110087934 A KR1020110087934 A KR 1020110087934A KR 20110087934 A KR20110087934 A KR 20110087934A KR 20120022073 A KR20120022073 A KR 20120022073A
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가부시끼가이샤 도시바
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    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor

Abstract

PURPOSE: A semiconductor device is provided to prevent the increase of a wire resistance by increasing a hexagonal lattice in a width direction of a graphene layer. CONSTITUTION: A base body has a linear shape on a plan and is extended in a longitudinal direction. A wiring(10) includes a pair of catalyst layers(13) and a pair of graphene layers(14). The graphene layer is extended in the longitudinal direction of the base body and is formed on both sides of the base body in contact with the catalyst layer. The graphene layer includes a plurality of graphenes which are vertically laminated on both sides of the base body.

Description

반도체 장치{SEMICONDUCTOR DEVICE} Semiconductor device {SEMICONDUCTOR DEVICE}

관련 출원에 대한 상호 참조 Cross Reference to Related Application

본 출원은 일본특허출원 제2010-193964호(2010년 8월 31일 출원)에 기초한 것으로, 그에 대한 우선권을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다. This application is based on Japanese Patent Application No. 2010-193964 (filed August 31, 2010), and claims priority thereto, the entire contents of which are incorporated herein by reference.

본 발명의 실시형태는 반도체 장치에 관한 것이다. An embodiment of the present invention relates to a semiconductor device.

평면(planar) 그래핀을 배선으로서 사용하는 공지 기술이 있다. There is a known technique using planar graphene as wiring.

본 발명의 실시형태는 그래핀층을 소형 배선 구조 및 저저항을 갖는 배선으로서 구비한 반도체 장치를 구현한다. Embodiment of this invention implements the semiconductor device provided with the graphene layer as the wiring with a small wiring structure and low resistance.

본 발명의 일 실시형태에 따르면, 장치는, 기판과, 상기 기판에 또는 상기 기판 위에 형성된 기체(base body)와, 한 쌍의 배선을 포함한다. 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장한다. 상기 한 쌍의 배선은, 상기 기체를 개재하여 상기 기체의 길이 방향으로 상기 기체의 양 측면에 형성된 제1 및 제2 촉매층과, 상기 기체의 길이 방향을 따라 연장하며 제각기 상기 제1 및 제2 촉매층과 접촉하도록 상기 기체의 양 측면에 형성된 제1 및 제2 그래핀층 - 상기 그래핀층들은 상기 기체의 양 측면에 대해 수직으로 적층된 복수의 그래핀을 제각기 포함함 - 을 포함한다. According to one embodiment of the present invention, an apparatus includes a substrate, a base body formed on or on the substrate, and a pair of wirings. The gas has a linear shape in plan view and extends along the longitudinal direction. The pair of wires may include first and second catalyst layers formed on both sides of the gas in the longitudinal direction of the gas via the gas, and extend along the longitudinal direction of the gas, respectively, and the first and second catalyst layers respectively. First and second graphene layers formed on both sides of the gas so as to be in contact with each other, wherein the graphene layers each include a plurality of graphenes stacked vertically with respect to both sides of the gas.

본 발명의 일 실시형태에 따르면, 반도체 장치의 저저항을 갖는 소형 배선 구조를 얻을 수 있다. According to one embodiment of the present invention, a small wiring structure having low resistance of a semiconductor device can be obtained.

도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 사시도.
도 2는 선분 Ⅱ-Ⅱ를 따라 취한 반도체 장치의 수직 단면도.
도 3a 내지 도 3h는 제1 실시형태에 따른 반도체 장치를 제조하는 공정을 나타내는 수직 단면도.
도 4는 본 발명의 제2 실시형태에 따른 반도체 장치의 수직 단면도.
도 5a 내지 도 5c는 제2 실시형태에 따른 반도체 장치를 제조하는 공정을 나타내는 수직 단면도.
도 6은 제3 실시형태에 따른 반도체 장치의 수직 단면도. 1 is a perspective view of a semiconductor device according to a first embodiment of the present invention.
2 is a vertical sectional view of the semiconductor device taken along line II-II.
3A to 3H are vertical cross sectional views illustrating a process of manufacturing the semiconductor device according to the first embodiment.
4 is a vertical sectional view of a semiconductor device according to a second embodiment of the present invention.
5A to 5C are vertical cross-sectional views illustrating a process of manufacturing a semiconductor device according to the second embodiment.
6 is a vertical sectional view of the semiconductor device according to the third embodiment.

평면 그래핀을 배선으로서 사용하는 기술이 있다. 육각 격자 구조를 갖는 그래핀은 양자 전도 특성(quantized conductance characteristic)을 가지므로 저저항 배선 재료로서 사용된다. 그래핀 배선은 두 가지 종별, 즉 배선의 에지 부분에서의 탄소의 배열이 지그재그 형태가 되도록 육각 격자 구조가 배열된 지그재그형과, 배선의 에지 부분에서의 탄소의 배열이 암체어(armchair) 형태가 되도록 육각 격자 구조가 배열된 암체어형으로 분류된다. There is a technique of using planar graphene as wiring. Graphene having a hexagonal lattice structure is used as a low resistance wiring material because it has a quantized conductance characteristic. Graphene wiring is divided into two types, zigzag shape in which the hexagonal lattice structure is arranged so that the arrangement of carbon at the edge portion of the wiring is zigzag, and arrangement of carbon in the edge portion of the wiring is armchair. The hexagonal lattice structure is classified into an armchair type arranged.

그러나, 배선의 폭이 좁으면, 배선의 폭 방향으로의 육각 격자의 수가 적다. 이에 따라, 에지 구조가 암체어형인 배선에서는, 그래핀 단부에서의 에지 효과의 영향이 증가한다. 이러한 이유로, 그래핀 단부에서의 캐리어의 확산 또는 그래핀의 밴드 구조의 변화가 심하여지고, 배선 저항이 증가될 수 있다. 구체적으로는, 40 ㎚ 이하의 폭을 가지며 암체어형 에지 구조를 갖는 미세 배선에서, 폭 방향으로의 육각 격자의 수가 감소함으로 인해 배선 저항이 증가한다. However, when the width of the wiring is narrow, the number of hexagonal lattice in the width direction of the wiring is small. Accordingly, in the wiring having the edge structure of the female chair type, the influence of the edge effect at the graphene end is increased. For this reason, the diffusion of carriers at the graphene ends or the change in the band structure of the graphene may be severe, and the wiring resistance may be increased. Specifically, in the fine wiring having a width of 40 nm or less and having an armchair-type edge structure, the wiring resistance increases due to the decrease in the number of hexagonal lattice in the width direction.

실제, 그래핀 배선의 에지 구조를 지그재그 형상으로만 제어하는 것은 곤란하며, 지그재그형과 암체어형이 혼합되어 사용된다. 따라서, 그래핀 배선의 폭이 줄어들 경우 배선의 저항이 증가하는 문제가 있어왔다. 이 문제를 피하기 위해서, 배선은, 배선 저항을 증가시키지 않을 정도로 충분한 폭을 가질 것이 요구된다. 그러나, 이렇게 하면 배선 구조의 소형화가 저해된다. In practice, it is difficult to control the edge structure of the graphene wiring only in a zigzag shape, and a zigzag type and a female chair type are used in combination. Therefore, there has been a problem that the resistance of the wiring increases when the width of the graphene wiring is reduced. In order to avoid this problem, the wiring is required to have a sufficient width so as not to increase the wiring resistance. However, this reduces the miniaturization of the wiring structure.

(제1 실시형태) (First embodiment)

도 1은 제1 실시형태에 따른 반도체 장치(100)의 사시도이다. 도 2는 선분 Ⅱ-Ⅱ를 따라 취한 반도체 장치(100)의 수직 단면도이다. 아래에서는 반도체의 배선을 예를 통해 설명하고 있지만, 본 발명은 반도체의 배선에 한정되지 않는다. 본 발명은 다른 장치에 대한 다른 배선에도 적용이 가능하다. 1 is a perspective view of a semiconductor device 100 according to a first embodiment. 2 is a vertical sectional view of the semiconductor device 100 taken along line segment II-II. Although the wiring of a semiconductor is demonstrated through the example below, this invention is not limited to the wiring of a semiconductor. The present invention is also applicable to other wirings for other devices.

도 1 및 도 2에 도시한 바와 같이, 반도체 장치(100)는 배선(10), 평면도 상으로 선 형상을 가지고 길이 방향을 따라 연장하는 배선(10)의 상면과 측면을 덮는 보호막(4), 제각기 배선(10)의 저면 및 상면에 접속되는 컨택트 플러그(3 및 6), 및 컨택트 플러그(3)를 거쳐 배선(10)에 접속되는 도전성 부재(1)를 포함한다. 컨택트 플러그(3)는 절연층(2) 내에 형성된다. 배선(10), 보호막(4), 및 컨택트 플러그(6)는 절연층(5) 내에 형성된다. 도 1에는, 도전성 부재(1), 절연층(2 및 5), 보호막(4)은 도시되어 있지 않다. 1 and 2, the semiconductor device 100 includes a wiring 10, a protective film 4 covering a top surface and a side surface of the wiring 10 having a linear shape in a plan view and extending along the longitudinal direction; Contact plugs 3 and 6 respectively connected to the bottom and top surfaces of the wiring 10, and a conductive member 1 connected to the wiring 10 via the contact plug 3. The contact plug 3 is formed in the insulating layer 2. The wiring 10, the protective film 4, and the contact plug 6 are formed in the insulating layer 5. In FIG. 1, the conductive members 1, the insulating layers 2 and 5, and the protective film 4 are not shown.

배선(10)은 코어 부재(11), 길이 방향 L로 코어 부재(11)의 양 측면에 형성된 베이스층(12), 베이스층(12)을 거쳐 코어 부재(11)의 양 측면에 형성된 촉매층(13), 및 베이스층(12)과 촉매층(13)을 거쳐 코어 부재(11)의 양 측면에 형성된 그래핀층(14)을 포함한다. 베이스층(12)은 코어 부재(11)를 개재한 상태로 코어 부재(11)의 양 측면에 형성된다. 촉매층(13)은 베이스층(12)을 거쳐 코어 부재(11)를 개재한 상태로 코어 부재(11)의 양 측면에 형성된다. 그래핀층(14)은 베이스층(12)과 촉매층(13)을 거쳐 코어 부재(11)의 양 측면에 형성된다. The wiring 10 includes a core member 11, a base layer 12 formed on both sides of the core member 11 in the longitudinal direction L, and a catalyst layer formed on both sides of the core member 11 via the base layer 12 ( 13) and a graphene layer 14 formed on both sides of the core member 11 via the base layer 12 and the catalyst layer 13. The base layer 12 is formed on both side surfaces of the core member 11 with the core member 11 interposed therebetween. The catalyst layer 13 is formed on both sides of the core member 11 with the base layer 12 interposed therebetween. The graphene layer 14 is formed on both sides of the core member 11 via the base layer 12 and the catalyst layer 13.

배선(10) 내의 전류는, 기본적으로, 배선(10)의 길이 방향 L로 그래핀층(14)을 통해 흐른다. The current in the wiring 10 basically flows through the graphene layer 14 in the longitudinal direction L of the wiring 10.

코어 부재(11)는, 예를 들어, Ti, Ta, Ru 또는 W 등의 금속으로 이루어진다. 배선(10) 내의 전류가 기본적으로 그래핀층(14)을 통해 흐르므로, 코어 부재(11)는 도전성을 갖지 않아도 된다. 그러나, 도전성을 구비한 코어 부재(11)는 컨택트 플러그(3 및 6)에 대한 배선(10)의 접속을 용이하게 한다. The core member 11 is made of metal such as Ti, Ta, Ru, or W, for example. Since the current in the wiring 10 basically flows through the graphene layer 14, the core member 11 does not have to have conductivity. However, the conductive core member 11 facilitates the connection of the wiring 10 to the contact plugs 3 and 6.

또한, 코어 부재(11)의 재료로서는, 다결정 실리콘(Si)과 같이 양호한 가공성을 갖는 재료를 사용하여도 된다. 양호한 가공성을 구비한 재료를 사용함으로써, 코어 부재의 폭에 대한 높이의 비를 증가시켜서, 배선(10)의 폭 W1에 대한 그래핀층(14)의 폭 W2의 비를 또한 증가시킬 수 있다. As the material of the core member 11, a material having good workability, such as polycrystalline silicon (Si), may be used. By using a material having good workability, it is possible to increase the ratio of the height to the width of the core member, thereby increasing the ratio of the width W2 of the graphene layer 14 to the width W1 of the wiring 10.

베이스층(12)은 그래핀층(14)을 구성하는 그래핀을 성장시키는데 있어서의 촉진자로서의 기능을 갖는다. The base layer 12 has a function as an accelerator in growing the graphene constituting the graphene layer 14.

베이스층(12)은, 예를 들어, Ti, Ta, Ru 또는 W과 같은 금속의 질화물 또는 산화물로 이루어진다. 코어 부재(11)가 금속으로 이루어지는 경우, 베이스층(12)은 코어 부재(11)의 표면을 질화 또는 산화시켜서 얻어질 수 있다. 또한, 베이스층(12)은 복수의 서로 다른 층으로 이루어지는 적층 구조를 가져도 된다. The base layer 12 is made of nitride or oxide of a metal such as Ti, Ta, Ru or W, for example. When the core member 11 is made of metal, the base layer 12 can be obtained by nitriding or oxidizing the surface of the core member 11. In addition, the base layer 12 may have a laminated structure composed of a plurality of different layers.

코어 부재(11)가 금속성 재료로 이루어지는 경우, 베이스층(12)을 배치하지 않고서 그래핀(14)이 형성될 수 있다. 그러나, 그래핀층(14)을 구성하는 그래핀을 효과적으로 성장시키기 위해서는, 예컨대, 순수 금속보다 높은 촉매성의 질화물을 사용하여 베이스층(12)을 형성하는 것이 바람직하다. 또한, 금속 질화물 등의 높은 촉매성 재료로 코어 부재(11)가 이루어지는 경우에는, 베이스층(12)은 배치하지 않아도 된다. When the core member 11 is made of a metallic material, the graphene 14 may be formed without disposing the base layer 12. However, in order to effectively grow the graphene constituting the graphene layer 14, it is preferable to form the base layer 12 using, for example, a catalytic nitride higher than pure metal. In the case where the core member 11 is made of a high catalytic material such as metal nitride, the base layer 12 may not be disposed.

촉매층(13)은 그래핀층(14)을 구성하는 그래핀을 성장시키는데 촉매로서 기능하는 촉매 재료로 이루어진다. 촉매 재료로서는, Co, Ni, Fe, Ru 또는 Cu 등의 단체금속, 또는 합금 또는 상기 단체금속들을 포함하는 카바이드를 사용할 수 있다. 촉매층(13)은 균일한 그래핀을 얻기 위해서 이음매없이 연속적인 막인 것이 바람직하다. 이 촉매층은 연속적인 막으로서 0.5 ㎚ 이상의 두께를 갖는다. The catalyst layer 13 is made of a catalyst material which functions as a catalyst for growing the graphene constituting the graphene layer 14. As the catalyst material, a single metal such as Co, Ni, Fe, Ru or Cu, or an alloy or carbide containing the above single metals can be used. The catalyst layer 13 is preferably a seamless membrane in order to obtain uniform graphene. This catalyst layer has a thickness of 0.5 nm or more as a continuous film.

그래핀층(14)은, 촉매층(13)의 촉매 작용으로 인해 성장하는 한 개 내지 수십 개의 그래핀으로 이루어지며, 양자 전도 특성을 구비한다. 본 명세서에서, "그래핀"이라는 용어는 그라파이트의 단층막이며, 탄소가 육각 격자 형상으로 배열된 구조를 갖는다. 그래핀층(14)이 배선(10)의 길이 방향 L로 연속적으로 형성되므로, 전자의 이동 경로는 배선(10)의 길이 방향 L을 따라 형성된다. The graphene layer 14 is composed of one to several tens of graphenes grown due to the catalytic action of the catalyst layer 13, and has quantum conduction characteristics. In the present specification, the term "graphene" is a monolayer film of graphite, and has a structure in which carbon is arranged in a hexagonal lattice shape. Since the graphene layer 14 is continuously formed in the longitudinal direction L of the wiring 10, the movement path of electrons is formed along the longitudinal direction L of the wiring 10.

그래핀에서의 전자의 평균 자유 경로는 대략 100 ㎚ 내지 1 ㎛이며, 다수의 LSI 디바이스에서 현재 사용되고 있는 저저항 금속성 재료인 구리(Cu) 중에서의 전자의 평균 자유 경로(대략 40 ㎚)보다 훨씬 길다. 이러한 이유로, 그래핀은 저저항 재료이고, 따라서 배선(10)의 도전층으로서 사용될 수 있다. The average free path of electrons in graphene is approximately 100 nm to 1 μm, much longer than the average free path of electrons (about 40 nm) in copper (Cu), a low resistance metallic material currently used in many LSI devices. . For this reason, graphene is a low resistance material and thus can be used as the conductive layer of the wiring 10.

도 1에 도시하는 바와 같이, 그래핀층(14)의 폭 W2의 방향은 배선(10)의 높이 방향과 동일하므로, 그래핀층(14)의 폭 W2을 증가시키기 위해 배선(10)의 높이를 증가시키는 것이 요구된다. 이러한 이유로, 배선(10)의 폭 W1을 증가시키는 대신에, 그래핀층(14)의 폭 W2을 증가시킴으로써, 폭 W2 방향으로의 육각 격자의 수가 감소할 때 일반적으로 유발되는 배선 저항의 증가를 억제할 수 있다. As shown in FIG. 1, since the direction of the width W2 of the graphene layer 14 is the same as the height direction of the wiring 10, the height of the wiring 10 is increased to increase the width W2 of the graphene layer 14. To be required. For this reason, instead of increasing the width W1 of the wiring 10, by increasing the width W2 of the graphene layer 14, an increase in wiring resistance generally caused when the number of hexagonal lattice in the width W2 direction decreases is suppressed. can do.

즉, 폭 W2가 폭 W1보다 큰 배선(10)을 형성함으로써, 미세한 저저항 배선 구조를 얻을 수 있다. 예를 들어, 100 ㎚의 폭 W2을 갖는 그래핀층(14)을 구비한 10 ㎚의 폭 W1을 갖는 배선(10)을 형성할 수 있다. That is, by forming the wiring 10 whose width W2 is larger than the width W1, a fine low resistance wiring structure can be obtained. For example, the wiring 10 having the width W1 of 10 nm with the graphene layer 14 having the width W2 of 100 nm can be formed.

도전성 부재(1)는, 예를 들어, 트랜지스터나 커패시터 등의 반도체 소자가 형성된 반도체 기판, 또는 배선과 같은 도전성 부재이다. The conductive member 1 is, for example, a conductive substrate such as a semiconductor substrate on which semiconductor elements such as transistors or capacitors are formed, or wiring.

절연층(2 및 5)은 테트라에톡시실란(TEOS) 막과 같은 절연층이다. The insulating layers 2 and 5 are insulating layers such as tetraethoxysilane (TEOS) films.

컨택트 플러그(3)는, 중앙부(3a)와 그 저면 및 측면을 덮는 표면층(3b)을 포함한다. 컨택트 플러그(6)는, 중앙부(6a)와 그 저면 및 측면을 덮는 표면층(6b)을 포함한다. 컨택트 플러그(3)와 컨택트 플러그(6) 중의 어느 하나만의 형성으로 충분할 수 있다. The contact plug 3 includes a central portion 3a and a surface layer 3b covering the bottom and side surfaces thereof. The contact plug 6 includes a central portion 6a and a surface layer 6b covering the bottom and side surfaces thereof. The formation of only one of the contact plug 3 and the contact plug 6 may be sufficient.

중앙부(3a) 및 중앙부(6a)는, 예를 들어, W, Cu 또는 Al 등의 금속으로 이루어진다. 표면층(3b) 및 표면층(6b)은 작은 접촉 저항으로 그래핀과 접촉하게 되는 접촉을 형성함에 있어 유리한 재료로 이루어진다. 구체적으로는, 표면층(3b) 및 표면층(6b)은 그래핀과 유사한 동작 기능을 구비한 Pd, Au, Ag, Ta, Cr, Fe, Mo 또는 W로 이루어질 수 있거나, 또는 탄소와 반응하기 쉬운 Ti 또는 Ni로 이루어질 수 있다. 보다 바람직하게는, 표면층(3b) 및 표면층(6b)의 재료는 Pd이다. Pd는 전술한 바와 같이, 그래핀과 유사한 동작 기능을 갖는 점에 특징이 있으며 높은 탄소 용해도를 갖는다. 구체적으로는, Ti를 표면층(3b) 및 표면층(6b)의 재료로서 사용하는 경우에, 표면층(3b) 및 표면층(6b)은 그래핀층(14)과 반응하여, 계면상에 TiC 막을 형성한다. 그 결과, 접촉 저항을 보다 감소시킬 수 있다. 표면층(3b) 및 표면층(6b)은 형성되지 않아도 되지만, 컨택트 플러그(3) 및 컨택트 플러그(6)와 배선(10) 사이의 접촉 저항을 감소시키는 측면에서는 표면층(3b) 및 표면층(6b)을 형성하는 것이 바람직하다. The center part 3a and the center part 6a consist of metals, such as W, Cu, or Al, for example. The surface layer 3b and the surface layer 6b are made of a material which is advantageous in forming a contact which comes into contact with graphene with a small contact resistance. Specifically, the surface layer 3b and the surface layer 6b may be made of Pd, Au, Ag, Ta, Cr, Fe, Mo, or W having a graphene-like operating function, or may be easily reacted with carbon. Or Ni. More preferably, the material of the surface layer 3b and the surface layer 6b is Pd. As described above, Pd is characterized in that it has a function similar to graphene and has a high carbon solubility. Specifically, when Ti is used as the material for the surface layer 3b and the surface layer 6b, the surface layer 3b and the surface layer 6b react with the graphene layer 14 to form a TiC film on the interface. As a result, the contact resistance can be further reduced. Although the surface layer 3b and the surface layer 6b do not need to be formed, the surface layer 3b and the surface layer 6b are selected in terms of reducing the contact resistance between the contact plug 3 and the contact plug 6 and the wiring 10. It is preferable to form.

또한, 컨택트 플러그(3) 및 컨택트 플러그(6)는 그래핀층(14)에 직접 접속되는 것이 바람직하다. 구체적으로는, 도 2에 도시된 바와 같이 표면층(3b) 및 표면층(6b)이 형성되는 경우에, 표면층(3b) 및 표면층(6b)은 그래핀층(14)에 직접 접속되는 것이 바람직하다. 보다 바람직하게는, 표면층(3b) 및 표면층(6b)은 가능한 큰 접촉 면적으로 그래핀층(14)에 직접 접속된다. In addition, the contact plug 3 and the contact plug 6 are preferably directly connected to the graphene layer 14. Specifically, when the surface layer 3b and the surface layer 6b are formed as shown in FIG. 2, the surface layer 3b and the surface layer 6b are preferably directly connected to the graphene layer 14. More preferably, the surface layer 3b and the surface layer 6b are directly connected to the graphene layer 14 with the largest contact area possible.

또한, 그래핀층(14)의 표면 이외의 단부에 컨택트 플러그(3) 및 컨택트 플러그(6)가 직접 접속되므로, 컨택트 플러그(3) 및 컨택트 플러그(6)는 그래핀층(14)을 구성하는 복수의 적층된 그래핀 중의 적어도 2개에 직접 접속될 수 있다.In addition, since the contact plug 3 and the contact plug 6 are directly connected to end portions other than the surface of the graphene layer 14, the contact plug 3 and the contact plug 6 constitute a plurality of the graphene layers 14, respectively. It can be directly connected to at least two of the stacked graphene of.

보호막(4)은 배선(10)에 포함되어 있는 금속 원자들이 확산되는 것을 방지하는 기능과, 절연층(5) 내에 컨택트 플러그(6)를 위한 컨택트 홀을 형성할 때에 에칭 스토퍼로서의 기능을 갖는다. 보호막(4)은 SiN 등의 절연 재료로 이루어진다. The protective film 4 has a function of preventing diffusion of metal atoms contained in the wiring 10 and a function as an etching stopper when forming a contact hole for the contact plug 6 in the insulating layer 5. The protective film 4 is made of an insulating material such as SiN.

또한, 그래핀층(14)의 표면(즉, 배선(10)의 측면)을 덮는 대략 2 ㎚ 두께를 갖는 금속막이 제공될 수 있다. 상기 금속막을 형성함으로써, 그래핀층(14)에 그래핀이 불연속적으로 있는 에리어를 포함할 경우에도, 전기 전도가 보상될 수 있다. 금속막의 재료로서는, Au, Pd, Ag, Ta, Cr, Fe, Mo 또는 W 등의 그래핀과 유사한 동작 기능을 갖는 재료를 사용하는 것이 바람직하다. 상기 금속 재료를 그래핀에 형성하더라도, 상기 금속 재료는 그래핀층의 디락 포인트(Dirac point)를 변경시키지 않으며, 또한 그래핀을 통해 전도되는 캐리어의 이동 속도를 감소시키지 않는다. In addition, a metal film having a thickness of approximately 2 nm covering the surface of the graphene layer 14 (ie, the side surface of the wiring 10) may be provided. By forming the metal film, even when the graphene layer 14 includes an area in which graphene is discontinuous, electrical conduction can be compensated. As the material of the metal film, it is preferable to use a material having an operation function similar to graphene such as Au, Pd, Ag, Ta, Cr, Fe, Mo, or W. Even if the metal material is formed on the graphene, the metal material does not change the Dirac point of the graphene layer and does not reduce the moving speed of the carrier conducted through the graphene.

이하, 본 실시형태에 따른 반도체 장치(100)의 제조 방법의 일례를 설명한다. Hereinafter, an example of the manufacturing method of the semiconductor device 100 which concerns on this embodiment is demonstrated.

도 3a 내지 도 3h는 제1 실시형태에 따른 반도체 장치(100)를 제조하는 방법을 나타내는 수직 단면도이다. 3A to 3H are vertical cross-sectional views showing a method of manufacturing the semiconductor device 100 according to the first embodiment.

우선, 도 3a에 도시된 바와 같이, 도전성 부재(1)에 컨택트 플러그(3)를 포함하는 컨택트층 절연층(2)이 형성된다. First, as shown in FIG. 3A, a contact layer insulating layer 2 including a contact plug 3 is formed on the conductive member 1.

다음으로, 도 3b에 도시된 바와 같이, 절연층(2)에 금속막(15)이 형성된다. 혹은, 금속막(15)을 대신하여, 코어 부재(11)의 재료의 측면에서, 서로 다른 재료로 이루어진 막이 형성된다. Next, as shown in FIG. 3B, the metal film 15 is formed on the insulating layer 2. Alternatively, instead of the metal film 15, a film made of different materials is formed from the side of the material of the core member 11.

다음으로, 도 3c에 도시한 바와 같이, 포토리소그래피 및 반응성 이온 에칭(RIE)에 의해 금속막(15)을 패턴화하고, 코어 부재(11)로 가공한다. Next, as shown in FIG. 3C, the metal film 15 is patterned by photolithography and reactive ion etching (RIE) to be processed into the core member 11.

다음으로, 도 3d에 도시한 바와 같이, 코어 부재(11)의 표면에 대해 질화 처리를 실시하여 질화막(16)을 형성한다. 혹은, 질화막(16)을 대신하여, 베이스층(12)의 재료의 측면에서, 서로 다른 재료로 이루어진 막이 형성되어도 된다. 또한, 금속막(15)을 대신하여 금속 질화막을 사용하여 금속 질화물로 이루어진 코어 부재(11)를 형성하는 경우에는, 질화막(16)을 형성하지 않아도 된다. Next, as shown in FIG. 3D, nitriding is performed on the surface of the core member 11 to form the nitride film 16. Alternatively, instead of the nitride film 16, a film made of different materials may be formed in terms of the material of the base layer 12. In addition, when forming the core member 11 which consists of metal nitrides using a metal nitride film instead of the metal film 15, the nitride film 16 does not need to be formed.

다음으로, 도 3e에 도시한 바와 같이, 화학 기상 증착(CVD) 기술에 의해 질화막(16)의 표면을 덮도록 촉매막(17)이 형성된다. Next, as shown in FIG. 3E, the catalyst film 17 is formed to cover the surface of the nitride film 16 by chemical vapor deposition (CVD).

다음으로, 도 3f에 도시한 바와 같이, 촉매막(17)과 질화막(16)의 전체 면적을 이방성 에칭에 의해 에칭하여 절연층(2)의 상면과 코어 부재(11)의 상면 부분을 제거한다. 그 결과, 촉매막(17)과 질화막(16)이 제각기 촉매층(13)과 베이스층(12)으로 가공된다. 또한, 코어 부재(11)의 상면 상의 촉매막(17)과 질화막(16) 부분이 제거되지 않아도 된다. Next, as shown in FIG. 3F, the entire areas of the catalyst film 17 and the nitride film 16 are etched by anisotropic etching to remove the upper surface of the insulating layer 2 and the upper surface portion of the core member 11. . As a result, the catalyst film 17 and the nitride film 16 are processed into the catalyst layer 13 and the base layer 12, respectively. In addition, portions of the catalyst film 17 and the nitride film 16 on the upper surface of the core member 11 may not be removed.

다음으로, 도 3g에 도시한 바와 같이, CVD 기술에 의해 촉매층(13)의 측면 상에 그래핀을 성장시켜 그래핀층(14)을 형성한다. 그래핀의 카본 소스로서는, 메탄 또는 아세틸렌과 같은 하이드로카본계의 가스, 또는 이들의 혼합 가스가 사용될 수 있다. 또한, 캐리어 가스로서는, 수소 가스나 희 가스(rare gas)가 사용될 수 있다. Next, as shown in FIG. 3G, graphene is grown on the side of the catalyst layer 13 by CVD to form the graphene layer 14. As the carbon source of graphene, a hydrocarbon-based gas such as methane or acetylene, or a mixed gas thereof may be used. As the carrier gas, hydrogen gas or rare gas may be used.

이하, 그래핀층(14)을 형성하는 방법의 상세에 대한 일례를 설명한다. 먼저, 응집으로 인한 촉매층(13)의 초미립자화(microparticulation)를 억제하기 위해, 플라즈마 처리가 실시된다. 촉매층(13)의 초미립자화를 억제하고 촉매층(13)의 표면의 연속성을 유지함으로써, 그래핀의 균일한 성장을 촉진시킬 수 있다. 수소 가스나 희 가스를 플라즈마 처리에서 사용되는 토출 가스로서 사용하는 것이 바람직하지만, 수소 가스와 희 가스의 혼합 가스를 사용하여도 된다. 처리 온도가 낮을수록, 효과는 더 크다. 상기 플라즈마 처리는 실온에서 행하는 것이 바람직하다. 또한, 상대적으로 강한 플라즈마가 바람직하며, 고출력 리모트 플라즈마 또는 통상적인 플라즈마에 대한 노출은 상기 효과를 더욱 높인다. Hereinafter, an example of the detail of the method of forming the graphene layer 14 is demonstrated. First, in order to suppress the ultraparticulation of the catalyst layer 13 due to aggregation, plasma treatment is performed. By suppressing ultrafine particle formation of the catalyst layer 13 and maintaining continuity of the surface of the catalyst layer 13, it is possible to promote uniform growth of graphene. Although hydrogen gas or rare gas is preferably used as the discharge gas used in the plasma treatment, a mixed gas of hydrogen gas and rare gas may be used. The lower the treatment temperature, the greater the effect. It is preferable to perform the said plasma processing at room temperature. In addition, relatively strong plasmas are preferred, and exposure to high power remote plasmas or conventional plasmas further enhances this effect.

그래핀층(14)의 형성 온도가 낮을 경우, 예를 들어, 그래핀층(14)의 형성 온도가 600 ℃ 이하일 경우에는, 촉매층(13)의 표면이 거칠기를 갖는 것이 바람직하며, 낮은 온도에도 불구하고 상기 거칠기에 의해 그래핀 형성을 활성화하는 것이 가능하다. 따라서, 그래핀층(14)을 형성하기 전에 촉매층(13)의 표면에 거칠기를 부여하는 것이 바람직하다. When the formation temperature of the graphene layer 14 is low, for example, when the formation temperature of the graphene layer 14 is 600 ° C. or less, it is preferable that the surface of the catalyst layer 13 has a roughness, despite the low temperature. The roughness makes it possible to activate graphene formation. Therefore, it is preferable to give roughness to the surface of the catalyst layer 13 before forming the graphene layer 14.

다음으로, 촉매층(13)이 탄화된다. 토출 가스로서, 메탄 및 아세틸렌 등의 하이드로카본계 가스 또는 이들의 혼합 가스가 사용될 수 있다. 캐리어 가스로서는, 수소 가스나 희 가스가 사용될 수 있다. 상기 프로세스는, 후술하는 그래핀 형성시의 처리 온도보다 낮은 온도에서 그리고 그라파이트막이 형성될 수 있는 온도에서 수행되어야 한다. 바람직하게는, 상기 온도는 대략 150 ℃ 내지 600 ℃이다. 또한, 처리 시간은 짧아도 된다. 또한, 이 프로세스는 상대적으로 강한 플라즈마를 사용하여 행해지는 것이 바람직하다. Next, the catalyst layer 13 is carbonized. As the discharge gas, a hydrocarbon-based gas such as methane and acetylene or a mixed gas thereof can be used. As the carrier gas, hydrogen gas or rare gas may be used. The process should be carried out at a temperature lower than the processing temperature at the time of graphene formation described below and at a temperature at which the graphite film can be formed. Preferably, the temperature is approximately 150 ° C to 600 ° C. In addition, the processing time may be short. In addition, this process is preferably carried out using a relatively strong plasma.

다음으로, 촉매층(13)의 탄화층의 촉매 작용 및 품질 향상을 위한 플라즈마 처리가 행해진다. 토출 가스로서는 희 가스가 사용되는 것이 바람직하다. 처리 온도는 촉매층(13)의 탄화시의 처리 온도와 후술하는 그래핀 형성시의 처리 온도 사이의 중간인 것이 바람직하다. 이 처리에서는 상대적으로 약한 플라즈마가 사용될 수 있으며, 리모트 플라즈마를 사용하는 것이 바람직하다. Next, a plasma treatment for catalytic action and quality improvement of the carbonized layer of the catalyst layer 13 is performed. As the discharge gas, a rare gas is preferably used. The treatment temperature is preferably intermediate between the treatment temperature at the time of carbonization of the catalyst layer 13 and the treatment temperature at the time of graphene formation described later. In this process, a relatively weak plasma can be used, preferably using a remote plasma.

마지막으로, 그래핀이 형성된다. 토출 가스로서는, 하이드로카본계 가스 또는 그 혼합 가스가 사용될 수 있다. 처리 온도는 대략 200 ℃ 내지 1000 ℃이다. 구체적으로는, 처리 온도는 대략 350 ℃인 것이 바람직하다. 처리 온도가 200 ℃ 미만이면, 충분한 성장 속도를 얻을 수 없어, 그래핀이 거의 성장하지 않는다. 200 ℃ 이상의 온도에서는, 그래핀 성장이 일어나서, 균일한 그래핀막이 형성된다. 이 처리 온도는 통상의 LSI 디바이스의 배선 형성 공정에서 사용되는 온도 이하이며, 그래핀 형성 공정은 반도체 공정과 양호한 친화성을 갖는다. Finally, graphene is formed. As the discharge gas, a hydrocarbon-based gas or a mixed gas thereof can be used. The treatment temperature is approximately 200 ° C to 1000 ° C. Specifically, the treatment temperature is preferably about 350 ° C. If the treatment temperature is less than 200 ° C, sufficient growth rate cannot be obtained, and graphene hardly grows. At a temperature of 200 ° C or higher, graphene growth occurs to form a uniform graphene film. This processing temperature is below the temperature used in the wiring formation process of a normal LSI device, and the graphene formation process has favorable affinity with a semiconductor process.

본 공정에서는, 전자를 제거하고 촉매층(13)에 라디칼만을 공급하는 것이 중요하며, 따라서 매우 약한 플라즈마를 리모트로 제어하여 사용하는 것이 바람직하다. 또한, 이온과 전자를 제거하기 위해서, 효과적인 기술은 기판의 상부에 전극을 설치하고 전압을 인가하는 것이다. 바람직하게는, 인가 전압은 대략 0 V 내지 ±100 V 이다. In this step, it is important to remove the electrons and supply only radicals to the catalyst layer 13, and therefore, it is preferable to use a very weak plasma by controlling it remotely. In addition, to remove ions and electrons, an effective technique is to install an electrode on top of the substrate and apply a voltage. Preferably, the applied voltage is approximately 0 V to ± 100 V.

그래핀층(14)은 전술한 여러 단계의 처리에 의해 얻을 수 있다. 그래핀층(14)은 하이드로카본계 가스를 사용하여 단일 조건하에서 CVD 기술에 의해 형성될 수 있다. 그러나, 전술한 여러 단계의 프로세스를 사용함으로써, 낮은 온도 조건 하에서 균일성이 보다 양호한 그래핀층(14)이 형성될 수 있다. 그래핀 형성 온도를 낮춤으로써, 고온의 프로세스에 기인하는 반도체 장치(100)의 부재에 대한 악 영향을 억제할 수 있다. 또한, 균일하게 성장한 그래핀은 그래핀층(14)에서의 전기 전도를 촉진시켜서 배선(10)의 저항을 감소시킨다. The graphene layer 14 can be obtained by the treatment of the various steps described above. The graphene layer 14 may be formed by CVD techniques under a single condition using a hydrocarbon-based gas. However, by using the various steps of the process described above, the graphene layer 14 with better uniformity can be formed under low temperature conditions. By lowering the graphene formation temperature, the adverse effect on the member of the semiconductor device 100 due to the high temperature process can be suppressed. In addition, uniformly grown graphene promotes electrical conduction in the graphene layer 14 to reduce the resistance of the wiring 10.

그래핀층(14)의 표면을 덮는 금속막을 형성하면, 도 3f에 도시한 촉매막(17)과 질화막(16)을 처리하는 공정을 행하지 않아도 된다. 이 경우에는, 그래핀층(14)과 금속막이 촉매막(17)에 형성되고나서, 금속막, 그래핀층(14), 촉매막(17) 및 질화막(16)이 처리된다. If the metal film covering the surface of the graphene layer 14 is formed, it is not necessary to perform the process of processing the catalyst film 17 and the nitride film 16 shown in FIG. 3F. In this case, after the graphene layer 14 and the metal film are formed on the catalyst film 17, the metal film, the graphene layer 14, the catalyst film 17 and the nitride film 16 are processed.

다음으로, 도 3h에 도시한 바와 같이, 보호막(4)과 절연층(5)이 형성된다. 보호막(4)은 배선(10) 및 절연층(2)의 표면을 덮도록 CVD 기술에 의해 형성된다. 절연층(5)은 CVD 기술에 의해 보호막(4)에 형성된다. Next, as shown in FIG. 3H, the protective film 4 and the insulating layer 5 are formed. The protective film 4 is formed by the CVD technique so as to cover the surfaces of the wiring 10 and the insulating layer 2. The insulating layer 5 is formed on the protective film 4 by CVD technique.

다음으로, 절연층(5) 내에 컨택트 플러그(6)가 형성되고, 이에 의해 도 2에 도시한 바와 같은 반도체 장치(100)가 제조된다. 컨택트 플러그(6)는 절연층(5) 내에 형성된 컨택트 홀 내에 중앙부(6a)와 표면층(6b)의 재료막을 포토리소그래피 및 RIE에 의해 채워넣음으로써 형성된다. 또한, 컨택트 홀이 형성되면, 보호막(4)은 에칭 스토퍼로서 사용될 수 있다. Next, a contact plug 6 is formed in the insulating layer 5, whereby the semiconductor device 100 as shown in FIG. 2 is manufactured. The contact plug 6 is formed by filling a material film of the central portion 6a and the surface layer 6b by photolithography and RIE into contact holes formed in the insulating layer 5. In addition, when the contact hole is formed, the protective film 4 can be used as an etching stopper.

(제2 실시형태) (2nd embodiment)

본 발명의 제2 실시형태는 그래핀층이 배선의 측면과 상면에 형성되는 점에 있어서 제1 실시형태와 상이하다. 따라서, 제2 실시형태에서는, 그래핀층과 컨택트 플러그 사이의 접촉 저항을 감소시킬 수 있다. 또한, 배선의 상면에도 그래핀층이 접속되므로, 코어 부재의 높이를 증가시키지 않고서 그래핀층의 폭을 증가시킬 수 있다. 이에 따라서, 그래핀층의 폭 방향으로 배열된 육각 격자의 수를 증가시킬 수 있고, 이에 의해 에지 효과로 인해 배선 저항이 증가하는 것을 억제할 수 있다. 여기서는, 제1 실시형태와 마찬가지인 점에 대한 설명은 간략화하거나 또는 그 설명을 반복하지 않는다. The second embodiment of the present invention differs from the first embodiment in that the graphene layer is formed on the side and top surfaces of the wiring. Therefore, in the second embodiment, the contact resistance between the graphene layer and the contact plug can be reduced. In addition, since the graphene layer is also connected to the upper surface of the wiring, the width of the graphene layer can be increased without increasing the height of the core member. Accordingly, the number of hexagonal lattice arranged in the width direction of the graphene layer can be increased, thereby increasing the wiring resistance due to the edge effect can be suppressed. Here, the description about the point similar to 1st Embodiment is simplified or the description is not repeated.

도 4는 제2 실시형태에 따른 반도체 장치(200)의 수직 단면도이다. 4 is a vertical cross-sectional view of the semiconductor device 200 according to the second embodiment.

반도체 장치(200)는 배선(20), 배선(20)의 측면 및 상면을 덮는 보호막(4), 배선(20)의 저면 및 상면에 각각 접속된 컨택트 플러그(3 및 6), 및 컨택트 플러그(3)를 거쳐 배선(20)에 접속된 도전성 부재(1)를 포함한다. 컨택트 플러그(3)는 절연층(2) 내에 형성된다. 배선(20), 보호막(4) 및 컨택트 플러그(6)는 절연층(5) 내에 형성된다. The semiconductor device 200 includes a wiring 20, a protective film 4 covering the side and top surfaces of the wiring 20, contact plugs 3 and 6 connected to the bottom and top surfaces of the wiring 20, and a contact plug ( And conductive member 1 connected to wiring 20 via 3). The contact plug 3 is formed in the insulating layer 2. The wiring 20, the protective film 4, and the contact plug 6 are formed in the insulating layer 5.

배선(20)은 코어 부재(21), 코어 부재(11)의 양 측면 및 상면에 형성된 베이스층(22), 베이스층(22)을 거쳐 코어 부재(21)의 양 측면 및 상면에 형성된 촉매층(23), 및 베이스층(22) 및 촉매층(23)을 거쳐 코어 부재(21)의 양 측면 및 상면에 형성된 그래핀층(24)을 포함한다. The wiring 20 includes a core layer 21, a base layer 22 formed on both sides and an upper surface of the core member 11, and a catalyst layer formed on both sides and an upper surface of the core member 21 via the base layer 22. 23, and a graphene layer 24 formed on both sides and an upper surface of the core member 21 via the base layer 22 and the catalyst layer 23.

코어 부재(21), 베이스층(22), 촉매층(23) 및 그래핀층(24)은, 제1 실시형태의 코어 부재(11), 베이스층(12), 촉매층(13) 및 그래핀층(14)과 동일한 재료로 각각 이루어진다. The core member 21, the base layer 22, the catalyst layer 23 and the graphene layer 24 are the core member 11, the base layer 12, the catalyst layer 13 and the graphene layer 14 of the first embodiment. Are each made of the same material.

그래핀층(24)과의 접촉 면적을 증대시키고 접촉 저항을 줄이기 위해, 배선(20) 상의 그래핀층(24)을 관통하도록 컨택트 플러그(6)가 형성되는 것이 바람직하다. 도 4의 컨택트 플러그(6) 위의 점선은 컨택트 플러그(6)가 존재하지 않는 단면에 있어서의 베이스층(22), 촉매층(23) 및 그래핀층(24)의 위치를 나타낸다. In order to increase the contact area with the graphene layer 24 and reduce the contact resistance, the contact plug 6 is preferably formed to penetrate the graphene layer 24 on the wiring 20. The dotted line on the contact plug 6 in FIG. 4 shows the positions of the base layer 22, the catalyst layer 23 and the graphene layer 24 in the cross section where the contact plug 6 is not present.

이하, 본 실시형태에 따른 반도체 장치(200)의 제조 방법의 일례를 설명한다. Hereinafter, an example of the manufacturing method of the semiconductor device 200 which concerns on this embodiment is demonstrated.

도 5a 내지 도 5c는 제2 실시형태에 따른 반도체 장치(200)를 제조하는 공정을 나타내는 수직 단면도이다. 5A to 5C are vertical cross-sectional views illustrating a process of manufacturing the semiconductor device 200 according to the second embodiment.

먼저, 도 5a에 도시한 바와 같이, 도 3d에 도시된 질화막(16)을 형성하는 공정이, 제1 실시형태와 마찬가지의 방법으로 행해진다. 본 실시형태에서는, 질화막(또는, 질화막에 상당하는 임의의 막)이 처리되지 않기 때문에, 예를 들어, 당해 질화막으로 이루어진 베이스층(22)이 이 단계에서 얻어진다. First, as shown in FIG. 5A, the process of forming the nitride film 16 shown in FIG. 3D is performed by the method similar to 1st Embodiment. In this embodiment, since the nitride film (or any film corresponding to the nitride film) is not processed, for example, the base layer 22 made of the nitride film is obtained at this stage.

다음으로, 도 5b에 도시한 바와 같이, 선택적 CVD 기술에 의해 베이스층(22)의 표면에 촉매층(23)이 선택적으로 형성된다. Next, as shown in FIG. 5B, the catalyst layer 23 is selectively formed on the surface of the base layer 22 by the selective CVD technique.

다음으로, 도 5c에 도시한 바와 같이, CVD 기술에 의해 촉매층(23)의 표면에 그래핀이 성장하여 그래핀층(24)을 형성한다. Next, as shown in FIG. 5C, graphene is grown on the surface of the catalyst layer 23 by CVD to form the graphene layer 24.

보호막을 형성하는 공정에 이어지는 공정은 제1 실시형태와 마찬가지의 방법으로 행해진다. 그러나, 배선(20) 상의 그래핀층(24)을 관통하도록 컨택트 플러그(6)를 형성하는 것이 바람직하다. The process following the process of forming a protective film is performed by the method similar to 1st Embodiment. However, it is preferable to form the contact plug 6 so as to penetrate the graphene layer 24 on the wiring 20.

(제3 실시형태) (Third embodiment)

본 발명의 제3 실시형태는, 배선 내의 두 개의 그래핀층이 두 개의 독립적인 배선으로서 기능하는 점에 있어서 제1 실시형태와 상이하다. 따라서, 제3 실시형태에서는, 복수의 배선이 좁은 간극을 통하여 쉽게 배열된다. 여기서는, 제1 실시형태에서와 동일한 점에 대한 설명은 간략하게 하거나 또는 반복하지 않는다. The third embodiment of the present invention differs from the first embodiment in that two graphene layers in the wiring function as two independent wirings. Therefore, in the third embodiment, the plurality of wirings are easily arranged through the narrow gap. Here, the descriptions of the same points as in the first embodiment will not be simplified or repeated.

도 6은 제3 실시형태에 다른 반도체 장치(300)의 수직 단면도이다. 6 is a vertical sectional view of the semiconductor device 300 according to the third embodiment.

반도체 장치(300)는 배선(30), 배선(30)의 상면 및 측면을 덮는 보호막(4), 배선(30)의 저면 및 상면에 제각기 접속된 컨택트 플러그(7 및 8), 및 컨택트 플러그(7)를 거쳐 배선(30)에 접속된 도전성 부재(1)를 포함한다. 컨택트 플러그(7)는 절연층(2) 내에 형성된다. 배선(30), 보호막(4) 및 컨택트 플러그(8)는 절연층(5) 내에 형성된다. The semiconductor device 300 includes a wiring 30, a protective film 4 covering upper and side surfaces of the wiring 30, contact plugs 7 and 8 respectively connected to bottom and top surfaces of the wiring 30, and a contact plug ( The conductive member 1 connected to the wiring 30 via 7) is included. The contact plug 7 is formed in the insulating layer 2. The wiring 30, the protective film 4, and the contact plug 8 are formed in the insulating layer 5.

배선(30)은 코어 부재(31), 코어 부재(31)의 길이 방향 L의 양 측면에 형성된 베이스층(32), 베이스층(32)을 거쳐 코어 부재(31)의 양 측면에 형성된 촉매층(33), 및 베이스층(32)과 촉매층(33)을 거쳐 코어 부재(31)의 양 측면에 형성된 그래핀층(34)을 포함한다. The wiring 30 has a core layer 31, a base layer 32 formed on both sides of the core member 31 in the longitudinal direction L, and a catalyst layer formed on both sides of the core member 31 via the base layer 32 ( 33, and a graphene layer 34 formed on both sides of the core member 31 via the base layer 32 and the catalyst layer 33.

코어 부재(31)는 SiN 등의 절연 재료로 이루어진다. 구체적으로는, 양호한 가공성을 지닌 SiO2를 코어 부재의 재료로서 사용함으로써, 코어 부재(31)의 폭에 대한 높이의 비를 증가시킬 수 있고, 또한 배선(30)의 폭에 대한 그래핀층(34)의 폭의 비를 증가시킬 수 있다. The core member 31 is made of an insulating material such as SiN. Specifically, by using SiO 2 having good workability as the material of the core member, the ratio of the height to the width of the core member 31 can be increased, and the graphene layer 34 to the width of the wiring 30 can be increased. Can increase the ratio of the width.

코어 부재(31)가 절연체이므로, 코어 부재(31)의 양 측면 상의 그래핀층(34)은 배선(30) 내에서 서로 절연되어 있다. 컨택트 플러그(7 및 8)가 코어 부재(31)의 양 측면 상의 그래핀층(34)에 형성되므로, 코어 부재(31)의 양 측면 상의 그래핀층(34)은 두 개의 독립된 배선으로서 기능한다. 또한, 하나의 코어 부재로부터 2 개의 독립된 배선이 형성되므로, 이것은 소형화에 효과적이다. Since the core member 31 is an insulator, the graphene layers 34 on both sides of the core member 31 are insulated from each other in the wiring 30. Since the contact plugs 7 and 8 are formed on the graphene layer 34 on both sides of the core member 31, the graphene layer 34 on both sides of the core member 31 functions as two independent wirings. In addition, since two independent wirings are formed from one core member, this is effective for miniaturization.

제1 실시형태의 코어 부재(11)와 마찬가지로, 코어 부재(31)는, 포토리소그래피 및 RIE에 의해 재료막(절연막)을 패터닝하여 형성될 수 있다. 또한, 코어 부재(31)의 폭은 포토리소그래피 공정에서의 레지스트 마스크에 대해 슬리밍 처리를 실시함으로써 좁힐 수 있다. Similar to the core member 11 of the first embodiment, the core member 31 can be formed by patterning a material film (insulating film) by photolithography and RIE. In addition, the width of the core member 31 can be narrowed by performing a slimming process with respect to the resist mask in a photolithography process.

베이스층(32), 촉매층(33), 그래핀층(34), 중앙부(7a 및 8a) 및 표면층(7b 및 8b)은, 각각 제1 실시형태의 베이스층(12), 촉매층(13), 그래핀층(14), 중앙부(3a 및 6a) 및 표면층(3b 및 6b) 과 동일한 재료로 이루어진다. The base layer 32, the catalyst layer 33, the graphene layer 34, the center portions 7a and 8a and the surface layers 7b and 8b are the base layer 12, the catalyst layer 13, and the graph of the first embodiment, respectively. It is made of the same material as the fin layers 14, the center portions 3a and 6a and the surface layers 3b and 6b.

위에서는 2개의 그래핀층(34)이 코어 부재(31)의 양 측면에 두 개의 독립하는 배선으로 형성되는 것을 설명하였지만, 제3 실시형태에서는, 하나의 그래핀층(34)이 코어 부재(31)의 하나의 측면에 하나의 배선으로서 형성되어도 된다. Although two graphene layers 34 are described above as two independent wirings on both sides of the core member 31, in the third embodiment, one graphene layer 34 is formed of the core member 31. It may be formed as one wiring on one side of the.

제1 내지 제3 실시형태에 따르면, 배선의 길이 방향으로 배선의 양 측면에 촉매층을 갖는 기체가 제공되는 경우, 촉매층과 접촉하면서, 기체의 양 측면에 그래핀층이 형성된다. 따라서, 그래핀층의 폭을 증가시킬 수 있고, 따라서 배선의 폭을 증가시키지 않고, 그래핀층의 폭 방향으로의 육각 격자의 수를 증가시킬 수 있다. 이렇게 하면, 에지 효과에 기여하는 배선 저항의 증가를 억제할 수 있다. 환언하면, 저저항을 갖는 소형 배선 구조를 얻을 수 있다. According to the first to third embodiments, when a gas having a catalyst layer is provided on both sides of the wiring in the longitudinal direction of the wiring, a graphene layer is formed on both sides of the substrate while being in contact with the catalyst layer. Therefore, the width of the graphene layer can be increased, and thus the number of hexagonal lattice in the width direction of the graphene layer can be increased without increasing the width of the wiring. In this way, an increase in wiring resistance contributing to the edge effect can be suppressed. In other words, a small wiring structure having low resistance can be obtained.

예를 들어, 제1 내지 제3 실시형태에 있어서, 코어 부재, 베이스층 및 촉매층은 전술한 기체에 상당한다. 베이스층이 형성되지 않는 경우, 코어 부재와 촉매층이 기체에 상당한다. 또한, 제1 및 제2 실시형태에 있어서, 코어 부재가 그래핀 성장을 위한 촉매로서 기능하는 촉매 재료로 이루어지는 경우에, 베이스층과 촉매층이 형성되지 않아도 된다. 이 경우에는, 코어 부재의 표면이 촉매층으로서의 기능을 하기 때문에, 코어 부재가 기체에 상당한다. For example, in the first to third embodiments, the core member, the base layer, and the catalyst layer correspond to the above-described gas. When the base layer is not formed, the core member and the catalyst layer correspond to the base. In the first and second embodiments, when the core member is made of a catalyst material that functions as a catalyst for graphene growth, the base layer and the catalyst layer do not need to be formed. In this case, since the surface of the core member functions as a catalyst layer, the core member corresponds to the base.

소정의 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이며 발명의 범위를 한정하는 것은 의도하지 않고 있다. 실제로, 본 명세서에서 설명한 방법 및 시스템은, 그 밖의 여러 가지 다른 형태로 실시되는 것이 가능하며, 또한 본 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에서 설명한 방법 및 시스템의 형태에 각종의 생략, 치환, 변경을 행할 수 있다. 첨부하는 특허청구범위 및 그 균등물은 본 발명의 범위 및 요지에 포함되는 이들 실시형태나 그 변형을 포함하려는 것이다. While certain embodiments have been described, these embodiments have been presented by way of example only, and are not intended to limit the scope of the inventions. Indeed, the methods and systems described herein may be embodied in many other forms, and various omissions may be made to the forms of the methods and systems described herein without departing from the spirit of the invention. Substitution and a change can be performed. The appended claims and their equivalents are intended to include these embodiments and variations thereof that fall within the scope and spirit of the invention.

Claims (20)

반도체 장치로서,
기판과,
상기 기판에 또는 상기 기판 위에 형성된 기체(base body) - 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장함 - 와,
상기 기체에 형성된 한 쌍의 배선을 포함하며,
상기 한 쌍의 배선은,
상기 기체를 개재하여 상기 기체의 길이 방향으로 상기 기체의 양 측면에 형성된 제1 및 제2 촉매층과,
상기 기체의 길이 방향을 따라 연장하며 제각기 상기 제1 및 제2 촉매층과 접촉하도록, 상기 기체의 상기 양 측면에 형성된 제1 및 제2 그래핀층 - 상기 그래핀층들은 상기 기체의 상기 양 측면에 대해 수직으로 적층된 복수의 그래핀을 제각기 포함함 - 을 포함하는,
반도체 장치. A semiconductor device comprising:
Substrate,
A base body formed on or on the substrate, the gas having a linear shape in a plan view and extending along a longitudinal direction; and
A pair of wires formed in the substrate,
The pair of wires,
First and second catalyst layers formed on both sides of the gas in the longitudinal direction of the gas via the gas;
First and second graphene layers formed on both sides of the gas, the graphene layers perpendicular to both sides of the gas, extending along the length of the gas and contacting the first and second catalyst layers, respectively; Each containing a plurality of graphene stacked in a stack;
Semiconductor device. 제1항에 있어서,
상기 기체의 중앙부는 절연체이며, 상기 기체의 상기 양 측면 상의 상기 제1 및 제2 그래핀층은 상기 절연체에 의해 전기적으로 절연되며, 상기 한 쌍의 배선은 서로 절연되어 있는, 반도체 장치. The method of claim 1,
The center portion of the base is an insulator, wherein the first and second graphene layers on both sides of the base are electrically insulated by the insulator, and the pair of wires are insulated from each other. 제1항에 있어서,
상기 제1 그래핀층의 폭과 상기 제2 그래핀층의 폭은 상기 기체의 상면의 폭보다 큰, 반도체 장치. The method of claim 1,
The width of the first graphene layer and the width of the second graphene layer is greater than the width of the upper surface of the substrate. 제1항에 있어서,
상기 기체의 상기 양 측면 상의 상기 제1 및 제2 그래핀층의 두께는 30 ㎚ 이상인, 반도체 장치. The method of claim 1,
The thickness of the first and second graphene layers on both sides of the substrate is 30 nm or more. 제1항에 있어서,
상기 제1 및 제2 촉매층은 Co, Ni, Fe, Ru 및 Cu 중 적어도 하나를 포함하는 금속, 합금 또는 카바이드를 포함하는, 반도체 장치. The method of claim 1,
Wherein the first and second catalyst layers comprise a metal, alloy or carbide comprising at least one of Co, Ni, Fe, Ru, and Cu. 제1항에 있어서,
복수의 컨택트 플러그를 더 포함하고,
상기 컨택트 플러그는 상기 제1 그래핀층의 일단부에 접속되고, 또한 상기 제2 그래핀층의 일단부에 접속되는, 반도체 장치. The method of claim 1,
Further comprising a plurality of contact plugs,
And the contact plug is connected to one end of the first graphene layer and further connected to one end of the second graphene layer. 제6항에 있어서,
상기 컨택트 플러그는 상기 제1 그래핀층의 일단부에 직접 접속되고, 또한 상기 제2 그래핀층의 일단부에 접속되는, 반도체 장치. The method of claim 6,
And the contact plug is directly connected to one end of the first graphene layer and further connected to one end of the second graphene layer. 제6항에 있어서,
상기 컨택트 플러그는 중앙부 및 표면층을 포함하고, 상기 표면층은 상기 제1 그래핀층의 일단부에 직접 접속되고, 또한 상기 제2 그래핀층의 일단부에 접속되는, 반도체 장치. The method of claim 6,
And the contact plug comprises a central portion and a surface layer, the surface layer being directly connected to one end of the first graphene layer and further connected to one end of the second graphene layer. 제8항에 있어서,
상기 표면층은 Pd, Ti 및 Ni 중 어느 하나를 포함하는 금속을 포함하는, 반도체 장치. The method of claim 8,
And the surface layer comprises a metal comprising any one of Pd, Ti, and Ni. 제1항에 있어서,
상기 기체와 상기 제1 촉매층 사이 및 상기 기체와 상기 제2 촉매층 사이에 베이스층을 포함하는, 반도체 장치. The method of claim 1,
And a base layer between the gas and the first catalyst layer and between the gas and the second catalyst layer. 제1항에 있어서,
상기 기체의 상면을 덮도록 형성된 제3 촉매층과,
상기 기체의 길이 방향을 따라 연장하며 상기 제3 촉매층과 접촉하도록, 상기 기체의 상면에 형성된 제3 그래핀층 - 상기 제3 그래핀층은 상기 기체의 상면에 대해 수직으로 적층된 복수의 그래핀을 포함함 - 을 더 포함하고,
상기 제1 그래핀층과 상기 제2 그래핀층은 상기 제3 그래핀층에 의해 접속되는, 반도체 장치. The method of claim 1,
A third catalyst layer formed to cover the upper surface of the gas,
A third graphene layer formed on the upper surface of the gas so as to contact the third catalyst layer in the longitudinal direction of the gas, wherein the third graphene layer includes a plurality of graphenes stacked vertically with respect to the upper surface of the gas; Contains more
And the first graphene layer and the second graphene layer are connected by the third graphene layer. 제11항에 있어서,
상기 제3 촉매층은 Co, Ni, Fe, Ru 및 Cu 중 적어도 하나를 포함하는 금속, 합금 또는 카바이드를 포함하는, 반도체 장치. The method of claim 11,
And the third catalyst layer comprises a metal, alloy or carbide comprising at least one of Co, Ni, Fe, Ru and Cu. 제11항에 있어서,
컨택트 플러그를 더 포함하고,
상기 컨택트 플러그는 상기 제1 및 상기 제2 그래핀층의 단부들에 접속된, 반도체 장치. The method of claim 11,
Further comprising a contact plug,
And the contact plug is connected to ends of the first and second graphene layers. 제13항에 있어서,
상기 컨택트 플러그는, 상기 제1 그래핀층에 포함된 상기 복수의 그래핀 중 적어도 2개의 그래핀의 단부들 및 상기 제2 그래핀층에 포함된 상기 복수의 그래핀 중 적어도 2개의 그래핀의 단부들에 직접 접속되는, 반도체 장치. The method of claim 13,
The contact plug may include ends of at least two graphenes of the plurality of graphenes included in the first graphene layer and ends of at least two graphenes of the plurality of graphenes included in the second graphene layer. A semiconductor device directly connected to. 제13항에 있어서,
상기 컨택트 플러그는 상기 제3 그래핀층을 관통하는, 반도체 장치. The method of claim 13,
And the contact plug penetrates through the third graphene layer. 반도체 장치로서,
기판과,
상기 기판에 또는 상기 기판 위에 형성된 기체 - 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장함 - 와,
상기 기체의 측면에 형성된 배선을 포함하며,
상기 배선은,
상기 기체의 길이 방향으로 상기 기체의 측면에 형성된 촉매층과,
상기 기체의 길이 방향을 따라 연장하며 상기 촉매층과 접촉하도록, 상기 기체의 측면에 형성된 그래핀층 - 상기 그래핀층은 상기 기체의 측면에 대해 수직으로 적층된 복수의 그래핀을 포함함 - 을 포함하는,
반도체 장치. A semiconductor device comprising:
Substrate,
A gas formed on or on the substrate, the gas having a linear shape in a plan view and extending along a longitudinal direction; and
It includes a wiring formed on the side of the base,
The wiring,
A catalyst layer formed on the side of the gas in the longitudinal direction of the gas,
A graphene layer formed on the side of the gas, the graphene layer comprising a plurality of graphenes stacked perpendicular to the side of the gas, such that the graphene layer extends along the longitudinal direction of the gas and contacts the catalyst layer;
Semiconductor device. 제16항에 있어서,
상기 그래핀층의 폭은 상기 기체의 상면의 폭보다 큰, 반도체 장치. The method of claim 16,
The width of the graphene layer is larger than the width of the upper surface of the substrate. 제16항에 있어서,
상기 그래핀층의 폭은 30 ㎚ 이상인, 반도체 장치. The method of claim 16,
The graphene layer has a width of 30 nm or more. 제16항에 있어서,
콘택트 플러그를 더 포함하고,
상기 콘택트 플러그는 상기 그래핀층의 일단부에 접속된, 반도체 장치. The method of claim 16,
Further comprising a contact plug,
And the contact plug is connected to one end of the graphene layer. 제19항에 있어서,
상기 컨택트 플러그는 상기 그래핀층에 포함된 상기 복수의 그래핀 중 적어도 2개의 그래핀의 단부들에 직접 접속된, 반도체 장치. 20. The method of claim 19,
And the contact plug is directly connected to ends of at least two graphenes of the plurality of graphenes included in the graphene layer.
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