JP5353009B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
Semiconductor device manufacturing method and semiconductor device Download PDFInfo
- Publication number
- JP5353009B2 JP5353009B2 JP2008001670A JP2008001670A JP5353009B2 JP 5353009 B2 JP5353009 B2 JP 5353009B2 JP 2008001670 A JP2008001670 A JP 2008001670A JP 2008001670 A JP2008001670 A JP 2008001670A JP 5353009 B2 JP5353009 B2 JP 5353009B2
- Authority
- JP
- Japan
- Prior art keywords
- graphene sheet
- semiconductor device
- film pattern
- catalyst film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
Description
本発明は半導体装置の製造方法および半導体装置に関し、特に炭素構造体を利用した半導体装置の製造方法および半導体装置に関する。 The present invention relates to a manufacturing method and a semiconductor equipment of a semiconductor device, particularly relates to the manufacturing method and a semiconductor equipment of a semiconductor device using a carbon structure.
半導体技術は、ムーア（Moore）の法則に則って微細化が進められ性能向上が図られてきた。しかし、この法則も、トランジスタにおけるシリコン（Ｓｉ）や配線に代わる銅（Ｃｕ）の微細化の限界が見えてきている。そして、これらに対する代替材料の探求や研究が盛んに行われている。 Semiconductor technology has been miniaturized according to Moore's law, and performance has been improved. However, this law also shows the limit of miniaturization of silicon (Si) and copper (Cu) instead of wiring in the transistor. In addition, research and research on alternative materials are being actively conducted.
代替材料の１つとして、カーボンナノチューブ（ＣＮＴ：Carbon NanoTube）に注目が集まった。ＣＮＴは、炭素（Ｃ）原子が六角形に繋がった平面構造であって化学的に安定しているグラフェンシートが円筒状に巻かれて構成されている。そして、このＣＮＴはバリスティック伝導特性や大電流密度耐性などの特性を持つため、トランジスタのチャネルや配線構造体などへの適用に期待されていた（例えば、特許文献１参照）。ところが、多数本のＣＮＴを所望の位置に、所望の方向に揃えて形成することが難しいという課題があった。 Attention has been focused on carbon nanotubes (CNT) as an alternative material. The CNT has a planar structure in which carbon (C) atoms are connected in a hexagonal shape, and is composed of a chemically stable graphene sheet wound in a cylindrical shape. Since this CNT has characteristics such as ballistic conduction characteristics and resistance to large current density, it has been expected to be applied to transistor channels and wiring structures (see, for example, Patent Document 1). However, there is a problem that it is difficult to form a large number of CNTs at a desired position in a desired direction.
そこで、ＣＮＴに代わり、ＣＮＴと同様に、バリスティック伝導特性や大電流密度耐性などの優れた特性を持ち、ＣＮＴを構成するグラフェンシートの適用が提案された。例えば、グラフェンシートを多層に積層した、従来から知られているグラファイトは、電気的には金属的性質をもつ。最近、５層以下の数層のグラフェンシートをチャネルとするトランジスタを作製したという報告がある（非特許文献１参照）。これによれば、グラファイトは金属であるにも関わらず、層数が少ない場合には電界印加によって導電率が変調でき、すなわちトランジスタ動作することが確認されている。さらに理論計算では、グラフェンシートのキャリアの平均自由工程は長く、高移動度やバリスティック伝導、高速キャリア輸送が得られることが予測されている。
しかし、グラフェンシートは所望のサイズで、所望の場所へ形成することは困難であって未だ実現されていない。
本発明はこのような点に鑑みてなされたものであり、微細化を進めながら、特性を向上させた半導体装置の製造方法および半導体装置を提供することを目的とする。
However, it is difficult to form a graphene sheet in a desired size at a desired location, and it has not been realized yet.
The present invention has been made in view of these points, and an object thereof is to provide a manufacturing method and a semiconductor equipment of the semiconductor device while miniaturized, improving the properties.
本発明では上記課題を解決するために、図１に示すように、基板１１上に、遷移金属の（１１１）面の触媒膜パターン１２を形成し、触媒膜パターン１２からグラフェンシート１３を成長させる工程と、グラフェンシート１３の両端にソース・ドレイン電極部１５，１４を形成する工程と、グラフェンシート１３上にゲート電極部１６を形成する工程と、を有することを特徴とする半導体装置１０の製造方法が提供される。 In the present invention, in order to solve the above problem, as shown in FIG. 1, a catalyst film pattern 12 having a (111) surface of a transition metal is formed on a substrate 11, and a graphene sheet 13 is grown from the catalyst film pattern 12. The manufacturing of the semiconductor device 10, comprising: a step, a step of forming source / drain electrode portions 15 and 14 on both ends of the graphene sheet 13, and a step of forming the gate electrode portion 16 on the graphene sheet 13. A method is provided.
このような半導体装置の製造方法によれば、形状、結晶方位が制御された遷移金属の（１１１）面の触媒膜パターンが所望の場所に形成されるようになり、半導体装置のチャネル部に、この触媒膜パターンが形成されて、所望の形状、電気伝導性のグラフェンシートを成膜させることができる。 According to such a method for manufacturing a semiconductor device, the catalyst film pattern of the (111) plane of the transition metal whose shape and crystal orientation are controlled is formed at a desired location, and in the channel portion of the semiconductor device, By forming this catalyst film pattern, a graphene sheet having a desired shape and conductivity can be formed.
本発明では上記課題を解決するために、遷移金属の（１１１）面の触媒膜パターンから成長させた別のグラフェンシート上にインプリントマスクを押印し、前記インプリントマスクに沿って前記別のグラフェンシートから切り出されたグラフェンシートを基板上に形成する工程と、前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、前記グラフェンシート上にゲート電極部を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。 In the present invention, in order to solve the above-described problem, an imprint mask is imprinted on another graphene sheet grown from a catalyst film pattern on the (111) surface of a transition metal, and the another graphene is formed along the imprint mask. Forming a graphene sheet cut out from the sheet on a substrate, forming a source / drain electrode part on both ends of the graphene sheet, and forming a gate electrode part on the graphene sheet. A method for manufacturing a semiconductor device is provided.
このような半導体装置の製造方法によれば、結晶方位が制御された遷移金属の（１１１）面の触媒膜パターンから成長された別のグラフェンシートから、所望の形状でグラフェンシートが切り出され、このグラフェンシートを半導体装置のチャネル部に形成させることができる。 According to such a method of manufacturing a semiconductor device, a graphene sheet is cut out in a desired shape from another graphene sheet grown from the catalyst film pattern on the (111) plane of the transition metal whose crystal orientation is controlled. A graphene sheet can be formed in a channel portion of a semiconductor device.
また、本発明では上記課題を解決するために、基板上のチャネル部と、前記チャネル部の両側の前記基板に形成されたソース・ドレイン電極部と、前記チャネル部上に形成されたゲート電極部とを備える半導体装置において、前記チャネル部は、絶縁分離膜で分離された触媒膜パターンの（１１１）面に成長させたグラフェンシートを有することを特徴とする半導体装置が提供される。 In the present invention, in order to solve the above problems, a channel portion on a substrate, source / drain electrode portions formed on the substrate on both sides of the channel portion, and a gate electrode portion formed on the channel portion. The channel part has a graphene sheet grown on the (111) plane of the catalyst film pattern separated by the insulating separation film .
このような半導体装置によれば、半導体装置のチャネル部に、絶縁分離膜で分離された触媒膜パターン表面の（１１１）面に成長させたグラフェンシートが形成されて、高速化されて、特性が向上した半導体装置を得ることができる。 According to such a semiconductor device, the graphene sheet grown on the (111) plane of the catalyst film pattern surface separated by the insulating separation film is formed in the channel portion of the semiconductor device, and the characteristics are improved. An improved semiconductor device can be obtained.
本発明では、形状、結晶方位が制御された遷移金属の（１１１）面の触媒膜パターンが所望の場所に形成できるようにしたことから、半導体装置のチャネル部に、この遷移金属の（１１１）面の触媒膜パターンを用いて、所望の形状、電気伝導性のグラフェンシートを成膜するようにした。これにより、半導体装置の微細化を進めながら高速化でき、特性が向上した半導体装置を得ることができる。
In the present invention, the shape, since the catalyst layer pattern (111) plane of the transition metal crystal orientation is controlled has to be formed at a desired location, the channel portion of the semiconductor device, the transition metal (111) A graphene sheet having a desired shape and electrical conductivity was formed using the catalyst film pattern on the surface . As a result, it is possible to obtain a semiconductor device that can be speeded up while improving the miniaturization of the semiconductor device and has improved characteristics.
以下、本発明の実施の形態として、本発明の概要を、その後に本発明の概要を踏まえた実施の形態について、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。 Hereinafter, as an embodiment of the present invention, an outline of the present invention will be described with reference to the drawings, followed by an embodiment based on the outline of the present invention. However, the technical scope of the present invention is not limited to these embodiments.
では、本発明の概要について図１を参照して以下に説明する。
図１は、本発明の半導体装置の概要を示しており、（Ａ）は断面模式図、（Ｂ）はチャネル部の要部拡大平面模式図である。
The outline of the present invention will be described below with reference to FIG.
1A and 1B show an outline of a semiconductor device according to the present invention, in which FIG. 1A is a schematic cross-sectional view, and FIG. 1B is an enlarged schematic plan view of a main part of a channel portion.
半導体装置１０は、図１（Ａ）に示すように、基板１１上に、触媒膜（図示を省略）を成膜し、触媒膜パターン１２を形成し、触媒膜パターン１２上にグラフェンシート１３を成長させている。なお、触媒膜パターン１２に代わって、触媒膜パターンと金属下地膜パターンとの積層膜でも構わない。さらに、グラフェンシート１３の両側の基板１１にドレイン電極部１４およびソース電極部１５を、そして、グラフェンシート１３上にゲート絶縁膜（図示を省略）およびゲート電極（図示を省略）から構成されるゲート電極部１６を形成している。この場合、半導体装置１０は、例えば、ソース電極部１５がｎ型、ドレイン電極部１４がｐ型であるとすると、ソース電極部１５、ドレイン電極部１４およびゲート電極部１６に電圧を加えることにより、電子がソース電極部１５から、グラフェンシート１３を通ってドレイン電極部１４へ流れる。 As shown in FIG. 1A, the semiconductor device 10 forms a catalyst film (not shown) on a substrate 11 to form a catalyst film pattern 12, and a graphene sheet 13 is formed on the catalyst film pattern 12. Growing up. Instead of the catalyst film pattern 12, a laminated film of a catalyst film pattern and a metal base film pattern may be used. Further, a drain electrode portion 14 and a source electrode portion 15 are formed on the substrate 11 on both sides of the graphene sheet 13, and a gate insulating film (not shown) and a gate electrode (not shown) are formed on the graphene sheet 13. An electrode portion 16 is formed. In this case, for example, when the source electrode unit 15 is n-type and the drain electrode unit 14 is p-type, the semiconductor device 10 applies a voltage to the source electrode unit 15, the drain electrode unit 14, and the gate electrode unit 16. Electrons flow from the source electrode portion 15 to the drain electrode portion 14 through the graphene sheet 13.
次に、このグラフェンシート１３の成膜方法について、図１（Ｂ）の拡大模式図１０ａを参照しながら説明する。なお、グラフェンシート１３の成長について、分子動力学計算を行って、成長に寄与する原子などの振る舞いの解析を行った。以下では、分子動力学計算結果に基づいて説明を行う。また、拡大模式図１０ａでは、触媒膜パターン１２を構成するニッケル（Ｎｉ）原子を頂点とした三角格子を破線で、グラフェンシート１３を構成するＣ原子を頂点とした六角形を実線で模式的に示している。また、三角格子および六角形の頂点には実際にはＮｉ原子およびＣ原子が存在しているが、拡大模式図１０ａでは、図示を省略している。 Next, a film forming method of the graphene sheet 13 will be described with reference to an enlarged schematic diagram 10a of FIG. Regarding the growth of the graphene sheet 13, molecular dynamics calculation was performed to analyze the behavior of atoms contributing to the growth. Below, it demonstrates based on the molecular dynamics calculation result. Further, in the enlarged schematic diagram 10a, a triangular lattice having a nickel (Ni) atom constituting the catalyst film pattern 12 as a vertex is represented by a broken line, and a hexagon having a C atom constituting the graphene sheet 13 as a vertex is schematically represented by a solid line. Show. In addition, Ni atoms and C atoms actually exist at the apexes of the triangular lattice and the hexagon, but the illustration is omitted in the enlarged schematic diagram 10a.
まず、触媒膜を遷移金属元素の、例えば、Ｎｉ（００１）面の結晶膜を成膜し、触媒膜パターン１２を形成する。そして、Ｎｉ（００１）面に対して、温度６００℃、圧力１ｋＰａにてアセチレン（Ｃ２Ｈ２）とアルゴン（Ａｒ）の混合ガスによりＣ原子を供給した。すると、Ｎｉ表面は（００１）面から（１１１）面に再配列される。Ｎｉ（１１１）面には、図１（Ｂ）に示すように、Ｎｉ原子を頂点とした三角格子が構成される。そして、供給されたＣ原子は、Ｎｉ原子から構成されるそれぞれの三角形の重心の真上に配置される。三角形の重心の真上にＣ原子が配置されることで、Ｃ原子を頂点とした六角形ができ、これが互いに結合することで、グラフェンシート１３の六角形構造が形成される。 First, a catalyst film pattern 12 is formed by forming a crystal film of a transition metal element, for example, a Ni (001) plane as a catalyst film. Then, C atoms were supplied to the Ni (001) surface by a mixed gas of acetylene (C 2 H 2 ) and argon (Ar) at a temperature of 600 ° C. and a pressure of 1 kPa. Then, the Ni surface is rearranged from the (001) plane to the (111) plane. As shown in FIG. 1B, a triangular lattice having Ni atoms as vertices is formed on the Ni (111) plane. And the supplied C atom is arrange | positioned just above the gravity center of each triangle comprised from Ni atom. By arranging the C atom directly above the center of gravity of the triangle, a hexagon having the C atom as a vertex is formed, and these are combined with each other, whereby the hexagonal structure of the graphene sheet 13 is formed.
このようなグラフェンシート１３の成長原理から、遷移金属の（１１１）面の触媒膜パターン１２により、そこからグラフェンシート１３を同様のパターン形状で析出形成させることができる。また、グラフェンシート１３の電気伝導性は六角形の電流の向きによって変化することが知られている。そこで、触媒膜パターン１２のパターンの方向に従って、グラフェンシート１３の向きを制御して電流の向きを決定でき、また、非特許文献１でも触れてあるように、グラフェンシート１３の層数を制御することにより、グラフェンシート１３の電子状態（金属性あるいは半導体性）が制御可能となる。なお、触媒膜パターン１２のパターンの方向は、電子ビームやＡＦＭ（Atomic Force Microscope）などの微細なリソグラフィ技術によっても制御可能であり、さらにはオフ基板を用いることで、基板１１表面にできるライン状の結晶構造ステップを利用することによっても制御可能である。 Based on the growth principle of the graphene sheet 13, the graphene sheet 13 can be deposited and formed in a similar pattern shape from the catalyst film pattern 12 on the (111) plane of the transition metal. Further, it is known that the electrical conductivity of the graphene sheet 13 changes depending on the direction of the hexagonal current. Therefore, according to the pattern direction of the catalyst film pattern 12, the direction of the graphene sheet 13 can be controlled to determine the direction of the current, and as described in Non-Patent Document 1, the number of layers of the graphene sheet 13 is controlled. As a result, the electronic state (metallic or semiconducting) of the graphene sheet 13 can be controlled. Note that the direction of the pattern of the catalyst film pattern 12 can also be controlled by a fine lithography technique such as an electron beam or AFM (Atomic Force Microscope), and further, a line shape formed on the surface of the substrate 11 by using an off-substrate. It is also possible to control by using the crystal structure step.
以上、触媒膜パターンの（１１１）面にグラフェンシートを成長させることができるために、触媒膜パターンを形状、結晶方位を制御して、所望の場所に形成することにより、所望の形状、所望の結晶方位および所望の電気伝導性のグラフェンシートを所望の場所に得ることができる。したがって、触媒膜パターンを半導体装置のチャネル部に形成すると、チャネル部にグラフェンシートを形成させることができ、半導体装置の微細化を進めながら高速化でき、特性が向上した半導体装置を得ることができる。このような触媒膜パターンを、半導体装置のチャネル部の他に、半導体装置やその他の電子デバイスなどの配線構造などにも適用させることが考えられ、この場合、信号などの高速化が可能となる。 As described above, since the graphene sheet can be grown on the (111) plane of the catalyst film pattern, the catalyst film pattern is formed in a desired place by controlling the shape and crystal orientation, thereby obtaining a desired shape and a desired shape. A graphene sheet having a crystal orientation and desired electrical conductivity can be obtained at a desired location. Therefore, when the catalyst film pattern is formed in the channel portion of the semiconductor device, a graphene sheet can be formed in the channel portion, the semiconductor device can be increased in speed while being miniaturized, and a semiconductor device with improved characteristics can be obtained. . It is conceivable to apply such a catalyst film pattern to a wiring structure of a semiconductor device or other electronic devices in addition to the channel portion of the semiconductor device. In this case, it is possible to increase the speed of signals and the like. .
次に、実施の形態について説明する。実施の形態では、第１の実施の形態として、本発明の概要を踏まえた半導体装置について、次に、第２の実施の形態として、本発明を用いた配線構造体についてそれぞれ説明する。 Next, embodiments will be described. In the embodiment, a semiconductor device based on the outline of the present invention will be described as a first embodiment, and then a wiring structure using the present invention will be described as a second embodiment.
まず、第１の実施の形態について図面を参照して説明する。第１の実施の形態は、本発明の概要を踏まえた半導体装置の場合を例に挙げており、２つの実施例を挙げて説明する。
（実施例１−１）
実施例１−１では、触媒膜パターンを残した半導体装置の場合を例にあげて説明する。
First, a first embodiment will be described with reference to the drawings. In the first embodiment, the case of a semiconductor device based on the outline of the present invention is taken as an example, and two examples will be described.
(Example 1-1)
In Example 1-1, the case of a semiconductor device in which a catalyst film pattern is left is described as an example.
図２は、第１の実施の形態における半導体装置であって、（Ａ）は断面模式図、（Ｂ）は平面模式図である。なお、図２（Ｂ）では、グラフェンシート３３や触媒膜パターン３２のチャネル部が見えるように、意図的にゲート絶縁膜３６ａおよびゲート電極３６の一部を除去して表示している。 2A and 2B show the semiconductor device according to the first embodiment. FIG. 2A is a schematic cross-sectional view, and FIG. 2B is a schematic plan view. In FIG. 2B, part of the gate insulating film 36a and the gate electrode 36 is intentionally removed and displayed so that the graphene sheet 33 and the channel portion of the catalyst film pattern 32 can be seen.
半導体装置３０は、絶縁性を示す基板３１上に、絶縁分離膜３２ａで分離された触媒膜パターン３２を形成し、触媒膜パターン３２上にグラフェンシート３３を成長させている。さらに、グラフェンシート３３の両側の基板３１にドレイン電極３４およびソース電極３５を、そして、グラフェンシート３３上にゲート絶縁膜３６ａを介してゲート電極３６をそれぞれ形成している。この場合、半導体装置３０は、例えば、ソース電極３５がｎ型、ドレイン電極３４がｐ型であるとすると、ソース電極３５、ドレイン電極３４およびゲート電極３６に電圧を加えることにより、電子がソース電極３５から、グラフェンシート３３を通ってドレイン電極３４へ流れる。 In the semiconductor device 30, the catalyst film pattern 32 separated by the insulating separation film 32 a is formed on the insulating substrate 31, and the graphene sheet 33 is grown on the catalyst film pattern 32. Further, the drain electrode 34 and the source electrode 35 are formed on the substrate 31 on both sides of the graphene sheet 33, and the gate electrode 36 is formed on the graphene sheet 33 via the gate insulating film 36a. In this case, for example, when the source electrode 35 is n-type and the drain electrode 34 is p-type, the semiconductor device 30 applies a voltage to the source electrode 35, the drain electrode 34, and the gate electrode 36, so that electrons are From 35, it flows to the drain electrode 34 through the graphene sheet 33.
以下に、半導体装置３０の製造方法について図面を参照しながら説明する。
図３は、第１の実施の形態における半導体装置のグラフェンシートの製造工程を示す平面模式図、図４は、第１の実施の形態における半導体装置のソース・ドレイン電極の製造工程を示す平面模式図である。
Below, the manufacturing method of the semiconductor device 30 is demonstrated, referring drawings.
FIG. 3 is a schematic plan view showing the manufacturing process of the graphene sheet of the semiconductor device in the first embodiment, and FIG. 4 is a schematic plan view showing the manufacturing process of the source / drain electrodes of the semiconductor device in the first embodiment. FIG.
まず、図３を参照しながら説明する。絶縁性を示す基板３１を用意する。続いて、この基板３１上に、遷移金属の、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）、Ｎｉなどを用いて、厚さ１ｎｍから１０ｎｍ、面方位（１１１）で触媒膜を成膜して、幅１ｎｍから１０ｎｍの触媒膜パターン３２を、例えば、蒸着、リソグラフィおよびエッチングを施して形成する。なお、触媒膜パターン３２の方向は、後に触媒膜パターン３２から成長したグラフェンシート３３がソース電極からドレイン電極に向かう方向で半導体性を発現する向きにする。また、「幅」とは、図面において紙面の上下方向の長さを「幅」としており、以下同様に表記する。さらに、触媒膜パターン３２の中央には、長さ２ｎｍ程度以上の絶縁分離膜３２ａを通常の半導体プロセスによって形成する。後に成長させるグラフェンシート３３は、半導体装置３０を動作させると、電子が通りチャネルとして機能する。この際、触媒膜パターン３２のみであればその層を通して電子が漏れて、漏れ電流の増加などを招く恐れがある。そこで、絶縁分離膜３２ａを触媒膜パターン３２に形成しておくことで、このような漏れ電流を防ぐことができる。続いて、触媒膜パターン３２にＣ原子を供給し、Ｃ２Ｈ２を原料とした熱フィラメントＣＶＤ（Chemical Vapor Deposition）法によって温度３５０℃程度以上、例えば６００℃程度に加熱して、グラフェンシート３３を成長させる。なお、絶縁分離膜３２ａを中央に有する触媒膜パターン３２からグラフェンシート３３を成長させると、グラフェンシート３３は、触媒膜パターン３２の外側にはみ出して成長する。これは半導体結晶で通常見られるラテラルオーバーグロース（Lateral−Over−Growth）に似た現象である。このようにグラフェンシート３３は触媒膜パターン３２の端では横方向に延びることから、図３に示すように、絶縁分離膜３２ａ上で、絶縁分離膜３２ａの両側の触媒膜パターン３２から延びて、グラフェンシート３３がつながった構造が得られる。以上、図３に示す構成が形成される。 First, a description will be given with reference to FIG. A substrate 31 having an insulating property is prepared. Subsequently, a catalyst film is formed on the substrate 31 with a thickness of 1 nm to 10 nm and a plane orientation (111) using a transition metal such as cobalt (Co), iron (Fe), or Ni. The catalyst film pattern 32 having a width of 1 nm to 10 nm is formed by performing, for example, vapor deposition, lithography and etching. The direction of the catalyst film pattern 32 is such that the graphene sheet 33 grown later from the catalyst film pattern 32 develops semiconductor properties in the direction from the source electrode to the drain electrode. In addition, “width” refers to the length in the vertical direction of the drawing sheet as “width” in the drawings, and is expressed in the same manner below. Further, an insulating separation film 32a having a length of about 2 nm or more is formed in the center of the catalyst film pattern 32 by a normal semiconductor process. The graphene sheet 33 grown later functions as a channel through which electrons pass when the semiconductor device 30 is operated. At this time, if only the catalyst film pattern 32 is used, electrons may leak through the layer, leading to an increase in leakage current. Therefore, by forming the insulating separation film 32a on the catalyst film pattern 32, such a leakage current can be prevented. Subsequently, C atoms are supplied to the catalyst film pattern 32, and heated to a temperature of about 350 ° C. or higher, for example, about 600 ° C. by a hot filament CVD (Chemical Vapor Deposition) method using C 2 H 2 as a raw material. Grow. When the graphene sheet 33 is grown from the catalyst film pattern 32 having the insulating separation film 32a in the center, the graphene sheet 33 grows so as to protrude outside the catalyst film pattern 32. This is a phenomenon similar to the lateral overgrowth normally observed in semiconductor crystals. Thus, since the graphene sheet 33 extends in the lateral direction at the end of the catalyst film pattern 32, as shown in FIG. 3, it extends from the catalyst film pattern 32 on both sides of the insulating film 32a on the insulating film 32a. A structure in which the graphene sheets 33 are connected is obtained. As described above, the configuration shown in FIG. 3 is formed.
次いで、図４を参照しながら説明する。グラフェンシート３３の成長後、オーム性の低抵抗を示すドレイン電極３４およびソース電極３５を、グラフェンシート３３に接続して、触媒膜パターン３２の両側の基板３１に形成する。なお、ドレイン電極３４およびソース電極３５の構成材料としては、例えば、チタン（Ｔｉ）、Ｆｅ、パラジウム（Ｐｄ）、白金（Ｐｔ）またはバナジウム（Ｖ）などを適用させることができる。以上、図４に示す構成が形成される。 Next, a description will be given with reference to FIG. After the growth of the graphene sheet 33, the drain electrode 34 and the source electrode 35 exhibiting ohmic resistance are connected to the graphene sheet 33 and formed on the substrates 31 on both sides of the catalyst film pattern 32. As a constituent material of the drain electrode 34 and the source electrode 35, for example, titanium (Ti), Fe, palladium (Pd), platinum (Pt), vanadium (V), or the like can be applied. As described above, the configuration shown in FIG. 4 is formed.
最後に、図２を参照しながら説明する。ドレイン電極３４およびソース電極３５の形成後、グラフェンシート３３上に、例えば、二酸化シリコン（ＳｉＯ２）、酸化チタン（ＴｉＯ２）または酸化ハフニウム（ＨｆＯ２）などを用いて通常の半導体プロセスにて、ゲート絶縁膜３６ａを形成する。さらに、ゲート絶縁膜３６ａ上に、ゲート電極３６としてドーピングしたポリシリコン（Ｐｏｌｙ−Ｓｉ）あるいはメタルゲートを形成して、ＭＩＳ（Metal−Insulator−Semiconductor）ゲート構造を形成する。 Finally, a description will be given with reference to FIG. After the formation of the drain electrode 34 and the source electrode 35, on the graphene sheet 33, for example, with a normal semiconductor process using silicon dioxide (SiO 2 ), titanium oxide (TiO 2 ), hafnium oxide (HfO 2 ), or the like, A gate insulating film 36a is formed. Further, a doped polysilicon (Poly-Si) or metal gate is formed as the gate electrode 36 on the gate insulating film 36a to form a MIS (Metal-Insulator-Semiconductor) gate structure.
以上の製造工程によって、図２に示すような、絶縁性を示す基板３１上に、絶縁分離膜３２ａで分離された触媒膜パターン３２が形成され、触媒膜パターン３２上にグラフェンシート３３を成長させて、グラフェンシート３３の両側の基板３１にドレイン電極３４およびソース電極３５が形成されて、グラフェンシート３３上にゲート絶縁膜３６ａを介してゲート電極３６が形成された半導体装置３０を製造することができる。
（実施例１−２）
実施例１−２では、触媒膜パターンを除去した半導体装置の場合を例にあげて説明する。
Through the above manufacturing process, the catalyst film pattern 32 separated by the insulating separation film 32 a is formed on the insulating substrate 31 as shown in FIG. 2, and the graphene sheet 33 is grown on the catalyst film pattern 32. Thus, the semiconductor device 30 in which the drain electrode 34 and the source electrode 35 are formed on the substrate 31 on both sides of the graphene sheet 33 and the gate electrode 36 is formed on the graphene sheet 33 via the gate insulating film 36a can be manufactured. it can.
(Example 1-2)
In Example 1-2, the case of a semiconductor device from which the catalyst film pattern has been removed will be described as an example.
図５は、第１の実施の形態における半導体装置であって、（Ａ）は別の断面模式図、（Ｂ）は別の平面模式図である。なお、図５（Ｂ）でも、グラフェンシート３３のチャネル部が見えるように、意図的にゲート絶縁膜３６ａおよびゲート電極３６の一部を除去して表示している。 5A and 5B show the semiconductor device according to the first embodiment, in which FIG. 5A is another schematic cross-sectional view, and FIG. 5B is another schematic plan view. In FIG. 5B, part of the gate insulating film 36a and the gate electrode 36 are intentionally removed so that the channel portion of the graphene sheet 33 can be seen.
半導体装置３０ａでは、絶縁性を示す基板３１上に、半導体装置３０と異なり、直接グラフェンシート３３を配置している。残りの構成は半導体装置３０と同様に、グラフェンシート３３の両側の基板３１にドレイン電極３４およびソース電極３５を、そして、グラフェンシート３３上にゲート絶縁膜３６ａを介してゲート電極３６をそれぞれ形成している。この場合、半導体装置３０ａでも、例えば、ソース電極３５、ドレイン電極３４およびゲート電極３６に電圧を加えることにより、電子がソース電極３５から、グラフェンシート３３を通ってドレイン電極３４へ流れる。 In the semiconductor device 30 a, unlike the semiconductor device 30, the graphene sheet 33 is directly disposed on the insulating substrate 31. In the remaining configuration, the drain electrode 34 and the source electrode 35 are formed on the substrate 31 on both sides of the graphene sheet 33, and the gate electrode 36 is formed on the graphene sheet 33 via the gate insulating film 36a, similarly to the semiconductor device 30. ing. In this case, also in the semiconductor device 30a, for example, by applying a voltage to the source electrode 35, the drain electrode 34, and the gate electrode 36, electrons flow from the source electrode 35 to the drain electrode 34 through the graphene sheet 33.
以下に、半導体装置３０ａの製造方法について図面を参照しながら説明する。
図６は、第１の実施の形態における半導体装置のグラフェンシートの製造工程を示す別の平面模式図、図７は、第１の実施の形態における半導体装置のソース・ドレイン電極の製造工程を示す別の平面模式図である。
Hereinafter, a method for manufacturing the semiconductor device 30a will be described with reference to the drawings.
FIG. 6 is another schematic plan view showing the manufacturing process of the graphene sheet of the semiconductor device according to the first embodiment, and FIG. 7 shows the manufacturing process of the source / drain electrodes of the semiconductor device according to the first embodiment. It is another plane schematic diagram.
まず、図６を参照しながら説明する。絶縁性を示す基板３１を用意する。続いて、この基板３１上に金属下地膜と実施例１と同様にして方向が制御された触媒膜からなる積層膜パターン３２ｂを形成する。ただし、この場合、積層膜パターン３２ｂに絶縁分離膜３２ａを形成する必要はない。続いて、実施例１と同様にして積層膜パターン３２ｂからグラフェンシート３３を成長させる。続いて、実施例２では、積層膜パターン３２ｂおよびグラフェンシート３３の片方に、ピンド膜として、例えば、ソース電極３５を形成する。グラフェンシート３３の片方にピンド膜を形成することによって、グラフェンシート３３を基板３１に固定する。なお、ピンド膜として、ソース電極３５に代わってドレイン電極３４でも構わない。また、ドレイン電極３４およびソース電極３５のいずれの場合でも実施例１と同様にして形成することができる。以上、図６に示す構成が形成される。 First, a description will be given with reference to FIG. A substrate 31 having an insulating property is prepared. Subsequently, a laminated film pattern 32b made of a metal base film and a catalyst film whose direction is controlled in the same manner as in Example 1 is formed on the substrate 31. However, in this case, it is not necessary to form the insulating separation film 32a in the laminated film pattern 32b. Subsequently, the graphene sheet 33 is grown from the laminated film pattern 32b in the same manner as in Example 1. Subsequently, in Example 2, for example, the source electrode 35 is formed as a pinned film on one of the multilayer film pattern 32 b and the graphene sheet 33. The graphene sheet 33 is fixed to the substrate 31 by forming a pinned film on one side of the graphene sheet 33. The pinned film may be the drain electrode 34 instead of the source electrode 35. In addition, any of the drain electrode 34 and the source electrode 35 can be formed in the same manner as in the first embodiment. Thus, the configuration shown in FIG. 6 is formed.
次いで、図７を参照しながら説明する。ピンド膜によってグラフェンシート３３を基板３１に固定した後、グラフェンシート３３、ソース電極３５および基板３１は削らずに、例えば、フッ酸（ＨＦ）系溶液で選択エッチングを行って、金属下地膜と触媒膜の積層膜パターン３２ｂのみをエッチングする。続いて、残りのドレイン電極３４をグラフェンシート３３の基板３１上に形成する。以上、図７に示す構成が形成される。 Next, a description will be given with reference to FIG. After the graphene sheet 33 is fixed to the substrate 31 by the pinned film, the metal base film and the catalyst are formed by, for example, performing selective etching with a hydrofluoric acid (HF) solution without cutting the graphene sheet 33, the source electrode 35, and the substrate 31. Only the laminated film pattern 32b of the film is etched. Subsequently, the remaining drain electrode 34 is formed on the substrate 31 of the graphene sheet 33. Thus, the configuration shown in FIG. 7 is formed.
最後に、図５を参照しながら説明する。ドレイン電極３４およびソース電極３５の形成後、グラフェンシート３３上に、実施例１と同様にしてゲート絶縁膜３６ａを形成し、ゲート絶縁膜３６ａ上に、ゲート電極３６を形成する。 Finally, a description will be given with reference to FIG. After the formation of the drain electrode 34 and the source electrode 35, the gate insulating film 36a is formed on the graphene sheet 33 in the same manner as in Example 1, and the gate electrode 36 is formed on the gate insulating film 36a.
以上の工程によって、図５に示すように、絶縁性を示す基板３１上にグラフェンシート３３を設置させて、グラフェンシート３３の両側の基板３１にドレイン電極３４およびソース電極３５が形成され、そして、グラフェンシート３３上にゲート絶縁膜３６ａを介してゲート電極３６が形成された半導体装置３０ａを製造することができる。 Through the above steps, as shown in FIG. 5, the graphene sheet 33 is placed on the insulating substrate 31, and the drain electrode 34 and the source electrode 35 are formed on the substrates 31 on both sides of the graphene sheet 33. The semiconductor device 30a in which the gate electrode 36 is formed on the graphene sheet 33 through the gate insulating film 36a can be manufactured.
次に、第２の実施の形態について図面を参照して説明する。第２の実施の形態は、本発明の概要を用いた配線構造体の場合を例に挙げて説明する。
図８は、第２の実施の形態における配線構造体であって、（Ａ）は触媒膜パターンがある場合の、（Ｂ）は触媒膜パターンが無い場合の平面模式図である。
Next, a second embodiment will be described with reference to the drawings. In the second embodiment, the case of a wiring structure using the outline of the present invention will be described as an example.
FIG. 8 is a wiring structure according to the second embodiment, where (A) is a schematic plan view when a catalyst film pattern is present, and (B) is a schematic plan view when there is no catalyst film pattern.
配線構造体４０は、図８（Ａ）に示すように、基板４１上に、金属下地膜と触媒膜との積層膜パターン４２が形成されていて、積層膜パターン４２に沿ってグラフェンシート４３が成長している。 As shown in FIG. 8A, the wiring structure 40 has a laminated film pattern 42 of a metal base film and a catalyst film formed on a substrate 41, and a graphene sheet 43 is formed along the laminated film pattern 42. Growing.
触媒膜パターンを形状、結晶方向を制御して、所望の場所に形成することにより、所望の形状、所望の結晶方位および所望の電気伝導性のグラフェンシートを所望の場所に得ることができることは既に述べた通りである。このことを踏まえて、第２の実施の形態では金属下地膜と触媒膜との積層膜パターン４２を利用して構成されている。また、グラフェンシート４３に金属性を示させて、配線として利用するためには、グラフェンシート４３が１２０度程度の角度を成すように積層膜パターン４２を形成して、１層以上のグラフェンシート４３を成長させることが必要となる。 It is already possible to obtain a graphene sheet of a desired shape, a desired crystal orientation and a desired electrical conductivity at a desired location by forming the catalyst film pattern in a desired location by controlling the shape and crystal direction. As stated. Based on this, the second embodiment is configured by using a laminated film pattern 42 of a metal base film and a catalyst film. Further, in order to show the metallicity of the graphene sheet 43 and use it as wiring, the laminated film pattern 42 is formed so that the graphene sheet 43 forms an angle of about 120 degrees, and the graphene sheet 43 having one or more layers is formed. Need to grow.
また、配線構造体４０ａは、図８（Ｂ）に示すように、基板４１上に、グラフェンシート４３が直接配置されている。配線構造体４０ａを製造するには、配線構造体４０と同様にして１２０度程度の角度を成すように積層膜パターン４２を形成して、１層以上のグラフェンシート４３を成長させる必要がある。さらに、配線構造体４０ａでは、第１の実施の形態の実施例１−２と同様にして積層膜パターン４２の形成後、ピンド膜（図示を省略）でグラフェンシート４３を固定して、選択エッチングにより金属下地膜と触媒膜との積層膜パターン４２をエッチングすればよい。 In the wiring structure 40a, the graphene sheet 43 is directly disposed on the substrate 41 as shown in FIG. In order to manufacture the wiring structure 40a, it is necessary to grow the one or more graphene sheets 43 by forming the laminated film pattern 42 so as to form an angle of about 120 degrees as in the case of the wiring structure 40. Further, in the wiring structure 40a, after the formation of the laminated film pattern 42 in the same manner as in Example 1-2 of the first embodiment, the graphene sheet 43 is fixed with a pinned film (not shown), and selective etching is performed. Thus, the laminated film pattern 42 of the metal base film and the catalyst film may be etched.
なお、上記の配線構造体４０，４０ａの製造方法としては、所望の形状に形成した積層膜パターン４２から成長させたグラフェンシート４３を配線として用いる場合について説明した。一方で、以下のような別の方法を用いても所望の形状のグラフェンシートを得ることができる。 In addition, as a manufacturing method of said wiring structure 40,40a, the case where the graphene sheet 43 grown from the laminated film pattern 42 formed in the desired shape was used as wiring was demonstrated. On the other hand, a graphene sheet having a desired shape can be obtained by using another method as described below.
図９は、第２の実施の形態における配線構造体の製造工程であって、（Ａ）はグラフェンシートの、（Ｂ）はインプリントマスクの平面模式図、図１０は、第２の実施の形態における配線構造体の製造工程であって、（Ａ）はグラフェンシートの除去後の、（Ｂ）はグラフェンシートの配線の平面模式図である。 FIG. 9 shows a manufacturing process of the wiring structure according to the second embodiment, where (A) is a graphene sheet, (B) is a schematic plan view of an imprint mask, and FIG. 10 is the second embodiment. It is a manufacturing process of the wiring structure in a form, and (A) is after a removal of a graphene sheet, and (B) is a plane schematic diagram of wiring of a graphene sheet.
まず、図９（Ａ）を参照しながら説明する。絶縁性を示す基板５１上に触媒膜（図示を省略）を成膜する。続いて、第１の実施の形態と同様にして触媒膜から１層以上のグラフェンシート５３を成長させる。または、別途成長させたグラフェンシート５３を、基板５１上に配置するようにしても構わない。続いて、グラフェンシート５３の方向をＡＦＭなどによって測定し、その結果をもとにして、グラフェンシート５３が金属性を示すように、基板５１を所望の角度に回転させる。以上、図９（Ａ）に示す構成が形成される。 First, a description will be given with reference to FIG. A catalyst film (not shown) is formed on the insulating substrate 51. Subsequently, one or more graphene sheets 53 are grown from the catalyst film in the same manner as in the first embodiment. Alternatively, a separately grown graphene sheet 53 may be disposed on the substrate 51. Subsequently, the direction of the graphene sheet 53 is measured by AFM or the like, and based on the result, the substrate 51 is rotated to a desired angle so that the graphene sheet 53 exhibits metallic properties. Thus, the structure shown in FIG. 9A is formed.
次いで、図９（Ｂ）を参照しながら説明する。基板５１上に配置したグラフェンシート５３上に、所望の形状のインプリントマスク５７を押し当てる。以上、図９（Ｂ）に示す構成が形成される。 Next, description will be made with reference to FIG. An imprint mask 57 having a desired shape is pressed onto the graphene sheet 53 disposed on the substrate 51. Thus, the structure shown in FIG. 9B is formed.
次いで、図１０（Ａ）を参照しながら説明する。グラフェンシート５３上にインプリントマスク５７を押し当てて、エッチングによって不要なグラフェンシート５３を除去する。なお、エッチングには酸素（Ｏ）やオゾン（Ｏ３）によるプラズマエッチングなどを利用することができる。以上、図１０（Ａ）に示す構成が形成される。 Next, description will be made with reference to FIG. The imprint mask 57 is pressed onto the graphene sheet 53, and the unnecessary graphene sheet 53 is removed by etching. For the etching, plasma etching using oxygen (O) or ozone (O 3 ) can be used. Thus, the structure shown in FIG. 10A is formed.
最後に、図１０（Ｂ）を参照しながら説明する。不要なグラフェンシート５３の除去後、インプリントマスク５７をはがすと、所望の形状のグラフェンシート５３を得ることができる。 Finally, description will be made with reference to FIG. When the imprint mask 57 is peeled off after the unnecessary graphene sheet 53 is removed, the graphene sheet 53 having a desired shape can be obtained.
以上の工程によって、図１０（Ｂ）に示すように、所望の形状および所望の電気伝導性を有するグラフェンシート５３を得ることが可能となる。
なお、このような方法によって得られたグラフェンシートであれば、半導体装置の配線のみならず、チャネル部やその他電子デバイスの配線などにも適用させることができる。
Through the above steps, as shown in FIG. 10B, a graphene sheet 53 having a desired shape and desired electrical conductivity can be obtained.
Note that a graphene sheet obtained by such a method can be applied not only to wiring of a semiconductor device but also to wiring of a channel portion or other electronic devices.
以上、本発明では、触媒膜パターンの（１１１）面にグラフェンシートを成長させることができるために、触媒膜パターンを所望の形状、所望の結晶方位で所望の場所に形成すると、所望の形状、所望の電気伝導性および所望の結晶方位のグラフェンシートを所望の場所に得ることができる。したがって、触媒膜パターンを半導体装置のチャネル部に成膜すると、チャネル部にグラフェンシートを形成することができ、半導体装置の微細化を進めながら高速化でき、特性が向上した半導体装置を得ることができる。また、このような触媒膜パターンを、半導体装置のチャネル部の他に、半導体装置やその他の電子デバイスなどの配線構造などにも適用が考えられ、この場合、信号などの高速化が可能となる。 As described above, in the present invention, since the graphene sheet can be grown on the (111) plane of the catalyst film pattern, when the catalyst film pattern is formed in a desired shape with a desired crystal orientation, a desired shape, A graphene sheet having a desired electrical conductivity and a desired crystal orientation can be obtained at a desired location. Therefore, when the catalyst film pattern is formed on the channel portion of the semiconductor device, a graphene sheet can be formed on the channel portion, and the speed can be increased while the semiconductor device is miniaturized, and a semiconductor device with improved characteristics can be obtained. it can. In addition to the channel portion of the semiconductor device, such a catalyst film pattern can be applied to a wiring structure of a semiconductor device or other electronic device. In this case, it is possible to increase the speed of signals and the like. .
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。 The above merely illustrates the principle of the present invention. In addition, many modifications and changes can be made by those skilled in the art, and the present invention is not limited to the precise configuration and application shown and described above, and all corresponding modifications and equivalents may be And the equivalents thereof are considered to be within the scope of the invention.
１０ 半導体装置
１０ａ 拡大模式図
１１ 基板
１２ 触媒膜パターン
１３ グラフェンシート
１４ ドレイン電極部
１５ ソース電極部
１６ ゲート電極部
DESCRIPTION OF SYMBOLS 10 Semiconductor device 10a Expansion schematic diagram 11 Substrate 12 Catalyst film pattern 13 Graphene sheet 14 Drain electrode part 15 Source electrode part 16 Gate electrode part
Claims (7)
前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、
前記グラフェンシート上にゲート電極部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a (111) face catalyst film pattern of a transition metal on a substrate and growing a graphene sheet from the catalyst film pattern;
Forming source / drain electrode portions on both ends of the graphene sheet;
Forming a gate electrode portion on the graphene sheet;
A method for manufacturing a semiconductor device, comprising:
前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、
前記グラフェンシート上にゲート電極部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 An imprint mask is imprinted on another graphene sheet grown from the catalyst film pattern on the (111) surface of the transition metal, and the graphene sheet cut out from the another graphene sheet along the imprint mask is placed on the substrate. Forming, and
Forming source / drain electrode portions on both ends of the graphene sheet;
Forming a gate electrode portion on the graphene sheet;
A method for manufacturing a semiconductor device, comprising:
前記チャネル部は、絶縁分離膜で分離された触媒膜パターンの（１１１）面に成長させたグラフェンシートを有することを特徴とする半導体装置。 In a semiconductor device comprising a channel part on a substrate, source / drain electrode parts formed on the substrate on both sides of the channel part, and a gate electrode part formed on the channel part,
The channel device includes a graphene sheet grown on a (111) plane of a catalyst film pattern separated by an insulating separation film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008001670A JP5353009B2 (en) | 2008-01-08 | 2008-01-08 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008001670A JP5353009B2 (en) | 2008-01-08 | 2008-01-08 | Semiconductor device manufacturing method and semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009164432A JP2009164432A (en) | 2009-07-23 |
| JP5353009B2 true JP5353009B2 (en) | 2013-11-27 |
Family
ID=40966684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008001670A Active JP5353009B2 (en) | 2008-01-08 | 2008-01-08 | Semiconductor device manufacturing method and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5353009B2 (en) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100975641B1 (en) | 2008-08-05 | 2010-08-17 | 서울대학교산학협력단 | A Method of Fabricating A Graphene Nano-Device |
| KR101732177B1 (en) | 2009-10-26 | 2017-05-11 | 삼성전자주식회사 | Thin film transistor, and a flat panel display therewith |
| KR101600053B1 (en) * | 2009-12-02 | 2016-03-07 | 삼성전자주식회사 | Transistor and a flat panel display therewith |
| CN104934300B (en) * | 2009-11-13 | 2018-08-14 | 富士通株式会社 | Semiconductor device and its manufacturing method |
| WO2011058651A1 (en) | 2009-11-13 | 2011-05-19 | 富士通株式会社 | Semiconductor device and process for manufacturing same |
| US8673703B2 (en) | 2009-11-17 | 2014-03-18 | International Business Machines Corporation | Fabrication of graphene nanoelectronic devices on SOI structures |
| CN101783366A (en) * | 2010-02-11 | 2010-07-21 | 复旦大学 | Preparation method of graphene MOS transistor |
| JP5440295B2 (en) * | 2010-03-18 | 2014-03-12 | 富士通株式会社 | Pressure sensor and manufacturing method thereof |
| KR101309308B1 (en) | 2010-04-14 | 2013-09-17 | 서울대학교산학협력단 | Electronic device and manufacturing method thereof |
| WO2012141561A2 (en) * | 2011-04-14 | 2012-10-18 | 서울대학교산학협력단 | Eectronic device and manufacturing method thereof |
| US8946903B2 (en) * | 2010-07-09 | 2015-02-03 | Micron Technology, Inc. | Electrically conductive laminate structure containing graphene region |
| JP5590125B2 (en) * | 2010-08-05 | 2014-09-17 | 富士通株式会社 | Manufacturing method of semiconductor device |
| JP5242643B2 (en) * | 2010-08-31 | 2013-07-24 | 株式会社東芝 | Semiconductor device |
| JP5671896B2 (en) * | 2010-09-10 | 2015-02-18 | 富士通株式会社 | Semiconductor device and manufacturing method thereof |
| CN102054869B (en) * | 2010-09-17 | 2012-12-19 | 中国科学院微电子研究所 | Graphene device and manufacturing method thereof |
| KR101736971B1 (en) | 2010-10-01 | 2017-05-30 | 삼성전자주식회사 | Graphene electronic device and method of fabricating the same |
| JP5550515B2 (en) * | 2010-10-05 | 2014-07-16 | 株式会社東芝 | Graphene wiring and manufacturing method thereof |
| CN102468333B (en) * | 2010-10-29 | 2014-05-28 | 中国科学院微电子研究所 | Graphene device, and manufacturing method thereof |
| KR101718961B1 (en) | 2010-11-05 | 2017-03-23 | 삼성전자주식회사 | Semiconductor device comprising Graphene and method of manufacturing the same |
| KR101736970B1 (en) | 2010-12-17 | 2017-05-30 | 삼성전자주식회사 | Graphene electronic device and method of fabricating the same |
| JP2012144415A (en) * | 2010-12-21 | 2012-08-02 | Meijo Univ | Method for producing graphene material, and the graphene material |
| JP2012199520A (en) | 2011-03-10 | 2012-10-18 | Toshiba Corp | Semiconductor device and manufacturing method of the same |
| JP6019640B2 (en) * | 2011-03-23 | 2016-11-02 | 富士通株式会社 | Electronic device and manufacturing method thereof |
| KR101813173B1 (en) | 2011-03-30 | 2017-12-29 | 삼성전자주식회사 | Semiconductor device, method of manufacturing the same and electronic device including semiconductor device |
| KR101813176B1 (en) * | 2011-04-07 | 2017-12-29 | 삼성전자주식회사 | Graphene electronic device and method of fabricating the same |
| KR101271951B1 (en) * | 2011-05-27 | 2013-06-07 | 포항공과대학교 산학협력단 | Method of preparing carbon thin film |
| KR101813179B1 (en) | 2011-06-10 | 2017-12-29 | 삼성전자주식회사 | Graphene electronic device having a multi-layered gate insulating layer |
| WO2012173145A1 (en) * | 2011-06-14 | 2012-12-20 | 学校法人 名城大学 | Process for producing graphene material, graphene material, and graphene wiring structure |
| JP5772299B2 (en) * | 2011-06-29 | 2015-09-02 | 富士通株式会社 | Semiconductor device and manufacturing method thereof |
| US8482126B2 (en) | 2011-09-02 | 2013-07-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP5801221B2 (en) | 2012-02-22 | 2015-10-28 | 株式会社東芝 | Semiconductor device manufacturing method and semiconductor device |
| WO2013129312A1 (en) | 2012-02-27 | 2013-09-06 | 学校法人 名城大学 | Process for producing catalyst metal layer and process for producing graphene material |
| JP5910294B2 (en) | 2012-05-10 | 2016-04-27 | 富士通株式会社 | Electronic device and manufacturing method of laminated structure |
| JP2014027166A (en) * | 2012-07-27 | 2014-02-06 | National Institute Of Advanced Industrial & Technology | Method for manufacturing graphene transistor |
| JP2014055087A (en) * | 2012-09-13 | 2014-03-27 | Panasonic Corp | Method for producing graphene and transistor using the graphene |
| KR102128526B1 (en) * | 2013-11-15 | 2020-06-30 | 삼성전자주식회사 | Graphene device including separated junction contact and method of fabricating the same |
| JP6677017B2 (en) * | 2016-02-29 | 2020-04-08 | 株式会社デンソー | Electronic equipment |
| JP6648563B2 (en) * | 2016-03-10 | 2020-02-14 | 富士通株式会社 | Semiconductor device, method of manufacturing ribbon-shaped thin film, and method of manufacturing semiconductor device |
| JP7102364B2 (en) * | 2019-03-19 | 2022-07-19 | 株式会社東芝 | Electronic elements and molecular detectors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454901B2 (en) * | 1994-02-24 | 2003-10-06 | 株式会社東芝 | Method for producing graphite intercalation compound |
| JP5167479B2 (en) * | 2006-06-13 | 2013-03-21 | 国立大学法人北海道大学 | Method for manufacturing graphene integrated circuit |
-
2008
- 2008-01-08 JP JP2008001670A patent/JP5353009B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009164432A (en) | 2009-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5353009B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| EP2448863B1 (en) | Graphene device and method of fabricating a graphene device | |
| JP7219524B2 (en) | Graphene FETs with graphite interfaces at the contacts | |
| US9431520B2 (en) | Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates | |
| Lu et al. | Semiconducting graphene: converting graphene from semimetal to semiconductor | |
| Biró et al. | Graphene: nanoscale processing and recent applications | |
| US8105928B2 (en) | Graphene based switching device having a tunable bandgap | |
| JP5688775B2 (en) | Graphene material manufacturing method | |
| Jangid et al. | Graphene nanoribbon transistors with high ION/IOFF ratio and mobility | |
| JP2013012736A (en) | Graphene structure, manufacturing method for graphene structure, graphene element and manufacturing method for graphene element | |
| JP6052537B2 (en) | Graphene structure, semiconductor device using the same, and manufacturing method thereof | |
| Ma et al. | Precise control of graphene etching by remote hydrogen plasma | |
| JP4555695B2 (en) | Electronic device provided with carbon nanotube wiring and method for manufacturing the same | |
| JP5685987B2 (en) | Electronic device and manufacturing method thereof | |
| KR101173115B1 (en) | Semiconductor device using carbon nano material, and fabricationg method for the device | |
| KR101319612B1 (en) | Method of Laterally Growing Carbon Nano Tubes and Field Effect Transistor Using The Same | |
| JP2013021149A (en) | Synthetic method of graphene, semiconductor device, and manufacturing method of semiconductor device | |
| KR20120029664A (en) | Method for manufacturing graphene semiconductor device, graphene semiconductor device manufactured by the same, graphene transistor comprising the graphene semiconductor device | |
| TWI419834B (en) | Semiconductor device having circuit of embedded induced magnetic field used as carbon nanotube switch | |
| KR101319613B1 (en) | Method of Laterally Growing Carbon Nano Tubes and Interal Interconnect Using The Same | |
| KR101932761B1 (en) | Method for manufacturing graphene nanoribbon, graphene nanoribbon, method for manufacturing semiconductor device, and semiconductor device | |
| KR20120042655A (en) | Forming method of a large-scaled graphene substrate and a graphene device | |
| JP5189380B2 (en) | Carbon nanotube element | |
| Kaul et al. | 1 Graphene and Graphene Nanoribbons | |
| Wang et al. | Monolithic Graphene–Graphite Integrated Electronics |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100917 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130507 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130708 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130730 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130812 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5353009 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |