JP2003086796A - Semiconductor device consisting of cylindrical multilayer structure - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
より詳しく言えば、新しい材料であるカーボンナノチュ
ーブに代表される円筒状多層構造体を利用した新しいタ
イプの半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
More specifically, the present invention relates to a new type of semiconductor device using a cylindrical multi-layer structure represented by a carbon nanotube which is a new material.
【０００２】[0002]
【従来の技術】トランジスタは、その発明以来、様々な
改良を加えられて進歩を遂げてきた。ソース及びドレイ
ンの二つの領域間に位置するチャネル領域をキャリアの
流れる電流経路とし、その電気抵抗をゲート電極の電圧
により変化させて、それによりチャネル領域を流れる電
流を制御する電界効果トランジスタについて言えば、よ
り高速・高周波動作のため、ゲート（ゲート長）の微細
化やチャネル材料の高キャリア移動度化が図られてき
た。ゲートの微細化はすでに１０ｎｍ級に達し、それに
伴い、リソグラフィのゆらぎによる加工精度の問題や、
トランジスタのオフ電流増加（ショートチャネル効
果）、オン電流飽和、ゲート漏れ電流増加など、多くの
課題が顕在化してきている。ゲート絶縁膜の高誘電率化
が、これらのうちのいくつかを解決する有力手段として
検討されている。一方、トランジスタのゲート構造自身
を現在のプレーナ型から3次元構造（例えば、サラウン
ドゲート構造と呼ばれるもの）にすることでゲートの電
流制御能力を高めるアプローチも考えられている。2. Description of the Related Art Transistors have made progress since their invention with various improvements. A field effect transistor in which a channel region located between two regions of a source and a drain is used as a current path for carriers and its electric resistance is changed by the voltage of a gate electrode to control the current flowing through the channel region is described. In order to operate at higher speeds and higher frequencies, miniaturization of gates (gate length) and higher carrier mobility of channel materials have been attempted. The miniaturization of gates has already reached the 10 nm class, and along with this, problems of processing accuracy due to fluctuations in lithography,
Many problems such as increase in off-current of transistor (short channel effect), saturation of on-current and increase in gate leakage current are becoming apparent. Increasing the dielectric constant of the gate insulating film has been studied as a promising means for solving some of these. On the other hand, an approach has been considered in which the current control capability of the gate is increased by changing the gate structure of the transistor from the current planar type to a three-dimensional structure (for example, a so-called surround gate structure).
【０００３】サラウンドゲート構造とは、図１に示すよ
うに、半導体チャネル層（この例ではｐ型半導体層）１
を同軸ケーブルのように外側からゲート電極２が囲むよ
うな構造で、ゲートからのびる電気力線がチャネルの外
に逃げだすことがないため、プレーナ型に比べて電流制
御効率がよく、ショートチャネル効果の抑制が期待でき
る。図１の半導体装置において、３はソース電極、４は
ドレイン電極であり、５はソース電極３とチャネル１と
を接続するための、半導体基板９に埋め込まれた高濃度
のｎ型半導体層、６はドレイン電極４とチャネル１とを
接続するための高濃度ｎ型半導体層、そして７は絶縁材
料である。As shown in FIG. 1, the surround gate structure means a semiconductor channel layer (p-type semiconductor layer in this example) 1
The structure is such that the gate electrode 2 is surrounded from the outside like a coaxial cable, and electric lines of force extending from the gate do not escape to the outside of the channel, so current control efficiency is better than that of the planar type, and the short channel effect Suppression can be expected. In the semiconductor device of FIG. 1, 3 is a source electrode, 4 is a drain electrode, 5 is a high-concentration n-type semiconductor layer embedded in a semiconductor substrate 9 for connecting the source electrode 3 and the channel 1, 6 Is a high-concentration n-type semiconductor layer for connecting the drain electrode 4 and the channel 1, and 7 is an insulating material.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら，サラウ
ンドゲート構造では、基板面から上方にのびる円筒状の
半導体層が必要であり、その加工が難しいことから、ト
ランジスタのしきい値電圧（トランジスタを流れる電流
をオフするためのゲート電圧）が個々のトランジスタに
よってゆらぎやすく、またドーピングによる不純物濃度
の制御が難しいなど、残された課題は多い。However, the surround gate structure requires a cylindrical semiconductor layer extending upward from the substrate surface, which is difficult to process. Therefore, the threshold voltage of the transistor (current flowing through the transistor) The gate voltage for turning off the transistor is likely to fluctuate depending on the individual transistor, and it is difficult to control the impurity concentration by doping.
【０００５】この例を始めとして、微細化の特に進んだ
従来の電界効果トランジスタは様々な課題を抱えてお
り、諸特性に優れたものは実現されるに至ってはいな
い。Starting from this example, the conventional field effect transistor, which has been particularly miniaturized, has various problems, and one excellent in various characteristics has not been realized yet.
【０００６】そこで、本発明は、これまでにない新しい
タイプの半導体装置であり、特にショートチャネル効果
の抑制に有効で、且つ、高速動作、高周波動作、そして
高電流駆動能力等を可能にする半導体装置の提供を目的
とするものである。Therefore, the present invention is a semiconductor device of a new type that has never existed before, and is particularly effective for suppressing the short channel effect, and is capable of high speed operation, high frequency operation, high current driving capability, and the like. The purpose is to provide a device.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は、
炭素元素から構成される円筒状の多層構造体であって内
側の円筒体が半導体的性質を有し、外側の円筒体が金属
的性質を有する多層構造体を含み、この多層構造体の内
側円筒体の電気伝導度を外側円筒体に印加する電圧によ
り制御することを特徴とする半導体装置である。The semiconductor device of the present invention comprises:
An inner cylinder of a multi-layered cylindrical structure composed of carbon elements, the inner cylinder having a semiconductor property and the outer cylinder having a metal property. The semiconductor device is characterized in that the electrical conductivity of the body is controlled by the voltage applied to the outer cylindrical body.
【０００８】より具体的に言えば、本発明の半導体装置
は、炭素元素から構成される円筒状の多層構造体であっ
て内側の円筒体が半導体的性質を有し、外側の円筒体が
金属的性質を有する多層構造体と、外側円筒体をはさん
で相対する側でそれぞれ内側円筒体と接続する導電体
と、外側円筒体に電圧を印加する手段とを有することを
特徴とする半導体装置である。More specifically, the semiconductor device of the present invention is a cylindrical multi-layered structure made of carbon element, wherein the inner cylinder has a semiconductor property and the outer cylinder is a metal. Device having a multi-layered structure having physical properties, conductors respectively connected to the inner cylinder on opposite sides of the outer cylinder, and means for applying a voltage to the outer cylinder. Is.
【０００９】本発明の半導体装置の基本構成は上記の通
りであり、それには以下において詳しく説明するように
種々の態様が考えられる。The basic structure of the semiconductor device of the present invention is as described above, and various modes are conceivable for it, as described in detail below.
【００１０】[0010]
【発明の実施の形態】本発明では、半導体装置における
少なくとも一部の半導体材料及び金属材料として、自己
組織化によるナノ構造体であって炭素元素から構成され
る円筒状の構造体を使用する。このような構造体として
は、一般にカーボンナノチューブとして知られているも
のが挙げられる。本発明において使用することができる
炭素元素から構成される円筒状構造体（これを以下では
「カーボンナノチューブ」として説明する）は、内側に
半導体的性質を有する円筒体あるいはチューブが位置
し、外側に金属的性質を有する円筒体あるいはチューブ
が存在する多層構造体である。BEST MODE FOR CARRYING OUT THE INVENTION In the present invention, as at least a part of a semiconductor material and a metal material in a semiconductor device, a cylindrical structure which is a self-assembled nanostructure and is composed of carbon element is used. Examples of such a structure include those generally known as carbon nanotubes. The cylindrical structure composed of a carbon element that can be used in the present invention (hereinafter, referred to as “carbon nanotube”) has a cylindrical body or tube having semiconducting properties inside and an outside cylinder. It is a multi-layer structure having a cylindrical body or tube having metallic properties.
【００１１】カーボンナノチューブは、その独特の特性
から最近注目を浴びている新しい炭素系材料である。カ
ーボンナノチューブは、炭素原子がｓｐ２という最も強
い結合で６員環状に組み上げられたグラファイトシート
を筒状に丸めた構造を持ち、チューブの先端は５員環を
含むいくつかの６員環で閉じられている。チューブの直
径はサブナノメートルのオーダーまで微細化でき、最小
で０．４ナノメートルである。チューブの長さは、現在
のところ数１０μｍに達するものまで製作可能である。Carbon nanotubes are new carbon-based materials that have recently attracted attention due to their unique characteristics. A carbon nanotube has a structure in which a graphite sheet, in which carbon atoms are assembled into a 6-membered ring with the strongest bond of sp2, is rolled into a cylinder, and the tip of the tube is closed by several 6-membered rings including a 5-membered ring. ing. The diameter of the tube can be reduced to the sub-nanometer order, and the minimum is 0.4 nanometer. The length of the tube can be manufactured up to several tens of μm at present.
【００１２】カーボンナノチューブには、金属的な性質
を示すための条件を満たすバンド構造を取るものと、半
導体的（半金属的）な性質を示すための条件を満たすバ
ンド構造を取るものがある。カーボンナノチューブが金
属的性質を示すか半導体的性質を示すかには、カーボン
ナノチューブのカイラリティ(チューブのネジレ方、あ
るいはグラファイトシートの巻き方)が関与している。
図２（ａ）は、金属的性質を示すナノチューブのカイラ
リティ（アームチェア型と呼ばれる）を示しており、図
２（ｂ）は、半導体的性質を示すもの（ジグザグ型と呼
ばれる）を示している。図２（ｃ）に示した構造はカイ
ラル型として知られるものであり、この場合には、条件
により金属的性質を示すことと半導体的性質を示すこと
がある。カーボンナノチューブのカイラリティは、その
製作方法や製作条件などに左右される。Some carbon nanotubes have a band structure that satisfies the condition of exhibiting a metallic property, and others have a band structure that satisfies the condition of exhibiting a semiconductive (semi-metallic) property. The chirality of the carbon nanotube (how the tube is twisted or how the graphite sheet is wound) is involved in whether the carbon nanotube exhibits a metallic property or a semiconductor property.
2 (a) shows the chirality (called an armchair type) of a nanotube showing a metallic property, and FIG. 2 (b) shows the chirality showing a semiconductor property (called a zigzag type). . The structure shown in FIG. 2C is known as a chiral type, and in this case, depending on conditions, it may exhibit metallic properties or semiconducting properties. The chirality of carbon nanotubes depends on the manufacturing method and manufacturing conditions.
【００１３】カーボンナノチューブは、その構造が自己
組織化によってできあがることから、1本のチューブの
径は通常一定である。また、チューブの中に別のチュー
ブが入った多層ナノチューブも得ることができ、それぞ
れのチューブのカイラリティは異なるものが多い。この
特性を利用して、内側のチューブが半導体的性質を有
し、外側のチューブが金属的性質を有する多層構造体を
得ることが可能である。Since the carbon nanotube has its structure formed by self-assembly, the diameter of one tube is usually constant. In addition, a multi-walled nanotube in which another tube is contained in the tube can be obtained, and the chirality of each tube is often different. Utilizing this property, it is possible to obtain a multi-layer structure in which the inner tube has a semiconductor property and the outer tube has a metal property.
【００１４】この材料は今まさにその物性が研究されて
いるが、上述のとおりカイラリティによって電気伝導率
が半導体的にも金属的にもなること以外に、既にダイヤ
モンド以上の熱伝導率や、電流密度が1平方センチメー
トル当たり１０6アンペアまで流せること、ヤング率が
高いこと、水素などの吸蔵効率が高い可能性があるな
ど、魅力的な物性を備えていることが報告されている。The physical properties of this material are now being researched, but in addition to the fact that the electrical conductivity becomes semiconductor-like or metallic due to chirality as described above, it already has a thermal conductivity higher than that of diamond and a current density. It has been reported that it has attractive physical properties such as that it can flow up to 10 6 amperes per square centimeter, has a high Young's modulus, and has a high storage efficiency for hydrogen and the like.
【００１５】カーボンナノチューブの作製には、従来は
アーク放電やレーザーアブレーションが用いられてきた
が、最近の研究でプラズマＣＶＤや熱ＣＶＤによっても
作製可能との報告がある。アーク放電などによる方法は
高純度のナノチューブの生産を可能にする方法ではある
が、半導体装置の製造には不向きである一方、ＣＶＤに
よる方法は、半導体装置への応用にとって有効なものと
言える。Conventionally, arc discharge or laser ablation has been used for the production of carbon nanotubes, but recent research has reported that it can be produced by plasma CVD or thermal CVD. Although the method using arc discharge or the like is a method that enables the production of high-purity nanotubes, it is not suitable for manufacturing semiconductor devices, while the method using CVD can be said to be effective for application to semiconductor devices.
【００１６】本発明では、このカーボンナノチューブを
微細トランジスタのチャネル及びゲートに適用すること
を特徴としている。その基本的な構成の態様を図３に示
す。この図の半導体装置１０は、カーボンナノチューブ
の多層構造体１２を含み、これは内側のチューブ１４と
外側のチューブ１６から構成され、内側チューブ１４は
半導体的性質を有し、外側チューブ１６は金属的性質を
有する。内側チューブ１４と外側チューブ１６のそれぞ
れは、同じ性質（半導体的性質又は金属的性質）のチュ
ーブを複数含む多層構造を備えることもできる。これら
のチューブはおのおの、図２に例示したように炭素元素
の編み目構造体により形成されているが、図３（及び以
下の説明で参照する図）では、簡単にするため単純な円
筒状として表されている。The present invention is characterized in that the carbon nanotube is applied to the channel and gate of a fine transistor. The aspect of the basic configuration is shown in FIG. The semiconductor device 10 of this figure comprises a multi-layered structure 12 of carbon nanotubes, which is composed of an inner tube 14 and an outer tube 16, the inner tube 14 having semiconducting properties and the outer tube 16 being metallic. It has the property. Each of the inner tube 14 and the outer tube 16 may have a multi-layer structure including a plurality of tubes having the same property (semiconductor property or metal property). Each of these tubes is formed of a carbon element knitted structure as illustrated in FIG. 2, but in FIG. 3 (and the drawings referred to in the following description), it is shown as a simple cylindrical shape. Has been done.
【００１７】図３の半導体装置１０は更に、内側チュー
ブ１４の先端１４ａ、１４ｂに接続する導電体１８、２
０と、外側チューブに電圧を印加する手段２２を含む。
この半導体装置１０では、半導体的性質を示す内側チュ
ーブ１４と金属的性質を示す外側チューブ１６とが半導
体−金属接合を形成しており、従って内側チューブ１４
がトランジスタのチャネルとして働き、そして外側チュ
ーブ１６がゲートとして働くことができる。この場合、
例えば導電体１８から、半導体的性質の内側チューブ１
４を通って導電体２０へと流れる電流を、外部から電圧
印加手段２２により印加される電圧に応じて制御するこ
とができる。内側チューブ１４の先端１４ａ、１４ｂ
は、図３では外側チューブ１６の両端１６ａ、１６ｂか
ら伸び出しているが、導電体１８、２０と接合するのに
それらの導電体が金属的性質の外側チューブ１６と接触
しない限りは、外側チューブの両端１６ａ、１６ｂと同
じ面に位置しても差し支えない。The semiconductor device 10 of FIG. 3 further includes conductors 18 and 2 connected to the tips 14a and 14b of the inner tube 14.
0, and means 22 for applying a voltage to the outer tube.
In this semiconductor device 10, the inner tube 14 having a semiconductor property and the outer tube 16 having a metal property form a semiconductor-metal junction, and thus the inner tube 14 is formed.
Can act as the channel of the transistor and the outer tube 16 can act as the gate. in this case,
For example, from conductor 18 to inner tube 1 of semiconductor nature
It is possible to control the current flowing through the conductor 4 to the conductor 20 according to the voltage applied from the outside by the voltage applying means 22. Tips 14a, 14b of the inner tube 14
3 extends from both ends 16a, 16b of the outer tube 16 in FIG. 3, but unless the conductors contact the conductors 18, 20 to contact the outer tube 16 of metallic nature. It does not matter if they are located on the same plane as both ends 16a, 16b.
【００１８】この半導体装置１０においては、チャネル
に相当する内側チューブ１４をゲートに相当する外側チ
ューブ１６が取り囲んでおり、この構造は図1に示した
サラウンドゲート構造になっていることが分かる。この
半導体装置１０では、外側のナノチューブ１６に正の電
圧を加えることで内側ナノチューブ１４内の正孔密度が
減少して、チャネルを流れる電流が減少する。そしてこ
の構造は、ゲートからのびる電気力線がチャネルの外に
逃げだすことがないことから、ショートチャネル効果の
抑制に特に有効であり、良好なオフ特性をもたらすこと
ができる。In this semiconductor device 10, the inner tube 14 corresponding to the channel is surrounded by the outer tube 16 corresponding to the gate, and it can be seen that this structure has the surround gate structure shown in FIG. In this semiconductor device 10, by applying a positive voltage to the outer nanotubes 16, the hole density in the inner nanotubes 14 is reduced and the current flowing through the channel is reduced. In addition, this structure is particularly effective in suppressing the short channel effect because electric lines of force extending from the gate do not escape to the outside of the channel, and can provide good off characteristics.
【００１９】導電体１８、２０は、内側チューブ１４と
電気的に接続することができる限り、どのような材料の
ものでもよい。例えば、プローブ状に加工した金属でよ
く、あるいは金属的性質を示すカーボンナノチューブで
もよい。内側チューブ１４との接続の仕方も、図３に示
したような内側チューブの先端１４ａ、１４ｂと導電体
１８、２０の先端どうしの接合に限らない。例えば、外
側チューブの両端１６ａ、１６ｂの外側に伸び出して露
出された内側チューブ１４の側面に導電体１８、２０を
接続してもよい。後に説明する態様におけるように、多
層カーボンナノチューブの外側チューブを分断し、分断
した外側チューブのうちのゲートとして働くものに直接
接触しないものを、導電体１８、２０として用いること
も可能である。The conductors 18, 20 may be of any material so long as they can be electrically connected to the inner tube 14. For example, a metal processed into a probe shape may be used, or a carbon nanotube exhibiting metallic properties may be used. The method of connection with the inner tube 14 is not limited to the joining of the tips 14a, 14b of the inner tube and the tips of the conductors 18, 20 as shown in FIG. For example, the conductors 18 and 20 may be connected to the side surfaces of the inner tube 14 that are exposed outside the both ends 16a and 16b of the outer tube and are exposed. As in the embodiment described later, it is also possible to divide the outer tube of the multi-walled carbon nanotube and use one of the divided outer tubes that does not come into direct contact with the one acting as the gate as the conductors 18 and 20.
【００２０】外側チューブ１６に電圧を印加する手段２
２は、一般に導電体でよい。この電圧印加手段２２は、
図３に模式的に示したように外側チューブ１６に直接つ
ないでもよく、あるいは外側チューブ１６と電圧印加手
段２２との間に挿入した絶縁物（図示せず）を介して外
側チューブ１６に電圧を印加するようにしてもよい。Means 2 for applying a voltage to the outer tube 16
2 may generally be a conductor. This voltage applying means 22 is
It may be directly connected to the outer tube 16 as schematically shown in FIG. 3, or a voltage may be applied to the outer tube 16 via an insulator (not shown) inserted between the outer tube 16 and the voltage applying means 22. You may make it apply.
【００２１】次に、本発明のもう一つの態様の半導体装
置を説明する。図４（ａ）の平面図及び図４（ｂ）の断
面図に示したように、この態様の半導体装置は、多層構
造のカーボンナノチューブ３２のうちの２箇所に、電気
的性質の外側チューブがなく半導体的性質の内側チュー
ブ３４だけが存在する部分があり、それによりこの半導
体装置は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネ
ル領域Ｃに電気的に絶縁・分離されている。ソース領域
Ｓでは、金属的性質の外側チューブ３６Ｓにオーム性電
極としてのソース電極３８がオーミック接続しており、
ドレイン領域Ｄでは、やはり外側チューブ３６Ｄにオー
ム性電極としてのドレイン電極４０がオーミック接続し
ている。一方、チャネル領域Ｃにおいては、金属的性質
の外側チューブ３６Ｃに整流性電極としてのゲート電極
４２が接続（この接続自体はオーミック接続）して、そ
れによりゲートを構成しており、そしてこのゲートと内
側チューブ３６Ｃとの整流性の接触によりチャネル領域
Ｃの内側チューブ３４を通過する電流を制御している。
このように、この半導体装置もサラウンドゲート構造に
なっており、従ってやはり良好なオフ特性を有する。ま
た、この半導体装置は、金属と半導体とのショットキー
接合をゲートに用いる電界効果トランジスタに相当する
ものであり、そのため特に、高周波動作用の半導体装置
として利用するのに好適である。Next, a semiconductor device according to another aspect of the present invention will be described. As shown in the plan view of FIG. 4A and the cross-sectional view of FIG. 4B, in the semiconductor device of this aspect, an outer tube having an electrical property is provided at two positions of the carbon nanotubes 32 having a multi-layer structure. However, there is a portion where only the inner tube 34 having a semiconductor property is present, so that the semiconductor device is electrically isolated / isolated into the source region S, the drain region D, and the channel region C. In the source region S, the source electrode 38 as an ohmic electrode is ohmic-connected to the outer tube 36S having a metallic property,
In the drain region D, the drain electrode 40 as an ohmic electrode is also ohmic-connected to the outer tube 36D. On the other hand, in the channel region C, the outer tube 36C having a metallic property is connected to the gate electrode 42 as a rectifying electrode (this connection itself is an ohmic connection), thereby forming a gate. The rectifying contact with the inner tube 36C controls the current passing through the inner tube 34 in the channel region C.
As described above, this semiconductor device also has the surround gate structure, and thus also has good off characteristics. Further, this semiconductor device corresponds to a field effect transistor using a Schottky junction of a metal and a semiconductor for its gate, and is therefore particularly suitable for use as a semiconductor device for high frequency operation.
【００２２】ソース電極３８、ドレイン電極４０は、一
般に、低コンタクト抵抗を得るためにＮｉ、Ｔｉ、Ｐ
ｔ、Ｐｔ−Ａｕ合金などの金属材料から形成することが
できる。一方、ゲート電極４２は、ＡｌやＷ等の金属材
料、又は多結晶シリコンなどから形成することができ
る。ソース電極３８、ドレイン電極４０、及びゲート電
極４２は、図４（ａ）及び４（ｂ）においてはカーボン
ナノチューブ３２の外側チューブ３６Ｓ、３６Ｄ、３６
Ｃの側面の全長と接触するように描かれているが、それ
らの一部と接触するようにすることもできる。The source electrode 38 and the drain electrode 40 are generally made of Ni, Ti, P in order to obtain a low contact resistance.
It can be formed from a metal material such as t or Pt-Au alloy. On the other hand, the gate electrode 42 can be formed of a metal material such as Al or W, or polycrystalline silicon. The source electrode 38, the drain electrode 40, and the gate electrode 42 are the outer tubes 36S, 36D, and 36 of the carbon nanotube 32 in FIGS. 4A and 4B.
Although illustrated as contacting the entire length of the sides of C, it is possible to contact some of them.
【００２３】図４（ｂ）によりはっきりと示したよう
に、カーボンナノチューブ３２は一般に任意の絶縁体層
４４上に配置される。絶縁体層４４は絶縁材料の単一基
板であってもよく、あるいは別の材料の基板４６上に設
けた絶縁材料層であってもよい。また、伝導率の低い半
導体層でもよい。The carbon nanotubes 32 are generally disposed on an optional insulator layer 44, as shown more clearly in FIG. 4 (b). The insulator layer 44 may be a single substrate of insulating material or it may be an insulating material layer provided on a substrate 46 of another material. Alternatively, a semiconductor layer having low conductivity may be used.
【００２４】本発明の更にもう一つの態様の半導体装置
を、図４（ｂ）と同様の断面図の図５を参照して説明す
る。図５において、図４（ａ）及び４（ｂ）で説明した
部材と同じものはそれらと同じ番号で表示されており、
それらについての説明は重複を避けるため省くことにす
る。A semiconductor device according to still another aspect of the present invention will be described with reference to FIG. 5 which is a sectional view similar to FIG. In FIG. 5, the same members as those described in FIGS. 4 (a) and 4 (b) are indicated by the same numbers as those,
The explanation about them is omitted to avoid duplication.
【００２５】図５に示した半導体装置では、ゲート電極
４２とチャネル領域Ｃの外側チューブ３６Ｃとの間、及
びゲート電極４２の側面に沿って、絶縁体５２が配置さ
れている。これを除けば、この半導体装置は図４（ａ）
及び４（ｂ）で説明したものと同様である。この構造の
半導体装置では、ソース−ゲート間、ゲート−ドレイン
間に絶縁体５２が挿入されることから、ゲート容量を低
下させることができる。そのため、この半導体装置は高
速スイッチング動作、高集積用に特に好適である。In the semiconductor device shown in FIG. 5, an insulator 52 is arranged between the gate electrode 42 and the outer tube 36C of the channel region C and along the side surface of the gate electrode 42. Except for this, this semiconductor device is shown in FIG.
And 4 (b). In the semiconductor device having this structure, since the insulator 52 is inserted between the source and the gate and between the gate and the drain, the gate capacitance can be reduced. Therefore, this semiconductor device is particularly suitable for high-speed switching operation and high integration.
【００２６】本発明の別の態様を、図６（ａ）の平面図
と図６（ｂ）の断面図に示す。先に説明したいずれの態
様でも、カーボンナノチューブ３２の長手方向軸は基板
４６の面と平行であったのに対し、これから説明する態
様では、カーボンナノチューブの長手方向軸は基板面に
対して垂直になっており、この態様の半導体装置は竪型
の半導体装置となっている。Another aspect of the present invention is shown in the plan view of FIG. 6A and the sectional view of FIG. 6B. In each of the embodiments described above, the longitudinal axis of the carbon nanotubes 32 was parallel to the plane of the substrate 46, whereas in the embodiments described below, the longitudinal axis of the carbon nanotubes is perpendicular to the plane of the substrate. Thus, the semiconductor device of this aspect is a vertical semiconductor device.
【００２７】図６（ａ）及び６（ｂ）において、下方の
ソース電極６２と上方のドレイン電極６４との間に、複
数のカーボンナノチューブ６６が垂直方向に配列されて
いる。これらのカーボンナノチューブ６６は先に説明し
た多層構造のものであり、金属的性質の外側チューブ６
８は２箇所で切断・分離されて、半導体的性質の内側チ
ューブ７０を露出させている。中央の外側チューブの残
された部分（チャネル領域に相当する）に隣接して、ゲ
ート電極７２が配置されている。図６（ａ）と６（ｂ）
に示されたそのほかの部分は、絶縁材料で形成されてい
る。なお、図に示した半導体装置ではナノチューブ６６
とゲート電極７２との間に絶縁材料が存在しているが、
ゲート電極７２は、先に説明したように、多層構造のナ
ノチューブの外側チューブと接触することもできる。In FIGS. 6A and 6B, a plurality of carbon nanotubes 66 are vertically arranged between the lower source electrode 62 and the upper drain electrode 64. These carbon nanotubes 66 are of the multi-layered structure described above, and have the metallic outer tube 6.
8 is cut and separated at two places to expose the inner tube 70 having a semiconductor property. A gate electrode 72 is arranged adjacent to the remaining portion (corresponding to the channel region) of the central outer tube. 6 (a) and 6 (b)
The other parts shown in are formed of an insulating material. In the semiconductor device shown in FIG.
There is an insulating material between the gate electrode 72 and
The gate electrode 72 can also be in contact with the outer tube of multi-walled nanotubes, as previously described.
【００２８】図６（ａ）及び６（ｂ）に示した半導体装
置には、多層構造のカーボンナノチューブ６６が複数含
まれていて、図６（ａ）に模式的に示したバンドル
（束）７６を形成している。この半導体装置における多
層構造のカーボンナノチューブは、１本であってもよい
が、図に示したように複数のチューブのバンドルを利用
することによって、次に説明する特別な利点が得られ
る。カーボンナノチューブのバンドルを有する半導体装
置では、チャネル部分の複数の多層ナノチューブのバン
ドルでも、外側の金属的性質のナノチューブ６８が残さ
れているため、ゲートの電位はこれら金属面が互いに接
触することで等電位に維持されている。通常チャネルの
直径を太くするとしきい値電圧が高くなってしまうが、
この半導体装置では、各チューブごとにゲート（金属的
性質の外側チューブ）が巻きついているため、チューブ
直径が均一であれば、しきい値電圧はチューブ本数によ
らず変化しないという特長がある。従って、チャネルと
なるナノチューブを複数本束ねることによって、より多
くの電流を流せるようになり、電流駆動能力が更に高く
なる。The semiconductor device shown in FIGS. 6A and 6B contains a plurality of carbon nanotubes 66 having a multi-layer structure, and a bundle 76 schematically shown in FIG. 6A. Is formed. The number of carbon nanotubes having a multi-layered structure in this semiconductor device may be one, but the use of a bundle of a plurality of tubes as shown in the figure provides a special advantage described below. In a semiconductor device having a bundle of carbon nanotubes, since the nanotubes 68 having an outer metallic property are left even in the bundle of multi-walled nanotubes in the channel portion, the potential of the gate is equal to each other when these metal surfaces are in contact with each other. It is maintained at the electric potential. Normally, increasing the channel diameter increases the threshold voltage,
In this semiconductor device, since the gate (outer tube having a metallic property) is wound around each tube, if the tube diameter is uniform, the threshold voltage does not change regardless of the number of tubes. Therefore, by bundling a plurality of nanotubes serving as channels, a larger amount of current can be passed, and the current driving capability is further enhanced.
【００２９】次に、先に示した半導体装置の製造を説明
することにする。図４（ａ）と４（ｂ）で説明した半導
体装置は、例えば次のようにして製造することができ
る。図７（ａ）に示したように、ｎ型シリコン基板１０
２の表面にシリコン酸化膜１０４を１００ｎｍ堆積し、
そしてその上にカーボンナノチューブを配置し、レジス
トパターン（図示せず）を利用してカーボンナノチュー
ブの露出した両端部分を酸素プラズマアッシングし、レ
ジストパターンを除去して、必要な長さのカーボンナノ
チューブ１０６を用意する。次に、図７（ｂ）に示した
ように、基板１０２上のナノチューブ１０６をフラーレ
ン（Ｃ６０）含有雰囲気にさらして、フラーレン１０８
をナノチューブ１０６の強い吸引力によりその内部に注
入し、いわゆるピーポッドを作製する。このピーポッド
構造のカーボンナノチューブ１０６（図７（ｂ））を１
２００℃でアニールすることにより、多層カーボンナノ
チューブ１１０（図７（ｃ））を作製する。Next, manufacturing of the above-described semiconductor device will be described. The semiconductor device described with reference to FIGS. 4A and 4B can be manufactured, for example, as follows. As shown in FIG. 7A, the n-type silicon substrate 10
2. Deposit 100 nm of silicon oxide film 104 on the surface of
Then, carbon nanotubes are arranged on the carbon nanotubes, and the exposed end portions of the carbon nanotubes are oxygen plasma ashed by using a resist pattern (not shown) to remove the resist pattern to obtain the carbon nanotubes 106 having a required length. prepare. Next, as shown in FIG. 7B, the nanotubes 106 on the substrate 102 are exposed to a fullerene (C60) -containing atmosphere to give fullerenes 108.
Is injected into the inside of the nanotube 106 by the strong suction force of the nanotube 106 to produce a so-called peapod. This peapod structure carbon nanotube 106 (FIG. 7 (b))
By annealing at 200 ° C., the multi-walled carbon nanotube 110 (FIG. 7C) is produced.
【００３０】次に、多層ナノチューブ１１０及びその下
層の酸化膜１０４を覆って、ソース・ドレイン電極用の
開口部を備えたレジストパターン（図示せず）を形成
し、ソース・ドレイン電極用の金属としてＰｔ−Ａｕ合
金を蒸着後、リフトオフによりレジストパターン開口部
以外の金属を除去し、ソース電極１１２及びドレイン電
極１１４を形成する（図８（ａ））。ナノチューブ１１
０の中央部分に開口を持つレジストパターン（図示せ
ず）を使ってゲート金属（Ｗ）を堆積させ、同様にリフ
トオフによりゲート電極１１６（図８（ｂ））を形成す
る。次いで、金属電極１１２、１１４、１１６をマスク
に酸素プラズマエッチングを所定の時間行い、露出され
た多層ナノチューブ１１０の外側チューブだけを除去
し、先に図４（ａ）と４（ｂ）を参照して説明した構造
の半導体装置１００を得る（図８（ｃ））。Next, a resist pattern (not shown) having openings for source / drain electrodes is formed to cover the multi-walled nanotube 110 and the oxide film 104 thereunder, and as a metal for the source / drain electrodes. After depositing the Pt-Au alloy, the metal other than the resist pattern opening is removed by lift-off to form the source electrode 112 and the drain electrode 114 (FIG. 8A). Nanotube 11
Gate metal (W) is deposited using a resist pattern (not shown) having an opening in the central portion of 0, and similarly gate electrode 116 (FIG. 8B) is formed by lift-off. Then, oxygen plasma etching is performed for a predetermined time using the metal electrodes 112, 114, and 116 as masks to remove only the exposed outer tube of the multi-walled nanotube 110, and refer to FIGS. 4 (a) and 4 (b). The semiconductor device 100 having the structure described above is obtained (FIG. 8C).
【００３１】外側チューブの除去は、上で説明した酸素
プラズマエッチングを利用する方法のほかの方法で行う
こともできる。例えば、図８（ｂ）に示したようにソー
ス、ドレイン、ゲート電極１１２、１１４、１１６を形
成した段階で、ゲート−ソース間及びゲート−ドレイン
間にそれぞれ電流を通じることにより、外側チューブだ
けを除去することが可能である。この場合、金属的性質
を示す外側チューブの方が半導体的性質で抵抗の高い内
側チューブより電流が流れやすいことから、電極金属に
覆われていない部分の外側チューブを構成している炭素
が先に消失して、内側チューブだけを残すことができ
る。Removal of the outer tube can also be accomplished by methods other than the method utilizing oxygen plasma etching described above. For example, when the source, drain, and gate electrodes 112, 114, and 116 are formed as shown in FIG. 8B, current is passed between the gate and the source and between the gate and the drain, so that only the outer tube is removed. It can be removed. In this case, the outer tube, which exhibits metallic properties, is more likely to carry a current than the inner tube, which has semiconducting properties and has a high resistance. It can disappear, leaving only the inner tube.
【００３２】図７（ｃ）で説明した多層ナノチューブ１
１０の作製後に、多層ナノチューブ１１０及びその下層
の酸化膜１０４を覆う絶縁膜（シリコン窒化膜あるいは
酸化膜）（図示せず）を形成することにより、図８
（ｃ）の半導体装置１００においてゲート電極１１６と
その下のナノチューブ１１０との間に絶縁膜を備えた半
導体装置を製造することも可能である。その製造方法は
次のとおりである。The multi-walled nanotube 1 described with reference to FIG. 7 (c)
8 is formed by forming an insulating film (a silicon nitride film or an oxide film) (not shown) covering the multi-walled nanotube 110 and the oxide film 104 thereunder after the fabrication of FIG.
In the semiconductor device 100 of (c), it is also possible to manufacture a semiconductor device having an insulating film between the gate electrode 116 and the nanotube 110 thereunder. The manufacturing method is as follows.
【００３３】図９（ａ）に示したように、多層ナノチュ
ーブ１１０及びその下層の酸化膜１０４を覆うシリコン
窒化膜１２２（あるいはシリコン酸化膜でもよい）を２
ｎｍ形成する。次に、窒化膜１２２上にレジストパター
ン（図示せず）を形成し、窒化膜１２２をエッチングし
て、図９（ｂ）に示したようにナノチューブ１１０の両
端が露出するように絶縁膜１２４を残す。続いて、先に
図８（ａ）〜８（ｃ）を参照して説明したのと同様に、
ソース電極１１２、ドレイン電極１１４を形成し、更に
絶縁膜１２４の上にゲート電極１１６を形成し（図９
（ｃ））、そして露出部分の絶縁膜１２４をエッチング
後、酸素プラズマアッシングによりナノチューブ１１０
の外側チューブを除去して、図９（ｄ）に示したとおり
のゲート絶縁膜１２６を備えた半導体装置１００’を得
る。As shown in FIG. 9A, a silicon nitride film 122 (or a silicon oxide film) which covers the multi-walled nanotube 110 and the oxide film 104 thereunder is formed into two layers.
nm to form. Next, a resist pattern (not shown) is formed on the nitride film 122, and the nitride film 122 is etched to form an insulating film 124 so that both ends of the nanotube 110 are exposed as shown in FIG. 9B. leave. Subsequently, in the same manner as described above with reference to FIGS. 8A to 8C,
A source electrode 112 and a drain electrode 114 are formed, and a gate electrode 116 is further formed on the insulating film 124 (see FIG. 9).
(C)), and after etching the exposed insulating film 124, the nanotubes 110 are formed by oxygen plasma ashing.
The outer tube of is removed to obtain a semiconductor device 100 ′ having the gate insulating film 126 as shown in FIG.
【００３４】図５に図示したゲート電極の側面に絶縁材
料の側壁を備えた半導体装置は、次のように製造するこ
とができる。図９（ｃ）に示した絶縁膜１２４上のゲー
ト電極１１６の形成までの工程を終えてから、１００ｎ
ｍのシリコン窒化膜（図示せず）の形成とエッチングを
行うことにより、図１０（ａ）に示したように、ゲート
電極１１６の側面に窒化物の側壁１３２を形成する（こ
のとき、ナノチューブ１１０上の露出されていた窒化膜
１２４（図９（ｃ））も一緒にエッチングされる）。続
いて、金属電極１１２、１１４、１１６と窒化物の側壁
１３２をマスクに酸素プラズマエッチングを所定の時間
行い、露出された多層ナノチューブ１１０の外側チュー
ブだけを除去して、先に図５を参照して説明したとおり
の構造の半導体装置１００”を得る（図１０（ｂ））。The semiconductor device shown in FIG. 5 having a sidewall of the insulating material on the side surface of the gate electrode can be manufactured as follows. After the steps up to formation of the gate electrode 116 on the insulating film 124 shown in FIG.
m silicon nitride film (not shown) is formed and etched to form a nitride sidewall 132 on the side surface of the gate electrode 116 as shown in FIG. The upper exposed nitride film 124 (FIG. 9C) is also etched). Subsequently, oxygen plasma etching is performed for a predetermined time by using the metal electrodes 112, 114 and 116 and the sidewall 132 of the nitride as a mask to remove only the exposed outer tube of the multi-walled nanotube 110. Referring to FIG. A semiconductor device 100 ″ having a structure as described above is obtained (FIG. 10B).
【００３５】次に、先に図６（ａ）と６（ｂ）を参照し
て説明した竪型構造の半導体装置の製造を説明する。図
１１（ａ）に示したように、Ａｓイオンを注入してｐ+
領域２０４を形成したｎ型シリコン基板２０２上に、シ
リコン窒化膜（５０ｎｍ）２０６、シリコン酸化膜（５
０ｎｍ）２０８、ポリシリコンゲート金属膜（２０ｎ
ｍ）２１０、シリコン酸化膜（５０ｎｍ）２１２、及び
シリコン窒化膜（５０ｎｍ）２１４を順次形成する。次
に、レジストパターン（図示せず）を形成してから、そ
れをマスクに各膜２１４、２１２、２１０、２０８及び
２０６を順次選択エッチングして、図１１（ｂ）に示し
たように底部にｐ+領域２０４の露出した開口２１６を
形成し、続いてＮｉ（あるいはＦｅ、もしくはＣｏ）を
全面に堆積させてから、リフトオフ法により開口２１６
底部のみに１〜１０ｎｍの金属膜（図示せず）を残す。
この金属膜のＮｉを触媒として、ＣＶＤにより開口２１
６内にカーボンナノチューブ２２０（図１１（ｃ））を
垂直方向に成長させ、酸素プラズマ処理によりナノチュ
ーブ２２０の先端を除去する。ＣＶＤ成長法としてプラ
ズマＣＶＤを用いた場合には、Ａｒスパッタリング法で
触媒金属を除去する。熱ＣＶＤの場合には、触媒は膜２
１０底部に残るので、この工程は不要となる。次いで、
先に説明したようにフラーレン含有雰囲気で処理してナ
ノチューブ内にフラーレン（図示せず）を注入してピー
ポッドを作製し、アニール処理して複数の多層ナノチュ
ーブ２２０ａ（図１２（ａ））を形成する。次に、Ｔｉ
Ｓｉでドレイン電極用の金属膜（図示せず）を形成し、
レジストパターン（図示せず）を使ってこれをエッチン
グして、図１２（ａ）に示したドレイン電極２２２を形
成する。Next, manufacturing of the semiconductor device having the vertical structure described above with reference to FIGS. 6A and 6B will be described. As shown in FIG. 11A, As ions are implanted to p +
A silicon nitride film (50 nm) 206 and a silicon oxide film (5
0 nm) 208, polysilicon gate metal film (20 n
m) 210, a silicon oxide film (50 nm) 212, and a silicon nitride film (50 nm) 214 are sequentially formed. Next, after forming a resist pattern (not shown), the films 214, 212, 210, 208, and 206 are sequentially selectively etched using the resist pattern as a mask to form a bottom surface as shown in FIG. 11B. The exposed opening 216 of the p + region 204 is formed, and then Ni (or Fe or Co) is deposited on the entire surface, and then the opening 216 is formed by a lift-off method.
A metal film (not shown) of 1 to 10 nm is left only on the bottom.
The opening 21 is formed by CVD using Ni of the metal film as a catalyst.
The carbon nanotubes 220 (FIG. 11C) are vertically grown in 6 and the tips of the nanotubes 220 are removed by oxygen plasma treatment. When plasma CVD is used as the CVD growth method, the catalytic metal is removed by the Ar sputtering method. In the case of thermal CVD, the catalyst is membrane 2
This step is unnecessary since it remains at the bottom of 10. Then
As described above, a fullerene-containing atmosphere is used to inject fullerenes (not shown) into the nanotubes to form a peapod, and the peapods are annealed to form a plurality of multi-walled nanotubes 220a (FIG. 12 (a)). . Next, Ti
Forming a metal film (not shown) for the drain electrode with Si,
This is etched using a resist pattern (not shown) to form the drain electrode 222 shown in FIG.
【００３６】続いて、図１２（ｂ）に示したように、ド
レイン電極２２２をマスクに窒化膜２１４（図１２
（ａ））を異方性エッチングし、更にこのエッチングし
た窒化膜２１４’の下の酸化膜を等方性エッチングで除
去する。次いで、図１２（ｃ）に示したように、ゲート
金属膜２１０（図１２（ｂ））を異方性ドライエッチン
グしてゲート電極２２４を形成し、このゲート電極２２
４の下の酸化膜を等方性エッチングして除去する。酸化
膜の除去により露出された多層カーボンナノチューブ２
２０ａ（図１２（ｃ））を酸素プラズマ処理して、露出
部分の外側チューブだけを除去し、図１３（ａ）に図示
したように半導体的性質の内側ナノチューブ２２６を露
出させる。Then, as shown in FIG. 12B, the nitride film 214 (FIG. 12) is formed using the drain electrode 222 as a mask.
(A) is anisotropically etched, and the oxide film below the etched nitride film 214 'is removed by isotropic etching. Next, as shown in FIG. 12C, the gate metal film 210 (FIG. 12B) is anisotropically dry-etched to form a gate electrode 224.
The oxide film under 4 is removed by isotropic etching. Multi-walled carbon nanotube 2 exposed by removing the oxide film
Oxygen plasma treatment of 20a (FIG. 12 (c)) removes only the outer tube of the exposed portion, exposing inner nanotubes 226 of semiconducting nature as shown in FIG. 13 (a).
【００３７】続いて、図１３（ｂ）に示したように、全
面にシリコン酸化膜２２８を２００ｎｍ形成する。次い
で、図１４（ａ）に示したように、レジストパターン２
３０を形成し、これをマスクに酸化膜２２８と窒化膜２
０６をエッチングして電極コンタクトホール２３２、２
３４を形成する。ソース・ドレイン金属としてＰｔ−Ａ
ｕ合金を堆積させ、リフトオフによりコンタクトホール
２３２、２３４内にのみ金属を残して、ソース２３６と
ドレイン２３８を形成する（図１４（ｂ））。こうし
て、図６（ａ）と６（ｂ）を参照して説明したのと同様
の竪型構造の半導体装置が得られる。Subsequently, as shown in FIG. 13B, a silicon oxide film 228 having a thickness of 200 nm is formed on the entire surface. Then, as shown in FIG. 14A, the resist pattern 2
30 is formed and the oxide film 228 and the nitride film 2 are used as a mask.
Electrode contact holes 232, 2 by etching 06
34 is formed. Pt-A as source / drain metal
A u alloy is deposited, and the metal is left only in the contact holes 232 and 234 by lift-off to form a source 236 and a drain 238 (FIG. 14B). In this way, a semiconductor device having a vertical structure similar to that described with reference to FIGS. 6A and 6B is obtained.
【００３８】図１５は、図１１（ａ）〜図１４（ｂ）の
工程を経て製造した半導体装置の平面図である。この半
導体装置においては、酸化物の絶縁膜２２８の開口部
に、ソース２３６とドレイン２３８の一部がそれぞれ露
出しており、ドレイン２３８の下方にチャネルとなる多
層カーボンナノチューブ２２０ａ（図１４（ａ））のバ
ンドル２４０が位置している。このナノチューブのバン
ドル２４０を取り囲んでゲート電極２２４が位置し、そ
してその一部は、絶縁膜２２８の別の開口部に露出して
いる。ゲート電極２２４の露出用の開口部は、例えば図
１３（ｂ）で酸化膜２２８を形成後に行うことができ
る。FIG. 15 is a plan view of a semiconductor device manufactured through the steps of FIGS. 11A to 14B. In this semiconductor device, the source 236 and the drain 238 are partially exposed in the opening of the oxide insulating film 228, and the multi-walled carbon nanotube 220a serving as a channel is formed below the drain 238 (FIG. 14A). ) Bundle 240 is located. A gate electrode 224 is located around the nanotube bundle 240, and a part of the gate electrode 224 is exposed in another opening of the insulating film 228. The opening for exposing the gate electrode 224 can be formed after forming the oxide film 228 in FIG. 13B, for example.
【００３９】複数の多層カーボンナノチューブの集合体
であるバンドルを利用した半導体装置は、上で説明した
竪型構造のものに限らず、ナノチューブの長手方向軸が
基板面と平行である横型構造のものであってもよいこと
は、言うまでもない。The semiconductor device using a bundle, which is an assembly of a plurality of multi-walled carbon nanotubes, is not limited to the vertical structure described above, but has a horizontal structure in which the longitudinal axis of the nanotube is parallel to the substrate surface. It goes without saying that may be.
【００４０】カーボンナノチューブの特徴の一つに、ナ
ノチューブ内ではキャリアである電子が無散乱で（コヒ
ーレントな状態で）走行することが挙げられる。このよ
うな電子の伝導では、電流経路の長さにかかわりなく、
電気抵抗は一定になる。このような現象が認められるの
は、電流経路の長さが電子の平均自由行程以下の場合で
ある。従って、本発明の半導体装置においてゲートによ
り流れる電流を制御するチャネル部分の長さ、言い換え
れば、ゲート電極が直接、又は絶縁層を介して間接的に
接触する、連続の外側チューブの長さが、電子の平均自
由行程以下の場合に、本発明の半導体装置は特に、高速
・高周波動作や、高電流駆動が可能となり、また低雑音
特性を獲得する。One of the characteristics of carbon nanotubes is that electrons, which are carriers, travel in the nanotubes without scattering (in a coherent state). In conducting electrons like this, regardless of the length of the current path,
The electric resistance becomes constant. This phenomenon is observed when the length of the current path is equal to or less than the mean free path of electrons. Therefore, in the semiconductor device of the present invention, the length of the channel portion that controls the current flowing through the gate, in other words, the length of the continuous outer tube with which the gate electrode directly or indirectly contacts through the insulating layer is: When the mean free path of electrons is less than or equal to the mean free path of the electrons, the semiconductor device of the present invention is capable of high speed / high frequency operation, high current driving, and low noise characteristics.
【００４１】また、カーボンナノチューブは、その構造
が自己組織化によりできあがることから、それ自体の構
造的ゆらぎ（ばらつき）が極端に少ない。また、本発明
で使用する多層構造のカーボンナノチューブにおいて
も、外側と内側のナノチューブ間隔は０．３４ｎｍで極
めて均一である。従って、カーボンナノチューブを利用
して半導体装置を構成すれば、リソグラフィの限界を越
えた微細化が可能である。Further, since the structure of the carbon nanotube is formed by self-organization, the structural fluctuation (variation) of itself is extremely small. Also, in the multi-layered carbon nanotube used in the present invention, the outer and inner nanotube spacing is 0.34 nm, which is extremely uniform. Therefore, if a carbon nanotube is used to form a semiconductor device, miniaturization beyond the limit of lithography is possible.
【００４２】これまで、ゲート電極は一つとして説明し
てきたが、いわゆる「ダブルゲート」タイプの半導体装
置のように、本発明の半導体装置は２以上のゲート電極
を持つこともできる。この場合には、ソース・ドレイン
間のカーボンナノチューブ部分に、ゲートの数に対応し
た互いに分断された独立の外側チューブが存在すること
になる。より具体的に言えば、図３を参照して説明した
一番簡単な構造の半導体装置の場合、ゲートの数が一つ
ならば外側チューブは一つの連続体でよく、ゲートの数
が二つならば外側チューブは１箇所で分断された不連続
体となる。一方、例えば図４（ａ）と４（ｂ）を参照し
て説明したようにゲート−ソース電極間、及びゲート−
ドレイン間に分断部分を持つ外側チューブを有する半導
体装置の場合、外側チューブは、ゲートの数が一つなら
ば２箇所で分断され、ゲートの数が二つならば３箇所で
分断されることになる。Up to now, the description has been given with respect to one gate electrode, but the semiconductor device of the present invention may have two or more gate electrodes, such as a so-called "double gate" type semiconductor device. In this case, in the carbon nanotube portion between the source and drain, independent outer tubes corresponding to the number of gates exist, which are separated from each other. More specifically, in the case of the semiconductor device having the simplest structure described with reference to FIG. 3, if the number of gates is one, the outer tube may be one continuous body, and the number of gates is two. Then, the outer tube becomes a discontinuous body divided at one place. On the other hand, for example, as described with reference to FIGS. 4A and 4B, between the gate and the source electrode and between the gate and the source electrode.
In the case of a semiconductor device having an outer tube having a divided portion between drains, the outer tube is divided into two places if the number of gates is one, and is divided into three places if the number of gates is two. Become.
【００４３】本発明は、以上説明したとおりであるが、
その特徴を種々の態様ととも付記すれば、次のとおりで
ある。
（付記１）炭素元素から構成される円筒状の多層構造体
であって内側の円筒体が半導体的性質を有し、外側の円
筒体が金属的性質を有する多層構造体を含み、この多層
構造体の内側円筒体の電気伝導度を外側円筒体に印加す
る電圧により制御することを特徴とする半導体装置。
（付記２）炭素元素から構成される円筒状の多層構造体
であって内側の円筒体が半導体的性質を有し、外側の円
筒体が金属的性質を有する多層構造体と、内側円筒体の
外側円筒体をはさんで相対する側にそれぞれ接続する導
電体と、外側円筒体に電圧を印加する手段とを有するこ
とを特徴とする、付記１記載の半導体装置。
（付記３）前記外側円筒体が分断なしの連続構造体であ
り、且つ、前記内側円筒体が分断なしの連続構造体であ
る、付記１又は２記載の半導体装置。
（付記４）前記外側円筒体が分断された不連続の構造体
であり、且つ、前記内側円筒体が分断なしの連続構造体
である、付記１又は２記載の半導体装置。
（付記５）前記外側円筒体に整流性電極が直接接触して
いる、付記３記載の半導体装置。
（付記６）前記外側円筒体に整流性電極が絶縁材料を介
し間接的に接触している、付記３記載の半導体装置。
（付記７）前記外側円筒体が１箇所で分断され、分断さ
れた各外側円筒体に整流性電極が直接接触している、付
記４記載の半導体装置。
（付記８）前記外側円筒体が１箇所で分断され、分断さ
れた各外側円筒体に整流性電極が絶縁材料を介し間接的
に接触している、付記４記載の半導体装置。
（付記９）前記外側円筒体が２箇所以上で分断され、分
断された両端部の外側円筒体にはオーム性電極がそれぞ
れ接触し、且つ、分断された中間の外側円筒体には整流
性電極が接触している、付記４記載の半導体装置。
（付記１０）前記整流性電極が前記外側円筒体に直接接
触している、付記９記載の半導体装置。
（付記１１）前記整流性電極が前記外側円筒体に絶縁材
料を介し間接的に接触している、付記９記載の半導体装
置。
（付記１２）前記整流性電極の前記分断された両端部の
外側円筒体に面する側面に絶縁材料の側壁が設けられて
いる、付記１１記載の半導体装置。
（付記１３）前記整流性電極の接触する連続の外側円筒
体の長さが電子の平均自由行程以下である、付記５〜１
２のいずれかに記載の半導体装置。
（付記１４）前記多層構造体の長手方向軸が、それが配
置される基板面と平行である、付記１〜１３のいずれか
に記載の半導体装置。
（付記１５）前記多層構造体の長手方向軸が、それが配
置される基板面に対して垂直である、付記１〜１３のい
ずれかに記載の半導体装置。
（付記１６）前記多層構造体を複数含み、それらが外側
円筒体どうしの接触によりバンドルを形成している、付
記１〜１５のいずれかに記載の半導体装置。
（付記１７）前記多層構造体が複数のカーボンナノチュ
ーブから形成されている、付記１〜１６のいずれかに記
載の半導体装置。The present invention is as described above,
The features will be described below together with various aspects. (Supplementary Note 1) A multilayer structure having a cylindrical shape composed of carbon element, wherein the inner cylinder has a semiconductor property and the outer cylinder has a metal property. A semiconductor device characterized in that the electric conductivity of an inner cylinder of a body is controlled by a voltage applied to the outer cylinder. (Supplementary Note 2) A multilayer structure having a cylindrical multi-layer structure composed of carbon elements, in which the inner cylinder has a semiconductor property and the outer cylinder has a metal property, and an inner cylinder. 2. The semiconductor device according to appendix 1, further comprising conductors that are connected to opposite sides of the outer cylindrical body, and means for applying a voltage to the outer cylindrical body. (Supplementary note 3) The semiconductor device according to supplementary note 1 or 2, wherein the outer cylindrical body is a continuous structure without division, and the inner cylindrical body is a continuous structure without division. (Supplementary Note 4) The semiconductor device according to Supplementary Note 1 or 2, wherein the outer cylindrical body is a discontinuous structure having a division, and the inner cylindrical body is a continuous structure without division. (Supplementary Note 5) The semiconductor device according to Supplementary Note 3, wherein the rectifying electrode is in direct contact with the outer cylindrical body. (Supplementary Note 6) The semiconductor device according to Supplementary Note 3, wherein the rectifying electrode is in indirect contact with the outer cylindrical body through an insulating material. (Supplementary Note 7) The semiconductor device according to Supplementary Note 4, wherein the outer cylindrical body is divided at one location, and the rectifying electrode is in direct contact with each of the divided outer cylindrical bodies. (Supplementary Note 8) The semiconductor device according to Supplementary Note 4, wherein the outer cylindrical body is divided at one location, and the rectifying electrode is indirectly contacted to each of the divided outer cylindrical bodies via an insulating material. (Supplementary Note 9) The outer cylindrical body is divided at two or more places, the ohmic electrodes are respectively in contact with the divided outer cylindrical bodies at both ends, and the divided middle outer cylindrical body is a rectifying electrode. The semiconductor device according to appendix 4, wherein the semiconductor device is in contact with. (Supplementary note 10) The semiconductor device according to supplementary note 9, wherein the rectifying electrode is in direct contact with the outer cylindrical body. (Additional remark 11) The semiconductor device according to additional remark 9, wherein the rectifying electrode is in indirect contact with the outer cylindrical body through an insulating material. (Supplementary note 12) The semiconductor device according to supplementary note 11, wherein sidewalls of an insulating material are provided on side surfaces of the divided rectifying electrodes facing the outer cylindrical body at both ends of the divided rectifying electrode. (Supplementary Note 13) The supplementary notes 5 to 1, wherein the length of the continuous outer cylindrical body in contact with the rectifying electrode is equal to or less than the mean free path of electrons.
3. The semiconductor device according to any one of 2. (Supplementary note 14) The semiconductor device according to any one of supplementary notes 1 to 13, wherein a longitudinal axis of the multilayer structure is parallel to a substrate surface on which the multilayer structure is arranged. (Supplementary note 15) The semiconductor device according to any one of supplementary notes 1 to 13, wherein a longitudinal axis of the multilayer structure is perpendicular to a substrate surface on which the multilayer structure is arranged. (Additional remark 16) The semiconductor device according to any one of additional remarks 1 to 15, including a plurality of the multi-layered structures, and forming a bundle by contact between the outer cylindrical bodies. (Supplementary note 17) The semiconductor device according to any one of supplementary notes 1 to 16, wherein the multilayer structure is formed of a plurality of carbon nanotubes.
【００４４】[0044]
【発明の効果】以上説明したように、カーボンナノチュ
ーブをトランジスタのゲートとチャネルに適用した本発
明の半導体装置は、ショートチャネル効果の抑制に特に
有効であるサラウンドゲート構造をとることができるの
で、高速動作が可能となる。また、本発明によれば、高
周波動作の可能な半導体装置や、電流駆動能力の高い半
導体装置の利用も可能となる。As described above, the semiconductor device of the present invention in which the carbon nanotubes are applied to the gate and channel of the transistor can have a surround gate structure which is particularly effective for suppressing the short channel effect, and therefore can be operated at high speed. It becomes possible to operate. Further, according to the present invention, it is possible to use a semiconductor device capable of high frequency operation or a semiconductor device having a high current driving capability.
【００４５】ゲート電極が直接、又は絶縁層を介して間
接的に接触する、分断されていない外側チューブの存在
する部分のナノチューブの長さを電子の平均自由行程以
下とすることにより、本発明の半導体装置は、特に高速
動作、高周波動作、あるいは高電流駆動の、低雑音特性
のものとなる。The length of the nanotube in the portion in which the outer tube is not divided, where the gate electrode directly or indirectly contacts through the insulating layer, is set to be equal to or less than the mean free path of electrons, so that The semiconductor device has a low noise characteristic that is particularly high-speed operation, high-frequency operation, or high current drive.
【００４６】更に、カーボンナノチューブの使用は、リ
ソグラフィの限界を越えた微細な半導体装置の提供を可
能にする。Furthermore, the use of carbon nanotubes makes it possible to provide a fine semiconductor device that exceeds the limit of lithography.
【図１】サラウンドゲート構造の半導体装置を説明する
図である。FIG. 1 is a diagram illustrating a semiconductor device having a surround gate structure.
【図２】カーボンナノチューブのカイラリティを説明す
る図である。FIG. 2 is a diagram illustrating the chirality of carbon nanotubes.
【図３】本発明の半導体装置の基本的な構成の態様を説
明する図である。FIG. 3 is a diagram illustrating an aspect of a basic configuration of a semiconductor device of the present invention.
【図４】本発明の半導体装置のもう一つの態様を説明す
る図である。FIG. 4 is a diagram illustrating another aspect of the semiconductor device of the present invention.
【図５】本発明の半導体装置の更にもう一つの態様を説
明する図である。FIG. 5 is a diagram illustrating still another aspect of the semiconductor device of the present invention.
【図６】本発明の半導体装置の別の態様を説明する図で
ある。FIG. 6 is a diagram illustrating another aspect of the semiconductor device of the present invention.
【図７】図４に示した半導体装置の製造の前半を説明す
る図である。FIG. 7 is a diagram illustrating the first half of manufacturing the semiconductor device shown in FIG. 4;
【図８】図４に示した半導体装置の製造の後半を説明す
る図である。FIG. 8 is a diagram illustrating the latter half of the manufacturing of the semiconductor device illustrated in FIG.
【図９】ゲート電極とカーボンナノチューブとの間に絶
縁膜の介在する半導体装置の製造を説明する図である。FIG. 9 is a diagram illustrating the manufacture of a semiconductor device in which an insulating film is interposed between a gate electrode and a carbon nanotube.
【図１０】図５に示したゲート電極の側面に絶縁材料の
側壁を備えた半導体装置の製造を説明する図である。FIG. 10 is a diagram illustrating the manufacture of the semiconductor device including the sidewall of the insulating material on the side surface of the gate electrode shown in FIG. 5;
【図１１】図６に示した半導体装置の製造を説明する第
１の図である。FIG. 11 is a first diagram illustrating the manufacture of the semiconductor device shown in FIG.
【図１２】図６に示した半導体装置の製造を説明する第
２の図である。12 is a second diagram illustrating the manufacture of the semiconductor device shown in FIG.
【図１３】図６に示した半導体装置の製造を説明する第
３の図である。FIG. 13 is a third diagram illustrating the manufacture of the semiconductor device shown in FIG.
【図１４】図６に示した半導体装置の製造を説明する第
４の図である。FIG. 14 is a fourth diagram illustrating the manufacture of the semiconductor device shown in FIG.
【図１５】図１１〜１４の工程で製造した半導体装置の
平面図である。FIG. 15 is a plan view of the semiconductor device manufactured in the steps of FIGS.
１…チャネル
２…ゲート電極
３…ソース電極
４…ドレイン電極
１０、１００、１００’、１００”…半導体装置
１２、３２、６６、１１０、２２０ａ…多層構造カーボ
ンナノチューブ
１４、３４、７０、２２６…内側チューブ
１６、３６Ｃ、３６Ｄ、３６Ｓ、６８…外側チューブ
１８、２０…導電体
２２…電圧印加手段
３８、６２、１１２、２３６…ソース電極
４０、６４、１１４、２２２、２３８…ドレイン電極
４２、７２、１１６、２２４…ゲート電極
５２、１２４、２２８…絶縁体
７６、２４０…ナノチューブのバンドル
１３２…側壁DESCRIPTION OF SYMBOLS 1 ... Channel 2 ... Gate electrode 3 ... Source electrode 4 ... Drain electrode 10, 100, 100 ', 100 "... Semiconductor device 12, 32, 66, 110, 220a ... Multi-walled carbon nanotube 14, 34, 70, 226 ... Inside Tubes 16, 36C, 36D, 36S, 68 ... Outer tubes 18, 20 ... Conductor 22 ... Voltage applying means 38, 62, 112, 236 ... Source electrodes 40, 64, 114, 222, 238 ... Drain electrodes 42, 72, 116, 224 ... Gate electrodes 52, 124, 228 ... Insulators 76, 240 ... Nanotube bundle 132 ... Sidewalls
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Claims (10)
造体であって内側の円筒体が半導体的性質を有し、外側
の円筒体が金属的性質を有する多層構造体を含み、この
多層構造体の内側円筒体の電気伝導度を外側円筒体に印
加する電圧により制御することを特徴とする半導体装
置。1. A multilayer structure having a cylindrical shape made of carbon element, wherein the inner cylinder has a semiconductor property and the outer cylinder has a metal property. A semiconductor device characterized in that the electrical conductivity of an inner cylinder of a structure is controlled by a voltage applied to the outer cylinder.
造体であって内側の円筒体が半導体的性質を有し、外側
の円筒体が金属的性質を有する多層構造体と、外側円筒
体をはさんで相対する側でそれぞれ内側円筒体と接続す
る導電体と、外側円筒体に電圧を印加する手段とを有す
ることを特徴とする、請求項１記載の半導体装置。2. A multi-layered cylindrical structure composed of a carbon element, wherein the inner cylindrical body has a semiconductive property and the outer cylindrical body has a metallic property, and an outer cylindrical body. 2. The semiconductor device according to claim 1, further comprising conductors that are respectively connected to the inner cylindrical body on opposite sides with respect to each other, and means for applying a voltage to the outer cylindrical body.
れ、分断された両端部の外側円筒体にはオーム性電極が
それぞれ接触し、且つ、分断された中間の外側円筒体に
は整流性電極が接触している、請求項１又は２記載の半
導体装置。3. The outer cylindrical body is divided at two or more places, the ohmic electrodes are respectively in contact with the divided outer cylindrical bodies at both ends, and the divided intermediate outer cylindrical body has a rectifying property. The semiconductor device according to claim 1, wherein the electrodes are in contact with each other.
接触している、請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the rectifying electrode is in direct contact with the outer cylindrical body.
材料を介し間接的に接触している、請求項３記載の半導
体装置。5. The semiconductor device according to claim 3, wherein the rectifying electrode is in indirect contact with the outer cylindrical body through an insulating material.
の外側円筒体に面する側面に絶縁材料の側壁が設けられ
ている、請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein a side wall of an insulating material is provided on a side surface of each of the divided ends of the rectifying electrode facing the outer cylindrical body.
筒体の長さが電子の平均自由行程以下である、請求項３
から６までのいずれか一つに記載の半導体装置。7. The length of the continuous outer cylindrical body in contact with the rectifying electrode is not more than the mean free path of electrons.
7. The semiconductor device according to any one of 1 to 6.
配置される基板面と平行である、請求項１から７までの
いずれか一つに記載の半導体装置。8. The semiconductor device according to claim 1, wherein a longitudinal axis of the multilayer structure is parallel to a substrate surface on which it is arranged.
配置される基板面に対して垂直である、請求項１から７
までのいずれか一つに記載の半導体装置。9. The method according to claim 1, wherein the longitudinal axis of the multilayer structure is perpendicular to the plane of the substrate on which it is arranged.
The semiconductor device according to any one of items 1 to 7.
外側円筒体どうしの接触によりバンドルを形成してい
る、請求項１から９までのいずれか一つに記載の半導体
装置。10. The semiconductor device according to claim 1, comprising a plurality of the multilayer structures, and the outer cylinders contact each other to form a bundle.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001275089A JP4225716B2 (en) | 2001-09-11 | 2001-09-11 | Semiconductor device with cylindrical multilayer structure |
| US10/107,480 US7084507B2 (en) | 2001-05-02 | 2002-03-28 | Integrated circuit device and method of producing the same |
| US11/448,805 US7332810B2 (en) | 2001-05-02 | 2006-06-08 | Integrated circuit device and method of producing the same |
| US11/963,511 US7923283B2 (en) | 2001-05-02 | 2007-12-21 | Integrated circuit device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001275089A JP4225716B2 (en) | 2001-09-11 | 2001-09-11 | Semiconductor device with cylindrical multilayer structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086796A true JP2003086796A (en) | 2003-03-20 |
| JP4225716B2 JP4225716B2 (en) | 2009-02-18 |
Family
ID=19100013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001275089A Expired - Lifetime JP4225716B2 (en) | 2001-05-02 | 2001-09-11 | Semiconductor device with cylindrical multilayer structure |
Country Status (1)
| Country | Link |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080807 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081125 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4225716 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 5 |
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