JP5222619B2 - 半導体装置 - Google Patents
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Description
本発明の第1の実施の形態の半導体装置を、図1、図8〜図22を用いて説明する。
本発明の第2の実施の形態の半導体装置を、図23〜図29を用いて説明する。
本発明の第3の実施の形態の半導体装置を、図30〜図35を用いて説明する。
LL 下部電極
EL 固体電解質膜
Metal 金属イオン
CHIP メモリチップ
BANK メモリバンク
CNTL 制御回路
DQC 入出力回路
MCA メモリセルアレイ
ACC アレイ制御回路
XP 行制御回路
MAA メインアンプ列
XDEC Xデコーダ
YDEC Yデコーダ
SWDA サブワードドライバ列
SAA センスアンプ列
VG 電圧発生回路
VBH メモリセル書き込み電圧
VDD 制御回路電圧
VSS 接地電圧
VPP 昇圧電圧
VKK 負電圧
TCG タイミングコントロール信号発生回路
SMB サブメモリブロック
BLSA ビット線選択スイッチアレイ
SMCA サブメモリセルアレイ
BLSW ビット線選択スイッチ
MC メモリセル
PL プレート
WL ワード線
LBL ローカルビット線
GBL グローバルビット線
BLS ビット線選択線
SA センスアンプ
RAMP 読み出し部
WAMP 書き込み部
IOG ローカル入出力線スイッチ
RSW リードスイッチ
RD リードドライバ
CC クロスカップル
PCC プリチャージ回路
RRC 読み出しリファレンス回路
REF リファレンス負荷
SN センスノード
SNREF リファレンスセンスノード
SAOt センスアンプアウト信号線
SAOb 反転センスアンプアウト信号線
LIOt ローカル入出力線
LIOb 反転ローカル入出力線
YS カラム選択線
RET リードイネーブル信号
WLE ワード線イネーブル信号
SAE センスアンプイネーブル信号
SAPG 読み出し電流制御信号
SAEQ センスアンプイコライズ信号
WET 書き込みイネーブル信号
WEB 反転書き込みイネーブル信号
SWD サブワードドライバ
MWLB 反転メインワード線
FX サブワードドライバ選択線
FXB 反転サブワードドライバ選択線
REQ ローカル入出力線イコライズ回路
RGC メイン入出力ゲート
BLSD ビット線選択信号ドライバ
YSD 列選択線ドライバ
FXD サブワードドライバ選択線ドライバ
MS マット選択信号
YSE 列選択イネーブル信号
CF カラムプリデコード信号
MD メモリデバイス
DWL ダミーワード線
N+ 拡散層
PLC プレートコンタクト
GBLC グローバルビット線コンタクト
BSC ビットスイッチコンタクト
BLC ビット線コンタクト
CONT 拡散層コンタクト
STI 素子分離
SUB Si基板
BLSLSA ビット線ソース線選択スイッチアレイ
SLSW ソース線選択スイッチ
LSL ローカルソース線
GSL グローバルソース線
GSLC グローバルソース線コンタクト
SSC ソーススイッチコンタクト
SLSA ソース線選択スイッチアレイ
SLS ソース線選択線
Claims (18)
- 複数のビット線選択スイッチからなる第1および第2のビット線選択スイッチアレイと、
前記第1および第2のビット線選択スイッチアレイの間に隣接して配置され、複数のローカルビット線と、複数のワード線と、前記複数のワード線と前記複数のローカルビット線の交点に配置される複数のメモリセルから構成されるサブメモリセルアレイとを有し、
前記ローカルビット線は、前記第1および第2のビット線選択スイッチアレイにおいてグローバルビット線に接続され、書き込み時には、前記第1および第2のビット線選択スイッチアレイのそれぞれのビット線選択スイッチに前記グローバルビット線から前記ローカルビット線の方向へ同じ向きに電流が流れ、
前記メモリセルは選択素子と抵抗変化素子から構成され、
前記選択素子は、一方の端子が他のメモリセルと共有するプレート電極に接続され、他方の端子が前記抵抗変化素子に接続され、
前記抵抗変化素子は、前記ローカルビット線と前記選択素子の間に直列に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ローカルビット線に接続される2個の前記ビット線選択スイッチは共通の選択線によって制御されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記メモリセルは抵抗変化により情報が記録されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記メモリセルは電流を流して情報が書き込まれることを特徴とする半導体装置。 - 複数のビット線選択スイッチと複数のソース線選択スイッチからなる第1および第2のビット線ソース線選択スイッチアレイと、
前記第1および第2のビット線ソース線選択スイッチアレイの間に隣接して配置され、複数のローカルビット線と、複数のローカルソース線と、複数のワード線と、前記複数のワード線と前記複数のローカルビット線および前記複数のローカルソース線の交点に配置される複数のメモリセルから構成されるサブメモリセルアレイとを有し、
前記ローカルビット線は、前記第1および第2のビット線ソース線選択スイッチアレイにおいてグローバルビット線に接続され、
前記ローカルソース線は、前記第1および第2のビット線ソース線選択スイッチアレイにおいてグローバルソース線に接続されることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記メモリセルに接続される前記ローカルビット線と前記ローカルソース線を、それぞれ前記グローバルビット線と前記グローバルソース線に接続する前記ビット線選択スイッチと前記ソース線選択スイッチは、同一の選択線によって制御されることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記メモリセルは選択素子と抵抗変化素子から構成され、
前記選択素子は、一方の端子が前記ローカルソース線に接続され、他方の端子が前記抵抗変化素子に接続され、
前記抵抗変化素子は、前記ローカルビット線と前記選択素子の間に直列に接続されることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記ビット線選択スイッチと前記ソース線選択スイッチは、それぞれ1個のMOSトランジスタで形成されることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記ローカルビット線に接続されるビット線選択スイッチを第1および第2のビット線選択スイッチとし、
前記ローカルソース線に接続されるソース線選択スイッチを第1および第2のソース線選択スイッチとしたとき、
書き込み時に、前記第1および第2のビット線選択スイッチと前記第1および第2のソース線選択スイッチをONさせ、
読み出し時に、選択されたワード線に依存して、前記第1のビット線選択スイッチと前記第2のソース線選択スイッチ、もしくは前記第2のビット線選択スイッチと前記第1のソース線選択スイッチ、のどちらか一方の組み合わせをONさせることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記ローカルビット線に接続されるビット線選択スイッチを第1および第2のビット線選択スイッチとし、
前記ローカルソース線に接続されるソース線選択スイッチを第1および第2のソース線選択スイッチとしたとき、
読み出し時に、前記第1および第2のビット線選択スイッチと前記第1および第2のソース線選択スイッチをONさせ、
書き込み時に、選択されたワード線に依存して、前記第1のビット線選択スイッチと前記第2のソース線選択スイッチ、もしくは前記第2のビット線選択スイッチと前記第1のソース線選択スイッチ、のどちらか一方の組み合わせをONさせることを特徴とする半導体装置。 - 複数の第1ソース線選択スイッチからなる第1ソース線選択スイッチアレイと、
複数の第1ビット線選択スイッチからなる第1ビット線選択スイッチアレイと、
前記第1ビット線選択スイッチアレイと前記第1ソース線選択スイッチアレイの間に隣接して配置され、複数の第1ローカルビット線と、複数の第1ローカルソース線と、複数の第1ワード線と、前記複数の第1ワード線と前記複数の第1ローカルビット線及び前記複数の第1ローカルソース線との交点に設けられる複数の第1メモリセルを有する第1サブメモリセルアレイと、
前記第1ビット線選択スイッチアレイに対し前記第1サブメモリセルアレイの反対側に配置され、複数の第2ビット線選択スイッチからなる第2ビット線選択スイッチアレイと、
前記第2ビット線選択スイッチアレイに対し前記第1サブメモリセルアレイの反対側に配置され、複数の第2ソース線選択スイッチからなる第2ソース線選択スイッチアレイと、
前記第2ビット線選択スイッチアレイと前記第2ソース線選択スイッチアレイの間に隣接して配置され、複数の第2ローカルビット線と、前記複数の第1ローカルソース線と、複数の第2ワード線と、前記複数の第2ワード線と前記複数の第2ローカルビット線及び前記複数の第1ローカルソース線との交点に設けられる複数の第2メモリセルを有する第2サブメモリセルアレイと、
前記複数の第1ローカルビット線の一端がそれぞれ前記複数の第1ビット線選択スイッチを介して接続され、前記第2ローカルビット線の一端がそれぞれ前記複数の第2ビット線選択スイッチを介して接続されるグローバルビット線と、
前記複数の第1ローカルソース線の一端がそれぞれ前記複数の第1ソース線選択スイッチを介して接続され、他端がそれぞれ前記複数の第2ソース線選択スイッチを介して接続されるグローバルソース線とを有することを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記第1ソース線選択スイッチアレイに対し前記第1サブメモリセルアレイの反対側に配置され、複数の第3ソース線選択スイッチからなる第3ソース線選択スイッチアレイと、
前記第3ソース線選択スイッチアレイに対し前記第1サブメモリセルアレイの反対側に配置され、複数の第3ビット線選択スイッチからなる第3ビット線選択スイッチアレイと、
前記第3ビット線選択スイッチアレイと前記第3ソース線選択スイッチアレイの間に隣接して配置され、前記複数の第1ローカルビット線と、複数の第2ローカルソース線と、複数の第3ワード線と、前記複数の第3ワード線と前記複数の第1ローカルビット線及び前記複数の第2ローカルソース線との交点に設けられる複数の第3メモリセルを有する第3サブメモリセルアレイとをさらに有し、
前記複数の第1ローカルビット線の他端は、それぞれ前記複数の第3ビット線選択スイッチにおいて前記グローバルビット線と接続されることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記複数の第1ビット線選択スイッチと前記複数の第3ビット線選択スイッチのうち、同一の前記複数の第1ローカルビット線のうち一つに接続されているものは、同一の選択線によって制御され、
前記複数の第1ソース線選択スイッチと前記複数の第2ソース線選択スイッチのうち、同一の前記複数の第1ローカルソース線のうち一つに接続されているものは、同一の選択線によって制御されることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記複数の第1メモリセルのうちいずれか一つに書き込みを行う際には、対応する前記第1及び第3ビット線選択スイッチがONにされるとともに、対応する前記第1及び第2ソース線選択スイッチがONにされ、
前記複数の第1メモリセルのうちいずれか一つから読み出しを行う際には、前記複数の第1ワード線のうちどれが選択されるかに依存して、対応する前記第1ビット線選択スイッチ及び前記第1ソース線選択スイッチがONにされる第1の制御と、対応する前記第3ビット線選択スイッチ及び前記第2ソース線選択スイッチがONにされる第2の制御のうち、どちらか一方を行うことを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記複数の第1メモリセルのうちいずれか一つから読み出しを行う際には、対応する前記第1及び第3ビット線選択スイッチがONにされるとともに、対応する前記第1及び第2ソース線選択スイッチがONにされ、
前記複数の第1メモリセルのうちいずれか一つに書き込みを行う際には、前記複数の第1ワード線のうちどれが選択されるかに依存して、対応する前記第1ビット線選択スイッチ及び前記第1ソース線選択スイッチがONにされる第1の制御と、対応する前記第3ビット線選択スイッチ及び前記第2ソース線選択スイッチがONにされる第2の制御のうち、どちらか一方を行うことを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記複数の第1ワード線の本数と前記複数の第2ワード線の本数とは等しいことを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記複数の第1メモリセルは、それぞれ第1選択素子と第1抵抗変化素子とを有し、
前記第1選択素子は、一方の端子が前記第1ローカルソース線に接続され、他方の端子が前記第1抵抗変化素子に接続され、
前記第1抵抗変化素子は、前記第1ローカルビット線と前記第1選択素子との間に直列に接続されることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記複数の第1及び第2ビット線選択スイッチ及び前記複数の第1及び第2ソース線選択スイッチは、それぞれ1個のMOSトランジスタで形成されることを特徴とする半導体装置。
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