JP3920564B2 - 磁気ランダムアクセスメモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁気ランダムアタセスメモリに関し、特に、ライト(write)時に大電流が流れる配線の信頼性を向上させる手法に関する。
【0002】
【従来の技術】
近年、強磁性トンネル接合(Magnetic Tunnel Junction:MTJ)が室温で大きな磁気抵抗比(MR比)を持ち得ることが報告され、トンネル磁気抵抗(Tunneling magnetoregistive:TMR〕効果をMRAM(Magnetic RAM)に応用する研究がなされている。
【0003】
このTMR効果を応用したMRAMの研究以前にも、巨大磁気抵抗(Gaint Magneto−Registance:GMR)効果を応用したMRAMの研究がなされていたが、GMR効果によるMR比は、数%から約10%の程度でしかないうえ、金属薄膜内に電流が流れることから、例えば、リード(read)時の信号(データ)量が数mVと極めて小さくなる。
【0004】
このように、GMR効果を応用したMRAMでは、リード時の信号量が極めて小さくなるため、例えば、同じメモリセルのデータを2回読み出し、素子間におけるリード時の信号量のバラツキの影響を少なくするなどの工夫が必要であった。つまり、GMR効果を応用したMRAMでは、1つのメモリセルのデータを読み出すために、2回のリード動作が必要であり、高速化が困難であった。
【0005】
また、メモリセルをGMR素子とスイッチとしてのMOSトランジスタとから構成する場合、このMOSトランジスタのオン抵抗を十分に小さくしないと、MOSトランジスタの特性のバラツキの影響により、メモリセルから読み出される信号(セルデータ)が消滅してしまう場合がある。
【0006】
一方、このような現象を防止するためには、メモリセル内のMOSトランジスタのオン抵抗をGMR素子並みに小さくすればよい。しかし、メモリセル内のMOSトランジスタのオン抵抗をGMR素子並みに小さくするためには、そのMOSトランジスタのサイズをかなり大きなものにしなければならず、結果として、メモリセルの微細化によるメモリ容量の大容量化が困難になる問題があった。
【0007】
このようにGMR MRAMでは、メモリ動作の高速化や、メモリ容量の大容量化などを実現することが非常に困難となっている。このため、GMR MRAMは、高放射線耐性という特徴を生かして、宇宙などの特殊な環境下でのみ使用され、一般には、あまり普及していない。
【0008】
TMR素子の基本構造は、2つの強磁性層により絶縁膜を挟んだMTJ構造である。磁性体には、磁化が向きやすい方向、即ち、磁化容易軸がある。強磁性層の成膜時に、特定方向の磁場を印加することにより、メモリセルの磁化容易軸をその特定方向に設定できる。
【0009】
磁化容易軸方向とは、その方向に磁化が向いている場合に磁性層の内部エネルギーが極小になるような方向のことである。従って、外部磁場が印加されていない状態では、TMR素子の強磁性層の磁化は、磁化容易軸方向を向いており、2つの強磁性層の磁化の相対的な方向は、平行、反平行の2種類の状態のどちらかとなる。
【0010】
なお、TMR素子は、2つの強磁性層の磁化の方向が、平行か、又は反平行かによって、抵抗が変化する。これは、トンネル確率のスピン依存性によるものとされている。
【0011】
このように、TMR素子における強磁性層の磁化の平行、反平行の状態により2値の情報を記憶することができ、また、磁化の状態によるTMR素子の抵抗の変化を利用して、セルデータを読み出すことができる。
【0012】
TMR効果におけるMR比は、数十%に達し、また、TMR素子の抵抗も、トンネル絶縁膜の膜厚を変えることによって広範囲に設定できるため、リード時の読み出し信号量は、DRAMにおける読み出し信号量と同じ程度、又は、それ以上にできる。
【0013】
書き込みは、配線に流れる電流により発生する磁場を用いて、強磁性層の磁化の向きを反転することによって行なわれる。
【0014】
具体的には、2つの強磁性層の厚さを異ならしめ、両磁性層に保磁力の差を設ければ、厚さの薄い磁性層(保磁力の弱い磁性層)の磁化のみを自由に反転し、2つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。また、2つの強磁性層のうちの1つに反磁性層を付加し、交換結合により反磁性層が付加された磁性層の磁化の向きを固定すれば、反磁性層が付加されていない磁性層の磁化のみを自由に反転し、2つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。
【0015】
ところで、磁性層は、磁性層の磁化方向に対して反対方向の磁場を印加して磁性層の磁化を反転させようとする場合、予め、磁化に直交する方向に磁場を印加しておくと、磁性層の磁化の反転に必要な磁場(反転磁場)の大きさを小さくできる、という性質を有している。
【0016】
従って、互いに直交する2本の配線を使い、互いに直交する2方向の磁場を印加することにより、その配線の交点にあるメモリセルの磁化だけを選択的に反転させることができる。
【0017】
図11は、アステロイド曲線として知られる磁化容易軸方向に平行な磁場と磁化容易軸方向に垂直な磁場とを同時に印加した場合に、磁化が反転する時のしきい磁場のベクトルの軌跡を示したものである。
【0018】
ここでは、磁化容易軸方向を、x方向としている。
【0019】
磁化の反転は、磁場ベクトルの終点がアステロイド曲線を超えないと起こらない。図11に示している3本のべクトルは、ライト電流が流れる2本の配線の交点に位置する一のメモリセル領域及びその一のメモリセル領域に隣接する他のメモリセル領域で発生する磁場のベクトルを表している。
【0020】
電流の大きさを制御して、互いに隣接する2つのメモリセル領域で発生する磁場がアステロイド曲線内にあるようにすれば、ライト電流が流れる2本の配線の交点に位置する一のメモリセルだけに選択的にデータを書き込むことが可能となる。
【0021】
【発明が解決しようとする課題】
反転磁場は、磁性体の幅に反比例して大きくなるという性質がある。
【0022】
従って、メモリセルを微細化し、メモリ容量の大容量化を図ろうとすると、磁性体の幅が狭くなり、反転磁場を大きくしなければならない。その結果、反転磁場を作るために必要な電流も、大きくなる。一方、メモリセルの微細化により、配線幅は、狭くなるため、これに伴い、電流密度は、急激に大きくなる。
【0023】
また、メモリセルの微細化を進めていくと、反転磁場を作るための大電流により、エレクトロマイグレーション(EM)現象が発生し易くなるため、配線の信頼性が低下する。
【0024】
なお、電流密度を下げるために、例えば、配線溝のアスペクト比を高くし、配線の厚さを大きくするという対策を施すと、配線に流れる電流のうち磁性層から遠く離れた電流成分の割合が多くなるために、配線の直下又は直上における磁場が弱くなる。これを補うには、配線に、より大きな電流を流さなければならず、結局、この対策は、エレクトロマイグレーション現象の発生を防止する有効な手段とはならない。
【0025】
また、配線を厚くすると、大電流を流す配線に隣接する配線において磁場の減衰の割合が小さくなる。これは、書き込み磁場の隣接セル(非選択セル)への干渉を増大させることを意味している。つまり、反転磁場は、メモリセルによってバラツキがあるため、配線を厚くすることにより、非選択セルに対する誤書き込みを引き起す確率が増大する。
【0026】
以上のように、従来は、エレクトロマイグレーション現象の発生を防止し、配線の信頼性を向上させるために、例えば、配線を厚くする対策が考えられていたが、この対策は、配線の電流密度の減少には十分ではなく、また、非選択セルに対する誤書き込みを防止するには、配線の厚さをできるだけ薄くし、配線に流れる大電流により発生する磁場の強度分布を、できるだけ幅の狭い急峻な分布にしなければならなかった。
【0027】
つまり、従来のMRAMにおいては、メモリセルの微細化によるメモリ容量の大容量化、配線の信頼性の向上及び誤書き込みの防止を、同時に達成することができなかった。
【0028】
本発明は、このような問題を解決するためになされたもので、その目的は、MRAMにおいて、メモリセルの微細化によるメモリ容量の大容量化を図っても、配線の信頼性の向上や、誤書き込みの防止などを同時に実現できる技術を提案することにある。
【0029】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、ライトワード線と、前記ライトワード線に交差する複数のビット線と、前記ライトワード線と前記複数のビット線の交点に1つずつ配置され、前記ライトワード線に流れる電流及び前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、前記ライトワード線に第1方向に向かう電流を流し、前記複数のビット線のうち選択されたビット線に第2方向に向かう電流を流して、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流し、前記選択されたビット線に前記第2方向に対して逆方向に向かう電流を流すドライバとを備え、前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流す期間と前記選択されたビット線に前記第2方向に対して逆方向に向かう電流を流す期間は、時間的に重ならないと共に、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子に対しては、1回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、1回のライトサイクルごとに変化させる。
【0030】
本発明の磁気ランダムアクセスメモリは、ライトワード線と、前記ライトワード線に交差する複数のビット線と、前記ライトワード線と前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、前記ライトワード線に第1方向に向かう電流を流し、前記複数のビット線のうち選択された第1ビット線に電流を流して、前記ライトワード線と前記選択された第1ビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流すドライバとを備え、前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流す期間に、前記選択された第1ビット線とは異なる第2ビット線に電流を流して、前記ライトワード線と前記第2ビット線に交点に配置される磁気抵抗素子にデータを記憶させる。
【0052】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【0053】
[第1実施の形態]
図1は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【0054】
メモリセルアレイ11のロウ方向の端部には、ロウデコーダ12が配置される。ロウアドレス信号RA0−RAnは、ロウデコーダ12に入力される。ロウデコーダ12は、ライトワード線イネーブル信号WWLEN又はリードワード線イネーブル信号RWLENがイネーブル状態になると、動作状態となる。
【0055】
ライト時には、ロウデコーダ12は、ロウアドレス信号RA0−RAnに基づいて、メモリセルアレイ11のライトワード線(ロウ)WWLを選択する。ライトワード線WWLは、後述するビット線BLと共に、メモリセルの2つの磁性層の磁化の方向を平行又は反平行にするためのものである。WWLドライバ13は、選択されたライトワード線WWLをドライブする役割を有する。
【0056】
コントローラ17は、ライトワード線イネーブル信号WWLENがイネーブル状態になると、動作状態となる。コントローラ17は、例えば、リセット付きダウントリガD−FF(ディレイフリップフロップ)回路から構成され、反転出力を入力にフィードバックすることにより1ビットのカウンタとして機能する。
【0057】
リセット付きダウントリガD−FF回路の状態は、初期化の段階においてリセット信号により確定しておく。そして、例えば、ライトワード線イネーブル信号WWLENが立ち下がる度に、リセット付きダウントリガD−FF回路の出力Dを反転させる。
【0058】
リセット付きダウントリガD−FF回路の出力信号は、WWLドライバ13に与えられる。
【0059】
リード時には、ロウデコーダ12は、ロウアドレス信号RA0−RAnに基づいて、メモリセルアレイ11のリードワード線(ロウ)RWLを選択する。リードワード線RWLは、リード時に、選択されたメモリセルを構成するMOSトランジスタ(スイッチ)をオン状態にするためのものである。
【0060】
カラムアドレス信号CA0−CAmは、カラムデコーダ14に入力される。カラムデコーダ14は、カラムアドレス信号CA0−CAmをデコードし、カラム選択信号CSL0,CSL1,・・・を出力する。
【0061】
カラム選択信号CSL0,CSL1,・・・は、さらに、カラムデコーダ19A,19Bに入力される。カラムデコーダ19A,19Bには、カラム選択信号CSL0,CSL1,・・・の他に、ライトイネーブル信号WE及びロウアドレス信号RA0−RAnの最下位ビットRA0が入力される。
【0062】
カラムデコーダ19A,19Bは、ライト時、即ち、ライトイネーブル信号WEがイネーブル状態のときに、動作状態となる。
【0063】
本例では、カラムデコーダ19A,19Bは、ロウアドレス信号の最下位ビットRA0に基づいて、ビット線(カラム)の選択を行っている。これは、メモリセルが市松模様となるようにレイアウトされていることに起因している。
【0064】
カラムデコーダ19A,19Bの出力信号は、ライト電流ドライバ16A,16Bに入力される。ライト電流ドライバ16A,16Bは、カラムデコーダ19A,19Bの出力信号に基づいて、選択されたビット線BLをドライブする。
【0065】
ビット線BLに流れる電流の向きは、コントローラ18により制御される。コントローラ18には、ライトワード線イネーブル信号WWLEN及びライトデータDATAが入力される。コントローラ18は、ライトワード線イネーブル信号WWLENがイネーブル状態のときに、ライトデータDATAの値(2値)に基づいて、ビット線BLに流れる電流の向きを制御する。
【0066】
コントローラ18は、コントローラ17と同様に、例えば、リセット付きダウントリガD−FF(ディレイフリップフロップ)回路から構成され、反転出力を入力にフィードバックすることにより1ビットのカウンタとして機能させる。
【0067】
リセット付きダウントリガD−FF回路の状態は、初期化の段階においてリセット信号により確定しておく。そして、例えば、ライトワード線イネーブル信号WWLENが立ち下がる度に、リセット付きダウントリガD−FF回路の出力Dを反転させる。
【0068】
また、コントローラ18は、マルチプレクサMUXを有し、ライトデータDATAの値に応じて、2つの出力D,/Dを切り替え、ビット線BLに流れる電流の向きを変える。
【0069】
図2は、図1の磁気ランダムアクセスメモリの回路構成の具体例を示すものである。なお、同図においては、リードのためのセンスアンプ及びカラムデコーダを省略している。
【0070】
メモリセルアレイ11は、アレイ状に配置される複数のメモリセルMCから構成される。メモリセルMCは、絶縁層を2つの磁性層で挟んだ構造を有するTMR素子21とMOSトランジスタからなるスイッチ素子22とから構成される。TMR素子21の一端は、ビット線BL0,bBL0,BL1,bBL1,・・・に接続され、また、TMR素子21とスイッチ素子22は、ビット線BL0,bBL0,BL1,bBL1,・・・と接地点との間に直列接続される。
【0071】
メモリセルアレイ11のロウ方向の端部には、ロウデコーダ12が配置される。ロウデコーダ12は、1ロウごとに設けられ、例えば、図3に示すように、ロウアドレス信号RA0−RAnが入力されるNAND回路23と、リードワード線イネーブル信号RWLENの反転信号bRWLENが入力されるNOR回路24と、ライトワード線イネーブル信号WWLENの反転信号bWWLENが入力されるNOR回路25とから構成される。
【0072】
ライト動作時には、選択されるロウ(ライトワード線)に対応するロウデコーダにおいて、ロウアドレス信号RA0−RAnが全て“1”状態となる。また、この時、ライトワード線イネーブル信号WWLENがイネーブル状態(パルス信号を出力している状態)となるため、NOR回路25の出力信号RSLのレベルは、ライトワード線イネーブル信号WWLENの反転信号bWWLENのレベルに応じて変化し、選択されたライトワード線WWLiにライト電流を流す期間が決定される。
【0073】
なお、ライト動作時においては、リードワード線イネーブル信号RWLENは、常に、“L”レベル(例えば、接地電位)であり、リードワード線イネーブル信号RWLENの反転信号bRWLENは、常に、“H”レベルであるため、NOR回路24の出力信号RWLは、常に、“L”レベルである。
【0074】
リード動作時には、選択されるロウ(リードワード線)に対応するロウデコーダにおいて、ロウアドレス信号RA0−RAnが全て“1”状態となる。また、この時、リードワード線イネーブル信号RWLENの反転信号bRWLENが“L”レベルとなるため、NOR回路24の出力信号RWLのレベルは、“H”となる。
【0075】
なお、リード動作時においては、ライトワード線イネーブル信号WWLENは、常に、“L”レベル(例えば、接地電位)であり、ライトワード線イネーブル信号WWLENの反転信号bWWLENは、常に、“H”レベルであるため、NOR回路25の出力信号RWLは、常に、“L”レベルである。
【0076】
WWLドライバ13は、インバータ回路26とトランスファゲートとして機能するNチャネルMOSトランジスタ27とから構成される。インバータ回路26は、コントローラ17の出力信号に基づいて、ライトワード線ドライブ信号WWLDRVを出力する。ライトワード線ドライブ信号WWLDRVは、NチャネルMOSトランジスタ27を経由して、ライトワード線WWL0,WWL1,・・・に転送される。
【0077】
トランスファゲートとして機能するNチャネルMOSトランジスタ27のゲートには、ロウデコーダ(図3参照)12の出力信号RSL0,RSL1,・・・が入力される。従って、ロウアドレス信号RA0−RAnにより選択されたロウのトランスファゲートのみがオン状態となるため、WWLドライバ13は、選択されたライトワード線WWLのみをドライブする。
【0078】
例えば、ロウアドレス信号RA0−RAnによりワード線WWL1が選択される場合には、ロウデコーダ12は、出力信号(デコード信号)RSL1を“H”レベルにする。従って、ライト動作時には、WWLドライバ13により、ライトワード線WWL1に流れる電流の向きが制御される。
【0079】
コントローラ17は、例えば、図4に示すように、リセット付きダウントリガD−FF(ディレイフリップフロップ)回路から構成される。このD−FF回路は、反転出力が入力にフィードバックされており、1ビットのカウンタとして機能する。D−FF回路の状態は、初期化の段階においてリセット信号により確定しておく。この時、例えば、図5に示すように、D−FF回路の出力信号Dは、ライトワード線イネーブル信号WWLENを立ち下げる度に反転する。
【0080】
リードワード線RWL0,RWL1,・・・は、リード時に、選択されたメモリセルMCを構成するMOSトランジスタ(スイッチ)22をオン状態にするためのものである。リード時には、ロウデコーダ12は、ロウアドレス信号RA0−RAnに基づいて、メモリセルアレイ11のロウ(リードワード線RWL)を選択する。
【0081】
カラムデコーダ19A,19Bは、NAND回路28A,28Bと、NOR回路29−00,29−01,29−10,29−11,・・・とから構成される。カラムアドレス信号CA0−CAmをデコードすることにより得られるカラム選択信号CSL0,CSL1,・・・は、NOR回路29−00,29−01,29−10,29−11,・・・に入力される。
【0082】
ライト動作時、ライトイネーブル信号WEが“H”レベルとなり、また、例えば、カラム選択信号CSL0,CSL1,・・・のうちの1つが“H”レベルとなる。本例では、カラムデコーダ19A,19Bは、ロウアドレス信号の最下位ビットRA0に基づいて、ビット線(カラム)の選択を行っている。その理由は、上述したように、メモリセルのレイアウトが特殊な場合(例えば、千鳥格子状の場合)には、ロウアドレス信号の最下位ビットRA0を用いることにより、カラムアドレス信号を1ビット減らすことができるためである。
【0083】
例えば、カラム選択信号CSL0が“H”レベル、ロウアドレス信号の最下位ビットRA0が“L(=0)”であると仮定すると、NAND回路28Aの出力信号が“H”レベル、NAND回路28Bの出力信号が“L”レベルとなり、カラムデコーダ19A,19B内のNOR回路29−00の出力信号が“H”レベルとなる。その結果、ビット線BL0に流れる電流の向きがライト電流ドライバ16A,16Bにより制御される。
【0084】
なお、本例では、ロウアドレス信号の最下位ビットRA0が“L(=0)”のときには、偶数番目のライトワード線WWLj(jは、0,2,・・・)のうちの1つが選択され、この時、ビット線BL0,BL1,・・・のうちの1つが選択される。また、ロウアドレス信号の最下位ビットRA0が“H(=1)”のときには、奇数番目のライトワード線WWLk(kは、1,3,・・・)のうちの1つが選択され、この時、ビット線bBL0,bBL1,・・・のうちの1つが選択される。
【0085】
ライト電流ドライバ16A,16Bは、インバータ回路30A,30Bとトランスファゲートとして機能するNチャネルMOSトランジスタ31A,31Bとから構成される。インバータ回路30A,30Bは、コントローラ18の出力信号に基づいて、ビット線ドライブ信号BLDRV,bBLDRVを出力する。ビット線ドライブ信号BLDRV,bBLDRVは、NチャネルMOSトランジスタ31A,31Bを経由して、ビット線BL0,bBL0,BL1,bBL1に転送される。
【0086】
トランスファゲートとして機能するNチャネルMOSトランジスタ31A,31Bのゲートには、カラムデコーダ19A,19Bの出力信号が入力される。従って、カラムアドレス信号CA0−CAm及びロウアドレス信号の最下位ビットRA0により選択されたカラムのトランスファゲートのみがオン状態となるため、ライト電流ドライバ16A,16Bは、選択されたビット線BLのみをドライブする。
【0087】
例えば、カラムアドレス信号CA0−CAm及びロウアドレス信号の最下位ビットRA0によりビット線BL0が選択される場合には、カラムデコーダ19A,19B内のNOR回路29−00の出力信号(デコード信号)が“H”レベルとなる。従って、ライト動作時には、ライト電流ドライバ16A,16Bにより、ビット線BL0に流れる電流の向きが制御される。
【0088】
コントローラ18は、例えば、図6に示すように、リセット付きダウントリガD−FF(ディレイフリップフロップ)回路から構成される。このD−FF回路は、反転出力が入力にフィードバックされており、1ビットのカウンタとして機能する。D−FF回路の状態は、初期化の段階においてリセット信号により確定しておく。また、コントローラ18は、マルチプレクサMUXを有し、ライトデータDATAの値に応じて、2つの出力D,/Dを切り替え、ビット線BLに流れる電流の向きを変える(DATA=“1”のとき、D−出力を選択、DATA=“0”のとき、/D−出力を選択する。)。
【0089】
なお、例えば、図7に示すように、D−FF回路の出力信号Dは、ライトワード線イネーブル信号WWLENが立ち下がる度に反転する。
【0090】
次に、本発明の磁気ランダムアクセスメモリ(図2)の動作の特徴部分について、図8の波形図を参照しながら説明する。
【0091】
なお、図8の波形図において、信号IWWL0,IBL0の縦軸は、電流を示し、それ以外の信号の縦軸は、電圧を示している。
【0092】
本発明は、ライト動作に特徴を有する。
説明を簡単にするため、本例では、ライトワード線WWL0とビット線BL0の交点に存在するメモリセルMCについてデータライトを行う場合について考える。また、ライトデータDATAは“1”であり、初期状態(ライトイネーブル信号WEが“H”となった直後の状態)としては、ライトワード線ドライブ信号WWLDRVは、“H”レベル、ビット線ドライブ信号BLDRV,bBLDRVは、それぞれ“H”レベル、“L”レベルであるものとする。
【0093】
まず、ライトイネーブル信号WEが“H”レベルとなり、ライトモードにエントリーされる。また、ライトワード線イネーブル信号WWLENが“H”レベルとなり、カラム選択信号CSL0が“H”レベルとなり、その他のカラム選択信号CSL1,・・・は、“L”レベルを維持する。
【0094】
ロウアドレス信号RA0−RAnがロウデコーダ12によりデコードされると、ロウデコーダ12の出力信号RSL0は、“H”レベルとなり、ライトワード線WWL0に繋がるNチャネルMOSトランジスタ(トランスファゲート)27がオン状態となる。
【0095】
この時、ロウデコーダ12の出力信号RSL1,・・・は、“L”レベルとなるため、非選択のライトワード線WWL1,・・・に繋がるNチャネルMOSトランジスタ(トランスファゲート)27は、オフ状態となる。また、ロウデコーダ12の出力信号RWL0,RWL1,・・・も、“L”レベルとなるため、メモリセルMC内のNチャネルMOSトランジスタ22も、オフ状態となる。
【0096】
コントローラ17の出力信号は、“L”レベルであり、ライトワード線ドライブ信号WWLDRVは、“H”レベル(例えば、Vdd)、かつ、信号VWWLtermは、所定のレベル(WWLDRVの“H”と“L”の間の一定値)となっているため、ライトワード線WWL0には、WWLドライバ13から電圧ダウンコンバータ20へ向かう電流が流れる(このような電流の向きをプラス方向とする。)。
【0097】
また、カラム選択信号CSL0が“H”レベルであり、bRA0が“H”レベルであるため、ビット線BL0に繋がるNチャネルMOSトランジスタ(トランスファゲート)31A,31Bがオン状態となる。
【0098】
ライトデータDATAが“1”のとき、コントローラ18の出力信号は、“L”レベルとなる。この時、ビット線ドライブ信号BLDRVは、“H”レベル(例えば、Vdd)となり、また、ビット線ドライブ信号bBLDRVは、“L”レベル(例えば、Vss)となる。その結果、ビット線BL0には、ライト電流ドライバ30Bからライト電流ドライバ30Aへ向かう電流が流れる(このような電流の向きをプラス方向とする。)。
【0099】
なお、ライトデータDATAが“0”のときは、コントローラ18の出力信号は、“H”レベルとなる。この時、ビット線ドライブ信号BLDRVは、“L”レベル(例えば、Vss)となり、また、ビット線ドライブ信号bBLDRVは、“H”レベル(例えば、Vdd)となる。その結果、ビット線BL0には、ライト電流ドライバ30Aからライト電流ドライバ30Bへ向かう電流が流れる(このような電流の向きをマイナス方向とする。)。
【0100】
このように、ビット線BL0に流れる電流の向きがライトデータDATAに応じて変化するため、ビット線BL0に流れる電流IBL0の向きにより、ライトワード線WWL0に流れる電流IWWL0及びビット線BL0に流れる電流IBL0により作られる磁場を変化させ、ライトワード線WWL0とビット線BL0の交点にあるメモリセルMCにライトデータがライトされる。
【0101】
この後、ライトワード線イネーブル信号WWLENが“H”から“L”に立ち下がると、コントローラ17,18の出力信号は、“L”から“H”に変化する(図4乃至図7に示すように、D−FFの出力レベルは、WWLENの立ち下がりをトリガにして変化する。また、ライトデータDATAは、“1”のままとする。)。
【0102】
従って、ライトワード線ドライブ信号WWLDRVが“L”レベルとなり、ライトワード線WWL0に流れる電流IWWL0は、停止状態になる。
【0103】
また、コントローラ18の出力信号が“H”になると、ビット線ドライブ信号BLDRV,bBLDRVのレベルが反転する。このため、ビット線BL0には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【0104】
本例では、ライトデータDATAが“1”の場合を想定しているため、図8の波形図に示すように、ライトの実行時、ビット線BL0には、プラス方向の電流が流れ、ライトが完了した後、続けて、ビット線BL0には、マイナス方向の電流が流れる。
【0105】
このように、本発明では、ライト動作において、メモリセルMCに対してデータライトが終了した後、直ちに、選択されたビット線BL0に、データライトの実行時に選択されたビット線BL0に流れる電流に対して反対の向きの電流を流すようにしている。
【0106】
従って、本発明によれば、ビット線BL0には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ビット線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【0107】
なお、ライト時の電流の向きに対して逆向きの電流は、ライト動作終了後にビット線BL0に流し、ライト動作終了後には、ライトワード線WWL0には、電流が流れないため、ビット線BL0に逆向きの電流を流す際に、メモリセルMCにライトされたデータが破壊されることはない。
【0108】
ビット線BL0に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号CSL0のレベルが“H”から“L”に立ち下がるため、ビット線BL0に繋がるNチャネルMOSトランジスタ(トランスファゲート)は、オフ状態となり、逆方向電流が停止する。
【0109】
この後、再び、ライトワード線イネーブル信号WWLENが“L”から“H”に立ち上がると、既に、ライトワード線ドライブ信号WWLDRVは、“L”の状態となっているため(WWLDRVは、WWLENの立ち下がりエッジに反応して変化する。)、今度は、ライトワード線WWL0には、電圧ダウンコンバータ20からWWLドライバ13へ向かう電流が流れる(このような電流の向きをマイナス方向とする。)。
【0110】
このように、本発明では、ライト動作において、メモリセルMCに対してデータライトが終了した後に、選択されたライトワード線WWL0についても、ライト動作時に選択されたライトワード線WWL0に流れる電流に対して反対の向きの電流を流すようにしている。
【0111】
従って、本発明によれば、ライトワード線WWL0には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ライトワード線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【0112】
なお、IWLL0の向きによらず、常に、IWWL0の電流値が一定となるように、例えば、図8の波形図に示すように、電圧ダウンコンバータ20により信号VWWLtermのレベル(例えば、固定値)を制御する。
【0113】
この後、ライトワード線イネーブル信号WWLENが“H”から“L”に立ち下がると、コントローラ17の出力信号は、“H”から“L”に変化する(図4乃至図7に示すように、D−FFの出力レベルは、WWLENの立ち下がりをトリガにして変化する。ライトデータDATAは、“1”のままとする。)。
【0114】
従って、ライトワード線ドライブ信号WWLDRVが“H”レベル、ビット線ドライブ信号BLDRV,bBLDRVが、それぞれ“H”レベル、“L”レベルになって、初期状態に戻る。
【0115】
なお、図8の波形図では、ライト動作の際に、ライトワード線WWL0及びビット線BL0に与えるパルス信号のパルス幅と、逆方向電流を流す際に、ライトワード線WWL0及びビット線BL0に与えるパルス信号のパルス幅は、互いに実質的に等しくなっている。
【0116】
しかし、製品の仕様を満たすだけの十分な配線の信頼性を確保できることを条件に、逆方向電流を流す際のパルス信号のパルス幅を、ライト動作の際のパルス信号のパルス幅よりも短くしてもよい。
【0117】
[第2実施の形態]
磁気ランダムアクセスメモリ(MRAM)は、メモリセルアレイ内の任意の1ビットにランダムライトできる。ここで、ライトのバンド幅を上げるための手法としては、例えば、ロウアドレスを固定しておき、そのロウアドレスにより指定されるロウと複数カラムの交点に存在するメモリセルに対してデータを書き込む、というものが知られている。
【0118】
MRAMでは、ライト電流が大きくなるため、複数カラムの全てに対して同時にライト動作を行うことは、ピーク電流の供給不足や、電磁波の放射などの悪影響が発生するため、好ましくない。
【0119】
この場合には、複数カラムの全てに対して同時にライト動作を行わずに、例えば、カラムを選択するためのカラム選択信号CSLiを、時間をずらして順番に入力し、1カラムごとにメモリセルに対するデータライトを実行する。
【0120】
ここで、図9のアステロイド曲線から明らかなように、メモリセルの磁化を反転させようとする場合、磁化容易軸方向に垂直な方向の磁場成分は、プラス方向及びマイナス方向のどちらを向いていても構わない。これは、逆方向電流を流す期間においても、ライト動作を行うことができることを意味する。
【0121】
従って、ライトワード線に流れるライト電流の方向をカラムサイクル毎に反転させれば、ライト動作ごとに、ライトワード線には逆向きの電流が交互に流れるため、ライト動作を行わない逆方向電流期間を新規に設ける必要がなく、パワーの無駄なく、配線の信頼性の向上を実現できる。
【0122】
図10は、ライト動作時に、ライトワード線及びビット線に流れる電流の具体例を示している。
【0123】
なお、図10の波形図において、信号IWWL0,IBL0の縦軸は、電流を示し、それ以外の信号の縦軸は、電圧を示している。
【0124】
本例では、ライトワード線WWL0とビット線BL0,BL1,BL2,BL3の交点に存在するメモリセルMCについて,順次、データライトを行う場合について考える。
【0125】
まず、ライトイネーブル信号WEが“H”レベルとなり、ライトモードにエントリーされる。また、ライトワード線イネーブル信号WWLENが“H”レベルとなり、カラム選択信号CSL0が“H”レベルとなり、その他のカラム選択信号CSL1,・・・は、“L”レベルを維持する。
【0126】
ロウアドレス信号RA0−RAnがロウデコーダ12によりデコードされると、ロウデコーダ12の出力信号RSL0は、“H”レベルとなり、ライトワード線WWL0に繋がるNチャネルMOSトランジスタ(トランスファゲート)27がオン状態となる。
【0127】
この時、ロウデコーダ12の出力信号RSL1,・・・は、“L”レベルとなるため、非選択のライトワード線WWL1,・・・に繋がるNチャネルMOSトランジスタ(トランスファゲート)27は、オフ状態となる。また、ロウデコーダ12の出力信号RWL0,RWL1,・・・も、“L”レベルとなるため、メモリセルMC内のNチャネルMOSトランジスタ22も、オフ状態となる。
【0128】
コントローラ17の出力信号は、“L”レベルであり、ライトワード線ドライブ信号WWLDRVは、“H”レベル(例えば、Vdd)、かつ、信号VWWLtermは、所定のレベル(WWLDRVの“H”と“L”の間の一定値)となっているため、ライトワード線WWL0には、WWLドライバ13から電圧ダウンコンバータ20へ向かう電流が流れる(このような電流の向きをプラス方向とする。)。
【0129】
また、カラム選択信号CSL0が“H”レベルであり、bRA0が“H”レベルであるため、ビット線BL0に繋がるNチャネルMOSトランジスタ(トランスファゲート)31A,31Bがオン状態となる。
【0130】
ライトデータDATAが“1”のとき、コントローラ18の出力信号は、“L”レベルとなる。この時、ビット線ドライブ信号BLDRVは、“H”レベル(例えば、Vdd)となり、また、ビット線ドライブ信号bBLDRVは、“L”レベル(例えば、Vss)となる。その結果、ビット線BL0には、ライト電流ドライバ30Bからライト電流ドライバ30Aへ向かう電流が流れる(このような電流の向きをプラス方向とする。)。
【0131】
なお、ライトデータDATAが“0”のときは、コントローラ18の出力信号は、“H”レベルとなる。この時、ビット線ドライブ信号BLDRVは、“L”レベル(例えば、Vss)となり、また、ビット線ドライブ信号bBLDRVは、“H”レベル(例えば、Vdd)となる。その結果、ビット線BL0には、ライト電流ドライバ30Aからライト電流ドライバ30Bへ向かう電流が流れる(このような電流の向きをマイナス方向とする。)。
【0132】
このように、ビット線BL0に流れる電流の向きがライトデータDATAに応じて変化するため、ビット線BL0に流れる電流IBL0の向きにより、ライトワード線WWL0に流れる電流IWWL0及びビット線BL0に流れる電流IBL0により作られる磁場を変化させ、ライトワード線WWL0とビット線BL0の交点にあるメモリセルMCにライトデータがライトされる。
【0133】
この後、ライトワード線イネーブル信号WWLENが“H”から“L”に立ち下がると、コントローラ17,18の出力信号は、“L”から“H”に変化する。従って、ライトワード線ドライブ信号WWLDRVが“L”レベルとなり、ライトワード線WWL0に流れる電流(プラス方向)IWWL0は、停止状態になる。
【0134】
また、コントローラ18の出力信号が“H”になると、ビット線ドライブ信号BLDRV,bBLDRVのレベルが反転する。このため、ビット線BL0には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【0135】
本例では、図10の波形図に示すように、ライト動作時、ビット線BL0には、プラス方向の電流が流れ、ライト動作が完了した後、続けて、ビット線BL0には、マイナス方向の電流が流れる。
【0136】
このように、本発明では、ライト動作において、メモリセルMCに対するライト動作が終了した後、直ちに、選択されたビット線BL0に、ライト動作時に選択されたビット線BL0に流れる電流に対して反対の向きの電流を流すようにしている。
【0137】
従って、本発明によれば、ビット線BL0には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ビット線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【0138】
なお、ライト時の電流の向きに対して逆向きの電流は、ライト動作が終了した後にビット線BL0に流し、ライト動作が終了した後には、ライトワード線WWL0には、電流が流れないため、ビット線BL0に逆向きの電流を流す際に、メモリセルにライトされたデータが破壊されることはない。
【0139】
ビット線BL0に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号CSL0のレベルが“H”から“L”に立ち下がるため、ビット線BL0に繋がるNチャネルMOSトランジスタ(トランスファゲート)は、オフ状態となり、逆方向電流が停止する。
【0140】
この後、再び、ライトワード線イネーブル信号WWLENが“L”から“H”に立ち上がると、既に、ライトワード線ドライブ信号WWLDRVは、“L”の状態となっているため(WWLDRVは、WWLENの立ち下がりエッジに反応して変化する。)、今度は、ライトワード線WWL0には、電圧ダウンコンバータ20からWWLドライバ13へ向かう電流が流れる(このような電流の向きをマイナス方向とする。)。
【0141】
ここで、図10の例が図8の例と異なる点は、図8の例では、ライトワード線WWL0に、このようなマイナス方向の電流を流している間は、ライト動作を行っていないのに対し、図10の例では、ライトワード線WWL0に、このようなマイナス方向の電流を流している間においても、次のカラム(CSL1)のメモリセルに対してライト動作を行っている点にある。
【0142】
つまり、ライトデータDATAが“1”のとき、コントローラ18の出力信号は、“L”レベルとなる。この時、ビット線ドライブ信号BLDRVは、“H”レベル(例えば、Vdd)となり、また、ビット線ドライブ信号bBLDRVは、“L”レベル(例えば、Vss)となる。その結果、ビット線BL1には、プラス方向の電流が流れる。
【0143】
また、ライトデータDATAが“0”のときは、コントローラ18の出力信号は、“H”レベルとなる。この時、ビット線ドライブ信号BLDRVは、“L”レベル(例えば、Vss)となり、また、ビット線ドライブ信号bBLDRVは、“H”レベル(例えば、Vdd)となる。その結果、ビット線BL1には、マイナス方向の電流が流れる。
【0144】
このように、ビット線BL1に流れる電流の向きがライトデータDATAに応じて変化するため、ビット線BL1に流れる電流IBL1の向きにより、ライトワード線WWL0に流れる電流IWWL0及びビット線BL1に流れる電流IBL1により作られる磁場を変化させ、ライトワード線WWL0とビット線BL1の交点にあるメモリセルMCにライトデータがライトされる。
【0145】
なお、カラムCSL0のメモリセルに対するライト動作とカラムCSL1のメモリセルに対するライト動作との間では、ライトワード線に流れる電流の向きが異なることになる。
【0146】
しかし、図9のアステロイド曲線から明らかなように、ライトワード線に流れる電流の向きは、メモリセルの磁化を反転させることに関して、全く問題とならない。つまり、磁化の反転時、磁化容易軸方向に垂直な方向の磁場成分は、プラス方向及びマイナス方向のどちらを向いていても構わないため、各カラムCSL0,CSL1,・・・のメモリセルに対するライト動作に関して、ライトワード線に流れる電流の向きが異なっていても、問題はない。
【0147】
この後、ライトワード線イネーブル信号WWLENが“H”から“L”に立ち下がると、コントローラ17,18の出力信号は、“L”から“H”に変化する。従って、ライトワード線ドライブ信号WWLDRVが“H”レベルとなり、ライトワード線WWL0に流れる電流(マイナス方向)IWWL0は、停止状態になる。
【0148】
また、コントローラ18の出力信号が“H”になると、ビット線ドライブ信号BLDRV,bBLDRVのレベルが反転する。このため、ビット線BL1には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【0149】
本例では、図10の波形図に示すように、ライト動作時、ビット線BL1には、プラス方向の電流が流れ、ライト動作が完了した後、続けて、ビット線BL1には、マイナス方向の電流が流れる。
【0150】
ビット線BL1に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号CSL1のレベルが“H”から“L”に立ち下がるため、ビット線BL1に繋がるNチャネルMOSトランジスタ(トランスファゲート)は、オフ状態となり、逆方向電流が停止する。
【0151】
この後、再び、ライトワード線イネーブル信号WWLENが“L”から“H”に立ち上がる。この時、ライトワード線ドライブ信号WWLDRVは、“H”レベルであるため、ライトワード線WWL0には、WWLドライバ13から電圧ダウンコンバータ20へ向かう電流が流れる(プラス方向)。
【0152】
そして、カラムCSL2のビット線BL2に、ライトデータDATAに応じた向きを有する電流IBL2を流し、ライトワード線WWL0とビット線BL2の交点に存在するメモリセルMCに対してデータライトを実行する。
【0153】
また、カラムCSL2のメモリセルMCに対してライト動作が完了した後、同様にして、カラムCSL3のメモリセルMCに対してライト動作を実行する。
【0154】
このように、本発明では、例えば、カラムCSL0,CSL1,・・・という順序でライト動作を行う場合に、カラムCSL0のメモリセルMCに対するライト動作時には、ライトワード線WWL0にプラス方向の電流を流し、カラムCSL1のメモリセルMCに対するライト動作時には、ライトワード線WWL0にマイナス方向の電流を流している。
【0155】
つまり、ライト動作において、ライトワード線WWL0には、一定方向の電流のみが流れるということはなく、常に、逆向きの電流が交互に等しく流れることになる。従って、本発明によれば、ライトワード線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【0156】
なお、IWLL0の向きによらず、常に、IWWL0の電流値が一定となるように、例えば、図10の波形図に示すように、電圧ダウンコンバータ20により信号VWWLtermのレベル(例えば、固定値)を制御する。
【0157】
このように、本発明によれば、例えば、カラムを選択するためのカラム選択信号CSLiを、時間をずらして順番に入力し、1カラムごとにメモリセルに対するデータライトを実行する場合に、ライト動作ごと(カラムが変わるごと)に、ライトワード線に流れるライト電流の方向を反転させているため、パワーの無駄なく、配線の信頼性の向上を実現できる。
【0158】
【発明の効果】
以上、説明したように、本発明によれば、ライト動作に際して、配線に高い電流密度の電流を流す必要がある磁気抵抗素子を有する磁気ランダムアクセスメモリにおいて、ライト動作後、ライトワード線及びビット線に、ライト動作時の電流の向きと逆向きの電流を流すことにより、配線の信頼性を著しく向上させることができる。また、これに伴い、ライト電流が流れる配線の信頼性を低下させることなく、磁気ランダムアクセスメモリの微細化・大容量化を実現できる。
【図面の簡単な説明】
【図1】本発明のMRAMの主要部を示すブロック図。
【図2】本発明のMRAMの主要部を示す回路図。
【図3】図1のロウデコーダ12の具体例を示す回路図。
【図4】図1のコントローラ17の具体例を示す回路図。
【図5】図4のコントローラ17の動作を示す波形図。
【図6】図1のコントローラ18の具体例を示す回路図。
【図7】図6のコントローラ18の動作を示す波形図。
【図8】本発明のMRAMの動作の一例を示す波形図。
【図9】アステロイド曲線を示す図。
【図10】本発明のMRAMの動作の他の例を示す波形図。
【図11】アステロイド曲線を示す図。
【符号の説明】
11 :メモリセルアレイ、
12 :ロウデコーダ、
13 :ライトワード線(WWL)ドライバ、
14,19A,19B :カラムデコーダ、
15 :センスアンプ、
16A,16B :ライト電流ドライバ、
17,18 :コントローラ、
20 :電圧ダウンコンバータ、
21 :TMR素子、
22 :スイッチ素子、
23,28A,28B :NAND回路、
24,25,29-00,29-01,29-10,29-11 :NOR回路、
26,30A,30B :インバータ回路、
27,31A,31B :トランスファゲート、
WWL0,WWL1,・・・ :ライトワード線、
RWL0,RWL1,・・・ :リードワード線、
BL0,bBL0,・・・ :ビット線、
MC :メモリセル、
D−FF :ディレイタイプフリップフロップ回路。
Claims (5)
- ライトワード線と、
前記ライトワード線に交差する複数のビット線と、
前記ライトワード線と前記複数のビット線の交点に1つずつ配置され、前記ライトワード線に流れる電流及び前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、
前記ライトワード線に第1方向に向かう電流を流し、前記複数のビット線のうち選択されたビット線に第2方向に向かう電流を流して、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流し、前記選択されたビット線に前記第2方向に対して逆方向に向かう電流を流すドライバとを具備し、
前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流す期間と前記選択されたビット線に前記第2方向に対して逆方向に向かう電流を流す期間は、時間的に重ならないと共に、
前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子に対しては、1回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、1回のライトサイクルごとに変化させる
ことを特徴とする磁気ランダムアクセスメモリ。 - ライトワード線と、
前記ライトワード線に交差する複数のビット線と、
前記ライトワード線と前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、
前記ライトワード線に第1方向に向かう電流を流し、前記複数のビット線のうち選択された第1ビット線に電流を流して、前記ライトワード線と前記選択された第1ビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流すドライバとを具備し、
前記ライトワード線に前記第1方向に対して逆方向に向かう電流を流す期間に、前記選択された第1ビット線とは異なる第2ビット線に電流を流して、前記ライトワード線と前記第2ビット線に交点に配置される磁気抵抗素子にデータを記憶させることを特徴とする磁気ランダムアクセスメモリ。 - 前記ライトワード線と前記第1又は第2ビット線との交点に配置される磁気抵抗素子に対しては、1回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、1回のライトサイクルごとに変化させることを特徴とする請求項2記載の磁気ランダムアクセスメモリ。
- 前記ライトワード線と前記第1又は第2ビット線との交点に配置される磁気抵抗素子に対しては、1回のライトサイクルでデータライトを完了させ、前記第1又は第2ビット線に流す電流の向きは、1回のライトサイクル内において1回変化させることを特徴とする請求項2記載の磁気ランダムアクセスメモリ。
- 前記ライトワード線と前記第1又は第2ビット線の交点に配置される磁気抵抗素子にライトするデータは、前記第1又は第2ビット線に流れる電流の向きにより決定されることを特徴とする請求項2記載の磁気ランダムアクセスメモリ。
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